JPH0653810A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0653810A JPH0653810A JP4202137A JP20213792A JPH0653810A JP H0653810 A JPH0653810 A JP H0653810A JP 4202137 A JP4202137 A JP 4202137A JP 20213792 A JP20213792 A JP 20213792A JP H0653810 A JPH0653810 A JP H0653810A
- Authority
- JP
- Japan
- Prior art keywords
- pull
- resistor
- integrated circuit
- semiconductor integrated
- down resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】本発明の目的は、レジューム中の半導体集積回
路の消費電力を低減し、半導体集積回路を用いた情報処
理機器全体の消費電力をも低減することにある。 【構成】入力バッファまたは出力バッファのプルアップ
抵抗またはプルダウン抵抗を、外部端子からの情報また
は前記半導体集積回路のレジスタなど情報を保持する回
路の情報により、前記プルアップ抵抗からプルダウン抵
抗に、またはプルダウン抵抗からプルアップ抵抗に変更
する
路の消費電力を低減し、半導体集積回路を用いた情報処
理機器全体の消費電力をも低減することにある。 【構成】入力バッファまたは出力バッファのプルアップ
抵抗またはプルダウン抵抗を、外部端子からの情報また
は前記半導体集積回路のレジスタなど情報を保持する回
路の情報により、前記プルアップ抵抗からプルダウン抵
抗に、またはプルダウン抵抗からプルアップ抵抗に変更
する
Description
【０００１】
【産業上の利用分野】複数のデジタル回路やアナログ回
路を１チップ化した半導体集積回路の入力バッファや出
力バッファのプルアップ抵抗、プルダウン抵抗に係り、
前記半導体集積回路の外部端子からの情報や半導体集積
回路内部のレジスタなど情報を保持する回路の情報によ
り、前記プルアップ抵抗からプルダウン抵抗に、または
プルダウン抵抗からプルアップ抵抗に変更して、前記半
導体集積回路の省電力を達成する半導体集積回路に関す
る。
路を１チップ化した半導体集積回路の入力バッファや出
力バッファのプルアップ抵抗、プルダウン抵抗に係り、
前記半導体集積回路の外部端子からの情報や半導体集積
回路内部のレジスタなど情報を保持する回路の情報によ
り、前記プルアップ抵抗からプルダウン抵抗に、または
プルダウン抵抗からプルアップ抵抗に変更して、前記半
導体集積回路の省電力を達成する半導体集積回路に関す
る。
【０００２】
【従来の技術】従来技術の半導体集積回路は、例えばプ
ルアップ抵抗またはプルダウン抵抗のどちらか一方を有
する入力バッファしか無かった。
ルアップ抵抗またはプルダウン抵抗のどちらか一方を有
する入力バッファしか無かった。
【０００３】
【発明が解決しようとする課題】従来技術の半導体集積
回路を用いた情報処理機器をレジューム状態（不要回路
の電源を切り節電を行い、ＣＰＵのレジスタの状態やメ
モリの内容などのプログラム実行途中の情報を保持する
状態）にすると、図４のように半導体集積回路１１０の
外部に無駄な電流が流れ出てしまう。なぜならば、半導
体集積回路１００が通電されておらず、半導体集積回路
１１０がバックアップ情報を保持するため、通電してい
るときには、半導体集積回路１００が接地状態（以下Ｇ
ＮＤ）となり、半導体集積回路１１０との間に電位差が
生じるため、半導体集積回路１１０のプルアップ抵抗１
１２から外部に電流が流れる。そのため、前記半導体集
積回路１１０の消費電力が多くなってしまうという問題
があった。
回路を用いた情報処理機器をレジューム状態（不要回路
の電源を切り節電を行い、ＣＰＵのレジスタの状態やメ
モリの内容などのプログラム実行途中の情報を保持する
状態）にすると、図４のように半導体集積回路１１０の
外部に無駄な電流が流れ出てしまう。なぜならば、半導
体集積回路１００が通電されておらず、半導体集積回路
１１０がバックアップ情報を保持するため、通電してい
るときには、半導体集積回路１００が接地状態（以下Ｇ
ＮＤ）となり、半導体集積回路１１０との間に電位差が
生じるため、半導体集積回路１１０のプルアップ抵抗１
１２から外部に電流が流れる。そのため、前記半導体集
積回路１１０の消費電力が多くなってしまうという問題
があった。
【０００４】本発明の目的は、前記半導体集積回路の消
費電力を低減し、また、前記半導体集積回路を用いた情
報処理機器全体の消費電力をも低減することにある。
費電力を低減し、また、前記半導体集積回路を用いた情
報処理機器全体の消費電力をも低減することにある。
【０００５】
【課題を解決するための手段】上記目的は、複数の回路
を１チップ化した半導体集積回路において、前記半導体
集積回路の入力バッファまたは出力バッファのプルアッ
プ抵抗またはプルダウン抵抗を、外部端子からの情報に
より、前記プルアップ抵抗からプルダウン抵抗に、また
はプルダウン抵抗からプルアップ抵抗に変更することに
より達成できる。
を１チップ化した半導体集積回路において、前記半導体
集積回路の入力バッファまたは出力バッファのプルアッ
プ抵抗またはプルダウン抵抗を、外部端子からの情報に
より、前記プルアップ抵抗からプルダウン抵抗に、また
はプルダウン抵抗からプルアップ抵抗に変更することに
より達成できる。
【０００６】また、上記目的は複数の回路を１チップ化
した半導体集積回路において、前記半導体集積回路の入
力バッファまたは出力バッファのプルアップ抵抗または
プルダウン抵抗を、前記半導体集積回路のレジスタなど
情報を保持する回路の情報により、前記プルアップ抵抗
からプルダウン抵抗に、またはプルダウン抵抗からプル
アップ抵抗に変更することにより達成できる。
した半導体集積回路において、前記半導体集積回路の入
力バッファまたは出力バッファのプルアップ抵抗または
プルダウン抵抗を、前記半導体集積回路のレジスタなど
情報を保持する回路の情報により、前記プルアップ抵抗
からプルダウン抵抗に、またはプルダウン抵抗からプル
アップ抵抗に変更することにより達成できる。
【０００７】
【作用】本発明では、複数の回路を１チップ化した半導
体集積回路において、入力バッファまたは出力バッファ
のプルアップ抵抗またはプルダウン抵抗を、外部端子か
らの情報または前記半導体集積回路のレジスタなど情報
を保持する回路の情報により、前記プルアップ抵抗から
プルダウン抵抗に、またはプルダウン抵抗からプルアッ
プ抵抗に変更することができる。そのため、本発明の半
導体集積回路を用いた情報処理機器をレジューム状態に
しても、プルアップ抵抗からプルダウン抵抗に変更でき
るため、図４のように半導体集積回路１１０から半導体
集積回路１００のＧＮＤに無駄な電流が流れ出ることは
ない。これにより、本発明の半導体集積回路は、従来技
術の半導体集積回路に比べ、消費電力を低減することが
出来る。
体集積回路において、入力バッファまたは出力バッファ
のプルアップ抵抗またはプルダウン抵抗を、外部端子か
らの情報または前記半導体集積回路のレジスタなど情報
を保持する回路の情報により、前記プルアップ抵抗から
プルダウン抵抗に、またはプルダウン抵抗からプルアッ
プ抵抗に変更することができる。そのため、本発明の半
導体集積回路を用いた情報処理機器をレジューム状態に
しても、プルアップ抵抗からプルダウン抵抗に変更でき
るため、図４のように半導体集積回路１１０から半導体
集積回路１００のＧＮＤに無駄な電流が流れ出ることは
ない。これにより、本発明の半導体集積回路は、従来技
術の半導体集積回路に比べ、消費電力を低減することが
出来る。
【０００８】
【実施例】本発明の一実施例を図１，図２により説明す
る。１は本発明を用いたＣＭＯＳ型の半導体集積回路で
ある。２は電源電圧Ｖｃｃであり、本発明では電圧を５
ボルトとしている。３は入力バッファ７への入力信号Ｉ
Ｎである。４はＧＮＤである。５は入力バッファ７のプ
ルアップ抵抗６１またはプルダウン抵抗６２を切り換え
る制御信号である。６１はプルアップ抵抗であり、ＰＭ
ＯＳデバイスで構成する。６２はプルダウン抵抗であ
り、ＮＭＯＳデバイスで構成する。また、図２は、図１
をゲートレベルの等価回路で表現した図であり、プルア
ップ抵抗からプルダウン抵抗に、またはプルダウン抵抗
からプルアップ抵抗に切り換え動作を説明する。
る。１は本発明を用いたＣＭＯＳ型の半導体集積回路で
ある。２は電源電圧Ｖｃｃであり、本発明では電圧を５
ボルトとしている。３は入力バッファ７への入力信号Ｉ
Ｎである。４はＧＮＤである。５は入力バッファ７のプ
ルアップ抵抗６１またはプルダウン抵抗６２を切り換え
る制御信号である。６１はプルアップ抵抗であり、ＰＭ
ＯＳデバイスで構成する。６２はプルダウン抵抗であ
り、ＮＭＯＳデバイスで構成する。また、図２は、図１
をゲートレベルの等価回路で表現した図であり、プルア
ップ抵抗からプルダウン抵抗に、またはプルダウン抵抗
からプルアップ抵抗に切り換え動作を説明する。
【０００９】次に本実施例の動作について説明する。従
来技術の半導体集積回路を用いた情報処理機器をレジュ
ーム状態にすると、通電されない半導体集積回路に接続
している入力信号３がＧＮＤレベルとなる。そのため、
入力バッファ７がプルアップ抵抗６１付のバッファであ
れば、そのプルアップ抵抗６１から半導体集積回路１の
外部に無駄な電流が流れ出てしまう。本発明では、半導
体集積回路１において、制御信号５により、レジューム
時は図２のようにプルアップ抵抗６１からプルダウン抵
抗６２に変更できる。すなわち、レジューム中は制御信
号５をハイレベル（５ボルト）にして、プルアップ抵抗
６１のＰＭＯＳのゲートをＯＦＦ（非導通）し、プルダ
ウン抵抗６２のＮＭＯＳのゲートをＯＮ（導通）させ、
入力信号３をＧＮＤレベルにできるので、半導体集積回
路１の外部に無駄な電流（５ボルト／プルアップ抵抗６
１の抵抗値）が流れ出ることはない。また、通常動作時
でも、制御信号５によりプルアップ抵抗６１または、プ
ルダウン抵抗６２に随時変更可能である。
来技術の半導体集積回路を用いた情報処理機器をレジュ
ーム状態にすると、通電されない半導体集積回路に接続
している入力信号３がＧＮＤレベルとなる。そのため、
入力バッファ７がプルアップ抵抗６１付のバッファであ
れば、そのプルアップ抵抗６１から半導体集積回路１の
外部に無駄な電流が流れ出てしまう。本発明では、半導
体集積回路１において、制御信号５により、レジューム
時は図２のようにプルアップ抵抗６１からプルダウン抵
抗６２に変更できる。すなわち、レジューム中は制御信
号５をハイレベル（５ボルト）にして、プルアップ抵抗
６１のＰＭＯＳのゲートをＯＦＦ（非導通）し、プルダ
ウン抵抗６２のＮＭＯＳのゲートをＯＮ（導通）させ、
入力信号３をＧＮＤレベルにできるので、半導体集積回
路１の外部に無駄な電流（５ボルト／プルアップ抵抗６
１の抵抗値）が流れ出ることはない。また、通常動作時
でも、制御信号５によりプルアップ抵抗６１または、プ
ルダウン抵抗６２に随時変更可能である。
【００１０】また、図３のように図１の制御信号５のか
わりに、半導体集積回路１内部のレジスタ８の情報を保
持する回路の情報の制御信号８１を用いても、入力バッ
ファ７の抵抗をプルアップ抵抗６１または、プルダウン
抵抗６２に随時変更可能である。
わりに、半導体集積回路１内部のレジスタ８の情報を保
持する回路の情報の制御信号８１を用いても、入力バッ
ファ７の抵抗をプルアップ抵抗６１または、プルダウン
抵抗６２に随時変更可能である。
【００１１】このように、本発明の半導体集積回路は、
従来技術の半導体集積回路に比べ、消費電力を低減する
ことが出来る。また、本発明の半導体集積回路を用いた
情報処理機器全体の消費電力をも低減することが出来
る。
従来技術の半導体集積回路に比べ、消費電力を低減する
ことが出来る。また、本発明の半導体集積回路を用いた
情報処理機器全体の消費電力をも低減することが出来
る。
【００１２】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、従来技術の半導体集積回路に比べ、消費電力
を低減することが出来る。また、本発明の半導体集積回
路を用いた情報処理機器全体の消費電力をも低減するこ
とが出来る。
積回路は、従来技術の半導体集積回路に比べ、消費電力
を低減することが出来る。また、本発明の半導体集積回
路を用いた情報処理機器全体の消費電力をも低減するこ
とが出来る。
【図１】本発明の一実施例である半導体集積回路の内部
構成図である。
構成図である。
【図２】本発明の一実施例である図１の半導体集積回路
の等価回路で、プルアップ抵抗６１またはプルダウン抵
抗６２の切り換え動作を説明する図である。
の等価回路で、プルアップ抵抗６１またはプルダウン抵
抗６２の切り換え動作を説明する図である。
【図３】本発明の別の一実施例である半導体集積回路の
内部構成図である。
内部構成図である。
【図４】従来技術である半導体集積回路の内部構成図と
その接続図である。
その接続図である。
１…本発明の半導体集積回路、２…電源電圧、３…入力
信号、４…接地、５…制御信号、６…プルアップ抵抗６
１及びプルダウン抵抗６２、６１…プルアップ抵抗、６
２…プルダウン抵抗、７…入力バッファ、８…レジス
タ、８１…制御信号。
信号、４…接地、５…制御信号、６…プルアップ抵抗６
１及びプルダウン抵抗６２、６１…プルアップ抵抗、６
２…プルダウン抵抗、７…入力バッファ、８…レジス
タ、８１…制御信号。
Claims (2)
- 【請求項１】複数の回路を１チップ化した半導体集積回
路において、前記半導体集積回路の入力バッファまたは
出力バッファのプルアップ抵抗またはプルダウン抵抗
を、外部端子からの情報により、前記プルアップ抵抗か
らプルダウン抵抗に、またはプルダウン抵抗からプルア
ップ抵抗に変更できることを特徴とする半導体集積回
路。 - 【請求項２】複数の回路を１チップ化した半導体集積回
路において、前記半導体集積回路の入力バッファまたは
出力バッファのプルアップ抵抗またはプルダウン抵抗
を、前記半導体集積回路のレジスタなど情報を保持する
回路の情報により、前記プルアップ抵抗からプルダウン
抵抗に、またはプルダウン抵抗からプルアップ抵抗に変
更できることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202137A JPH0653810A (ja) | 1992-07-29 | 1992-07-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202137A JPH0653810A (ja) | 1992-07-29 | 1992-07-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653810A true JPH0653810A (ja) | 1994-02-25 |
Family
ID=16452577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4202137A Pending JPH0653810A (ja) | 1992-07-29 | 1992-07-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653810A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002258999A (ja) * | 2001-03-02 | 2002-09-13 | Kawasaki Microelectronics Kk | シリアル・データ転送インターフェイス装置及びシリアル・データ転送用ケーブル |
| JP2005121544A (ja) * | 2003-10-17 | 2005-05-12 | Nec Electronics Corp | 半導体集積回路及びその検査方法 |
| JP2009509471A (ja) * | 2005-09-22 | 2009-03-05 | イーストマン コダック カンパニー | 適応型入力セル回路 |
-
1992
- 1992-07-29 JP JP4202137A patent/JPH0653810A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002258999A (ja) * | 2001-03-02 | 2002-09-13 | Kawasaki Microelectronics Kk | シリアル・データ転送インターフェイス装置及びシリアル・データ転送用ケーブル |
| JP2005121544A (ja) * | 2003-10-17 | 2005-05-12 | Nec Electronics Corp | 半導体集積回路及びその検査方法 |
| JP2009509471A (ja) * | 2005-09-22 | 2009-03-05 | イーストマン コダック カンパニー | 適応型入力セル回路 |
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