JPH0346268A - 半導体装置のｃｍｏｓ型入力バッファ回路 - Google Patents
半導体装置のｃｍｏｓ型入力バッファ回路Info
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- JPH0346268A JPH0346268A JP1181410A JP18141089A JPH0346268A JP H0346268 A JPH0346268 A JP H0346268A JP 1181410 A JP1181410 A JP 1181410A JP 18141089 A JP18141089 A JP 18141089A JP H0346268 A JPH0346268 A JP H0346268A
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- 230000007704 transition Effects 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000013500 data storage Methods 0.000 description 4
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- 230000000694 effects Effects 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G—PHYSICS
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/141—Battery and back-up supplies
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置のＣＭＯＳ型入力バッファ回路に
関する。
関する。
（従来の技術）
最近の電子機器においては、主電源オフ時においても内
部の設定条件や動作結果などを保７ｊできるように、バ
ッテリバックアップモードを備えたものが増えている。
部の設定条件や動作結果などを保７ｊできるように、バ
ッテリバックアップモードを備えたものが増えている。
バッテリバックアップモードにおいては、その電源とし
ていわゆるバッテリを使用している。そのため、特にバ
ッテリバックアップモードの間は、さらには主電源によ
る通常動作モードからバッテリバックアップモードへの
移行時においても、極力電流消費を低減させる必要があ
る。ＣＭＯＳ型デバイスは、その基本構造と動作原理に
基づいて、静的な状態においてはほとんど電流を消費し
ない。これに着目し、バラチリバックアップ時のデータ
保存のために、ＣＭＯＳ型デバイスを用いるのが通例で
ある。
ていわゆるバッテリを使用している。そのため、特にバ
ッテリバックアップモードの間は、さらには主電源によ
る通常動作モードからバッテリバックアップモードへの
移行時においても、極力電流消費を低減させる必要があ
る。ＣＭＯＳ型デバイスは、その基本構造と動作原理に
基づいて、静的な状態においてはほとんど電流を消費し
ない。これに着目し、バラチリバックアップ時のデータ
保存のために、ＣＭＯＳ型デバイスを用いるのが通例で
ある。
第６図は、以上に説明したＣＭＯＳ型デバイスを用いた
バッテリバックアップモードを有する電子機器の基本構
造を示す。
バッテリバックアップモードを有する電子機器の基本構
造を示す。
同図かられかるように、通常動作モードにおいては、主
電源３から全てのシステム構成要素、即ち、データ保存
用ＣＭＯＳデバイス１及びその他の電源供給を必要とす
るデバイスや機器等の回路５に電源が供給される。
電源３から全てのシステム構成要素、即ち、データ保存
用ＣＭＯＳデバイス１及びその他の電源供給を必要とす
るデバイスや機器等の回路５に電源が供給される。
バッテリバックアップモード、すなわち、電源スィッチ
４による主電源３のオフ時には、バッテリ２からデータ
保存用ＣＭＯＳデバイス１にのみ電源が供給される。
４による主電源３のオフ時には、バッテリ２からデータ
保存用ＣＭＯＳデバイス１にのみ電源が供給される。
（発明が解決しようとする課題）
このような従来技術においては、通常動作モードからバ
ッテリバックアップモードに移行する際に次のような問
題が生ずる。すなわち、移行時にデバイス１の人力バッ
ファ部分に貫通電流が流れ、そのためにバッテリ２が消
耗してしまうことがある。この問題のメカニズムを以下
に説明する。即ち、一般に、ＣＭＯＳデバイスの人カバ
ソファは第７図のように、Ｐ−ｃｈ−ＭＯ８Ｉ−ランリ
スタＴｒｌとＮ−ｃｈ−ＭＯＳトランジスリスｒ２とが
直列に接続されている。従って入力端ＩＮにＯｖもしく
は電源電圧Ｖｃｃが加えられた場合には、Ｐ−ｃｈ−Ｔ
ｒｉもしくはＮ−ｃｈ−Ｔｒ２のいずれかがオンし、他
方がオフする。このように、いずれかのトランジスタが
オフしていることから、直流電流を消費することはない
。しかしながら、入力端ＩＮに中間電位が加わった場合
には、Ｔｒｌ、Ｔｒ２の両方が同時にオン状態になり、
いわゆる貫通電流が流れる。従って、第６図において、
通常動作モードからバッテリバックアップモードへの移
行時において、回路５からデバイス１へのインタフェー
ス部分が何らかの原因によって中間電位になってしまう
場合には、前述のバッテリ消耗の原因となってしまう。
ッテリバックアップモードに移行する際に次のような問
題が生ずる。すなわち、移行時にデバイス１の人力バッ
ファ部分に貫通電流が流れ、そのためにバッテリ２が消
耗してしまうことがある。この問題のメカニズムを以下
に説明する。即ち、一般に、ＣＭＯＳデバイスの人カバ
ソファは第７図のように、Ｐ−ｃｈ−ＭＯ８Ｉ−ランリ
スタＴｒｌとＮ−ｃｈ−ＭＯＳトランジスリスｒ２とが
直列に接続されている。従って入力端ＩＮにＯｖもしく
は電源電圧Ｖｃｃが加えられた場合には、Ｐ−ｃｈ−Ｔ
ｒｉもしくはＮ−ｃｈ−Ｔｒ２のいずれかがオンし、他
方がオフする。このように、いずれかのトランジスタが
オフしていることから、直流電流を消費することはない
。しかしながら、入力端ＩＮに中間電位が加わった場合
には、Ｔｒｌ、Ｔｒ２の両方が同時にオン状態になり、
いわゆる貫通電流が流れる。従って、第６図において、
通常動作モードからバッテリバックアップモードへの移
行時において、回路５からデバイス１へのインタフェー
ス部分が何らかの原因によって中間電位になってしまう
場合には、前述のバッテリ消耗の原因となってしまう。
第７図の人力バッファ回路にプルアップ抵抗を入れるこ
とにより、多少の改善にはなる。しかしながら、通常、
ＣＭＯＳデバイスのプルアップ抵抗は数にΩ以上である
。そのため、第６図における回路５の中間電位が、それ
以下のインピーダンスで比較的長時間係たれる場合には
プルアップ抵抗の効果が無くなる。
とにより、多少の改善にはなる。しかしながら、通常、
ＣＭＯＳデバイスのプルアップ抵抗は数にΩ以上である
。そのため、第６図における回路５の中間電位が、それ
以下のインピーダンスで比較的長時間係たれる場合には
プルアップ抵抗の効果が無くなる。
本発明は、上記に鑑みてなされたもので、その目的は、
通常動作モードからバッテリバックアップモードへの移
行時においても、貫通電流が流れないようにした、半導
体装置のＣＭＯ３型Ｏ３型〔発明の構成〕 （課題を解決するための手段） 本発明の第１の半導体装置のＣＭＯ３型人カバソファ回
路は、Ｐチャネルの第１トランジスタとＮチャネルの第
２トランジスタとを直列に接続した、半導体装置のＣＭ
ＯＳ７４２人カバッフ７回路において、前記第１及び第
２トランジスタと直列に接続され、前記半導体装置が主
電源により動作する通常動作モード時にオンし、バッテ
リバックアップモード時にオフする第１スイッチング素
子を備えるものとして構成される。
通常動作モードからバッテリバックアップモードへの移
行時においても、貫通電流が流れないようにした、半導
体装置のＣＭＯ３型Ｏ３型〔発明の構成〕 （課題を解決するための手段） 本発明の第１の半導体装置のＣＭＯ３型人カバソファ回
路は、Ｐチャネルの第１トランジスタとＮチャネルの第
２トランジスタとを直列に接続した、半導体装置のＣＭ
ＯＳ７４２人カバッフ７回路において、前記第１及び第
２トランジスタと直列に接続され、前記半導体装置が主
電源により動作する通常動作モード時にオンし、バッテ
リバックアップモード時にオフする第１スイッチング素
子を備えるものとして構成される。
本発明の第２の半導体装置のＣ Ｍ Ｏ Ｓ型入力バッ
ファ回路は、Ｐチャネルの第１トランジスタとＮチャネ
ルの第２トランジスタとを直列に接続した、半導体装置
のＣＭＯ３型Ｏ３型 おいて、前記第１及び第２トランジスタを直列に接続さ
れ、前記半導体装置が主電源により動作する通常動作モ
ード時にオンし、バッテリバックアップモード時にオフ
する第１スイッチング素ｆ−と、前記第１及び第２トラ
ンジスタのいずれかのトランジスタと並列に接続され、
前記通常動作モード時にオフし、前記バッテリバックア
ップモード時にオンする第２スイッチング素子と、を備
えるものとして構成される。
ファ回路は、Ｐチャネルの第１トランジスタとＮチャネ
ルの第２トランジスタとを直列に接続した、半導体装置
のＣＭＯ３型Ｏ３型 おいて、前記第１及び第２トランジスタを直列に接続さ
れ、前記半導体装置が主電源により動作する通常動作モ
ード時にオンし、バッテリバックアップモード時にオフ
する第１スイッチング素ｆ−と、前記第１及び第２トラ
ンジスタのいずれかのトランジスタと並列に接続され、
前記通常動作モード時にオフし、前記バッテリバックア
ップモード時にオンする第２スイッチング素子と、を備
えるものとして構成される。
（作 用）
本発明の第１及び第一２の発明において、通常動作時に
は第１及び第２スイッチング素子がそれぞれオン、オフ
する。このため、通常の入力バッフ７回路として動作す
る。バッテリバックアップモード時には、第１及び第２
スイッチング素子がそれぞれオフ、オンする。これによ
り、貫通電流の流路は遮断され、且つ出力として電源電
位に固定された電位が得られる。これにより、電流消費
が極力抑えられる。また、本発明の第２の発明において
は、出力として電源電位が得られ、中間電位が得られる
ことはない。よって、後段の回路に中間電位が伝わるの
が防止され、後段の回路での貫通電流の発生も抑制され
る。
は第１及び第２スイッチング素子がそれぞれオン、オフ
する。このため、通常の入力バッフ７回路として動作す
る。バッテリバックアップモード時には、第１及び第２
スイッチング素子がそれぞれオフ、オンする。これによ
り、貫通電流の流路は遮断され、且つ出力として電源電
位に固定された電位が得られる。これにより、電流消費
が極力抑えられる。また、本発明の第２の発明において
は、出力として電源電位が得られ、中間電位が得られる
ことはない。よって、後段の回路に中間電位が伝わるの
が防止され、後段の回路での貫通電流の発生も抑制され
る。
（実施例）
第１図は、本発明の一実施例の人力バッフ７回路ＩＢの
回路図である。第１図において、第７図と同等の構成要
素には第７図と同一の符号を付している。第１図の回路
が第７図の回路と異なる点は以下通りである。即ち、ト
ランジスタＴｒｌに並列に制御用のＰ−ｃｈ）ランリス
タＴｒ３を接続している。トランジスタＴｒ２に直列に
制御用のＮ−ｃｈ）ランリスタＴｒ４を接続している。
回路図である。第１図において、第７図と同等の構成要
素には第７図と同一の符号を付している。第１図の回路
が第７図の回路と異なる点は以下通りである。即ち、ト
ランジスタＴｒｌに並列に制御用のＰ−ｃｈ）ランリス
タＴｒ３を接続している。トランジスタＴｒ２に直列に
制御用のＮ−ｃｈ）ランリスタＴｒ４を接続している。
トランジスタＴｒ３．Ｔｒ４のゲートには制御端子ＣＴ
からの制御信号（コントロール信号）Ｃを加え得るよう
にしている。このコントロール１３号Ｃは、前述の通常
動作モードからバッテリバックアップモードへ移行する
タイミングによってレベル変化する信号である。そして
、そのコントロール信号Ｃは、通常動作モード時にはＨ
レベルであり、バッテリバックアップモード時にはＬレ
ベルである。このようなコントロール信号Ｃのレベル変
化によって、第１図の回路自体も、運営動作モードとバ
ッテリバックアップモードとに切り換えられる。
からの制御信号（コントロール信号）Ｃを加え得るよう
にしている。このコントロール１３号Ｃは、前述の通常
動作モードからバッテリバックアップモードへ移行する
タイミングによってレベル変化する信号である。そして
、そのコントロール信号Ｃは、通常動作モード時にはＨ
レベルであり、バッテリバックアップモード時にはＬレ
ベルである。このようなコントロール信号Ｃのレベル変
化によって、第１図の回路自体も、運営動作モードとバ
ッテリバックアップモードとに切り換えられる。
以下に、第１図の回路の動作を説明する。
通常動作モード時には、コントロール端子ＣＴにはＨレ
ベルのコントロール信号Ｃが加えられている。これによ
り、制御用のトランジスタＴｒ３はオフ、Ｔｒ４はオン
した状態にある。これにより、第１図の回路は、普通の
人力バッファとして機能する。
ベルのコントロール信号Ｃが加えられている。これによ
り、制御用のトランジスタＴｒ３はオフ、Ｔｒ４はオン
した状態にある。これにより、第１図の回路は、普通の
人力バッファとして機能する。
また、装置全体がバッテリバックアップモードへ移行す
ると、その移行のタイミングに、コントロール信号がＨ
→Ｌとレベル変化する。これにより、トランジスタＴｒ
３はオフ→オンへ変化し、トランジスタＴｒ４はオン→
オフへ変化する。トランジスタＴｒ４がオフしているこ
とから、装置全体のモード移行の過程において、入力端
ＩＮＮ：どのような電圧が加わっても、電源Ｖｃｃから
アースへの貫通電流が流れることはない。また、トラン
ジスタＴｒ３のオンによって出力端ＯＵＴはＨレベルに
固定される。このため、第１図の人力バッファ回路の次
段以後に接続される内部回路にＨ，Ｌの中間電位が伝搬
することもない。これにより、上記次段の内部回路にお
いても、中間電位に基づく貫通電流が生じるのを防ぐこ
とができる。
ると、その移行のタイミングに、コントロール信号がＨ
→Ｌとレベル変化する。これにより、トランジスタＴｒ
３はオフ→オンへ変化し、トランジスタＴｒ４はオン→
オフへ変化する。トランジスタＴｒ４がオフしているこ
とから、装置全体のモード移行の過程において、入力端
ＩＮＮ：どのような電圧が加わっても、電源Ｖｃｃから
アースへの貫通電流が流れることはない。また、トラン
ジスタＴｒ３のオンによって出力端ＯＵＴはＨレベルに
固定される。このため、第１図の人力バッファ回路の次
段以後に接続される内部回路にＨ，Ｌの中間電位が伝搬
することもない。これにより、上記次段の内部回路にお
いても、中間電位に基づく貫通電流が生じるのを防ぐこ
とができる。
第２図は、先に説明した第６図と対応するもので、第１
図の人力バッファ回路を適用した電子機器の一般形を示
す。この第２図において、第６図、と同等の回路構成要
素には第６図と間−の符号を付している。第２図が第６
図と異なる点は以下の通りである。データ保存用ＣＭＯ
Ｓデバイス１Ａは入力バッファとして第１図の入カバッ
ファＭ路ＩＢを有する。この人力バッファ回路に加える
制御信号Ｃを得るため、主電源３の正端側を抵抗Ｒを介
して負端側に接続し、その抵抗Ｒの一端を入力バッファ
回路の制御端子ＣＴに接続している。
図の人力バッファ回路を適用した電子機器の一般形を示
す。この第２図において、第６図、と同等の回路構成要
素には第６図と間−の符号を付している。第２図が第６
図と異なる点は以下の通りである。データ保存用ＣＭＯ
Ｓデバイス１Ａは入力バッファとして第１図の入カバッ
ファＭ路ＩＢを有する。この人力バッファ回路に加える
制御信号Ｃを得るため、主電源３の正端側を抵抗Ｒを介
して負端側に接続し、その抵抗Ｒの一端を入力バッファ
回路の制御端子ＣＴに接続している。
第２図の装置において、電源スィッチ４のオン状態にお
いては、通常動作モードにある。上記スイッチ４のオフ
に伴ってバッテリバックアップモード状態に移行する。
いては、通常動作モードにある。上記スイッチ４のオフ
に伴ってバッテリバックアップモード状態に移行する。
上記スイッチのオフに佇って抵抗Ｒでの電位降下がなく
なり、制御信号ＣはＨ−＋Ｌとレベル変化する。このレ
ベル変化によって、第１図で説明したように、人力バッ
フ７回路もバッテリバックアップモードに移行し、貫通
電流の流れるのが阻止される。
なり、制御信号ＣはＨ−＋Ｌとレベル変化する。このレ
ベル変化によって、第１図で説明したように、人力バッ
フ７回路もバッテリバックアップモードに移行し、貫通
電流の流れるのが阻止される。
第３図〜第５図は本発明のそれぞれ異なる実施例を示す
ものである。
ものである。
次段に接続される回路装置がプルアップ叉はプルダウン
されているものであれば、第１図におけるトランジスタ
Ｔｒｌに並列なトランジスタＴｒ３は不要である。第３
図は、第１図のトランジスタＴｒ３を省略したものであ
る。この第３図は、次段の回路装置Ｄ１がプルアップさ
れている場合の入力バッファを示す。即ち、第３図にお
いて、出力端ＯＵＴは次段の回路装置Ｄ１の入力端に接
続されている。その入力端においては、インバータＩＶ
ｏの入力端がプルアップ抵抗Ｒ１によって電源Ｖｃｃに
接続され、プルアップされる。
されているものであれば、第１図におけるトランジスタ
Ｔｒｌに並列なトランジスタＴｒ３は不要である。第３
図は、第１図のトランジスタＴｒ３を省略したものであ
る。この第３図は、次段の回路装置Ｄ１がプルアップさ
れている場合の入力バッファを示す。即ち、第３図にお
いて、出力端ＯＵＴは次段の回路装置Ｄ１の入力端に接
続されている。その入力端においては、インバータＩＶ
ｏの入力端がプルアップ抵抗Ｒ１によって電源Ｖｃｃに
接続され、プルアップされる。
第４図は、第３図のアース側のトランジスタＴｒ４に代
えて、電源Ｖｃｅ側のトランジスタＴｒ６を用いたもの
である。ただし、トランジスタＴｒ６はＰ−ｃｈである
ため、制御端子ＣＴに人力させる制御信号Ｃをインバー
タＩＶ、で反転して制御信号Ｃ１を作り、この信号Ｃ１
をトランジスタＴｒ６のゲートに加えるようにしている
。
えて、電源Ｖｃｅ側のトランジスタＴｒ６を用いたもの
である。ただし、トランジスタＴｒ６はＰ−ｃｈである
ため、制御端子ＣＴに人力させる制御信号Ｃをインバー
タＩＶ、で反転して制御信号Ｃ１を作り、この信号Ｃ１
をトランジスタＴｒ６のゲートに加えるようにしている
。
第５図においては、第１図の人力バッファにおいてはト
ランジスタＴｒｌに並列にトランジスタＴｒ３に並列に
トランジスタＴｒ３を設けると共にトランジスタＴｒ２
のアース側にトランジスタＴｒ４を設けているのに対し
、トランジスタＴｒｉの電源Ｖｃｅ側にトランジスタＴ
ｒ７を設けると共にトランジスタＴｒ２に並列にトラン
ジスタＴｒ８を設けている。ただし、トランジスタＴｒ
７．Ｔｒ８としてそれぞれ第１図の場合とは逆のタイプ
、即ち、Ｐ−ｃｈ及びＮ−ｃｈのものを用いているので
、第４図の場合と同様に、制御信号ＣをインバータＩＶ
Ｉで反転して制御信号Ｃ１を作り、それをトランジスタ
Ｔｒ７．Ｔｒ３のゲートに加えるようにしている。第５
図の出力端ＯＵＴからは、バッテリバックアップモード
時にはＬレベルの信号が出力される。
ランジスタＴｒｌに並列にトランジスタＴｒ３に並列に
トランジスタＴｒ３を設けると共にトランジスタＴｒ２
のアース側にトランジスタＴｒ４を設けているのに対し
、トランジスタＴｒｉの電源Ｖｃｅ側にトランジスタＴ
ｒ７を設けると共にトランジスタＴｒ２に並列にトラン
ジスタＴｒ８を設けている。ただし、トランジスタＴｒ
７．Ｔｒ８としてそれぞれ第１図の場合とは逆のタイプ
、即ち、Ｐ−ｃｈ及びＮ−ｃｈのものを用いているので
、第４図の場合と同様に、制御信号ＣをインバータＩＶ
Ｉで反転して制御信号Ｃ１を作り、それをトランジスタ
Ｔｒ７．Ｔｒ３のゲートに加えるようにしている。第５
図の出力端ＯＵＴからは、バッテリバックアップモード
時にはＬレベルの信号が出力される。
なお、上記実施例では、第２図の抵抗Ｒから、バッテリ
バックアップモードへの移行のタイミングを検出するよ
うにしているが、そのタイミングの検出はそのような手
段に限ることなく、他のいかなる手段によるものでもよ
い。
バックアップモードへの移行のタイミングを検出するよ
うにしているが、そのタイミングの検出はそのような手
段に限ることなく、他のいかなる手段によるものでもよ
い。
本発明によれば、通常動作モードからバッテリバックア
ップモードへの移行峙に貫通電流が流れるのを防止でき
る。また、出力が中間電位になるのを防＋ＬＬで後段の
回路でも貫通電流が流れるのを防止することができる。
ップモードへの移行峙に貫通電流が流れるのを防止でき
る。また、出力が中間電位になるのを防＋ＬＬで後段の
回路でも貫通電流が流れるのを防止することができる。
第１図は本発明の第１実施例の回路図、第２図はそれを
適用した電子機器の回路図、第３図〜第５図は本発明の
それぞれ異なる実施例の回路図、第６図は従来の電子機
器の回路図、第７図は従来の人力バッフ７回路の回路図
である。 Ｔｒ ・・・第１トランジスタ、Ｔ ｒ ２・・・第
２トランリスタ、ＩＢ・・・人力バッフ７回路、Ｔｒ
Ｔｒ 、Ｔｒ７・・・第１スイッチング素ｆ−１
４゛６
適用した電子機器の回路図、第３図〜第５図は本発明の
それぞれ異なる実施例の回路図、第６図は従来の電子機
器の回路図、第７図は従来の人力バッフ７回路の回路図
である。 Ｔｒ ・・・第１トランジスタ、Ｔ ｒ ２・・・第
２トランリスタ、ＩＢ・・・人力バッフ７回路、Ｔｒ
Ｔｒ 、Ｔｒ７・・・第１スイッチング素ｆ−１
４゛６
Claims (1)
- 【特許請求の範囲】 １、Ｐチャネルの第１トランジスタとＮチャネルの第２
トランジスタとを直列に接続した、半導体装置のＣＭＯ
Ｓ型入力バッファ回路において、前記第１及び第２トラ
ンジスタと直列に接続され、前記半導体装置が主電源に
より動作する通常動作モード時にオンし、バッテリバッ
クアップモード時にオフする第１スイッチング素子を備
えることを特徴とする半導体装置のＣＭＯＳ型入力バッ
ファ回路。 ２、Ｐチャネルの第１トランジスタとＮチャネルの第２
トランジスタとを直列に接続した、半導体装置のＣＭＯ
Ｓ型入力バッファ回路において、前記第１及び第２トラ
ンジスタと直列に接続され、前記半導体装置が主電源に
より動作する通常動作モード時にオンし、バッテリバッ
クアップモード時にオフする第１スイッチング素子と、
前記第１及び第２トランジスタのいずれかのトランジス
タと並列に接続され、前記通常動作モード時にオフし、
前記バッテリバックアップモード時にオンする第２スイ
ッチング素子と、 を備えることを特徴とする半導体装置のＣＭＯＳ型入力
バッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181410A JPH0346268A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置のｃｍｏｓ型入力バッファ回路 |
| US07/551,400 US5101119A (en) | 1989-07-13 | 1990-07-12 | CMOS type input buffer circuit for semiconductor device and semiconductor device with the same |
| KR1019900010638A KR910003938A (ko) | 1989-07-13 | 1990-07-13 | 반도체장치의 cmos형 입력버퍼회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181410A JPH0346268A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置のｃｍｏｓ型入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346268A true JPH0346268A (ja) | 1991-02-27 |
Family
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