JPH0814781B2 - Ｉｃメモリカード - Google Patents
ＩｃメモリカードInfo
- Publication number
- JPH0814781B2 JPH0814781B2 JP63176992A JP17699288A JPH0814781B2 JP H0814781 B2 JPH0814781 B2 JP H0814781B2 JP 63176992 A JP63176992 A JP 63176992A JP 17699288 A JP17699288 A JP 17699288A JP H0814781 B2 JPH0814781 B2 JP H0814781B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- line
- power supply
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はICメモリカード、特にデータ・バックアッ
プ用バッテリを内蔵したRAMカード等の入出力回路に関
するものである。
プ用バッテリを内蔵したRAMカード等の入出力回路に関
するものである。
［従来の技術］ 第６図は、社団法人、日本電子工業振興協会、パーソ
ナルコンピュータ業務委員会作成の「ICメモリカード・
ガイドライン」（昭和61年９月発行）に記載されてい
る、従来のICメモリカード、特にRAMカードの内部基本
回路の構成を示すブロック図である。図において、RAM
チップ部分（２）は通常、複数個のRAMチップ（図示せ
ず）からなる。インターフェース・コネクタ（１）は外
部装置との接続を行うコネクタであり、このインターフ
ェース・コネクタ（１）からRAMチップ部分（２）の各R
AMチップに、下位アドレス線（６）およびデータ線
（７）が接続されている。また、RAMチップ部分（２）
中の指定されたRAMチップを選択するチップセレクト回
路（３）には、インターフェース・コネクタ（１）から
制御線（４）および上位アドレス線（５）が接続され、
さらに制御線（４）がチップセレクト回路（３）からRA
Mチップ部分（２）中の各RAMチップに接続されている。
ここで上位アドレスとはRAMチップ部分（２）内のどのR
AMチップを選択するかを決定するためのアドレスであ
り、また下位アドレスとは各RAMチップ内のアドレスで
ある。また、電源制御回路（11）には、インターフェー
ス・コネクタ（１）を介してRAMカードの外部の電源
（図示せず）からの電圧Vccで示される外部電源線
（８）および接地GNDで示されるグランド線（９）が、
またRAMカードがパソコン等から外されて外部から電力
を受けられない間、RAMチップ部分（２）の記憶データ
を保持するための、RAMカードに内蔵されたデータ・バ
ックアップ用バッテリ（10）（以下単にバッテリとす
る）からの電圧Vbbで示される電源線（10a）が接続され
ている。そしてこの電源制御回路（11）は電源線（11
a）によって、RAMチップ部分（２）およびチップセレク
ト回路（３）に、外部電源もしくはバッテリ（10）から
の電力を供給する。第６図は、実用的な配慮、すなわち
静電気対策などに対する細かい回路構成までは言及して
いない。実際には、静電気などの外乱に対して弱いRAM
チップ部分（２）を保護するために、比較的静電気に強
い汎用ゲートIC（74HCXXXシリーズ）をインターフェー
ス・コネクタ（１）とRAMチップ部分（２）との間に挿
入するのが一般的である。特に、RAMチップ部分（２）
に入力される信号のうち、例えば下位アドレス線（６）
の信号は入出力のデータ線（７）の信号よりも静電気に
弱いことから、インターフェース・コネクタ（１）とRA
Mチップ（２）との間の下位アドレス線（６）に汎用ゲ
ートICが挿入される場合が多い。
ナルコンピュータ業務委員会作成の「ICメモリカード・
ガイドライン」（昭和61年９月発行）に記載されてい
る、従来のICメモリカード、特にRAMカードの内部基本
回路の構成を示すブロック図である。図において、RAM
チップ部分（２）は通常、複数個のRAMチップ（図示せ
ず）からなる。インターフェース・コネクタ（１）は外
部装置との接続を行うコネクタであり、このインターフ
ェース・コネクタ（１）からRAMチップ部分（２）の各R
AMチップに、下位アドレス線（６）およびデータ線
（７）が接続されている。また、RAMチップ部分（２）
中の指定されたRAMチップを選択するチップセレクト回
路（３）には、インターフェース・コネクタ（１）から
制御線（４）および上位アドレス線（５）が接続され、
さらに制御線（４）がチップセレクト回路（３）からRA
Mチップ部分（２）中の各RAMチップに接続されている。
ここで上位アドレスとはRAMチップ部分（２）内のどのR
AMチップを選択するかを決定するためのアドレスであ
り、また下位アドレスとは各RAMチップ内のアドレスで
ある。また、電源制御回路（11）には、インターフェー
ス・コネクタ（１）を介してRAMカードの外部の電源
（図示せず）からの電圧Vccで示される外部電源線
（８）および接地GNDで示されるグランド線（９）が、
またRAMカードがパソコン等から外されて外部から電力
を受けられない間、RAMチップ部分（２）の記憶データ
を保持するための、RAMカードに内蔵されたデータ・バ
ックアップ用バッテリ（10）（以下単にバッテリとす
る）からの電圧Vbbで示される電源線（10a）が接続され
ている。そしてこの電源制御回路（11）は電源線（11
a）によって、RAMチップ部分（２）およびチップセレク
ト回路（３）に、外部電源もしくはバッテリ（10）から
の電力を供給する。第６図は、実用的な配慮、すなわち
静電気対策などに対する細かい回路構成までは言及して
いない。実際には、静電気などの外乱に対して弱いRAM
チップ部分（２）を保護するために、比較的静電気に強
い汎用ゲートIC（74HCXXXシリーズ）をインターフェー
ス・コネクタ（１）とRAMチップ部分（２）との間に挿
入するのが一般的である。特に、RAMチップ部分（２）
に入力される信号のうち、例えば下位アドレス線（６）
の信号は入出力のデータ線（７）の信号よりも静電気に
弱いことから、インターフェース・コネクタ（１）とRA
Mチップ（２）との間の下位アドレス線（６）に汎用ゲ
ートICが挿入される場合が多い。
第７図は第６図の従来のRAMカードのブロック図の一
部分を具体的に示した回路図であり、第６図と同一の部
分は同一の符号で示されている。第７図には、例えば下
位アドレス線（６）に挿入された、RAMチップ部分
（２）を外乱から保護するための入力側ゲート回路であ
る入力ゲートIC回路（12）が示されている。RAMチップ
部分（２）は外部電源線（８）とグランド線（９）との
間、およびデータ・バックアップのための出力電圧3Vの
バッテリ（10）の両端間に接続されている。外部電源線
（８）と下位アドレス線（６）との間には、下位アドレ
ス線（６）を外部電源線（８）のVccの電圧にプルアッ
プするためのプルアップ抵抗（13）が接続されている。
また、バッテリ（10）にはこれに逆流入する電流を阻止
するためのダイオード（14）が接続されている。レベル
検出回路（16）は外部電源線（８）の電圧Vccを検出
し、RAMカードがパソコン等（図示せず）に接続され
て、この電圧Vccが上昇して約4.4V以上になった時に、
オン（閉）信号をトランジスタ切替スイッチ（15）に与
えて閉成状態にし、またRAMカードがパソコン等から引
き抜かれて外部電源線（８）の電圧Vccが4.4V以下に低
下した時に、オフ（開）信号をトランジスタ切替スイッ
チ（15）に与えて開放状態にする。このオン・オフの制
御を行う信号が制御信号（16a）として示されている。
入力ゲートIC回路（12）は、上述のようにRAMカードの
静電気耐量を増大させると同時に、RAMチップ部分
（２）が複数のRAMチップからなる場合に、信号増幅の
働きによって、ストレージキャパシティによる信号の動
作遅延を解決する。また、レベル検出回路（16）はリセ
ットICの名で市販されているICで容易に構成することが
でき、外部電源線（８）の電圧VccがRAMチップ部分
（２）が正常に動作する電圧の下限値（例えば約4.4V）
を越えた時に、トランジスタ切替スイッチ（15）にオン
（閉）信号を送出して、電圧Vccが所望の電圧以上の状
態でRAMチップ部分（２）へのデータの読み書きが行え
るようにする。
部分を具体的に示した回路図であり、第６図と同一の部
分は同一の符号で示されている。第７図には、例えば下
位アドレス線（６）に挿入された、RAMチップ部分
（２）を外乱から保護するための入力側ゲート回路であ
る入力ゲートIC回路（12）が示されている。RAMチップ
部分（２）は外部電源線（８）とグランド線（９）との
間、およびデータ・バックアップのための出力電圧3Vの
バッテリ（10）の両端間に接続されている。外部電源線
（８）と下位アドレス線（６）との間には、下位アドレ
ス線（６）を外部電源線（８）のVccの電圧にプルアッ
プするためのプルアップ抵抗（13）が接続されている。
また、バッテリ（10）にはこれに逆流入する電流を阻止
するためのダイオード（14）が接続されている。レベル
検出回路（16）は外部電源線（８）の電圧Vccを検出
し、RAMカードがパソコン等（図示せず）に接続され
て、この電圧Vccが上昇して約4.4V以上になった時に、
オン（閉）信号をトランジスタ切替スイッチ（15）に与
えて閉成状態にし、またRAMカードがパソコン等から引
き抜かれて外部電源線（８）の電圧Vccが4.4V以下に低
下した時に、オフ（開）信号をトランジスタ切替スイッ
チ（15）に与えて開放状態にする。このオン・オフの制
御を行う信号が制御信号（16a）として示されている。
入力ゲートIC回路（12）は、上述のようにRAMカードの
静電気耐量を増大させると同時に、RAMチップ部分
（２）が複数のRAMチップからなる場合に、信号増幅の
働きによって、ストレージキャパシティによる信号の動
作遅延を解決する。また、レベル検出回路（16）はリセ
ットICの名で市販されているICで容易に構成することが
でき、外部電源線（８）の電圧VccがRAMチップ部分
（２）が正常に動作する電圧の下限値（例えば約4.4V）
を越えた時に、トランジスタ切替スイッチ（15）にオン
（閉）信号を送出して、電圧Vccが所望の電圧以上の状
態でRAMチップ部分（２）へのデータの読み書きが行え
るようにする。
また第８図は第７図の入力ゲートIC回路（12）として
よく使用されるICチップ、例えばM74HC245のピン配列の
一部を示す図であり、このICチップの電源端子（17）と
グランド端子（18）、そしてデータ方向制御入力DIR端
子（19）および出力制御入力端子（20）が示されてい
る。データ方向制御入力DIR端子（19）および出力制御
入力端子（20）はグランド端子（18）に接続されて使用
される。また、第９図にはCMOSロジック汎用ゲートであ
る、第８図に示すM74HC245の入力段のインバータ回路の
１つが示されており、ＰチャネルMOSFET（21）とＮチャ
ネルMOSFET（22）が直列に接続されている。このインバ
ータ部分は信号線の各入力線毎に設けられる。すなわ
ち、例えば下位アドレス線（６）が15ビットの信号をパ
ラレル伝送するパラレル信号線であれば、15個のインバ
ータ回路が使用される。このCMOSインバータ回路は、常
に上半分（Ｐチャネル）あるいは下半分（Ｎチャネル）
のいずれか片方だけがオンしているため、通常、電源端
子（17）からグランド端子（18）へ流れる直流電流It
（一般的に貫通電流と呼ぶ）は流れない。入力ゲードIC
回路（12）の入力電圧Vin、すなわちここでは下位アド
レス線（６）の電圧が5Vのとき、ＰチャネルMOSFET（2
1）はオフしており、ＮチャネルMOSFET（22）はオンし
ている。また、下位アドレス線（６）の電圧が0Vのとき
は、各MOSFET（21）（22）のオン・オフが逆になる。実
際には、入力電圧波形の短い遷移時間に両方のMOSFET
（21）（22）がONし、負荷電流の他に貫通電流Itが流れ
る。これを第10図に示す。第10図には、入力ゲートIC回
路（12）の電源端子（17）の電圧Ｖを5V一定にした状態
で徐々に入力電圧Vinを増加させた場合の、入力ゲートI
C回路（12）の電源端子（17）とグランド端子（18）間
に流れる貫通電流Itの変化の様子を示したものであり、
貫通電流Itの最大は入力電圧Vinが電源端子（17）の電
圧Ｖ（＝5V）の約1/2になった時に生じる。この貫通電
流Itは、１つのCMOSインバータで数百μＡになることも
あり、内蔵するインバータ回路の数の多いM74HC245など
では、見逃せない事象である。
よく使用されるICチップ、例えばM74HC245のピン配列の
一部を示す図であり、このICチップの電源端子（17）と
グランド端子（18）、そしてデータ方向制御入力DIR端
子（19）および出力制御入力端子（20）が示されてい
る。データ方向制御入力DIR端子（19）および出力制御
入力端子（20）はグランド端子（18）に接続されて使用
される。また、第９図にはCMOSロジック汎用ゲートであ
る、第８図に示すM74HC245の入力段のインバータ回路の
１つが示されており、ＰチャネルMOSFET（21）とＮチャ
ネルMOSFET（22）が直列に接続されている。このインバ
ータ部分は信号線の各入力線毎に設けられる。すなわ
ち、例えば下位アドレス線（６）が15ビットの信号をパ
ラレル伝送するパラレル信号線であれば、15個のインバ
ータ回路が使用される。このCMOSインバータ回路は、常
に上半分（Ｐチャネル）あるいは下半分（Ｎチャネル）
のいずれか片方だけがオンしているため、通常、電源端
子（17）からグランド端子（18）へ流れる直流電流It
（一般的に貫通電流と呼ぶ）は流れない。入力ゲードIC
回路（12）の入力電圧Vin、すなわちここでは下位アド
レス線（６）の電圧が5Vのとき、ＰチャネルMOSFET（2
1）はオフしており、ＮチャネルMOSFET（22）はオンし
ている。また、下位アドレス線（６）の電圧が0Vのとき
は、各MOSFET（21）（22）のオン・オフが逆になる。実
際には、入力電圧波形の短い遷移時間に両方のMOSFET
（21）（22）がONし、負荷電流の他に貫通電流Itが流れ
る。これを第10図に示す。第10図には、入力ゲートIC回
路（12）の電源端子（17）の電圧Ｖを5V一定にした状態
で徐々に入力電圧Vinを増加させた場合の、入力ゲートI
C回路（12）の電源端子（17）とグランド端子（18）間
に流れる貫通電流Itの変化の様子を示したものであり、
貫通電流Itの最大は入力電圧Vinが電源端子（17）の電
圧Ｖ（＝5V）の約1/2になった時に生じる。この貫通電
流Itは、１つのCMOSインバータで数百μＡになることも
あり、内蔵するインバータ回路の数の多いM74HC245など
では、見逃せない事象である。
RAMカードは持ち運び時には、第７図において、RAMチ
ップ部分（２）はバッテリ（10）から電圧の供給を受け
てデータを保持し、このとき外部電源線（８）からの電
圧供給は無く、トランジスタ切替スイッチ（15）はオフ
状態のままであり、また、下位アドレス線（６）のアド
レス信号も0Vである。一方、RAMカードをパソコンある
いはICメモリカード用のリーダライタ等に挿入してRAM
チップ部分（２）内のデータを読み書きする場合には、
第７図において外部電源線（８）から電圧が供給され、
アドレス情報に基づくデータ情報をアクセスするが、入
力ゲートIC回路（12）の電源端子（17）には、すでにバ
ッテリ（10）の電圧の約3Vが印加されているため、外部
電源線（８）もしくは下位アドレス線（６）のいずれか
の電圧が0Vから5Vに増加する過程で、第10図で説明した
現象がこのRAMカード内でも発生する。すなわち、外部
電源線（８）もしくは下位アドレス線（６）のいずれか
の電圧がバッテリ電圧3Vの1/2になった時に、入力ゲー
トIC回路（12）の各インバータ回路に一斉に貫通電流It
が流れる。この貫通電流Itは当然、バッテリ（10）から
供給されなければならない。なぜなら、トランジスタ切
替スイッチ（15）は3/2Vではまだオンしていないからで
ある。
ップ部分（２）はバッテリ（10）から電圧の供給を受け
てデータを保持し、このとき外部電源線（８）からの電
圧供給は無く、トランジスタ切替スイッチ（15）はオフ
状態のままであり、また、下位アドレス線（６）のアド
レス信号も0Vである。一方、RAMカードをパソコンある
いはICメモリカード用のリーダライタ等に挿入してRAM
チップ部分（２）内のデータを読み書きする場合には、
第７図において外部電源線（８）から電圧が供給され、
アドレス情報に基づくデータ情報をアクセスするが、入
力ゲートIC回路（12）の電源端子（17）には、すでにバ
ッテリ（10）の電圧の約3Vが印加されているため、外部
電源線（８）もしくは下位アドレス線（６）のいずれか
の電圧が0Vから5Vに増加する過程で、第10図で説明した
現象がこのRAMカード内でも発生する。すなわち、外部
電源線（８）もしくは下位アドレス線（６）のいずれか
の電圧がバッテリ電圧3Vの1/2になった時に、入力ゲー
トIC回路（12）の各インバータ回路に一斉に貫通電流It
が流れる。この貫通電流Itは当然、バッテリ（10）から
供給されなければならない。なぜなら、トランジスタ切
替スイッチ（15）は3/2Vではまだオンしていないからで
ある。
［発明が解決しようとする課題］ 以上のように構成されている従来のRAMカードにおい
ては、カードをパソコン等に挿入したり、あるいはパソ
コンから取り外しして、電源を入り切りするたびに過大
な貫通電流がバッテリから流れ出し、バッテリが異常に
消耗し、従ってバッテリの寿命を短かくするという課題
があった。
ては、カードをパソコン等に挿入したり、あるいはパソ
コンから取り外しして、電源を入り切りするたびに過大
な貫通電流がバッテリから流れ出し、バッテリが異常に
消耗し、従ってバッテリの寿命を短かくするという課題
があった。
この発明は上記のような課題を解決するためになされ
たもので、バッテリの寿命を延ばし、バッテリの交換間
隔を長くすることのできるICメモリカードを提供するこ
とを目的とする。
たもので、バッテリの寿命を延ばし、バッテリの交換間
隔を長くすることのできるICメモリカードを提供するこ
とを目的とする。
［課題を解決するための手段］ 上記の目的に鑑み、この発明は、データ・バックアッ
プ用バッテリを内蔵し、上記バッテリと外部電源にそれ
ぞれ接続された電源線とグランド線との間にメモリチッ
プ部分が接続されているICメモリカードであって、上記
電源線の電圧を検出し、その電圧が所定値以上にあるか
否かを示す貫通電流阻止制御信号を発生するレベル検出
回路と、上記電源線とグランド線の間に接続され、上記
貫通電流阻止制御信号に従って、上記電源線の電圧が所
定値以上にない場合に上記バッテリからの貫通電流を阻
止する貫通電流遮断素子を加えたCMOS構造を有する、カ
ードの外部との入出力線に挿入された入出力回路と、を
備えたことを特徴とするICメモリカードにある。
プ用バッテリを内蔵し、上記バッテリと外部電源にそれ
ぞれ接続された電源線とグランド線との間にメモリチッ
プ部分が接続されているICメモリカードであって、上記
電源線の電圧を検出し、その電圧が所定値以上にあるか
否かを示す貫通電流阻止制御信号を発生するレベル検出
回路と、上記電源線とグランド線の間に接続され、上記
貫通電流阻止制御信号に従って、上記電源線の電圧が所
定値以上にない場合に上記バッテリからの貫通電流を阻
止する貫通電流遮断素子を加えたCMOS構造を有する、カ
ードの外部との入出力線に挿入された入出力回路と、を
備えたことを特徴とするICメモリカードにある。
［作用］ この発明におけるICメモリカードでは入出力回路にお
いて、外部電源線の電圧のレベルを検出するレベル検出
回路からの制御信号に従って、電源電圧がRAMチップ部
分のデータアクセスを行う電圧領域すなわちカードの動
作電位範囲内にある時には入出力回路を本来の目的とし
て使用し、それ以下の電圧の時、特に内蔵するバッテリ
の約1/2の電圧付近の電圧では、入出力回路に流れる貫
通電流を阻止するようにしたものである。
いて、外部電源線の電圧のレベルを検出するレベル検出
回路からの制御信号に従って、電源電圧がRAMチップ部
分のデータアクセスを行う電圧領域すなわちカードの動
作電位範囲内にある時には入出力回路を本来の目的とし
て使用し、それ以下の電圧の時、特に内蔵するバッテリ
の約1/2の電圧付近の電圧では、入出力回路に流れる貫
通電流を阻止するようにしたものである。
［実施例］ 以下、この発明の一実施例を図について説明する。第
１図はこの発明による入出力回路を備えたICメモリカー
ドの一実施例の、特にこの発明の特徴となる部分を示し
た回路図であり、第７図の従来のものと同一の部分は同
一の符号で示されている。貫通電流を阻止できる構造を
有する新たな入力ゲートIC回路（23）は、レベル検出回
路（16）から入力される、新たに追加された貫通電流阻
止制御信号（24）による制御を受ける。この貫通電流阻
止制御信号（24）はトランジスタ切替スイッチ（15）の
オン・オフを制御するための制御信号（16a）と同様
に、外部電源線（８）の電圧Vccが約4.4V付近のときに
状態変化する。また、第２図は入力ゲートIC回路（23）
のピン配置の一部を示す図であり、貫通電流を阻止する
ための制御端子（25）が設けられており、これにレベル
検出回路（16）からの貫通電流阻止制御信号（24）が入
力される。また第３図は、入力ゲートIC回路（23）の入
力段のインバータ回路を示しており、ＮチャネルMOSFET
（22）、ＰチャネルMOSFET（21）の第１および第２のMO
SFETに加え、第３のMOSFETであるＰチャネルMOSFET（2
6）が新たに設けられており、そのゲート端子は貫通電
流を阻止するための制御端子（25）に接続されている。
なお、ＰチャネルMOSFET（26）が貫通電流遮断素子を構
成する。また、第４図には第１図においてバッテリ（1
0）によってRAMチップ部分（２）に3Vの電圧が印加され
ている状態（この状態において第３図に示すインバータ
回路の電源端子（17）には3Vの電圧が印加されている）
から、RAMカードがパソコン等に接続されて、徐々に外
部電源線（８）の電圧Vccおよび入力電圧Vinが上昇して
いった場合の、レベル検出回路（16）からの貫通電流阻
止制御信号（24）の変化状況と、第３図に示すインバー
タ回路の電源端子（17）とグランド端子（18）の間に流
れる貫通電流Itの変化の様子を示した。第４図から明ら
かなように、レベル検出回路（16）の貫通電流阻止制御
信号（24）が、外部電源線（８）の電圧Vccが約4.4Vに
なるまで入力ゲートIC回路（23）に対してＰチャネルMO
SFET（26）をオフするように制御端子（25）に与えられ
るため、貫通電流は全く流れない。このように、入力ゲ
ートIC回路（23）自身を貫通電流の流れない構造にした
ので、RAMカードをパソコン等に挿入して、あるいはパ
ソコンから引き抜いて電源を入り切りする時に、異常に
大きい貫通電流Itが流れてバッテリ（10）の寿命を短縮
することはない。
１図はこの発明による入出力回路を備えたICメモリカー
ドの一実施例の、特にこの発明の特徴となる部分を示し
た回路図であり、第７図の従来のものと同一の部分は同
一の符号で示されている。貫通電流を阻止できる構造を
有する新たな入力ゲートIC回路（23）は、レベル検出回
路（16）から入力される、新たに追加された貫通電流阻
止制御信号（24）による制御を受ける。この貫通電流阻
止制御信号（24）はトランジスタ切替スイッチ（15）の
オン・オフを制御するための制御信号（16a）と同様
に、外部電源線（８）の電圧Vccが約4.4V付近のときに
状態変化する。また、第２図は入力ゲートIC回路（23）
のピン配置の一部を示す図であり、貫通電流を阻止する
ための制御端子（25）が設けられており、これにレベル
検出回路（16）からの貫通電流阻止制御信号（24）が入
力される。また第３図は、入力ゲートIC回路（23）の入
力段のインバータ回路を示しており、ＮチャネルMOSFET
（22）、ＰチャネルMOSFET（21）の第１および第２のMO
SFETに加え、第３のMOSFETであるＰチャネルMOSFET（2
6）が新たに設けられており、そのゲート端子は貫通電
流を阻止するための制御端子（25）に接続されている。
なお、ＰチャネルMOSFET（26）が貫通電流遮断素子を構
成する。また、第４図には第１図においてバッテリ（1
0）によってRAMチップ部分（２）に3Vの電圧が印加され
ている状態（この状態において第３図に示すインバータ
回路の電源端子（17）には3Vの電圧が印加されている）
から、RAMカードがパソコン等に接続されて、徐々に外
部電源線（８）の電圧Vccおよび入力電圧Vinが上昇して
いった場合の、レベル検出回路（16）からの貫通電流阻
止制御信号（24）の変化状況と、第３図に示すインバー
タ回路の電源端子（17）とグランド端子（18）の間に流
れる貫通電流Itの変化の様子を示した。第４図から明ら
かなように、レベル検出回路（16）の貫通電流阻止制御
信号（24）が、外部電源線（８）の電圧Vccが約4.4Vに
なるまで入力ゲートIC回路（23）に対してＰチャネルMO
SFET（26）をオフするように制御端子（25）に与えられ
るため、貫通電流は全く流れない。このように、入力ゲ
ートIC回路（23）自身を貫通電流の流れない構造にした
ので、RAMカードをパソコン等に挿入して、あるいはパ
ソコンから引き抜いて電源を入り切りする時に、異常に
大きい貫通電流Itが流れてバッテリ（10）の寿命を短縮
することはない。
なお、上記実施例においてはRAMカード内の下位アド
レス線（６）に挿入された入力ゲートIC回路について述
べたが、この発明はこれに限定されるものではなく、デ
ータ線（７）、制御線（４）あるいは上位アドレス線
（５）に入力ゲートIC回路が挿入された場合において
も、その入力ゲートIC回路にこの発明を実施することが
可能である。さらに、例えば制御線（４）あるいはデー
タ線（７）等の出力側に出力ゲートIC回路が挿入されて
いる場合においても、その出力ゲートIC回路にこの発明
を実施することが可能であり、同様な効果を奏する。
レス線（６）に挿入された入力ゲートIC回路について述
べたが、この発明はこれに限定されるものではなく、デ
ータ線（７）、制御線（４）あるいは上位アドレス線
（５）に入力ゲートIC回路が挿入された場合において
も、その入力ゲートIC回路にこの発明を実施することが
可能である。さらに、例えば制御線（４）あるいはデー
タ線（７）等の出力側に出力ゲートIC回路が挿入されて
いる場合においても、その出力ゲートIC回路にこの発明
を実施することが可能であり、同様な効果を奏する。
また、上記実施例においては入力ゲートIC回路に貫通
電流を阻止するための第３のMOSFETとしてＰチャネルMO
SFET（26）を設けたものを示したが、これは第５図に示
すようにＮチャネルMOSFET（26a）を使用してもよい。
ただしその場合、貫通電流阻止制御信号（24）は第４図
に示したものと“L"レベルと“H"レベルの状態が逆にな
ったものとなる。すなわち、外部電源線（８）の電圧Vc
cが約4.4Vになるまで“L"レベルで、約4.4Vを越えたら
“H"レベルとなるような貫通電流阻止制御信号を制御端
子（25）に印加するようにすればよい。
電流を阻止するための第３のMOSFETとしてＰチャネルMO
SFET（26）を設けたものを示したが、これは第５図に示
すようにＮチャネルMOSFET（26a）を使用してもよい。
ただしその場合、貫通電流阻止制御信号（24）は第４図
に示したものと“L"レベルと“H"レベルの状態が逆にな
ったものとなる。すなわち、外部電源線（８）の電圧Vc
cが約4.4Vになるまで“L"レベルで、約4.4Vを越えたら
“H"レベルとなるような貫通電流阻止制御信号を制御端
子（25）に印加するようにすればよい。
また、プルアップ抵抗（13）は、CMOS入力が不安定な
時に貫通電流が流れるため、入力電圧を外部電源線
（８）の電圧に固定化するためのものなので、この発明
のものにおいてはプルアップ抵抗（13）も除去すること
が可能であり、従ってICメモリカードがより小形化され
かつより安価なものとなる。
時に貫通電流が流れるため、入力電圧を外部電源線
（８）の電圧に固定化するためのものなので、この発明
のものにおいてはプルアップ抵抗（13）も除去すること
が可能であり、従ってICメモリカードがより小形化され
かつより安価なものとなる。
［発明の効果］ 以上のようにこの発明によれば、入力ゲートIC回路も
しくは出力ゲートIC回路に貫通電流が流れないように、
外部電源線の電圧を検出するレベル検出回路からの制御
信号によってオン・オス制御がされるトランジスタ素子
を既存のトランジスタ素子に直列に挿入して、外部電源
線が所定の値以上になるまでオフ状態にしておくように
制御することにより、電源の入り切り時に流れる貫通電
流を阻止することができ、これによってバッテリの寿命
を延ばすことができ、バッテリの交換間隔をより長くす
ることのできるICメモリカードを提供することがきる効
果が得られる。
しくは出力ゲートIC回路に貫通電流が流れないように、
外部電源線の電圧を検出するレベル検出回路からの制御
信号によってオン・オス制御がされるトランジスタ素子
を既存のトランジスタ素子に直列に挿入して、外部電源
線が所定の値以上になるまでオフ状態にしておくように
制御することにより、電源の入り切り時に流れる貫通電
流を阻止することができ、これによってバッテリの寿命
を延ばすことができ、バッテリの交換間隔をより長くす
ることのできるICメモリカードを提供することがきる効
果が得られる。
第１図はこの発明によるICメモリカードの一実施例を示
す回路図、第２図は第１図の入力ゲートIC回路のピン配
置の一部を示す図、第３図は第２図の入力ゲートIC回路
の入力段のインバータ回路の回路図、第４図は第３図の
インバータ回路における貫通電流の状態を説明するため
の線図、第５図はこの発明の他の実施例による入力ゲー
トIC回路の入力段のインバータ回路の回路図、第６図は
従来のICメモリカードの内部構造を概略的に示すブロッ
ク図、第７図は第６図のICメモリカードの一部分を具体
的に示した回路図、第８図は第７図の入力ゲートIC回路
のピン配置の一部を示す図、第９図は第８図の入力ゲー
トIC回路の入力段のインバータ回路の回路図、第10図は
第９図のインバータ回路における貫通電流の状態を説明
するための線図である。 各図において、（２）はRAMチップ部分、（８）は外部
電源線、（９）はグランド線、（10）はデータ・バック
アップ用バッテリ、（13）はプルアップ抵抗、（14）は
ダイオード、（15）はトランジスタ切替スイッチ、（1
6）はレベル検出回路、（16a）は制御信号、（17）は電
源端子、（18）はグランド端子、（21）と（26）はＰチ
ャネルMOSFET、（22）と（26a）はＮチャネルMOSFET、
（23）は入力ゲートIC回路、（24）は貫通電流阻止制御
信号、（25）は制御端子である。 尚、図中、同一符号は同一又は相当部分を示す。
す回路図、第２図は第１図の入力ゲートIC回路のピン配
置の一部を示す図、第３図は第２図の入力ゲートIC回路
の入力段のインバータ回路の回路図、第４図は第３図の
インバータ回路における貫通電流の状態を説明するため
の線図、第５図はこの発明の他の実施例による入力ゲー
トIC回路の入力段のインバータ回路の回路図、第６図は
従来のICメモリカードの内部構造を概略的に示すブロッ
ク図、第７図は第６図のICメモリカードの一部分を具体
的に示した回路図、第８図は第７図の入力ゲートIC回路
のピン配置の一部を示す図、第９図は第８図の入力ゲー
トIC回路の入力段のインバータ回路の回路図、第10図は
第９図のインバータ回路における貫通電流の状態を説明
するための線図である。 各図において、（２）はRAMチップ部分、（８）は外部
電源線、（９）はグランド線、（10）はデータ・バック
アップ用バッテリ、（13）はプルアップ抵抗、（14）は
ダイオード、（15）はトランジスタ切替スイッチ、（1
6）はレベル検出回路、（16a）は制御信号、（17）は電
源端子、（18）はグランド端子、（21）と（26）はＰチ
ャネルMOSFET、（22）と（26a）はＮチャネルMOSFET、
（23）は入力ゲートIC回路、（24）は貫通電流阻止制御
信号、（25）は制御端子である。 尚、図中、同一符号は同一又は相当部分を示す。
Claims (4)
- 【請求項１】データ・バックアップ用バッテリを内蔵
し、上記バッテリと外部電源にそれぞれ接続された電源
線とグランド線との間にメモリチップ部分が接続されて
いるICメモリカードであって、 上記電源線の電圧を検出し、その電圧が所定値以上にあ
るか否かを示す貫通電流阻止制御信号を発生するレベル
検出回路と、 上記電源線とグランド線の間に接続され、上記貫通電流
阻止制御信号に従って、上記電源線の電圧が所定値以上
にない場合に上記バッテリからの貫通電流を阻止する貫
通電流遮断素子を加えたCMOS構造を有する、カードの外
部との入出力線に挿入された入出力回路と、 を備えたことを特徴とするICメモリカード。 - 【請求項２】上記レベル検出回路での上記所定値が、上
記バッテリの電圧の1/2の電圧より遥かに高い電圧であ
ることを特徴とする請求項１のICメモリカード。 - 【請求項３】上記レベル検出回路での上記所定値が、カ
ードの動作電位範囲の下限値であることを特徴とする請
求項１のICメモリカード。 - 【請求項４】上記入出力回路において、上記CMOS構造
が、上記入出力線の電圧が電源電圧付近にあるときにオ
ン、0Vのときにオフしている第１のMOSFET、逆に上記入
出力線が電源電圧付近にあるときにオフ、0Vのときにオ
ンしている第２のMOSFETからなり、上記貫通電流遮断素
子が、上記レベル検出回路からの貫通電流阻止制御信号
に従ってオン／オフの制御がなされる第３のMOSFETから
なり、上記第１ないし第３のMOSFETが電源線とグランド
線との間に直列に接続されてなり、上記第３のMOSFETが
上記電源線の電位が上記所定値以上にない時にはオフ状
態にあり、上記バッテリから流れる貫通電流を阻止する
ようにしたことを特徴とする請求項１ないし請求項３の
いずれかに記載のICメモリカード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176992A JPH0814781B2 (ja) | 1988-07-18 | 1988-07-18 | Ｉｃメモリカード |
| US07/305,022 US4912346A (en) | 1988-07-18 | 1989-02-02 | Input/output circuit for IC card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176992A JPH0814781B2 (ja) | 1988-07-18 | 1988-07-18 | Ｉｃメモリカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0227414A JPH0227414A (ja) | 1990-01-30 |
| JPH0814781B2 true JPH0814781B2 (ja) | 1996-02-14 |
Family
ID=16023291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176992A Expired - Fee Related JPH0814781B2 (ja) | 1988-07-18 | 1988-07-18 | Ｉｃメモリカード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4912346A (ja) |
| JP (1) | JPH0814781B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245582A (en) * | 1987-10-27 | 1993-09-14 | Mitsubishi Denki Kabushiki Kaisha | Memory card circuit with power-down control of access buffer |
| JP2839547B2 (ja) * | 1989-05-02 | 1998-12-16 | 株式会社東芝 | 半導体集積回路装置 |
| US5537584A (en) * | 1989-06-13 | 1996-07-16 | Hitachi Maxell, Ltd. | Power instability control of a memory card and a data processing device therefor |
| JPH0346268A (ja) * | 1989-07-13 | 1991-02-27 | Toshiba Corp | 半導体装置のｃｍｏｓ型入力バッファ回路 |
| US5300765A (en) * | 1990-03-19 | 1994-04-05 | Mitsubishi Denki Kabushiki Kaisha | Memory card with latch-up protection |
| US5625593A (en) * | 1990-03-28 | 1997-04-29 | Mitsubishi Denki Kabushiki Kaisha | Memory card circuit with separate buffer chips |
| JP2900551B2 (ja) * | 1990-07-12 | 1999-06-02 | 三菱電機株式会社 | 携帯形半導体記憶装置 |
| US5267211A (en) * | 1990-08-23 | 1993-11-30 | Seiko Epson Corporation | Memory card with control and voltage boosting circuits and electronic appliance using the same |
| JP2692368B2 (ja) * | 1990-10-23 | 1997-12-17 | 日本電気株式会社 | Ｉｃカード |
| JP2937546B2 (ja) * | 1991-05-30 | 1999-08-23 | シャープ株式会社 | 外部電源端子を備える小型電子機器のメモリ保護装置 |
| US5603036A (en) * | 1993-02-19 | 1997-02-11 | Intel Corporation | Power management system for components used in battery powered applications |
| US5329491A (en) * | 1993-06-30 | 1994-07-12 | Intel Corporation | Nonvolatile memory card with automatic power supply configuration |
| US5438549A (en) * | 1994-02-28 | 1995-08-01 | Intel Corporation | Nonvolatile memory with volatile memory buffer and a backup power supply system |
| US5568060A (en) * | 1995-07-20 | 1996-10-22 | Transwitch Corporation | Circuit board insertion circuitry for high reliability backplanes |
| JPH09222939A (ja) * | 1996-02-19 | 1997-08-26 | Mitsubishi Electric Corp | メモリカード |
| US6040712A (en) * | 1998-11-30 | 2000-03-21 | Altera Corporation | Apparatus and method for protecting a circuit during a hot socket condition |
| JP5588370B2 (ja) * | 2011-01-25 | 2014-09-10 | セイコーインスツル株式会社 | 出力回路、温度スイッチｉｃ、及び、電池パック |
| US9881654B2 (en) | 2015-01-14 | 2018-01-30 | Macronix International Co., Ltd. | Power source for memory circuitry |
| US9536575B2 (en) * | 2015-01-14 | 2017-01-03 | Macronix International Co., Ltd. | Power source for memory circuitry |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3859638A (en) * | 1973-05-31 | 1975-01-07 | Intersil Inc | Non-volatile memory unit with automatic standby power supply |
| JPS5990275A (ja) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | カセツト式記憶装置 |
| US4612461A (en) * | 1984-02-09 | 1986-09-16 | Motorola, Inc. | High speed input buffer having substrate biasing to increase the transistor threshold voltage for level shifting |
| US4791323A (en) * | 1986-10-23 | 1988-12-13 | Silicon Systems, Inc. | Level translation circuit |
| JP2585599B2 (ja) * | 1987-06-05 | 1997-02-26 | 株式会社日立製作所 | 出力インタ−フエ−ス回路 |
-
1988
- 1988-07-18 JP JP63176992A patent/JPH0814781B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-02 US US07/305,022 patent/US4912346A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4912346A (en) | 1990-03-27 |
| JPH0227414A (ja) | 1990-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0814781B2 (ja) | Ｉｃメモリカード | |
| US5283762A (en) | Semiconductor device containing voltage converting circuit and operating method thereof | |
| US5420798A (en) | Supply voltage detection circuit | |
| US4806789A (en) | Power select circuit | |
| JPH04212785A (ja) | 集積回路装置 | |
| US6144221A (en) | Voltage tolerant interface circuit | |
| US4982113A (en) | Signal distributing unit for various input signals different in voltage level | |
| US5248908A (en) | 3-state bidirectional buffer and portable semiconductor storage device incorporating the same | |
| US5867042A (en) | Switch for minimizing transistor exposure to high voltage | |
| TW406221B (en) | Power switching apparatus for increasing the battery lifetime and the full-time operation apparatus | |
| EP0627807B1 (en) | Power line connection circuit and power line switch IC for the same | |
| KR20040048827A (ko) | 메모리 카드 및 전자 디바이스 | |
| JPH0522983B2 (ja) | ||
| US5963061A (en) | Switch for minimizing transistor exposure to high voltage | |
| KR19980034730A (ko) | 외부 인터페이스 전압 자동검출 반도체 장치 | |
| EP0211553A1 (en) | Power-on reset circuit arrangements | |
| US5898324A (en) | High voltage detector circuit | |
| KR0147712B1 (ko) | 에스램의 저전압 동작용 비트 라인 회로 | |
| KR100723519B1 (ko) | Ｍｏｓ 트랜지스터를 이용한 전압 클램핑 회로 및 이를구비하는 반도체 칩 | |
| EP0155113A2 (en) | Voltage level detection circuit | |
| US4567575A (en) | Voltage level compensating interface circuit for inter-logic circuit data transmission system | |
| US5378944A (en) | IC card input/output control circuit | |
| US5353249A (en) | Non-volatile semiconductor memory device | |
| EP0748535B1 (en) | Improved supply voltage detection circuit | |
| US5384748A (en) | Memory card with two SRAM arrays with different data holding voltages and power back-up |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |