JPH09222939A - メモリカード - Google Patents
メモリカードInfo
- Publication number
- JPH09222939A JPH09222939A JP8030844A JP3084496A JPH09222939A JP H09222939 A JPH09222939 A JP H09222939A JP 8030844 A JP8030844 A JP 8030844A JP 3084496 A JP3084496 A JP 3084496A JP H09222939 A JPH09222939 A JP H09222939A
- Authority
- JP
- Japan
- Prior art keywords
- memory card
- power supply
- integrated circuit
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/141—Battery and back-up supplies
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】
【課題】 非動作モード時の供給電圧を低減することに
より、消費電力の少ないメモリカードを提供する。 【解決手段】 ＳＲＡＭ集積回路１４と内部電源回路１
５とを備え、情報処理機器に装着した状態では、情報処
理機器側から電源電圧が供給され、非装着時には、内部
電源回路１５によりデータを保持するようにしたメモリ
カードにおいて、前記情報処理機器より出力される動作
指令信号を入力とし、前記動作指令信号に基づいて、装
着時のメモリカードの活動・非活動を検出する動作信号
検出回路１２と、メモリカードの活動時には、情報処理
機器からの電源電圧を前記ＳＲＡＭ集積回路１４に印加
する一方、非活動時には、情報処理機器からの電源電圧
を所定量だけ降圧して、前記ＳＲＡＭ集積回路１４に印
加するように電源電圧を制御する電源制御回路１３とを
設ける。
より、消費電力の少ないメモリカードを提供する。 【解決手段】 ＳＲＡＭ集積回路１４と内部電源回路１
５とを備え、情報処理機器に装着した状態では、情報処
理機器側から電源電圧が供給され、非装着時には、内部
電源回路１５によりデータを保持するようにしたメモリ
カードにおいて、前記情報処理機器より出力される動作
指令信号を入力とし、前記動作指令信号に基づいて、装
着時のメモリカードの活動・非活動を検出する動作信号
検出回路１２と、メモリカードの活動時には、情報処理
機器からの電源電圧を前記ＳＲＡＭ集積回路１４に印加
する一方、非活動時には、情報処理機器からの電源電圧
を所定量だけ降圧して、前記ＳＲＡＭ集積回路１４に印
加するように電源電圧を制御する電源制御回路１３とを
設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＣＭＣＩＡ仕
様に準拠したＰＣカード、特に、低消費電力型のＳＲＡ
Ｍ（スタティックＲＡＭ）メモリカードに関するもので
ある。
様に準拠したＰＣカード、特に、低消費電力型のＳＲＡ
Ｍ（スタティックＲＡＭ）メモリカードに関するもので
ある。
【０００２】
【従来の技術】図７は、従来のＳＲＡＭメモリカードの
構成を示したものである。ＳＲＡＭメモリカード５１
は、ＳＲＡＭ集積回路５２と、ダイオード５３およびバ
ッテリ電池５４から構成される内部電源回路５５とから
なる。ＳＲＡＭ集積回路５２および内部電源回路５５に
は外部より電源電圧（通常は５Ｖ）を供給する電源線Ｖ
ccおよび基準電位を与えるグランド線ＧＮＤが接続され
ている。またＳＲＡＭ集積回路５２は、アドレス、デー
タ、リードライト、カードイネーブル等の信号のやりと
りを行うためにデータアクセス制御線５６に接続されて
いる。
構成を示したものである。ＳＲＡＭメモリカード５１
は、ＳＲＡＭ集積回路５２と、ダイオード５３およびバ
ッテリ電池５４から構成される内部電源回路５５とから
なる。ＳＲＡＭ集積回路５２および内部電源回路５５に
は外部より電源電圧（通常は５Ｖ）を供給する電源線Ｖ
ccおよび基準電位を与えるグランド線ＧＮＤが接続され
ている。またＳＲＡＭ集積回路５２は、アドレス、デー
タ、リードライト、カードイネーブル等の信号のやりと
りを行うためにデータアクセス制御線５６に接続されて
いる。
【０００３】ダイオード５３は、外部電源とバッテリ電
池５４との衝突を防止するためのものである。バッテリ
電池５４は、ＳＲＡＭメモリカード５１が情報処理機器
（以下「ＰＣ］と称する。）に装着されておらず、外部
電源から電源が供給されていない時に、ＳＲＡＭ集積回
路５２に記憶されたデータを保持するために電圧を供給
するものである。
池５４との衝突を防止するためのものである。バッテリ
電池５４は、ＳＲＡＭメモリカード５１が情報処理機器
（以下「ＰＣ］と称する。）に装着されておらず、外部
電源から電源が供給されていない時に、ＳＲＡＭ集積回
路５２に記憶されたデータを保持するために電圧を供給
するものである。
【０００４】
【発明が解決しようとする課題】このＳＲＡＭメモリカ
ード５１の各動作モードでのメモリ集積回路５２（１個
当たり）に対する消費電流を図８に示す。図８におい
て、ＰＣに装着された状態でＳＲＡＭ集積回路５２に対
するアクセスがある「動作モード」と、ＰＣに装着され
た状態でＳＲＡＭ集積回路５２に対するアクセスがない
「非動作モード」と、ＰＣに装着されてない状態でデー
タを保持する「保持モード」においてのそれぞれの消費
電流が示されている。表から分かるようにＳＲＡＭメモ
リカード５１において、装着状態時の非動作モード時で
は、非装着状態時の保持モード時と比較して、ＳＲＡＭ
集積回路５２に対し高い電圧が供給されるため、消費電
流も大きくなっている。
ード５１の各動作モードでのメモリ集積回路５２（１個
当たり）に対する消費電流を図８に示す。図８におい
て、ＰＣに装着された状態でＳＲＡＭ集積回路５２に対
するアクセスがある「動作モード」と、ＰＣに装着され
た状態でＳＲＡＭ集積回路５２に対するアクセスがない
「非動作モード」と、ＰＣに装着されてない状態でデー
タを保持する「保持モード」においてのそれぞれの消費
電流が示されている。表から分かるようにＳＲＡＭメモ
リカード５１において、装着状態時の非動作モード時で
は、非装着状態時の保持モード時と比較して、ＳＲＡＭ
集積回路５２に対し高い電圧が供給されるため、消費電
流も大きくなっている。
【０００５】しかし、非動作モードにおいては、ＳＲＡ
Ｍ集積回路５２に対するアクセスは行われないため、こ
の間、保持モードと同様に、データを保持するために必
要な電圧がＳＲＡＭ集積回路５２に対して供給されれば
十分である。従って、ＳＲＡＭ集積回路５２に対して、
非動作モード時において、保持モード時と同様に低い電
圧を供給すれば、非動作モード時の消費電流を大幅に低
減できる。これにより、消費電力の小さいＳＲＡＭメモ
リカードを実現することができる。
Ｍ集積回路５２に対するアクセスは行われないため、こ
の間、保持モードと同様に、データを保持するために必
要な電圧がＳＲＡＭ集積回路５２に対して供給されれば
十分である。従って、ＳＲＡＭ集積回路５２に対して、
非動作モード時において、保持モード時と同様に低い電
圧を供給すれば、非動作モード時の消費電流を大幅に低
減できる。これにより、消費電力の小さいＳＲＡＭメモ
リカードを実現することができる。
【０００６】そこで本発明の目的は、非動作モード時の
供給電圧を低減することにより、消費電力の少ないメモ
リカードを提供することである。
供給電圧を低減することにより、消費電力の少ないメモ
リカードを提供することである。
【０００７】
【課題を解決するための手段】本発明に係るメモリカー
ドは、メモリ集積回路と内部電源とを備え、情報処理機
器に装着した状態では、情報処理機器側から電源電圧が
供給され、非装着時には、内部電源によりデータを保持
するようにしたメモリカードにおいて、前記情報処理機
器より出力される動作指令信号を入力とし、前記動作指
令信号に基づいて、装着時のメモリカードの活動・非活
動を検出する動作信号検出回路と、メモリカードの活動
時には、情報処理機器からの電源電圧を前記メモリ集積
回路に印加する一方、非活動時には、情報処理機器から
の電源電圧を所定量だけ降圧して、前記メモリ集積回路
に印加するように電源電圧を制御する電源制御回路とを
設る。
ドは、メモリ集積回路と内部電源とを備え、情報処理機
器に装着した状態では、情報処理機器側から電源電圧が
供給され、非装着時には、内部電源によりデータを保持
するようにしたメモリカードにおいて、前記情報処理機
器より出力される動作指令信号を入力とし、前記動作指
令信号に基づいて、装着時のメモリカードの活動・非活
動を検出する動作信号検出回路と、メモリカードの活動
時には、情報処理機器からの電源電圧を前記メモリ集積
回路に印加する一方、非活動時には、情報処理機器から
の電源電圧を所定量だけ降圧して、前記メモリ集積回路
に印加するように電源電圧を制御する電源制御回路とを
設る。
【０００８】前記メモリカードにおいて、動作信号検出
回路は、情報処理機器からの動作指令信号に従い、メモ
リカードの活動・非活動を検出する。前記電源制御回路
は、前記動作信号検出回路からの検出結果に基づき、活
動時には、情報処理機器からの電源電圧を前記ＳＲＡＭ
集積回路に印加し、非活動時には、前記電源電圧を所定
量降圧し、データを保持するために必要な電圧を前記Ｓ
ＲＡＭ集積回路に印加する。
回路は、情報処理機器からの動作指令信号に従い、メモ
リカードの活動・非活動を検出する。前記電源制御回路
は、前記動作信号検出回路からの検出結果に基づき、活
動時には、情報処理機器からの電源電圧を前記ＳＲＡＭ
集積回路に印加し、非活動時には、前記電源電圧を所定
量降圧し、データを保持するために必要な電圧を前記Ｓ
ＲＡＭ集積回路に印加する。
【０００９】好ましい構成の前記メモリカードにおい
て、前記動作信号検出回路は、前記情報処理機器報機器
からの前記動作指令信号を入力トリガとするリトリガブ
ル・ワンショットマルチバイブレータからなる。
て、前記動作信号検出回路は、前記情報処理機器報機器
からの前記動作指令信号を入力トリガとするリトリガブ
ル・ワンショットマルチバイブレータからなる。
【００１０】情報処理機器がメモリカードにアクセスす
るときは、メモリカードに対して動作指令信号を出力す
る。この時、前記動作信号検出回路において、ワンショ
ットマルチバイブレータは、情報処理機器からの動作指
令信号をトリガとするため、動作指令信号が入力されて
から所定時間（ワンショット時間）の間、制御信号を出
力する。また前記ワンショットマルチバイブレータはリ
トリガブル機能を有するため、動作指令信号がワンショ
ット時間内に連続して入力されると連続した制御信号が
出力される。これにより、動作信号検出回路からの制御
信号により、メモリカードの動作状態が判断できる。
るときは、メモリカードに対して動作指令信号を出力す
る。この時、前記動作信号検出回路において、ワンショ
ットマルチバイブレータは、情報処理機器からの動作指
令信号をトリガとするため、動作指令信号が入力されて
から所定時間（ワンショット時間）の間、制御信号を出
力する。また前記ワンショットマルチバイブレータはリ
トリガブル機能を有するため、動作指令信号がワンショ
ット時間内に連続して入力されると連続した制御信号が
出力される。これにより、動作信号検出回路からの制御
信号により、メモリカードの動作状態が判断できる。
【００１１】好ましい構成の前記メモリカードにおい
て、前記電源制御回路は、活動時には、前記情報処理機
器からの電源電圧をメモリ集積回路に印加し、非活動時
には、前記情報処理機器からの電源電圧を所定量降圧し
てメモリ集積回路に印加するＤＣ−ＤＣコンバータと、
非活動時から活動時に変化する時に、前記情報処理機器
の活動を一時的に待機させる待機信号を出力する待機信
号出力回路とからなる。
て、前記電源制御回路は、活動時には、前記情報処理機
器からの電源電圧をメモリ集積回路に印加し、非活動時
には、前記情報処理機器からの電源電圧を所定量降圧し
てメモリ集積回路に印加するＤＣ−ＤＣコンバータと、
非活動時から活動時に変化する時に、前記情報処理機器
の活動を一時的に待機させる待機信号を出力する待機信
号出力回路とからなる。
【００１２】前記電源制御回路において、前記ＤＣ−Ｄ
Ｃコンバータは、前記動作信号検出回路からの検出結果
に従い、活動時は、情報処理機器からの電源電圧をメモ
リ集積回路に印加し、非活動時には、電源電圧を所定量
降圧し、メモリ集積回路に印加する。前記待機信号出力
回路は、メモリカードが非活動状態から活動状態に切り
換わる時に、所定時間の間、情報処理機器の動作開始タ
イミングを遅延させるために、情報処理機器に対して待
機信号を出力する。これにより、情報処理機器は、メモ
リ集積回路に対する供給電圧が安定してから、アクセス
が行えるため、リード／ライト動作が正常に行える。
Ｃコンバータは、前記動作信号検出回路からの検出結果
に従い、活動時は、情報処理機器からの電源電圧をメモ
リ集積回路に印加し、非活動時には、電源電圧を所定量
降圧し、メモリ集積回路に印加する。前記待機信号出力
回路は、メモリカードが非活動状態から活動状態に切り
換わる時に、所定時間の間、情報処理機器の動作開始タ
イミングを遅延させるために、情報処理機器に対して待
機信号を出力する。これにより、情報処理機器は、メモ
リ集積回路に対する供給電圧が安定してから、アクセス
が行えるため、リード／ライト動作が正常に行える。
【００１３】好ましい構成の前記メモリカードにおい
て、前記メモリ集積回路は、ＳＲＡＭ集積回路である。
て、前記メモリ集積回路は、ＳＲＡＭ集積回路である。
【００１４】前記ＳＲＡＭ集積回路は、非活動時におい
て、活動時に印加される電圧よりも低い所定の電圧を印
加された時に、活動時の電圧が印加された場合よりも少
ない消費電流で動作する。
て、活動時に印加される電圧よりも低い所定の電圧を印
加された時に、活動時の電圧が印加された場合よりも少
ない消費電流で動作する。
【００１５】好ましい構成の前記メモリカードにおい
て、前記メモリ集積回路は、フラッシュメモリ集積回路
である。
て、前記メモリ集積回路は、フラッシュメモリ集積回路
である。
【００１６】前記フラッシュメモリ集積回路は、非活動
時において、活動時に印加される電圧よりも低い所定の
電圧を印加された時に、活動時の電圧が印加された場合
よりも少ない消費電流で動作する。
時において、活動時に印加される電圧よりも低い所定の
電圧を印加された時に、活動時の電圧が印加された場合
よりも少ない消費電流で動作する。
【００１７】
【発明の実施の形態】以下に添付の図面を用いて本発明
の実施の形態について詳細な説明を行う。
の実施の形態について詳細な説明を行う。
【００１８】図１は、本発明の実施の形態のＳＲＡＭメ
モリカードを示す。本実施形態のＳＲＡＭメモリカード
（以下、メモリカードと称す。）１１は、ＰＣからの動
作指令信号を検出し、制御信号を出力する動作信号検出
回路１２と、前記制御信号に従い所定の電圧を出力する
電源制御回路１３と、データを保持するＳＲＡＭ集積回
路１４と、バックアップ電源である内部電源回路１５と
からなる。動作信号検出回路１２は、外部より電源電圧
（通常は５Ｖ）を供給する電源線Ｖccと基準電位を与え
るグランド線ＧＮＤとに接続される。電源制御回路１３
は、電源線Ｖccとグランド線ＧＮＤとに接続され、前記
動作信号検出回路１２からの制御信号を入力とし、前記
制御信号に基づいて所定の電源電圧およびＰＣの動作タ
イミングを遅延させる待機信号を出力する。ＳＲＡＭ集
積回路１４は、前記電源制御回路から電源電圧が供給さ
れ、またアドレス、データ、リード／ライト、カードイ
ネーブル（ＣＥ）、ウェイト（ＷＡＩＴ）等の信号のや
りとりを行うためにデータアクセス制御線１８およびグ
ランド線ＧＮＤに接続されている。内部電源回路１５
は、メモリカード外部から供給される電源と内部電源と
の衝突を防止するダイオード１６と、データ保持のため
３ｖの電圧を供給するバッテリ電池１７とから構成さ
れ、ＳＲＡＭ集積回路１４およびグランド線ＧＮＤに接
続されている。
モリカードを示す。本実施形態のＳＲＡＭメモリカード
（以下、メモリカードと称す。）１１は、ＰＣからの動
作指令信号を検出し、制御信号を出力する動作信号検出
回路１２と、前記制御信号に従い所定の電圧を出力する
電源制御回路１３と、データを保持するＳＲＡＭ集積回
路１４と、バックアップ電源である内部電源回路１５と
からなる。動作信号検出回路１２は、外部より電源電圧
（通常は５Ｖ）を供給する電源線Ｖccと基準電位を与え
るグランド線ＧＮＤとに接続される。電源制御回路１３
は、電源線Ｖccとグランド線ＧＮＤとに接続され、前記
動作信号検出回路１２からの制御信号を入力とし、前記
制御信号に基づいて所定の電源電圧およびＰＣの動作タ
イミングを遅延させる待機信号を出力する。ＳＲＡＭ集
積回路１４は、前記電源制御回路から電源電圧が供給さ
れ、またアドレス、データ、リード／ライト、カードイ
ネーブル（ＣＥ）、ウェイト（ＷＡＩＴ）等の信号のや
りとりを行うためにデータアクセス制御線１８およびグ
ランド線ＧＮＤに接続されている。内部電源回路１５
は、メモリカード外部から供給される電源と内部電源と
の衝突を防止するダイオード１６と、データ保持のため
３ｖの電圧を供給するバッテリ電池１７とから構成さ
れ、ＳＲＡＭ集積回路１４およびグランド線ＧＮＤに接
続されている。
【００１９】ここで、データアクセス制御線１８にてや
りとりが行われる信号の中で、特に本実施形態におい
て、動作指令信号として利用するカードイネーブル（Ｃ
Ｅ）信号と、待機信号として利用するウェイト（ＷＡＩ
Ｔ）信号について説明する。これらの信号はＰＣＭＣＩ
Ａ仕様で定義されたものであり、それぞれ負論理で動作
するため、以下、カードイネーブル信号を「／ＣＥ信
号」、ウェイト信号を「／ＷＡＩＴ信号」と表す。カー
ドイネーブル信号は、ＰＣがメモリカードに対し、デー
タのリード／ライトを行う時に、アクティブになる信号
である。すなわち、／ＣＥ信号が「Ｌｏｗ」レベル（以
下「Ｌ」と称す。）の時、メモリカード１１が動作状態
となり、「Ｈｉｇｈ」レベル（以下「Ｈ」と称す。）の
時に非動作状態となる。本実施形態においては、この
「／ＣＥ信号」を動作指令信号として利用し、メモリカ
ードの動作／非動作の状態を判断する。ウェイト信号
は、ＰＣのＣＰＵ（中央演算処理装置）をウェイトサイ
クル状態にするものである。すなわち、／ＷＡＩＴ信号
が「Ｌ」の時、ＣＰＵが待機状態となり、「Ｈ」の時に
動作状態となる。本実施形態では、前記待機信号を／Ｗ
ＡＩＴ信号として出力することにより、必要に応じて、
ＰＣのＣＰＵの動作開始タイミングを遅延させている。
りとりが行われる信号の中で、特に本実施形態におい
て、動作指令信号として利用するカードイネーブル（Ｃ
Ｅ）信号と、待機信号として利用するウェイト（ＷＡＩ
Ｔ）信号について説明する。これらの信号はＰＣＭＣＩ
Ａ仕様で定義されたものであり、それぞれ負論理で動作
するため、以下、カードイネーブル信号を「／ＣＥ信
号」、ウェイト信号を「／ＷＡＩＴ信号」と表す。カー
ドイネーブル信号は、ＰＣがメモリカードに対し、デー
タのリード／ライトを行う時に、アクティブになる信号
である。すなわち、／ＣＥ信号が「Ｌｏｗ」レベル（以
下「Ｌ」と称す。）の時、メモリカード１１が動作状態
となり、「Ｈｉｇｈ」レベル（以下「Ｈ」と称す。）の
時に非動作状態となる。本実施形態においては、この
「／ＣＥ信号」を動作指令信号として利用し、メモリカ
ードの動作／非動作の状態を判断する。ウェイト信号
は、ＰＣのＣＰＵ（中央演算処理装置）をウェイトサイ
クル状態にするものである。すなわち、／ＷＡＩＴ信号
が「Ｌ」の時、ＣＰＵが待機状態となり、「Ｈ」の時に
動作状態となる。本実施形態では、前記待機信号を／Ｗ
ＡＩＴ信号として出力することにより、必要に応じて、
ＰＣのＣＰＵの動作開始タイミングを遅延させている。
【００２０】図１のメモリカード全体の動作を説明する
前に、まず動作信号検出回路１２および電源制御回路１
３について説明する。
前に、まず動作信号検出回路１２および電源制御回路１
３について説明する。
【００２１】動作信号検出回路１２は、リトリガブルな
ワンショットマルチバイブレータから構成される。ワン
ショットマルチバイブレータは、トリガが入力されると
所定の幅（以下、ワンショット時間と称す。）のパルス
信号を１回出力するものであり、リトリガブル（再トリ
ガ）であるとは、トリガを何回でも受けつけるというこ
とであり、トリガに対してパルスを出力中に再度トリガ
を入力した時に前回のパルス出力の有無に関係なく、新
しいトリガが入力された時点からパルスを出力する機能
である。すなわち、ワンショット時間内に連続してトリ
ガが入力された場合、前回のトリガにより発生したパル
スの途中であっても、次のトリガが入力されれば、新た
にその時点からパルスを発生する機能である。このよう
な機能を持ったワンショットマルチバイブレータは、Ｉ
Ｃとして市販されており、代表的なものにテキサス・イ
ンスツルメント社のＳＮ７４２３３がある。図２は、一
般的なリトリガブルワンショットマルチバイブレータの
動作を示したものである。（ａ）は、トリガ入力に対
し、ワンショット時間のパルスが発生することを示して
いる。（ｂ）は、リトリガブル機能を表したものであ
り、ワンショットタイム内にトリガが連続して入力され
ると、トリガが入力された時点から新たにパルスが発生
するため、結果としてパルス幅が延長される様子を示し
ている。
ワンショットマルチバイブレータから構成される。ワン
ショットマルチバイブレータは、トリガが入力されると
所定の幅（以下、ワンショット時間と称す。）のパルス
信号を１回出力するものであり、リトリガブル（再トリ
ガ）であるとは、トリガを何回でも受けつけるというこ
とであり、トリガに対してパルスを出力中に再度トリガ
を入力した時に前回のパルス出力の有無に関係なく、新
しいトリガが入力された時点からパルスを出力する機能
である。すなわち、ワンショット時間内に連続してトリ
ガが入力された場合、前回のトリガにより発生したパル
スの途中であっても、次のトリガが入力されれば、新た
にその時点からパルスを発生する機能である。このよう
な機能を持ったワンショットマルチバイブレータは、Ｉ
Ｃとして市販されており、代表的なものにテキサス・イ
ンスツルメント社のＳＮ７４２３３がある。図２は、一
般的なリトリガブルワンショットマルチバイブレータの
動作を示したものである。（ａ）は、トリガ入力に対
し、ワンショット時間のパルスが発生することを示して
いる。（ｂ）は、リトリガブル機能を表したものであ
り、ワンショットタイム内にトリガが連続して入力され
ると、トリガが入力された時点から新たにパルスが発生
するため、結果としてパルス幅が延長される様子を示し
ている。
【００２２】図３の（ａ）〜（ｃ）は本実施形態の動作
信号検出回路１２の動作を示すものである。図３の
（ａ）〜（ｃ）の上段は／ＣＥ信号を表し、下段は動作
信号検出回路１２（マルチバイブレータ）の出力を表
す。（ａ）はメモリカード１１に対して、動作信号検出
回路１２を構成するマルチバイブレータのワンショット
時間より短い間隔を置いてアクセスが行われた時の動作
を示す。（ｂ）はメモリカード１１に対して、ワンショ
ット時間より長い間隔をおいてアクセスが行われた時の
動作を示す。（ｃ）はメモリカード１１に対してアクセ
スが行われた後、休止状態になった時の動作を示す。
（ａ）において、マルチバイブレータのワンショット時
間より短い間隔でアクセスが行われる場合、すなわちワ
ンショット時間より短い間隔で／ＣＥ信号が入力される
と、パルスが連続して発生し、結果として、連続して
「Ｈ」信号が出力されている。（ｂ）においては、最初
に発生したパルスのパルス幅より長い間隔をおいて次の
アクセスが行われたため、パルスが連続せず、マルチバ
イブレータの出力が「Ｌ」になる期間が発生する。
（ｃ）においては、最後に発生したパルスの後、アクセ
スが行われないため、パルス終了後はマルチバイブレー
タの出力が「Ｌ」になる。以上のようにして、動作信号
検出回路１２は、／ＣＥ信号が入力されてから、ワンシ
ョット時間の間「Ｈ」信号を出力し、ワンショット時間
以上、ＣＥ信号の入力がなければ、「Ｌ」信号を出力す
る。すなわち、動作信号検出回路１２が出力する制御信
号が「Ｈ」の時に「動作中」、「Ｌ」の時に「非動作
中」と判断することにより、メモリカード１１の動作状
況を判断できる。
信号検出回路１２の動作を示すものである。図３の
（ａ）〜（ｃ）の上段は／ＣＥ信号を表し、下段は動作
信号検出回路１２（マルチバイブレータ）の出力を表
す。（ａ）はメモリカード１１に対して、動作信号検出
回路１２を構成するマルチバイブレータのワンショット
時間より短い間隔を置いてアクセスが行われた時の動作
を示す。（ｂ）はメモリカード１１に対して、ワンショ
ット時間より長い間隔をおいてアクセスが行われた時の
動作を示す。（ｃ）はメモリカード１１に対してアクセ
スが行われた後、休止状態になった時の動作を示す。
（ａ）において、マルチバイブレータのワンショット時
間より短い間隔でアクセスが行われる場合、すなわちワ
ンショット時間より短い間隔で／ＣＥ信号が入力される
と、パルスが連続して発生し、結果として、連続して
「Ｈ」信号が出力されている。（ｂ）においては、最初
に発生したパルスのパルス幅より長い間隔をおいて次の
アクセスが行われたため、パルスが連続せず、マルチバ
イブレータの出力が「Ｌ」になる期間が発生する。
（ｃ）においては、最後に発生したパルスの後、アクセ
スが行われないため、パルス終了後はマルチバイブレー
タの出力が「Ｌ」になる。以上のようにして、動作信号
検出回路１２は、／ＣＥ信号が入力されてから、ワンシ
ョット時間の間「Ｈ」信号を出力し、ワンショット時間
以上、ＣＥ信号の入力がなければ、「Ｌ」信号を出力す
る。すなわち、動作信号検出回路１２が出力する制御信
号が「Ｈ」の時に「動作中」、「Ｌ」の時に「非動作
中」と判断することにより、メモリカード１１の動作状
況を判断できる。
【００２３】次に電源制御回路１３について説明する。
本実施形態の電源制御回路１３は、ＰＣから供給される
電圧を、動作信号検出回路１２からの制御信号に従い、
所定の直流電圧に変換する機能を有し、また、メモリカ
ード１１が非動作状態から動作状態になる時に、ＰＣの
動作タイミングを遅延させるために待機信号を出力する
機能を有するものであり、図４のように構成される。図
４において、電源制御回路１３は、入力電圧を所定の電
圧に変換するＤＣ−ＤＣコンバータ２１と、動作信号検
出回路１２からの制御信号に従いＤＣ−ＤＣコンバータ
２１の出力を切り換えるスイッチＳＷと、制御信号を所
定時間だけ遅延させて出力する遅延回路２２とからな
る。ＤＣ−ＤＣコンバータ２１は、ＰＣから供給される
電源電圧Ｖccを所定の電圧に変換し、出力１に５ｖ電圧
を出力２に３．３ｖ電圧を出力するものである。スイッ
チＳＷは、動作信号検出回路１２からの制御信号に従
い、メモリカード１１が動作中（制御信号が「Ｈ」）の
時は、出力１（５ｖ）を選択し、メモリカード１１が非
動作中（制御信号が「Ｌ」）の時は、出力２（３．３
ｖ）を選択する。これにより、動作信号検出回路１２か
らの制御信号に従いＤＣ−ＤＣコンバータ２１の出力電
圧を切り換える。遅延回路２２は、動作信号検出回路１
２からの制御信号を遅延させた待機信号をＰＣに出力す
る。この待機信号は、「／ＷＡＩＴ信号」としてＰＣに
出力され、メモリカードが非動作状態から動作状態にな
った時に、印加電圧が３．３ｖから５ｖへ立ち上がり安
定するまでの間、ＰＣのメモリアクセスサイクル中にウ
ェイトサイクル状態を発生させＰＣの活動を待機状態に
し、電圧安定後にＰＣが正常にメモリにアクセスできる
ようにするためのものである。図５に、この時の、／Ｃ
Ｅ信号、動作信号検出回路１２の制御信号、／ＷＡＩＴ
信号の関係を示す。ＰＣから動作指令が出力されると
（／ＣＥ信号が「Ｌ」になると）、動作信号検出回路１
２からの制御信号が「Ｈ」になり、／ＷＡＩＴ信号は、
遅延回路２２により所定時間遅延された後、「Ｈ」にな
る。これにより、ＰＣのアクセス開始を遅延させること
ができる。ここで、遅延回路２２の遅延時間は、電源制
御回路１３による３．３ｖから５ｖへの電圧の立ち上が
り時間より長い時間に設定する必要がある。
本実施形態の電源制御回路１３は、ＰＣから供給される
電圧を、動作信号検出回路１２からの制御信号に従い、
所定の直流電圧に変換する機能を有し、また、メモリカ
ード１１が非動作状態から動作状態になる時に、ＰＣの
動作タイミングを遅延させるために待機信号を出力する
機能を有するものであり、図４のように構成される。図
４において、電源制御回路１３は、入力電圧を所定の電
圧に変換するＤＣ−ＤＣコンバータ２１と、動作信号検
出回路１２からの制御信号に従いＤＣ−ＤＣコンバータ
２１の出力を切り換えるスイッチＳＷと、制御信号を所
定時間だけ遅延させて出力する遅延回路２２とからな
る。ＤＣ−ＤＣコンバータ２１は、ＰＣから供給される
電源電圧Ｖccを所定の電圧に変換し、出力１に５ｖ電圧
を出力２に３．３ｖ電圧を出力するものである。スイッ
チＳＷは、動作信号検出回路１２からの制御信号に従
い、メモリカード１１が動作中（制御信号が「Ｈ」）の
時は、出力１（５ｖ）を選択し、メモリカード１１が非
動作中（制御信号が「Ｌ」）の時は、出力２（３．３
ｖ）を選択する。これにより、動作信号検出回路１２か
らの制御信号に従いＤＣ−ＤＣコンバータ２１の出力電
圧を切り換える。遅延回路２２は、動作信号検出回路１
２からの制御信号を遅延させた待機信号をＰＣに出力す
る。この待機信号は、「／ＷＡＩＴ信号」としてＰＣに
出力され、メモリカードが非動作状態から動作状態にな
った時に、印加電圧が３．３ｖから５ｖへ立ち上がり安
定するまでの間、ＰＣのメモリアクセスサイクル中にウ
ェイトサイクル状態を発生させＰＣの活動を待機状態に
し、電圧安定後にＰＣが正常にメモリにアクセスできる
ようにするためのものである。図５に、この時の、／Ｃ
Ｅ信号、動作信号検出回路１２の制御信号、／ＷＡＩＴ
信号の関係を示す。ＰＣから動作指令が出力されると
（／ＣＥ信号が「Ｌ」になると）、動作信号検出回路１
２からの制御信号が「Ｈ」になり、／ＷＡＩＴ信号は、
遅延回路２２により所定時間遅延された後、「Ｈ」にな
る。これにより、ＰＣのアクセス開始を遅延させること
ができる。ここで、遅延回路２２の遅延時間は、電源制
御回路１３による３．３ｖから５ｖへの電圧の立ち上が
り時間より長い時間に設定する必要がある。
【００２４】以下に本実施形態のメモリカード１１の動
作について説明する。メモリカード１１が保持モード時
にあるとき、すなわちＰＣ本体に装着されてない時は、
データ保持のための電圧（３ｖ）が内部電源回路１５に
よりＳＲＡＭ集積回路１４に対して供給される。
作について説明する。メモリカード１１が保持モード時
にあるとき、すなわちＰＣ本体に装着されてない時は、
データ保持のための電圧（３ｖ）が内部電源回路１５に
よりＳＲＡＭ集積回路１４に対して供給される。
【００２５】メモリカード１１が非動作モード時にある
とき、すなわちＰＣ本体に装着され、データアクセスが
行われてない時は、／ＣＥ信号は、非アクティブ、すな
わち「Ｈ」となり、動作信号検出回路１２は、電源制御
回路１３に対し制御信号「Ｌ」を出力する。電源制御回
路１３は、動作信号検出回路１２からの制御信号に従
い、ＳＲＡＭ集積回路１４に対して３．３ｖの電圧を供
給する。このようにして、ＰＣ装着時において、メモリ
カード１１が非動作時の場合は、３．３ｖの電圧が供給
される。
とき、すなわちＰＣ本体に装着され、データアクセスが
行われてない時は、／ＣＥ信号は、非アクティブ、すな
わち「Ｈ」となり、動作信号検出回路１２は、電源制御
回路１３に対し制御信号「Ｌ」を出力する。電源制御回
路１３は、動作信号検出回路１２からの制御信号に従
い、ＳＲＡＭ集積回路１４に対して３．３ｖの電圧を供
給する。このようにして、ＰＣ装着時において、メモリ
カード１１が非動作時の場合は、３．３ｖの電圧が供給
される。
【００２６】メモリカード１１が動作モード時にあると
き、すなわちＰＣ本体に装着され、データアクセスが行
われている時は、／ＣＥ信号はアクティブ、すなわち
「Ｌ」となり、動作信号検出回路１２より制御信号
「Ｈ」が出力される。電源制御回路１３は、上記制御信
号に基づき、ＳＲＡＭ集積回路１４に対して、５ｖの電
圧を供給する。
き、すなわちＰＣ本体に装着され、データアクセスが行
われている時は、／ＣＥ信号はアクティブ、すなわち
「Ｌ」となり、動作信号検出回路１２より制御信号
「Ｈ」が出力される。電源制御回路１３は、上記制御信
号に基づき、ＳＲＡＭ集積回路１４に対して、５ｖの電
圧を供給する。
【００２７】またこの時、メモリカード１１が、非動作
モードから動作モードに変化する時、ＳＲＡＭに対する
供給電圧が３．３ｖから５ｖになり安定するまで遅延時
間がある。このため、／ＣＥ信号が出力されても、供給
電圧が安定するまでの間、ＰＣのＣＰＵを待機状態にす
る必要がある。そのためメモリカード１１の電源制御回
路１３は、図５に示すように、動作信号検出回路１２か
らの制御信号を遅延させた待機信号を／ＷＡＩＴ信号と
してＰＣに出力することにより、ＣＰＵの動作開始タイ
ミングを遅延させ、メモリに対して安定した電圧が供給
された後にアクセスが行われるようにしている。
モードから動作モードに変化する時、ＳＲＡＭに対する
供給電圧が３．３ｖから５ｖになり安定するまで遅延時
間がある。このため、／ＣＥ信号が出力されても、供給
電圧が安定するまでの間、ＰＣのＣＰＵを待機状態にす
る必要がある。そのためメモリカード１１の電源制御回
路１３は、図５に示すように、動作信号検出回路１２か
らの制御信号を遅延させた待機信号を／ＷＡＩＴ信号と
してＰＣに出力することにより、ＣＰＵの動作開始タイ
ミングを遅延させ、メモリに対して安定した電圧が供給
された後にアクセスが行われるようにしている。
【００２８】図６に本実施形態のＳＲＡＭメモリカード
１１における、１個のメモリ集積回路に対する消費電流
を示す。従来のメモリカードの場合（図８）と比較し
て、ＰＣに装着時の非動作時のＳＲＡＭ集積回路１４へ
の印加電圧を低くしたために消費電流が大幅に低減され
ているのがわかる。
１１における、１個のメモリ集積回路に対する消費電流
を示す。従来のメモリカードの場合（図８）と比較し
て、ＰＣに装着時の非動作時のＳＲＡＭ集積回路１４へ
の印加電圧を低くしたために消費電流が大幅に低減され
ているのがわかる。
【００２９】このように、本実施形態のＳＲＡＭメモリ
カードは、ＰＣ装着時に、動作信号検出回路１２によ
り、メモリカード１１の動作状況を検出し、動作信号検
出回路１２からの制御信号に従い、電源制御回路１３が
ＳＲＡＭ集積回路１４に対し、動作時は５ｖの電圧を、
非動作時は３．３ｖの電圧を供給する。これにより、非
活動時の消費電流を大幅に低減できる。
カードは、ＰＣ装着時に、動作信号検出回路１２によ
り、メモリカード１１の動作状況を検出し、動作信号検
出回路１２からの制御信号に従い、電源制御回路１３が
ＳＲＡＭ集積回路１４に対し、動作時は５ｖの電圧を、
非動作時は３．３ｖの電圧を供給する。これにより、非
活動時の消費電流を大幅に低減できる。
【００３０】本実施形態において、非動作時のＳＲＡＭ
集積回路１４への供給電圧を３．３ｖとしたが、これは
非動作時において内部電源回路１５からの電圧供給を阻
止するためであり、内部電源回路１５で供給される電圧
よりも高い電圧であれば、この値（３．３ｖ）に限定さ
れることはない。また、本実施形態では、ＳＲＡＭメモ
リカードに対して説明を行ったが、非活動時に活動時よ
りも低い電圧を印加しても動作し、それにより消費電流
が低減されるメモリ集積回路であれば、例えば、フラッ
シュメモリ集積回路等を搭載したメモリカードでも同様
の効果が得られる。
集積回路１４への供給電圧を３．３ｖとしたが、これは
非動作時において内部電源回路１５からの電圧供給を阻
止するためであり、内部電源回路１５で供給される電圧
よりも高い電圧であれば、この値（３．３ｖ）に限定さ
れることはない。また、本実施形態では、ＳＲＡＭメモ
リカードに対して説明を行ったが、非活動時に活動時よ
りも低い電圧を印加しても動作し、それにより消費電流
が低減されるメモリ集積回路であれば、例えば、フラッ
シュメモリ集積回路等を搭載したメモリカードでも同様
の効果が得られる。
【００３１】
【発明の効果】本発明のメモリカードによれば、情報処
理機器に装着時の非動作状態において、メモリ集積回路
に対して活動時の印加電圧よりも低い電圧を供給するた
め、消費電力の少ないメモリカードを提供する。
理機器に装着時の非動作状態において、メモリ集積回路
に対して活動時の印加電圧よりも低い電圧を供給するた
め、消費電力の少ないメモリカードを提供する。
【００３２】本発明の好ましい構成のメモリカードによ
れば、動作信号検出回路をリトリガブル・ワンショット
マルチバイブレータにより構成することにより、ＰＣか
らの動作指令信号から、メモリカードの活動／非活動の
状態を検出することができる。
れば、動作信号検出回路をリトリガブル・ワンショット
マルチバイブレータにより構成することにより、ＰＣか
らの動作指令信号から、メモリカードの活動／非活動の
状態を検出することができる。
【００３３】本発明の好ましい構成のメモリカードによ
れば、電源制御回路は、上記動作信号検出回路からの検
出結果により出力電圧を切換える。また上記電源制御回
路は、メモリカードが非活動状態から活動状態に変化す
る時に、情報処理機器に対して、待機信号を出力し、メ
モリ集積回路に供給する電圧が安定するまで、情報処理
機器の動作開始のタイミングを遅延させる。これによ
り、情報処理機器は、電圧安定後にメモリに対し正常な
アクセスが可能となる。
れば、電源制御回路は、上記動作信号検出回路からの検
出結果により出力電圧を切換える。また上記電源制御回
路は、メモリカードが非活動状態から活動状態に変化す
る時に、情報処理機器に対して、待機信号を出力し、メ
モリ集積回路に供給する電圧が安定するまで、情報処理
機器の動作開始のタイミングを遅延させる。これによ
り、情報処理機器は、電圧安定後にメモリに対し正常な
アクセスが可能となる。
【００３４】本発明の好ましい構成のメモリカードによ
れば、メモリ集積回路として、ＳＲＡＭ集積回路やフラ
ッシュメモリ集積回路等の、電源電圧を低下させること
により消費電流が低減されるメモリ集積回路を備えるこ
とにより、低消費電力のメモリカードが実現できる。
れば、メモリ集積回路として、ＳＲＡＭ集積回路やフラ
ッシュメモリ集積回路等の、電源電圧を低下させること
により消費電流が低減されるメモリ集積回路を備えるこ
とにより、低消費電力のメモリカードが実現できる。
【図１】 本発明の実施形態のＳＲＡＭメモリカードの
回路図。
回路図。
【図２】 ワンショットマルチバイブレータの動作を表
す図。
す図。
【図３】 動作信号検出回路の動作を表す図。
【図４】 電源制御回路の構成図。
【図５】 動作信号検出回路の制御信号と／ＷＡＩＴ信
号の関係を表す図。
号の関係を表す図。
【図６】 本発明の実施形態のＳＲＡＭメモリカードの
消費電流を表す図。
消費電流を表す図。
【図７】 従来のＳＲＡＭメモリカードの回路図。
【図８】 従来のＳＲＡＭメモリカードの消費電流を表
す図。
す図。
１１…本発明の実施形態のＳＲＡＭメモリカード、１２
…動作信号検出回路、１３…電源制御回路、１４，５２
…ＳＲＡＭ集積回路、１５…内部電源回路、１６，５３
…ダイオード、１７，５４…バッテリ電池、１８，５６
…データアクセス制御線、２１…ＤＣ−ＤＣコンバー
タ、２２…遅延回路、５１…従来のＳＲＡＭメモリカー
ド、ＧＮＤ…グランド線、ＳＷ…スイッチ、Ｖcc…電源
線。
…動作信号検出回路、１３…電源制御回路、１４，５２
…ＳＲＡＭ集積回路、１５…内部電源回路、１６，５３
…ダイオード、１７，５４…バッテリ電池、１８，５６
…データアクセス制御線、２１…ＤＣ−ＤＣコンバー
タ、２２…遅延回路、５１…従来のＳＲＡＭメモリカー
ド、ＧＮＤ…グランド線、ＳＷ…スイッチ、Ｖcc…電源
線。
Claims (5)
- 【請求項１】 メモリ集積回路と内部電源とを備え、情
報処理機器に装着した状態では、情報処理機器側から電
源電圧が供給され、非装着時には、内部電源によりデー
タを保持するようにしたメモリカードにおいて、 前記情報処理機器より出力される動作指令信号を入力と
し、前記動作指令信号に基づいて、装着時のメモリカー
ドの活動・非活動を検出する動作信号検出回路と、 メモリカードの活動時には、情報処理機器からの電源電
圧を前記メモリ集積回路に印加する一方、非活動時に
は、情報処理機器からの電源電圧を所定量だけ降圧し
て、前記メモリ集積回路に印加するように電源電圧を制
御する電源制御回路とを設けたことを特徴とするメモリ
カード。 - 【請求項２】 請求項１に記載のメモリカードにおい
て、前記動作信号検出回路は、前記情報処理機器からの
前記動作指令信号を入力トリガとするリトリガブル・ワ
ンショットマルチバイブレータからなるメモリカード。 - 【請求項３】 請求項１に記載のメモリカードにおい
て、前記電源制御回路は、活動時には、前記情報処理機
器からの電源電圧をメモリ集積回路に印加し、非活動時
には、前記情報処理機器からの電源電圧を所定量降圧し
てメモリ集積回路に印加するＤＣ−ＤＣコンバータと、
非活動時から活動時に変化する時に、前記情報処理機器
の活動を一時的に待機させる待機信号を出力する待機信
号出力回路とからなるメモリカード。 - 【請求項４】 請求項１に記載のメモリカードにおい
て、前記メモリ集積回路は、ＳＲＡＭ集積回路であるこ
とを特徴とするメモリカード。 - 【請求項５】 請求項１に記載のメモリカードにおい
て、前記メモリ集積回路は、フラッシュメモリ集積回路
であることを特徴とするメモリカード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8030844A JPH09222939A (ja) | 1996-02-19 | 1996-02-19 | メモリカード |
| US08/690,318 US5734618A (en) | 1996-02-19 | 1996-07-25 | Memory card with low power consumption in inactive state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8030844A JPH09222939A (ja) | 1996-02-19 | 1996-02-19 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09222939A true JPH09222939A (ja) | 1997-08-26 |
Family
ID=12315018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8030844A Pending JPH09222939A (ja) | 1996-02-19 | 1996-02-19 | メモリカード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5734618A (ja) |
| JP (1) | JPH09222939A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030097485A (ko) * | 2002-06-21 | 2003-12-31 | 삼성전자주식회사 | 메모리 보호 장치 및 방법 |
| US7119701B2 (en) | 1998-03-30 | 2006-10-10 | Intel Corporation | Techniques for detection of an active connection to a network |
| JP2008217509A (ja) * | 2007-03-06 | 2008-09-18 | Fujitsu Ltd | 電源電圧調整回路およびマイクロコンピュータ |
| US9830954B2 (en) | 2011-03-23 | 2017-11-28 | Intel Corporation | Method and system for dynamic power management of memories |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19608776C2 (de) * | 1996-03-07 | 2003-03-20 | Atmel Germany Gmbh | Integrierte Schaltungsanordnung mit einer mit einem Datenbus verbundenen Buslogikeinheit |
| US6496915B1 (en) | 1999-12-31 | 2002-12-17 | Ilife Solutions, Inc. | Apparatus and method for reducing power consumption in an electronic data storage system |
| JP3461323B2 (ja) * | 2000-03-28 | 2003-10-27 | シャープ株式会社 | Ｐｃカード |
| US6515935B1 (en) * | 2001-10-19 | 2003-02-04 | Hewlett-Packard Company | Method and apparatus for reducing average power in memory arrays by switching a diode in or out of the ground path |
| US7823279B2 (en) * | 2002-04-01 | 2010-11-02 | Intel Corporation | Method for using an in package power supply to supply power to an integrated circuit and to a component |
| US6950952B2 (en) * | 2002-08-01 | 2005-09-27 | Intel Corporation | Dynamic power level control based on a board latch state |
| US7669071B2 (en) * | 2006-05-05 | 2010-02-23 | Dell Products L.P. | Power allocation management in an information handling system |
| US20230422399A1 (en) * | 2022-06-24 | 2023-12-28 | Wolfspeed, Inc. | Methods and systems for implementing a modular platform implementing active devices |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245582A (en) * | 1987-10-27 | 1993-09-14 | Mitsubishi Denki Kabushiki Kaisha | Memory card circuit with power-down control of access buffer |
| JPH0814781B2 (ja) * | 1988-07-18 | 1996-02-14 | 三菱電機株式会社 | Ｉｃメモリカード |
| US5212664A (en) * | 1989-04-05 | 1993-05-18 | Mitsubishi Denki Kabushiki Kaisha | Information card with dual power detection signals to memory decoder |
| JPH07109864B2 (ja) * | 1989-09-13 | 1995-11-22 | シャープ株式会社 | スタティックｒａｍ |
| JP2735435B2 (ja) * | 1992-06-01 | 1998-04-02 | 三菱電機株式会社 | メモリカードのメモリ制御用回路 |
-
1996
- 1996-02-19 JP JP8030844A patent/JPH09222939A/ja active Pending
- 1996-07-25 US US08/690,318 patent/US5734618A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119701B2 (en) | 1998-03-30 | 2006-10-10 | Intel Corporation | Techniques for detection of an active connection to a network |
| KR20030097485A (ko) * | 2002-06-21 | 2003-12-31 | 삼성전자주식회사 | 메모리 보호 장치 및 방법 |
| JP2008217509A (ja) * | 2007-03-06 | 2008-09-18 | Fujitsu Ltd | 電源電圧調整回路およびマイクロコンピュータ |
| US8078887B2 (en) | 2007-03-06 | 2011-12-13 | Fujitsu Semiconductor Limited | Power supply voltage regulator circuit and microcomputer |
| US9830954B2 (en) | 2011-03-23 | 2017-11-28 | Intel Corporation | Method and system for dynamic power management of memories |
Also Published As
| Publication number | Publication date |
|---|---|
| US5734618A (en) | 1998-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11573622B2 (en) | Discrete power control of components within a computer system | |
| US5148546A (en) | Method and system for minimizing power demands on portable computers and the like by refreshing selected dram cells | |
| US5262998A (en) | Dynamic random access memory with operational sleep mode | |
| US6065124A (en) | Computer system having power saving and management function and method of controlling the same | |
| USRE43223E1 (en) | Dynamic memory management | |
| US5898880A (en) | Power saving apparatus for hard disk drive and method of controlling the same | |
| US7450447B2 (en) | Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency | |
| EP2188693B1 (en) | Apparatus and method for reducing power consumption in system on chip | |
| KR20170098958A (ko) | 자가-리프레시 절전 모드를 갖는 솔리드 스테이트 드라이브 | |
| KR100278355B1 (ko) | 컴퓨터 시스템 및 이 컴퓨터 시스템의 제어 방법 | |
| JP3302847B2 (ja) | 記憶装置 | |
| US6317657B1 (en) | Method to battery back up SDRAM data on power failure | |
| JPH09222939A (ja) | メモリカード | |
| KR20020007294A (ko) | 대기동안에 다른 데이터 처리 유닛의 메모리로의 액세스를가지는 데이터 처리 유닛 | |
| US6542996B1 (en) | Method of implementing energy-saving suspend-to-RAM mode | |
| EP1761932B1 (en) | Dram with half and full density operation | |
| US8898379B2 (en) | Digital component power savings in a host device and method | |
| US20240354012A1 (en) | On-demand activation of memory path during sleep or active modes | |
| US7000133B2 (en) | Method and apparatus for controlling power states in a memory device utilizing state information | |
| JP2020144783A (ja) | 情報処理装置、その電力供給方法およびプログラム | |
| US10338664B2 (en) | Control module for data retention and method of operating control module | |
| JP2000132283A (ja) | 半導体記憶装置の消費電力低減方法 | |
| US7282984B2 (en) | Semiconductor device having an internal voltage converter, and method therefor | |
| JP2002007374A (ja) | マイクロコンピュータ | |
| JPH0660645A (ja) | 節電型メモリ装置 |