JP2735435B2 - メモリカードのメモリ制御用回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリカード内で各
メモリチップの駆動制御を行うメモリカードのメモリ制
御用回路に関するものである。

【０００２】

【従来の技術】図８および図９は従来のメモリカードに
内蔵されたメモリ制御用回路と各メモリチップとの関係
を概略的に示すブロック図で、図８にはＳＲＡＭ(stati
c random access memory)を搭載したＳＲＡＭカード(揮
発性メモリカード)の場合、図９にはＳＲＡＭと不揮発
性のＲＯＭ(read only memory)を混合して搭載したＭＩ
Ｘカード(混成メモリカード)の場合をそれぞれ示す。両
図において、１はメモリ制御用回路、２はＳＲＡＭチッ
プ、３はＲＯＭチップ、４はデータバックアップ用の内
蔵バッテリである。また、５は丸印で示されたバックア
ップ無しの電源(以下Ａ電源とする)、６は四角で示され
たバックアップ有りの電源(以下Ｂ電源とする)、７は電
源制御ＩＣ、８は複数のメモリチップイネーブル信号出
力線を束ねたメモリチップイネーブル信号バス、９ａは
バックアップ信号線、９ｂはアドレスバス、９ｃはチッ
プイネーブル信号線である。

【０００３】Ａ電源５はカード外部からの電力を受ける
電源で、例えばカードが端末機(図示せず)に接続された
際、端末機からの電力が供給される。一方、Ｂ電源６
は、カードが使用されていない場合でも、揮発性メモリ
のデータ保持用の内蔵バッテリ４からの電力の供給を受
けるバックアップの有る電源である。メモリ制御用回路
(以下メモリ制御ＩＣとする)１および各ＳＲＡＭチップ
２はＢ電源６に接続され、バックアップの不要な図１０
の各ＲＯＭチップ３はＡ電源５に接続されている。電源
制御用回路７(以下電源制御ＩＣとする)は２つの電源
５、６の切り換え制御を行う。そしてカード外部からの
電力供給がなくバックアップ状態にある時にこれを示す
バックアップ信号(ＢＵＰバー)を発生する。

【０００４】メモリ制御ＩＣ１はカード外部、例えば端
末機からのアドレス信号(ＡＤ)およびチップイネーブル
信号(ＣＥバー)、電源制御ＩＣ７からのバックアップ信
号(ＢＵＰバー)をそれぞれ入力し、これらの入力信号に
従って各ＳＲＡＭチップ２およびＲＯＭチップ３に選択
的にメモリチップイネーブル信号を出力する。各ＳＲＡ
Ｍチップ２およびＲＯＭチップ３は、このメモリチップ
イネーブル信号が入力されるメモリチップイネーブル信
号入力端子(ＭＣＥ１バー、ＭＣＥ２バー、・・・)を有す
る。各チップ２、３はメモリチップイネーブル信号が
“Ｌ"レベルの時に読み出し或は読み出しと書き込みが
可能な状態となる。なお、メモリ制御ＩＣ１には他にラ
イトイネーブル信号等の幾つかの制御信号も入力される
が、ここでは本願に関係する信号だけを示し、他の信号
の図示および説明は省略した。

【０００５】図１０にはメモリ制御ＩＣ１内のメモリチ
ップイネーブル信号を発生する部分の構成を概略的に示
した。図において、デコーダ１０はこれのチップイネー
ブル端子(ＣＥバー)が“Ｌ"レベルの時にイネーブル状
態となり、アドレス信号(ＡＤ)に従って“Ｌ"レベルの
メモリチップイネーブル信号(ＭＣＥ１バー、ＭＣＥ２
バー、・・・)を選択的に供給する。また、チップイネーブ
ル端子(ＣＥバー)が“Ｈ"レベルの時にはディセーブル
状態となり、メモリチップイネーブル信号(ＭＣＥ１バ
ー、ＭＣＥ２バー、・・・)を全て“Ｈ"レベルにする。電
源制御ＩＣ７からのバックアップ信号(ＢＵＰバー)はバ
ックアップ状態にある時に“Ｌ"レベルになる信号であ
る。このバックアップ信号(ＢＵＰバー)はインバータ１
１で反転されてＯＲゲート１２の一方の入力端子に接続
され、ＯＲゲート１２の他方の入力端子に接続されたチ
ップイネーブル信号(ＣＥバー)のゲート信号となる。そ
してＯＲゲート１２の出力端子がデコーダ１０のチップ
ネーブル端子(ＣＥバー)に接続されている。

【０００６】従って図８および図９のいずれのカードの
場合も、バックアップ時にはデコーダ１０がディセーブ
ル状態となるため、全てのＳＲＡＭチップ２およびＲＯ
Ｍチップ３に“Ｈ"レベルのメモリチップイネーブル信
号(ＭＣＥバー)が供給される。これにより、各チップ
２、３がディセーブル状態になり、Ｂ電源６に接続され
ているＳＲＡＭチップ２はバックアップ状態になり、記
憶されているデータが保持される。

【０００７】

【発明が解決しようとする課題】以上のように従来のメ
モリカードのメモリ制御用回路では、バックアップ時に
は、各メモリチップをディセーブル状態にするため、接
続されている全てのメモリチップに“Ｈ"レベルのメモ
リチップイネーブル信号を供給していた。従って、混成
メモリカードの場合には、バックアップが不要なＲＯＭ
チップにも“Ｈ"レベルのメモリチップイネーブル信号
が供給されていたが、これはＲＯＭチップに余分な電流
を流すことになり、無駄に電力を消費してしまうという
問題点があった。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、混成メモリカードにおいてバッ
クアップ時に、揮発性メモリチップと不揮発性メモリチ
ップにそれぞれ適当なメモリチップイネーブル信号を供
給することにより不必要な電力消費を無くしたメモリカ
ードのメモリ制御用回路を得ることを目的とする。さら
に、上記特徴を有すると共に、揮発性メモリカードと混
成メモリカードとの両方で使用可能なメモリカードのた
めのメモリ制御用回路を得ることを目的とする。

【０００９】

【課題を解決するための手段】上記の目的に鑑み、この
発明は、外部の電源に接続されるＡ電源およびメモリバ
ックアップ用の内蔵バッテリに接続されたＢ電源を備
え、上記Ａ電源に接続された少なくとも１つの不揮発性
メモリチップおよび上記Ｂ電源に接続された少なくとも
１つの揮発性メモリチップを搭載した混成メモリカード
のためのメモリ制御用回路であって、アドレス信号、駆
動制御のためのチップイネーブル信号および、メモリカ
ードがデータバックアップ状態にあることを示すバック
アップ信号を入力すると共に、出力側に上記各メモリチ
ップにそれぞれ接続される複数のメモリチップイネーブ
ル信号出力線を有し、上記チップイネーブル信号の制御
によりイネーブル状態の時に上記アドレス信号に従って
上記複数のメモリチップイネーブル信号出力線にメモリ
チップイネーブル信号を選択的に発生するデコーダと、
このデコーダの上記メモリチップイネーブル信号出力線
にそれぞれ設けられ、上記バックアップ信号がバックア
ップ状態を示す時に、上記デコーダのメモリチップイネ
ーブル信号出力線を全てハイインピーダンス状態にする
バッファ手段と、上記各メモリチップイネーブル信号出
力線がハイインピーダンス状態の時に、上記揮発性メモ
リチップをディスエーブル状態にし、上記不揮発性メモ
リチップへのメモリチップイネーブル信号出力線を上記
Ａ電源に接続する、上記各メモリチップイネーブル信号
出力線に接続されたプルアップ抵抗およびバックアップ
なしのプルアップ抵抗と、からなるメモリカードのメモ
リ制御用回路にある。

【００１０】またこの発明の第２実施例は、外部の電源
に接続されるＡ電源およびメモリバックアップ用の内蔵
バッテリに接続されたＢ電源をそれぞれ備えた、上記Ｂ
電源に接続された少なくとも１つの揮発性メモリチップ
を搭載した揮発性メモリカード、および上記Ａ電源に接
続された少なくとも１つの不揮発性メモリチップおよび
上記Ｂ電源に接続された少なくとも１つの揮発性メモリ
チップを搭載した混成メモリカードに共通に使用される
メモリカードのためのメモリ制御用回路であって、アド
レス信号、駆動制御のためのチップイネーブル信号、お
よびメモリカードがデータバックアップ状態にあること
を示すバックアップ信号を入力すると共に、出力側に上
記各メモリチップにそれぞれ接続される複数のメモリチ
ップイネーブル信号出力線を有し、上記チップイネーブ
ル信号の制御によりイネーブル状態の時に上記アドレス
信号に従って上記複数のメモリチップイネーブル信号出
力線にメモリチップイネーブル信号を選択的に発生し、
ディスエーブル状態の時には上記メモリチップイネーブ
ル信号出力線の全ての線に揮発性メモリチップをディス
エーブル状態にする信号を発生するデコーダと、上記メ
モリカードが揮発性メモリカードおよび混成メモリカー
ドのいずれであるかを示す切り換え信号と、上記デコー
ダのメモリチップイネーブル信号出力線上にそれぞれ設
けられ、上記バックアップ信号がバックアップ状態を示
し、上記デコーダがディスエーブル状態にある時に、上
記切り換え信号が揮発性メモリカードであることを示し
ている場合には上記デコーダのメモリチップイネーブル
信号出力線の信号をそのまま上記各メモリチップに供給
し、上記切り換え信号が混成メモリカードであることを
示している場合には上記デコーダのメモリチップイネー
ブル信号出力線を全てハイインピーダンス状態にするバ
ッファ手段と、上記デコーダの各メモリチップイネーブ
ル信号出力線がハイインピーダンス状態の時に、上記揮
発性メモリチップをディスエーブル状態にし、上記不揮
発性メモリチップへのメモリチップイネーブル信号出力
線を上記Ａ電源に接続する、メモリカードが混成メモリ
カードである場合に上記各メモリチップイネーブル信号
出力線に接続されたプルアップ抵抗およびバックアップ
なしのプルアップ抵抗と、からなるメモリカードのメモ
リ制御用回路にある。

【００１１】さらにこの発明の第３の実施例は、外部の
電源に接続されるＡ電源およびメモリバックアップ用の
内蔵バッテリに接続されたＢ電源をそれぞれ備えた、上
記Ｂ電源に接続された少なくとも１つの揮発性メモリチ
ップを搭載した揮発性メモリカード、および上記Ａ電源
に接続された少なくとも１つの不揮発性メモリチップお
よび上記Ｂ電源に接続された少なくとも１つの揮発性メ
モリチップを搭載した混成メモリカードに共通に使用さ
れるメモリカードのためのメモリ制御用回路であって、
ライトイネーブル信号および上記メモリカードがバック
アップ状態にあることを示すバックアップ信号を入力す
ると共に、出力側に上記各メモリチップにそれぞれ接続
される複数のライトイネーブル信号出力線を有し、上記
バックアップ信号がバックアップ状態にないことを示す
場合には、入力された上記ライトイネーブル信号に従っ
て各ライトイネーブル信号出力線に信号を供給し、上記
バックアップ信号がバックアップ状態にあることを示す
場合には、上記複数のライトイネーブル信号出力線のう
ちの少なくとも１つを揮発性メモリチップをディセーブ
ル状態にする値にし、残りのものをハイインピーダンス
状態にする主回路と、バックアップ時にハイインピーダ
ンス状態にされるライトイネーブル信号出力線にそれぞ
れ接続された、該ライトイネーブル信号出力線を上記Ａ
電源に接続するプルアップ抵抗と、を備えたメモリカー
ドのメモリ制御用回路にある。

【００１２】

【作用】この発明の第１実施例に係る混成メモリカード
のためのメモリ制御用回路では、バックアップ時に、デ
コーダのメモリチップイネーブル信号出力線はバッファ
手段により全てハイインピーダンス状態にされ、さらに
プルアップ抵抗およびバックアップなしのプルアップ抵
抗により各揮発性メモリチップはディセーブル状態にさ
れると同時にデータバックアップ状態になり、各不揮発
性メモリチップはバックアップのないＡ電源に接続さ
れ、余分な電流が流れないようにした。

【００１３】またこの発明の第２実施例に係る揮発性メ
モリカードと混成メモリカードのいずれでも使用可能な
メモリ制御用回路では、デコーダはバックアップ時には
メモリチップイネーブル信号出力線の全に、揮発性メモ
リチップがディセーブル状態になるような信号を発生す
る。そして切り換え信号が混成メモリカードであること
を示している場合(すなわちメモリ制御用回路が混成メ
モリカードで使用されている場合)には、バッファ手段
によりデコーダのメモリチップイネーブル信号出力線を
全てハイインピーダンスにする。そして、混成メモリカ
ードで使用される場合はさらに、メモリチップイネーブ
ル信号出力線に接続されたプルアップ抵抗およびバック
アップなしのプルアップ抵抗により、各揮発性メモリチ
ップはそれぞれディセーブル状態になるようにされ、各
不揮発性メモリチップはバックアップのないＡ電源に接
続され、余分な電流が流れないようにした。

【００１４】またこの発明の第３実施例に係るメモリ制
御用回路は揮発性メモリカードと混成メモリカードとの
いずれでも使用可能で、ライトイネーブル信号を制御す
るメ回路であって、バックアップ時に、揮発性メモリチ
ップでは書き込みが禁止になりかつ記憶されたデータが
保持され状態にし、また不揮発性メモリチップでは不必
要な電流が流れない状態にするように、それぞれに適当
なライトイネーブル信号を出力する２種類のライトイネ
ーブル信号出力線を設けた。

【００１５】

【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１および図２にはこの発明の第１実施例
によるメモリカードのメモリ制御用回路を示す。第１実
施例は混成メモリカードのためのメモリ制御用回路であ
り、図１は本実施例における混成メモリカード内のメモ
リ制御用回路と各メモリチップとの関係を概略的に示す
ブロック図である。なお、図１０に示した従来のものと
同一もしくは相当する部分は同一符号で示しその説明を
省略する。

【００１６】図１において、メモリ制御ＩＣ(メモリ制
御用回路)１００は揮発性メモリチップおよび不揮発性
メモリチップを共に搭載した混成メモリカード用のもの
である。メモリ制御ＩＣ１００からはメモリチップイネ
ーブル信号バス８の各出力線が各ＳＲＡＭチップ２およ
びＲＯＭチップ３のメモリチップイネーブル端子(ＭＣ
Ｅ１バー、ＭＣＥ２バー、・・・)に延びている。

【００１７】各ＳＲＡＭチップ２のメモリチップイネー
ブル端子(ＭＣＥ１バー、ＭＣＥ２バー、・・・)に接続さ
れた各メモリチップイネーブル信号出力線には、それぞ
れプルアップ抵抗２０を介してバックアップの有るＢ電
源６が接続されている。これらのプルアップ抵抗２０は
メモリチップイネーブル信号出力線がハイインピーダン
ズ状態(“Ｈz")にある時、“Ｈ"レベルにプルアップす
る。また、各ＲＯＭチップ３のメモリチップイネーブル
端子(ＭＣＥ１１バー、ＭＣＥ１２バー、・・・)に接続さ
れた各メモリチップイネーブル信号出力線には、それぞ
れバックアップなしのプルアップ抵抗３０を介してバッ
クアップの無いＡ電源５が接続されている。これらのプ
ルアップ抵抗３０はバックアップ時にメモリチップイネ
ーブル信号出力線がハイインピーダンズ状態(“Ｈz")に
ある場合、“Ｌ"レベル(或はグランドレベル)にプルダ
ウンする。なお、これらのプルアップ抵抗２０およびバ
ックアップなしのプルアップ抵抗３０は、メモリチップ
イネーブル信号が“Ｈ"レベル或は“Ｌ"レベルの状態に
ある時は、これを妨げない抵抗値になっている。

【００１８】また、図２は図１のメモリ制御ＩＣ１００
のメモリチップイネーブル信号を発生する部分の構成の
一例を示したブロック図である。デコーダ１０、インバ
ータ１１およびＯＲゲート１２からなる回路は、図１０
に示した従来のメモリ制御ＩＣのものと同じであり、同
じ動作をする。この実施例では、デコーダ１０の出力側
に延びる各メモリチップイネーブル信号出力線(ＭＣＥ
１バー、ＭＣＥ２バー、・・・)上にトライステートバッフ
ァ１３がそれぞれ設けられている。このトライステート
バッファ１３はゲート端子が“Ｌ"レベルの時には、入
出された信号をそのまま出力し、ゲート端子が“Ｈ"レ
ベルの時には出力がハイインピーダンズ状態(“Ｈz"レ
ベル)となる。各トライステートバッファ１３のゲート
端子にはインバータ１１を介してバックアップ信号(Ｂ
ＵＰバー)が接続されている。従ってカードがバックア
ップ状態にない時には、バックアップ信号(ＢＵＰバー)
が“Ｈ"レベルであるため、各トライステートバッファ
１３のゲート端子にはインバータ１１で反転した“Ｌ"
レベルの信号が入力され、デコーダ１０の出力がそのま
ま各チップ２、３に供給される。一方、バックアップ状
態にある時にはバックアップ信号(ＢＵＰバー)が“Ｌ"
レベルになるため、反転した“Ｈ"レベルの信号が各ト
ライステートバッファ１３のゲート端子に入力され、各
トライステートバッファ１３の出力はハイインピーダン
ス状態(“Ｈz"レベル)になる。

【００１９】次に図１および図２に従って動作を説明す
る。カードが動作状態にあり、チップイネーブル端子
(ＣＥバー)が“Ｌ"レベルの時には、メモリ制御ＩＣ１
００の図２に示すデコーダ１０はイネーブル状態とな
る。また、各メモリチップイネーブル信号出力線のトラ
イステートバッファ１３はゲート端子は“Ｌ"レベル状
態であるため、入出された信号がそのまま出力される。
従って、デコーダ１０はアドレス信号(ＡＤ)に従って
“Ｌ"レベルのメモリチップイネーブル信号(ＭＣＥバー
１、ＭＣＥバー２、・・・)を選択的に供給し特定のチップ
２、３をイネーブル状態にする。

【００２０】一方、カードがバックアップ状態にある時
には、バックアップ信号(ＢＵＰバー)が“Ｌ"レベルに
なるため、反転した“Ｈ"レベルの信号がＯＲゲート１
２の一方の入力端子に入力される。これによりＯＲゲー
ト１２の出力は、入力されるチップイネーブル信号(Ｃ
Ｅバー)の値に係わらず“Ｈ"レベルになる。従って、デ
コーダ１０はディセーブル状態となり、全てのメモリチ
ップイネーブル信号を“Ｈ"レベルにする。しかしなが
ら各メモリチップイネーブル信号出力線上に設けられた
各トライステートバッファ１３は、バックアップ状態で
はそのゲート端子に“Ｈ"レベルの信号が入力されてい
る。このため各トライステートバッファ１３の出力は全
てハイインピーダンズ状態(“Ｈz")(図１参照)となる。
従って、各ＳＲＡＭチップ２のメモリチップイネーブル
端子(ＭＣＥ１バー、ＭＣＥ２バー、・・・)には、図１に
示すＢ電源６に接続されたプルアップ抵抗２０の作用に
よりそれぞれ“Ｈ"レベルの信号が供給され、各ＳＲＡ
Ｍチップ２はディセーブル状態となりバックアップ状態
となる。一方、各ＲＯＭチップ３のメモリチップイネー
ブル端子(ＭＣＥ１１バー、ＭＣＥ１２バー、・・・)は、
図１に示すバックアップのないＡ電源５に接続されたプ
ルアップ抵抗３０の作用により“Ｌ"レベルとなり、電
力が供給されない状態となる。すなわち、バックアップ
時にはＡ電源５からの電圧および電流の供給がないた
め、プルアップ抵抗３０を介してこれに接続されたメモ
リチップイネーブ信号線は“Ｌ"レベルに引かれる。従
って、バックアップ時にはＲＯＭチップ３で余分な電流
が流れることはなく、電力が無駄に消費されることがな
い。

【００２１】図３、図４および図５にはこの発明の第２
実施例によるメモリカードのメモリ制御用回路を示す。
第２実施例は揮発性メモリカードと混成メモリカードに
共通に使用可能なメモリカードのメモリ制御用回路であ
り、図３は揮発性メモリカードに使用した場合、図４は
混成メモリカードに使用した場合のそれぞれ、メモリ制
御用回路と各メモリチップとの関係を概略的に示すブロ
ック図である。

【００２２】図３に示す揮発性メモリカードの場合、図
９に示す従来のものと異なる点は、揮発性メモリカード
と混成メモリカードで共通に使用可能な本実施例のメモ
リ制御ＩＣ１１０が取り付けられている点である。ま
た、図４に示す混成メモリカードの場合は、本実施例の
メモリ制御ＩＣ１１０以外の部分は、図１に示した第１
実施例のものと同じである。図１に示す第１実施例のメ
モリ制御ＩＣ１００と本実施例のメモリ制御ＩＣ１１０
との違いは、揮発性メモリカードと混成メモリカードの
切り換えを行う切り換え信号線９ｄが加わった点であ
る。

【００２３】また、図５は図３および図４に示すメモリ
制御ＩＣ１１０のメモリチップイネーブル信号を発生す
る部分の構成の一例を示したブロック図である。デコー
ダ１０、インバータ１１、ＯＲゲート１２およびトライ
ステートバッファ１３は、図２に示した実施例の回路の
ものと同じであり、同じ動作をする。この実施例のメモ
リ制御用ＩＣ１１０ではメモリカードの種類を表す切り
換え信号(ＳＲＡＭ／ＭＩＸ)が使用されている。この切
り換え信号(ＳＲＡＭ／ＭＩＸ)はカードの製造工程中
に、製造するカードの種類に合わせて所定の信号がメモ
リ制御ＩＣ１１０に供給されるようにカードが製造され
る。この実施例では、揮発性メモリカード(ＳＲＡＭカ
ード)の場合は“Ｌ"レベル、混成メモリカード(ＭＩＸ
カード)の場合は“Ｈ"レベルのそれぞれ切り換え信号
(ＳＲＡＭ／ＭＩＸ)が与えられるようにする。この切り
換え信号(ＳＲＡＭ／ＭＩＸ)とインバータ１１で反転さ
れたバックアップ信号(ＢＵＰバー)がＡＮＤゲート１４
に入力され、ＡＮＤゲート１４の出力信号が各トライス
テートバッファ１３のゲート端子に供給される。

【００２４】すなわち、混成メモリカードで使用される
場合は、切り換え信号(ＳＲＡＭ／ＭＩＸ)が“Ｈ"レベ
ルにあるため、インバータ１１を介してＡＮＤゲート１
４に入力されるバックアップ信号(ＢＵＰバー)の値がそ
のままＡＮＤゲート１４から出力される。従って図１お
よび図２で説明した混成メモリカードの場合と同じ動作
になる。また揮発性メモリカードの場合は、メモリチッ
プイネーブル信号をハイインピーダンス状態(“Ｈz")に
する必要がない。切り換え信号(ＳＲＡＭ／ＭＩＸ)が
“Ｌ"レベルであると、ＡＮＤゲート１４の出力は“Ｌ"
レベルに保持され、従って各トライステートバッファ１
３は入力された信号をそのまま出力する。

【００２５】次に動作を説明する。まず、図３に示す揮
発性メモリカードに使用された場合は、図５の切り換え
信号(ＳＲＡＭ／ＭＩＸ)が“Ｌ"レベルである。従って
ＡＮＤゲート１４の出力が“Ｈ"レベルになることはな
く、トライステートバッファ１３のゲート端子に“Ｈ"
レベルの信号が印加されることはない。これにより、デ
コータ１０で出力されたメモリチップイネーブル信号は
トライステートバッファ１３を介してそのまま各ＳＲＡ
Ｍチップ２に供給される。バックアップ状態ではバック
アップ信号(ＢＵＰバー)は“Ｌ"レベルである。従って
バックアップ状態では、これの反転信号がＯＲゲート１
２の一方に入力されるために、デコーダ１０はそのチッ
プイネーブル端子(ＣＥバー)が“Ｈ"レベルに固定され
ディセーブル状態となる。デコータ１０はディセーブル
状態ではメモリチップイネーブル信号出力線が全て
“Ｈ"レベルとなる。従って全てのＳＲＡＭチップ２は
メモリチップイネーブル端子(ＭＣＥ１バー、ＭＣＥ２
バー・・・)が“Ｈ"レベルにされてディセーブル状態にな
り、バックアップのあるＢ電源６に接続されているため
同時にバックアップ状態になる。

【００２６】一方、図４に示す混成メモリカードに使用
された場合は、図５の切り換え信号(ＳＲＡＭ／ＭＩＸ)
が“Ｈ"レベルとなる。従ってバックアップ状態では、
ＡＮＤゲート１４の入力信号である切り換え信号(ＳＲ
ＡＭ／ＭＩＸ)およびバックアップ信号(ＢＵＰバー)の
反転信号が共に“Ｈ"レベルになり、トライステートバ
ッファ１３のゲート端子には“Ｈ"レベルの信号が印加
される。これにより、第１実施例と同様にバックアップ
状態では各トライステートバッファ１３の出力は全てハ
イインピーダンス状態(“Ｈz")となる。従って、各ＳＲ
ＡＭチップ２のメモリチップイネーブル端子(ＭＣＥ１
バー、ＭＣＥ２バー、・・・)には、図４に示すプルアップ
抵抗２０の作用により“Ｈ"レベルの信号が供給され、
各ＳＲＡＭチップ２はディセーブル状態となり同時にバ
ックアップ状態となる。また、各ＲＯＭチップ３のメモ
リチップイネーブル端子(ＭＣＥ１１バー、ＭＣＥ１２
バー、・・・)は、図４に示すバックアップなしのプルアッ
プ抵抗３０の作用により“Ｌ"レベルとなり、余分な電
流が流れることはなくなる。

【００２７】図６および図７にはこの発明の第３実施例
によるメモリカードのためのメモリ制御用回路を示す。
第３実施例は揮発性メモリカードと混成メモリカードに
共通に使用可能なメモリカードのためのメモリ制御用回
路であり、特にライトイネーブル信号の制御を特徴とす
るものである。図６は本実施例のメモリ制御用回路を混
成メモリカードに使用する場合のメモリ制御用回路と各
メモリチップとの関係を概略的に示すブロック図であ
る。

【００２８】図６において、１２０は揮発性メモリカー
ドと混成メモリカードに共通に使用可能なメモリ制御Ｉ
Ｃであり、特にライトイネーブル信号(ＷＥバー)の制御
に特徴を有する。従ってメモリ制御ＩＣ１２０には入力
信号線としてさらにライトイネーブル信号線９ｅが示さ
れている。このライトイネーブル信号線９ｅは実際には
上述の各実施例のメモリ制御ＩＣにも設けられている
が、図示が省略されていた。メモリ制御用ＩＣ１２０出
力側からは各ＳＲＡＭチップ２のライトイネーブル端子
(ＷＥ１バー、ＷＥ２バー、・・・)にライトイネーブル信
号出力線８１がそれぞれ延びて接続されている。また各
ＲＯＭチップ３のライトイネーブル端子(ＷＥ１１バ
ー、ＷＥ１２バー、・・・)にはライトイネーブル信号出力
線８２がそれぞれ延びて接続されている。各ライトイネ
ーブル信号出力線８２にはそれぞれ、Ａ電源５に接続さ
れたプルアップ抵抗３０が接続されている。その他の部
分は上記実施例のものと同じである。なお、この実施例
では各ＲＯＭチップ３は書き込みの可能な不揮発性メモ
リであり、例えばＯＴＰ(one time programable)ＲＯＭ
等からなる。

【００２９】また、図７は図６のメモリ制御用ＩＣ１２
０のライトイネーブル信号を発生する部分の構成の一例
を示したブロック図である。ＯＲゲート１６には、バッ
クアップのあるＢ電源６およびバックアップ信号(ＢＵ
Ｐバー)が入力されている。ＯＲゲート１７には、バッ
クアップ信号(ＢＵＰバー)の反転信号およびライトイネ
ーブル信号(ＷＥバー)が入力される。これらの２つのＯ
Ｒゲート１６、１７の出力はＡＮＤゲート１５に入力さ
れている。そしてＡＮＤゲート１５の出力が分岐されて
各ＳＲＡＭチップ２のライトイネーブル端子(ＷＥ１バ
ー、ＷＥ２バー、・・・)に接続されるライトイネーブル信
号出力線８１となる。一方、トライステートバッファ１
８の入力にはライトイネーブル信号(ＷＥバー)、ゲート
端子にはバックアップ信号(ＢＵＰバー)がそれぞれ接続
されている。そしてトライステートバッファ１８の出力
が分岐して各ＲＯＭチップ３のライトイネーブル端子
(ＷＥ１１バー、ＷＥ１２バー、・・・)に接続されるライ
トイネーブル信号出力線８２となる。

【００３０】ＳＲＡＭチップ２ではバックアップ時、ラ
イトイネーブル端子(ＷＥ１バー、ＷＥ２バー、・・・)を
“Ｈ"レベルにしてディセーブル状態にする必要があ
る。一方、ＲＯＭチップ３ではバックアップが不要なた
め、余分な電流を流して電力を消費するのを避げること
が望まれる。そこで、このメモリ制御ＩＣ１２０では、
ライトイネーブル信号出力線を２系統に分け、それぞれ
のバックアップでの出力を“Ｈ"レベルとハイインピー
ダンス状態(“Ｈz")とにした。

【００３１】次に動作を説明する。図７において、カー
ドがバックアップ状態にない時には、バックアップ信号
(ＢＵＰバー)が“Ｈ"レベルなのでＡＮＤゲート１５お
よびトライステートバッファ１８の出力信号は共にライ
トイネーブル信号(ＷＥバー)の値に従うことになる。従
って各ＳＲＡＭチップ２およびＲＯＭチップ３(図６参
照)のライトイネーブル端子(ＷＥ１バー、ＷＥ２バー、
・・・)にはライトイネーブル信号(ＷＥバー)と同じ値の信
号が供給される。

【００３２】一方、バックアップ時にはバックアップ信
号(ＢＵＰバー)が“Ｌ"レベルになる。この時、ＯＲゲ
ート１６、１７のそれぞれの上側の入力(すなわちＢ電
源６とバックアップ信号の反転信号)は“Ｈ"レベルであ
り、従ってＡＮＤゲート１５の出力信号は“Ｈ"レベル
に固定される。また、トライステートバッファ１８のゲ
ート端子には“Ｌ"レベルのバックアップ信号(ＢＵＰバ
ー)が入力されるため、トライステートバッファ１８の
出力信号はハイインピーダンス状態(“Ｈz")に固定され
る。従って、各ＳＲＡＭチップ２(図６参照)のライトイ
ネーブル端子(ＷＥ１バー、ＷＥ２バー、・・・)には“Ｈ"
レベルの信号が供給される。また各ＲＯＭチップ３のラ
イトイネーブル端子(ＷＥ１１バー、ＷＥ１２バー、・・
・)への各ライトイネーブル信号出力線８２はハイインピ
ーダンス状態(“Ｈz")になるが、図６に示すバックアッ
プのないＡ電源５に接続されたプルアップ抵抗３０によ
り“Ｌ"レベルになる。これにより、各ＳＲＡＭチップ
２はバックアップ状態となり、またバックアップが不要
な各ＲＯＭチップ３では余分な電流が流れることはな
い。

【００３３】なお図６では混成メモリカードの場合を説
明したが、この実施例のメモリ制御ＩＣ１２０を揮発性
メモリカードに使用する場合には、メモリ制御ＩＣのメ
モリチップイネーブル信号出力線８１の側だけを使用す
ればよい。すなわちこの実施例のメモリ制御ＩＣ１２０
では、メモリチップが揮発性か不揮発性かによって、出
力線８１、８２のいずれに接続するかを選択すればよ
い。

【００３４】なお、上記各実施例におけるメモリカード
に搭載されるＳＲＡＭチップおよびＲＯＭチップはそれ
ぞれ揮発性メモリ、不揮発性メモリの一例として挙げた
ものであり、それぞれその他の種類のものであってもよ
く、上記実施例に限定されるものではない。

【００３５】

【発明の効果】以上説明したように、この発明の第１実
施例による混成メモリカードのためのメモリ制御用回路
では、バックアップ時に、バッファ手段によりデコーダ
のメモリチップイネーブル信号出力線を全てハイインピ
ーダンス状態にし、メモリチップイネーブル信号出力線
にプルアップ抵抗あるいはバックアップなしのプルアッ
プ抵抗を接続して揮発性メモリチップはディセーブル状
態に、不揮発性メモリチップには不必要な電流が流れな
いようにした。これにより、データバックアップ時の不
揮発性メモリチップでの余分な電力消費を軽減でき、デ
ータバックアップ用の内蔵バッテイの寿命を延ばすこと
ができ、またよりカードの信頼性が向上する等の効果が
得られる。

【００３６】またこの発明の第２実施例によるメモリ制
御用回路では、揮発性メモリカードで使用されている場
合と混成メモリカードで使用されている場合で、バック
アップ状態の時に各メモリチップに供給するメモリチッ
プイネーブル信号を切り換えるようにした。これにより
揮発性メモリカードと混成メモリカードとのいずれでも
使用可能で、かつデータバックアップ時の不揮発性メモ
リチップでの余分な電力消費を軽減できるメモリ制御用
回路が得られる効果がある。

【００３７】またこの発明の第３実施例によるライトイ
ネーブル信号を制御するメモリ制御用回路では、揮発性
メモリチップ用と不揮発性メモリチップ用のライトイネ
ーブル信号出力線を別々に設け、メモリチップの種類に
分けて接続することにより、揮発性メモリカードと混成
メモリカードのいずれのカードでも使用可能であり、汎
用性が向上した。また、不揮発性メモリチップに接続さ
れるライトイネーブル信号出力線をプルアップ抵抗を介
してバックアップのないＡ電源に接続することにより、
上記実施例と同様にバックアップ時の不揮発性メモリチ
ップでの消費電力を軽減することができる効果がある。

【図面の簡単な説明】

【図１】図１はこの発明の第１実施例によるメモリカー
ドのメモリ制御用回路を使用した混成メモリカードのメ
モリ制御用回路とメモリチップとの関係を概略的に示す
ブロック図である。

【図２】図２は図１のメモリ制御用回路内のメモリチッ
プイネーブル信号を発生する部分の構成を示したブロッ
ク図である。

【図３】図３はこの発明の第２実施例によるメモリカー
ドのメモリ制御用回路を使用した揮発性メモリカードの
メモリ制御用回路とメモリチップとの関係を概略的に示
すブロック図である。

【図４】図４はこの発明の第２実施例によるメモリカー
ドのメモリ制御用回路を使用した混成メモリカードのメ
モリ制御用回路とメモリチップとの関係を概略的に示す
ブロック図である。

【図５】図５は図３および図４のメモリ制御用回路内の
メモリチップイネーブル信号を発生する部分の構成を示
したブロック図である。

【図６】図６はこの発明の第３実施例によるメモリカー
ドのメモリ制御用回路を使用した混成メモリカードのメ
モリ制御用回路とメモリチップとの関係を概略的に示す
ブロック図である。

【図７】図７は図６のメモリ制御用回路内のライトイネ
ーブル信号を発生する部分の構成を示したブロック図で
ある。

【図８】図８は従来の揮発性メモリカードのメモリ制御
用回路とメモリチップとの関係を概略的に示すブロック
図である。

【図９】図９は従来の混成メモリカードのメモリ制御用
回路とメモリチップとの関係を概略的に示すブロック図
である。

【図１０】図１０は図８および図９の制御用回路内のメ
モリチップイネーブル信号を発生する部分の構成を示し
たブロック図である。

【符号の説明】

２ ＳＲＡＭチップ ３ ＲＯＭチップ ４ 内蔵バッテリ ５ Ａ電源 ６ Ｂ電源 ７ 電源制御ＩＣ(電源制御用回路) ８ メモリチップイネーブル信号バス ９ａ バックアップ信号線 ９ｂ アドレスバス ９ｃ チップイネーブル信号線 ９ｄ 切り換え信号 ９ｅ ライトイネーブル信号 １０ デコーダ １１ インバータ １２ ＯＲゲート １３ トライステートバッファ １４ ＡＮＤゲート １５ ＡＮＤゲート １６ ＯＲゲート １７ ＯＲゲート １８ トライステートバッファ ２０ プルアップ抵抗 ３０ バックアップなしのプルアップ抵抗 ８１ ライトイネーブル信号出力線 ８２ ライトイネーブル信号出力線 １００ メモリ制御ＩＣ(メモリ制御用回路) １１０ メモリ制御ＩＣ(メモリ制御用回路) １２０ メモリ制御ＩＣ(メモリ制御用回路)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 外部の電源に接続されるＡ電源およびメ
   モリバックアップ用の内蔵バッテリに接続されたＢ電源
   を備え、上記Ａ電源に接続された少なくとも１つの不揮
   発性メモリチップおよび上記Ｂ電源に接続された少なく
   とも１つの揮発性メモリチップを搭載した混成メモリカ
   ードのためのメモリ制御用回路であって、 アドレス信号、駆動制御のためのチップイネーブル信号
   および、メモリカードがデータバックアップ状態にある
   ことを示すバックアップ信号を入力すると共に、出力側
   に上記各メモリチップにそれぞれ接続される複数のメモ
   リチップイネーブル信号出力線を有し、上記チップイネ
   ーブル信号の制御によりイネーブル状態の時に上記アド
   レス信号に従って上記複数のメモリチップイネーブル信
   号出力線にメモリチップイネーブル信号を選択的に発生
   するデコーダと、 このデコーダの上記メモリチップイネーブル信号出力線
   にそれぞれ設けられ、上記バックアップ信号がバックア
   ップ状態を示す時に、上記デコーダのメモリチップイネ
   ーブル信号出力線を全てハイインピーダンス状態にする
   バッファ手段と、 上記各メモリチップイネーブル信号出力線がハイインピ
   ーダンス状態の時に、上記揮発性メモリチップをディス
   エーブル状態にし、上記不揮発性メモリチップへのメモ
   リチップイネーブル信号出力線を上記Ａ電源に接続す
   る、上記各メモリチップイネーブル信号出力線に接続さ
   れたプルアップ抵抗およびバックアップなしのプルアッ
   プ抵抗と、 からなるメモリカードのメモリ制御用回路。
2. 【請求項２】 外部の電源に接続されるＡ電源およびメ
   モリバックアップ用の内蔵バッテリに接続されたＢ電源
   をそれぞれ備えた、上記Ｂ電源に接続された少なくとも
   １つの揮発性メモリチップを搭載した揮発性メモリカー
   ド、および上記Ａ電源に接続された少なくとも１つの不
   揮発性メモリチップおよび上記Ｂ電源に接続された少な
   くとも１つの揮発性メモリチップを搭載した混成メモリ
   カードに共通に使用されるメモリカードのためのメモリ
   制御用回路であって、 アドレス信号、駆動制御のためのチップイネーブル信
   号、およびメモリカードがデータバックアップ状態にあ
   ることを示すバックアップ信号を入力すると共に、出力
   側に上記各メモリチップにそれぞれ接続される複数のメ
   モリチップイネーブル信号出力線を有し、上記チップイ
   ネーブル信号の制御によりイネーブル状態の時に上記ア
   ドレス信号に従って上記複数のメモリチップイネーブル
   信号出力線にメモリチップイネーブル信号を選択的に発
   生し、ディスエーブル状態の時には上記メモリチップイ
   ネーブル信号出力線の全ての線に揮発性メモリチップを
   ディスエーブル状態にする信号を発生するデコーダと、 上記メモリカードが揮発性メモリカードおよび混成メモ
   リカードのいずれであるかを示す切り換え信号と、 上記デコーダのメモリチップイネーブル信号出力線上に
   それぞれ設けられ、上記バックアップ信号がバックアッ
   プ状態を示し、上記デコーダがディスエーブル状態にあ
   る時に、上記切り換え信号が揮発性メモリカードである
   ことを示している場合には上記デコーダのメモリチップ
   イネーブル信号出力線の信号をそのまま上記各メモリチ
   ップに供給し、上記切り換え信号が混成メモリカードで
   あることを示している場合には上記デコーダのメモリチ
   ップイネーブル信号出力線を全てハイインピーダンス状
   態にするバッファ手段と、 上記デコーダの各メモリチップイネーブル信号出力線が
   ハイインピーダンス状態の時に、上記揮発性メモリチッ
   プをディスエーブル状態にし、上記不揮発性メモリチッ
   プへのメモリチップイネーブル信号出力線を上記Ａ電源
   に接続する、メモリカードが混成メモリカードである場
   合に上記各メモリチップイネーブル信号出力線に接続さ
   れたプルアップ抵抗およびバックアップなしのプルアッ
   プ抵抗と、 からなるメモリカードのメモリ制御用回路。
3. 【請求項３】 外部の電源に接続されるＡ電源およびメ
   モリバックアップ用の内蔵バッテリに接続されたＢ電源
   をそれぞれ備えた、上記Ｂ電源に接続された少なくとも
   １つの揮発性メモリチップを搭載した揮発性メモリカー
   ド、および上記Ａ電源に接続された少なくとも１つの不
   揮発性メモリチップおよび上記Ｂ電源に接続された少な
   くとも１つの揮発性メモリチップを搭載した混成メモリ
   カードに共通に使用されるメモリカードのためのメモリ
   制御用回路であって、 ライトイネーブル信号および上記メモリカードがバック
   アップ状態にあることを示すバックアップ信号を入力す
   ると共に、出力側に上記各メモリチップにそれぞれ接続
   される複数のライトイネーブル信号出力線を有し、上記
   バックアップ信号がバックアップ状態にないことを示す
   場合には、入力された上記ライトイネーブル信号に従っ
   て各ライトイネーブル信号出力線に信号を供給し、上記
   バックアップ信号がバックアップ状態にあることを示す
   場合には、上記複数のライトイネーブル信号出力線のう
   ちの少なくとも１つを揮発性メモリチップをディセーブ
   ル状態にする値にし、残りのものをハイインピーダンス
   状態にする主回路と、 バックアップ時にハイインピーダンス状態にされるライ
   トイネーブル信号出力線にそれぞれ接続された、該ライ
   トイネーブル信号出力線を上記Ａ電源に接続するバック
   アップなしのプルアップ抵抗と、 を備えたメモリカードのメモリ制御用回路。