DE69529367T2 - Halbleiterspeicheranordnung und hochspannungsschaltende Schaltung - Google Patents

Halbleiterspeicheranordnung und hochspannungsschaltende Schaltung Download PDF

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Description

  • Diese Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung, wie beispielsweise eine elektrisch wiederbeschreibbare, nichtflüchtige Halbleiterspeichervorrichtung (EEPR OM), und insbesondere auf einen EEPROM, der die Daten in die Speicherzellen mittels eines Tunnelstroms schreibt und aus diesen löscht.
  • Die Erfindung bezieht sich ferner auf einen solchen Hochspannungsschaltkreis, wie er bei der Halbleiterspeichervorrichtung verwendet wird, und insbesondere auf einen Hochspannungsschaltkreis, der nur NMOS-Transistoren (n-Kanal-MOS-Transistoren) verwendet.
  • Eine bekannte Art von EEPROMs ist ein NAND-Zellen-EEPROM, der für eine hohe Integration geeignet ist. Bei dieser Art von EEPROM werden eine Mehrzahl von Speicherzellen auf eine derartige Art und Weise in Reihe geschaltet, dass ihre Source-Anschlüsse und Drain-Anschlüsse von benachbarten Zellen gemeinsam benutzt werden können, und dass diese in Reihe geschalteten Zellen als eine Einheit behandelt werden und mit einer Bitleitung verbunden sind. Die Speicherzellen weisen im Allgemeinen eine FETMOS-Struktur auf, bei der eine Ladungsspeicherschicht (ein erdfreies Gate oder Floating-Gate) und ein Steuer-Gate zusammen laminiert sind. Das Speicherzellen-Array wird durch Integrieren von Zellen in einem p-Typ-Substrat oder einer p-Mulde gebildet. Die Drain-Seite einer NAND-Zelle ist mit einer Bitleitung über ein Auswahl-Gate verbunden, und die Source-Seite ist mit einer gemeinsamen Source-Leitung über ein Auswahl-Gate verbunden. Die Steuer-Gates der Speicherzellen sind aufeinanderfolgend in der Zeilenrichtung angeordnet und dienen als Wortleitungen.
  • Das NAND-Zellen-EEPROM arbeitet wie folgt. Die Daten werden beginnend bei der Speicherzelle geschrieben, die am weitesten von der Bitleitung entfernt ist (d. h. die Speicherzelle. auf der Source-Leitungsseite). Eine hohe Spannung Vppw (= ungefähr 18 V) wird an die Steuer-Gates der ausgewählten Speicherzelle angelegt, eine Zwischenspannung von Vm10 (= ungefähr 10 V) wird an die Steuer-Gates der Speicherzellen, die näher zu der Bitleitung. als die ausgewählte ist, und an ihre Auswahl-Gates an der Drain-Seite angelegt, und 0 V oder eine Zwischenspannung von Vm8 (= ungefähr 8 V) wird gemäß den Daten an die Bitleitung angelegt.
  • Wenn 0 V an der Bitleitung anliegen, wird die Spannung an den Drain der ausgewählten Speicherzelle übertragen, was bewirkt, dass Elektronen in eine Ladungsspeicherschicht injiziert werden. Dies bewirkt, dass sich die Schwellenspannung der ausgewählten Speicherzelle in die positive Richtung verschiebt. Dieser Zustand wird beispielsweise als "0" angenommen. Wenn Vm8 an die Bitleitung angelegt wird, findet eine Elektroneninjizierung praktisch nicht statt, und folglich ändert sich die Schwellenspannung nicht und bleibt negativ. Dieser Zustand wird als "1" und als gelöschter Zustand angenommen. Die Daten werden gleichzeitig in die das Steuer-Gate gemeinsam nutzende Speicherzellen geschrieben.
  • Die Daten werden in Blöcken gleichzeitig aus allen Speicherzellen in der ausgewählten NAND-Zelle gelöscht. Alle Steuer-Gates in dem ausgewählten NAND-Zellenblock werden auf 0 V gesetzt, und die p-Mulde wird auf 20 V gesetzt. Zu diesem Zeitpunkt, bei dem die hohe Spannung an die p-Mulde angelegt ist, sind das Auswahl-Gate, die Bitleitung und die Source-Leitung ebenfalls auf 20 V gesetzt. Dies bewirkt, dass die Elektronen in der Ladungsspeicherschicht in die p-Mulde in allen Speicherzellen in dem ausgewählten NAND-Zellenblock entladen werden, was bewirkt, dass sich die Schwellenspannung in die negative Richtung verschiebt. Alle Steuer-Gates der Speicherzellen in den nicht zu löschenden NAND-Zellenblöcken werden auf 20 V gesetzt. Die zum Schreiben und Löschen notwendigen hohen Spannungen werden an der Ladungspumpenschaltung erzeugt.
  • Die Daten werden durch Einstellen der Steuer-Gates der ausgewählten Speicherzelle auf 0 V und der Steuer-Gates und der Auswahl-Gates der anderen Speicherzellen auf eine Leistungsversorgungsspannung Vcc (z. B. 3 V) und durch Abtasten, ob der Strom durch die ausgewählte Speicherzelle fließt oder nicht, gelesen. Um dies zu erreichen muss die Schwellenspannung der Speicherzellen nach dem Schreiben Vcc oder kleiner sein.
  • Da ein derartiges NAND-Zellen-EEPROM einen breiten Spannungsbereich von 0 V bis Vpp (bis zu 20 V) verwendet, werden Transistoren, die mit einem Spannungsbereich von 0 V bis Vm10 (bis zu 10 V) fertig werden (hier nachstehend als Vm-Route-Transistoren abgekürzt) und Transistoren mit hoher Stehspannung, die einen Spannungsbereich von 0 V bis Vpp handhaben (hier nachstehend als Vpp-Route-Transistoren abgekürzt), benötigt. Der Grund dafür besteht darin, dass eine Schaltung, an der nur eine Spannung von Vm10 oder weniger angelegt wird, aus Vm-Route-Transistoren einer relativ kleinen Größe aufgebaut ist, wodurch die Schaltungsfläche klein gehalten wird und nur die Transistoren, an die Vpp angelegt wird, werden als Vpp-Route-Transistoren bestimmt.
  • Diese Art von Vorrichtung weist jedoch das folgende Problem auf.
  • Wenn n-Kanal- und p-Kanal-MOS-Transistoren als Vpp-Route-Transistoren verwendet werden, steigt die Anzahl von von Transistor-Arten an und die Produktionskosten erhöhen sich. Wenn beispielsweise nur n-Kanal-MOS-Trarisistoren als Vpp-Route-Transistoren verwendet werden und eine Schaltung aufbauen, kann die Leistungsversorgungsspannung auf Grund einer Abnahme in dem Spannungsübertragungswirkungsgrad auf Grund der Schwellenspannung der Transistoren nicht niedrig gemacht werden. Wenn eine Schaltung beispielsweise aus n-Kanal-MOS-Transistoren mit einer niedrigen Schwellenspannung aufgebaut ist, erhöht außerdem der Leckstrom in den Transistoren den in dem Bereitschaftszustand gezogenen Strom oder verhindert, dass die hohe Spannung Vpp gegenüber der Leistungsversorgungsspannung erhöht wird.
  • Da die Schreibspannung und Löschspannung ferner intern an der Ladungspumpenschaltung erzeugt werden, neigen Veränderungen bei der Erzeugung dazu, eine nachteilige Wirkung auf die Vorrichtungen aufzuweisen, und Veränderungen in der Schwellenspannung, nachdem die Daten in die Speicherzelle geschrieben wurden, müssen innerhalb eines spezifischen Bereichs eingeschränkt werden.
  • Außerdem wird die oben beschriebene Halbleiterspeichervorrichtung mit einem Hochspannungsschaltkreis versehen, der die hohe Spannung zwischen dem ausgewählten Modus und dem nicht ausgewählten Modus umschaltet. Mit dem Hochspannungsschaltkreis wird eine hohe Spannung an die Source eines n-Kanal-MOS-Transistors (hier nachstehend als ein NMOS-Transistor bezeichnet) und eine Gate-Spannung an sein Gate abhängig davon angelegt, ob er in dem ausgewählten oder nicht ausgewählten Modus ist. Genauer gesagt wird an das Gate des NMOS-Transistors die erhöhte Spannung (stepped-up voltage) oder eine von der Leistungsversorgungsspannung erhöhte hohe Spannung angelegt, wobei der Ausgang (Drain) mit einer verstärkten (boosted) Spannung versorgt wird, die um mindestens die Schwellenspannung des NMOS-Transistors höher als die hohe Spannung ist, um eine vollständige Übertragung zu erreichen. In dem nicht ausgewählten Modus wird an das Gate Masse angelegt.
  • Mit dem Hochspannungsschaltkreis muss, obwohl der Betrag der erforderlichen, hohen, verstärkten Spannung von der Schwellenspannung des NMOS-Transistors abhängt, die verstärkte Spannung so niedrig wie möglich gemacht werden, um die Zuverlässigkeit des Transistors zu verbessern. Daher muss die Schwellenspannung des NMOS-Transistors so niedrig wie möglich gemacht werden. Die Verwendung von Transistoren mit einer niedrigen Schwellenspannung würde zu einer schlechteren Sperrcharakteristik führen, wobei ein Leckstrom von der hohen Spannung ansteigt, wenn die hohe Spannung nicht übertragen wird. Genauer gesagt, sogar wenn die Ausgang und das Gate des NMOS-Transistors geerdet sind, ist der Transistor nicht gesperrt, was ermöglicht, dass die Eingabe oder ein Leckstrom von der hohen Spannung ansteigt. Auf diese Art und Weise kann, da die hohe Spannung durch Erhöhen der Leistungsversorgungsspannung erhalten wird, wenn der Leckstrom ansteigt, die gewünschte hohe Spannung nicht ausgegeben werden.
  • Eine Aufgabe der Erfindung besteht darin, eine Halbleiterspeichervorrichtung bereitzustellen, die, sogar wenn nur n-Kanal-MOS-Transistoren mit niedrigen Schwellenspannung als Vpp-Route-Transistoren zum Ausbilden einer Schaltung verwendet werden, imstande ist, den Leistungsverbrauch im Bereitschaftszustand zu verringern, eine hohe Spannung von Vpp ausreichend zu erhöhen, die Leistungsversorgung abzusenken, und die Herstellungskosten zu verringern.
  • Ein weitere Aufgabe der Erfindung besteht darin, einen Hochspannungsschaltkreis bereitzustellen, der, sogar wenn die Schwellenspannung eines NMOS-Transistors abfällt und sich seine Sperrcharakteristik verschlechtert, einen Leckstrom von der hohen Spannung verringert, die durch Erhöhen der Leistungsversorgungsspannung in dem nicht ausgewählten Modus erhalten wurde, und der dadurch die hohen Spannung am Abfallen hindert.
  • Die erfindungsgemäße Halbleiterspeichervorrichtung verwendet beispielsweise nur n-Kanal-MOS-Transistoren, deren Schwellenspannung niedrig ist, als Vpp-Route-Transistoren. Nur von dem Blickpunkt des Spannungsübertragungswirkungsgrads werden alle Vpp-Route-Transistoren, die die hohe Spannung zum Löschen und Schreiben übertragen, beispielsweise als n-Kanal-MOS-Transistoren bestimmt, deren Schwellenspannung niedrig ist. Um Leckstrom zu unterdrücken, werden alle der Blockauswahlschaltungen in dem ausgewählten Zustand in den Bereitschaftszustand gebracht.
  • Außerdem wird ein Schaltkreis verwendet, der aus einer Spannungsübertragungsschaltung zusammengesetzt ist, die aus zwei in Reihe. geschalteter Vpp-Route-Transistoren aufgebaut ist, die die Gateelektrode und eine Vorspannungsschaltung gemeinsam benutzt, die mit der Reihenschaltung verbunden und aktiviert ist, um eine Vorspannung anzulegen, um einen Leckstrom zu unterdrücken, wenn die Spannung nicht übertragen wird. Um den im Bereitschaftszustand entnommenen Strom zu verringern, wird die Vorspannungsschaltung deaktiviert.
  • Außerdem wird die Schwellenspannung-Verteilung nach dem Schreiben gemessen und die Schreibspannung auf der Grundlage der Schwellenspannungen mit Verteilungsraten größer als ein spezifischer Wert gesteuert. Außerdem werden die Speicherzellen mit Schwellenspannungen, die einen spezifischen Wert oder mehr von diesen Schwellenspannungen entfernt sind, entlastet.
  • Die Erfindung stellt eine Halbleiterspeichervorrichtung bereit, die umfasst: ein Array von elektrisch überschreibbaren Speicherzellen, die in einer Matrix angeordnet sind; Löschmittel zum Anlegen einer Löschspannung an die Speicherzellen, um das Löschen durchzuführen; und Schreibmittel zum Anlegen einer Schreibspannung an die Speicherzellen, um das Schreiben durchzuführen, und dadurch gekennzeichnet, dass das Löschmittel und das Schreibmittel mindestens einen MOS-Transistor umfasst, an dessen Drain eine höhere Spannung als die Löschspannung und die Schreibspannung angelegt oder übertragen wird, wobei der MOS-Transistor in einem schwachen Inversionszustand oder in einem Inversionszustand mit Substratvorspannung, Gate-Spannung und Quellenspannung bei 0 Volt ist, und wobei ein Schaltkreis zum Übertragen der höheren Spannung als die Lösch- und Schreibspannungen von einem ersten Anschluss an einen zweiten Anschluss vorgesehen ist, wobei die Schaltung einen ersten und einen zweiten der MOS-Transistoren umfasst, die zwischen den ersten und zweiten Anschlüssen derart in Reihe geschaltet sind, dass der Drain des ersten Transistors mit dem ersten Anschluss, die Source des ersten Transistors mit dem Drain des zweiten Transistors, und die Source des zweiten Transistors mit dem zweiten Anschluss gekoppelt ist, wobei die Gates der ersten und zweiten Transistoren mit einer AN-Spannung gekoppelt sind, um die an den ersten Anschluss angelegte Spannung an den zweiten Anschluss in dem ausgewählten Modus zu übertragen, und in dem nicht ausgewählten Modus geerdet sind, wobei der Schaltkreis ferner eine Vorspannungsschaltung umfasst, die mit der Reihenschaltung zwischen den ersten und zweiten Transistoren gekoppelt und aktiviert wird, um eine Vorspannung anzulegen, um einen Leckstrom in dem nicht ausgewählten Modus zu unterdrücken und in dem ausgewählten Modus den entnommenen Strom zu verringern.
  • Die Löschmittel und Schreibmittel können entweder die MOS-Transistoren aufweisen, an die eine höhere Spannung als die Löschspannung und die Schreibspannung angelegt ist, oder die MOS-Transistoren, die eine höhere Spannung als die Löschspannung und die Schreibspannung übertagen, sind nur aus MOS-Transistoren (Qh) aufgebaut, die in einem schwachen Inversionszustand oder in einem Inversionszustand mit Substratvorspannung, Gate-Spannung und Source-Spannung bei 0 V sind.
  • Mit dieser Konfiguration sind die MOS-Transistoren n-Kanal-MOS-Transistoren und weisen die folgenden bevorzugten Merkmale auf.
    • (1) Eine zu übertragende Spannung wird an die Source unter der Bedingung angelegt, dass die Substratvorspannung bei 0 V ist, und die Gate-Spannung und die Drain-Spannung bei der Leistungsversorgungsspannung und in einem Sperrzustand unter der Bedingung sind, dass die Substratvorspannung und die Gate-Spannung bei 0 V sind.
    • (2) Die MOS-Transistoren sind in einem Inversionszustand unter den Bedingungen, dass die Substratvorspannung bei 0 V ist, und die Source-Spannung die Löschspannung und die Schreibspannung ist, und dass die Gate-Spannung die Löschspannung und die Schreibspannung ist, zu der die Leistungsversorgungsspannung addiert wurde.
    • (3) Die MOS-Transistoren sind n-Kanal-MOS-Transistoren und sind in einem Sperrzustand unter der Bedingung einer an die Source übertragenen Spannung, wobei die Substratvorspannung bei 0 V ist, und wobei die Gate- und Drain-Spannungen an die Leistungsversorgungsspannung an den Drain mit der Substratvorspannung angelegt werden, wobei die Source-Spannung und die Gate-Spannung bei 0 V sind.
  • Die Löschmittel und die Schreibmittel, die entweder MOS-Transistoren, an die eine höhere Spannung als die Löschspannung, und die Schreibspannung angelegt wird, oder die MOS-Transistoren, die eine Spannung höher als die Löschspannung und Schreibspannung übertragen, aufweisen, sind aus zwei Arten von MOS-Transistoren, einem ersten Typ und einem zweiten Typ, aufgebaut, wobei die MOS-Transistoren vom zweiten Typ n-Kanal-MOS-Transistoren sind, die in einem Inversionszustand sind, wobei die Substratvorspannung bei 0 V ist, und die Gate- und Source-Spannungen bei einer Leistungsversorgungsspannung und in einem Sperrzustand sind, wobei die Substratvorspannung und die Gate-Spannung bei 0 V ist, und die Source-Spannung an der Leistungsversorgungsspannung sind, und die MOS-Transistoren vom ersten Typ n-Kanal-M0S-Transistoren sind, die in einem schwachen Inversionszustand oder in einem Inversionszustand sind, wobei die Substratvorspannung, die Gate-Spannung und die Source-Spannung bei 0 V ist, und eine Schwellenspannung aufweisen, die höher als diejenige der n-Kanal-MOS-Transistoren vom zweiten Typ ist.
  • Mit dieser Konfiguration sind die n-Kanal-MOS-Transistoren vom ersten Typ n-Kanal-MOS-Transistoren, und eine zu übertragende Spannung wird an die Source unter der Bedingung angelegt, dass die Substratvorspannung bei 0 V ist und dass die Gate-Spannung und die Drain-Spannung bei der Leistungsversorgungsspannung und in einem Sperrzustand gemäß einem Zustand sind, bei dem die Substratvorspannung und die Gate-Spannung bei 0 V sind. Außerdem sind die n-Kanal-MOS-Transistoren vom ersten Typ in einem Inversionszustand unter den Bedingungen, dass die Substratvorspannung bei 0 V ist und dass die Source-Spannung die Löschspannung und die Schreibspannung sind, und dass die Gate-Spannung gleich der Löschspannung und der Schreibspannung ist, zu der die Leistungsversorgungsspannung addiert ist. Die n-Kanal-MOS-Transistoren vom ersten Typ sind in einem Sperrzustand unter den Bedingungen, dass mit der Substratvorspannung bei 0 V und der Gate- und Drain-Spannungen bei der Leistungsversorgungsspannung eine an die Source übertragene Spannung an den Drain angelegt wird, wobei die Substratvorspannung, die Source-Spannung und die Gate-Spannung bei 0 V sind, und in sie sind in einem Inversionszustand unter den Bedingungen, dass eine Substratvorspannung bei 0 V ist und dass die Source- Spannung die Löschspannung und die Schreibspannung sind, und dass die Gate-Spannung gleich der Löschspannung und der Schreibspannung ist, zu der die Leistungsversorgungsspannung addiert ist.
  • Die Speichervorrichtung kann ferner ebenfalls Blockauswahlschaltungen zum Auswählen von Speicherzellenblöcken umfassen, die die Mehrzahl von Speicherzellengruppen enthalten, wobei die Löschmittel und Schreibmittel· Mittel enthalten, um alle Blockauswahlschaltungen in einen blockausgewählten Zustand in einem Bereitschaftszustand zu bringen.
  • Mit den obigen Konfigurationen enthalten die Blockauswahlschaltungen Spannungsumwandlungsschaltungen, die jeweils aus einem Blockadressen-Decodierer und einem mit dem Blockadressen-Decodierer des MOS-Transistor eines ersten Leitfähigkeitstyps aufgebaut sind und ferner eine Blocksteuerschaltung umfassen, die die Ausgaben der Blockauswahlschaltungen empfängt und die Speicherzellenblöcke steuert, in denen die Blocksteuerschaltung eine Spannungsübertragungsschaltung ist, die aus dem MOS-Transistor vom ersten Leitfähigkeitstyp aufgebaut ist, dessen Gateelektrode mit der Blockauswahlschaltung verbunden ist.
  • Zusätzlich zu den obigen Ausführungsformen gibt es weitere bevorzugte Ausführungsformen:
    • (1) n-Kanal-MOS-Transistoren sind auf einer geerdeten ersten Halbleiterschicht ausgebildet.
    • (2) n-Kanal-MOS-Transistoren eines ersten Typs und eines zweiten Typs sind auf einer geerdeten ersten Halbleiterschicht ausgebildet sind.
    • (3) Eine Blocksteuerschaltung steuert die Wortleitungen von Speicherzellen.
    • (4) n-Kanal-MOS-Transistoren eines ersten Typs sind in einem schwachen Inversionszustand, wobei die Substratvorspannung, die Gate-Spannung und die Source-Spannung bei 0 V sind.
    • (5) n-Kanal-MOS-Transistoren eines ersten Typs sind in einem sehr schwachen Inversionszustand oder in einem Sperrzustand, wobei die Substratvorspannung bei 0 V ist, und die Gate- und Source-Spannungen bei einer Leistungsversorgungsspannung sind.
  • Das Verringern des Leckstroms bei der Erfindung ermöglicht, obwohl beispielsweise nur n-Kanal-MOS-Transistoren mit einer niedrigen Schwellenspannung als Vpp-Route-Transistoren verwendet werden, NAND-Zellen-EEPROMs zu verwirklichen, die mit niedrigen Kosten hergestellt werden können, einen niedrigen Leistungsverbrauch aufweisen und sogar bei einer niedrigen Leistungsversorgungsspannung wirksam arbeiten.
  • Mit einer Halbleiterspeichervorrichtung der Erfindung können Transistoren mit hoher Stehspannung, an die eine Schreibspannung oder eine Lesespannung angelegt wird, aus nur solchen Transistoren hergestellt werden, die in einem , invertierten oder einem schwachen Inversionszustand sind, wenn die Schwellenspannung niedrig ist, und die Gate-Spannung, Source-Spannung und Substratspannung bei 0 V sind. Außerdem kann der Transistor mit hoher Stehspannung auf nur einen Typ begrenzt sein. Ein Leckstrom, der dazu neigt, sich im Bereitschaftszustand auf Grund der niedrigen Schwellenspannung zu entwickeln, kann dadurch unterdrückt werden, dass alle Blockauswahlschaltungen in den blockausgewählten Zustand in dem Bereitschaftszustand gebracht werden. Bei einem Schaltkreis, der mit einer Vorspannungsschaltung versehen ist, die den Punkt vorspannt, bei dem zwei derartige Transistoren mit hoher Stehspannung in Reihe geschaltet sind, kann ein Leckstrom durch Deaktivieren der Vorspannungsschaltung in dem Bereitschaftszustand unterdrückt werden. Dies ermöglicht einen Betrieb sogar mit niedriger Leistungsversorgungsspannung, was die Herstellung von Halbleiterspeichervorrichtungen mit niedrigen Kosten verwirklicht.
  • Außerdem kann mit einer erfindungsgemäßen Halbleiterspeichervorrichtung ein Belastungs- oder Stresstest mit hohen Geschwindigkeiten durchgeführt werden, indem die Datenspeicherschaltung deaktiviert wird, die die Schreibdaten in einem peripheren Schaltungsspannungs-Stresstest während eines Löschvorgangs vorübergehend speichert. Dies ermöglicht einen größeren Durchsatz bei der Testverarbeitung, wobei die Herstellung mit niedrigen Kosten von Halbleiterspeichervorrichtungen verwirklicht wird.
  • Bei dem nicht ausgewählten Modus geht die Source-Spannung des dritten NMOS-Transistors auf eine Spannung, die um die Schwellenspannung des NMOS-Transistors niedriger als die Leistungsversorgungsspannung ist. Daher verbessert sich die Sperrcharakteristik des ersten NMOS-Transistors, und ein Leckstrom von der hohen Spannung wird verringert. Da ein Leckstrom von dem zweiten NMOS-Transistor von der an den Leistungsversorgungsanschluss angelegten Leistungsversorgungsspannung kommt, wird die hohe Spannung nicht abfallen.
  • Bei dem ausgewählten Modus steigt die an die ersten und zweiten NMOS-Transistoren angelegte Gate-Spannung auf den verstärkten Spannungspegel einer hohen Spannung an, und die an das Gate des dritten NMOS-Transistors angelegte Gate-Spannung fällt auf Masse ab. Da zu diesem Zeitpunkt die Source des dritten NMOS-Transistors mit der Leistungsversorgungsspannung verbunden ist, ist sein Gate geerdet und sein Drain bei einer hohen Spannung, wobei der dritte NMOS-Transistor abschaltet und ein Leckstrom von der hohen Spannung verhindert wird. Daher wird die an den Eingangsanschluss angelegte hohe Spannung ohne Absenken im Pegel als eine Ausgangsspannung an den Ausgangsanschluss über die Drain-Source der ersten und zweiten NMOS-Transistoren geliefert.
  • Mit der Erfindung kann, sogar wenn die Schwellenspannung des NMOS-Transistors abfällt und sich die Sperrcharakteristik verschlechtert, die erhöhte Spannung am Abfallen gehindert werden, indem ein Leckstrom von der erhöhten Spannung in dem nicht ausgewählten Modus des Hochspannungsschaltkreises verringert wird.
  • Diese Erfindung kann vollständiger aus der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Zeichnungen verstanden werden, in denen zeigen:
  • 1 ein Blockdiagramm eines NAND-Zellen-EEPROM gemäß einer ersten Ausführungsform der Erfindung;
  • 2A bis 2C charakteristische Diagramme eines MOS-Transistors mit hoher Stehspannung;
  • 3A bis 3E die Strukturen eines Hochspannungsschaltkreises;
  • 4 die Struktur eines NAND-Speicherzellen-Arrays;
  • 5 die Struktur einer Blockauswahlschaltung und einer Blocksteuerschaltung;
  • 6 die Struktur einer Haupt-Bitleitungssteuerschaltung, einer Sub-Bitleitungssteuerschaltung und einer Daten-Latch/Lese-Verstärkerschaltung;
  • 7 ein Zeitsteuerungs-Diagramm, um zu helfen, einen Lesevorgang zu erläutern;
  • 8 ein Zeitsteuerungs-Diagramm, um zu helfen, einen Lesevorgang zu erläutern;
  • 9 ein Zeitsteuerungs-Diagramm, um zu helfen, einen Schreibvorgang zu erläutern;
  • 10 ein Zeitsteuerungs-Diagramm, um zu helfen, einen Schreibvorgang zu erläutern;
  • 11 ein Zeitsteuerungs-Diagramm, um zu helfen, den Vorgang eines Durchführens eines Stresstests an der peripheren Schreibschaltung zu erläutern;
  • 12 ein Zeitsteuerungs-Diagramm, um zu helfen, einen Löschvorgang zu erläutern;
  • 13 ein Zeitsteuerungs-Diagramm, um zu helfen, den Vorgang eines Durchführens eines Stresstests an der peripheren Löschschaltung zu erläutern;
  • 14A und 14B konkrete Strukturen der Steuerschaltung;
  • 15 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 16A und 16B konkrete Strukturen der Steuerschaltung;
  • 17 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 18A und 18B konkrete Strukturen der Steuerschaltung;
  • 19 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 20A bis 20C konkrete Strukturen der Steuerschaltung;
  • 21 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 22 eine konkrete Struktur der Steuerschaltung;
  • 23 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 24 eine konkrete Struktur der Steuerschaltung;
  • 25 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 26 eine konkrete Struktur der Steuerschaltung;
  • 27 eine konkrete Struktur der Steuerschaltung;
  • 28 eine konkrete Struktur der Steuerschaltung;
  • 29 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 30 eine konkrete Struktur der Steuerschaltung;
  • 31 eine konkrete Struktur der Steuerschaltung;
  • 32 eine konkrete Struktur der Steuerschaltung;
  • 33 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 34 eine konkrete Struktur der Steuerschaltung;
  • 35 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 36 eine konkrete Struktur der Steuerschaltung;
  • 37 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 38 eine konkrete Struktur der Steuerschaltung;
  • 39 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 40 eine konkrete Struktur der Steuerschaltung;
  • 41 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 42 eine konkrete Struktur der Steuerschaltung;
  • 43 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 44 eine konkrete Struktur der Steuerschaltung;
  • 45 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 46 eine konkrete Struktur der Steuerschaltung;
  • 47 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 48 eine konkrete Struktur der Steuerschaltung;
  • 49 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 50 eine konkrete Struktur der Steuerschaltung;
  • 51 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 52A und 52B konkrete Strukturen der Steuerschaltung;
  • 53 eine konkrete Struktur der Steuerschaltung;
  • 54 eine konkrete Struktur der Steuerschaltung;
  • 55 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 56 ein Zeitsteuerungs-Diagramm, um zu helfen, den Betrieb der Steuerschaltung zu erläutern;
  • 57 eine konkrete Struktur der Steuerschaltung;
  • 58 die Verteilung von Schwellenspannungen, nachdem die Daten in die Speicherzellen geschrieben wurden;
  • 59A und 59B einen Algorithmus für ein Verfahren zum Trimmen der Schreibspannung und zum Lesen diskreter Bits;
  • 60 ein weiteres Blockdiagramm eines NAND-Zellen-EEPROM gemäß einer Ausführungsform der Erfindung;
  • 61 noch ein weiteres Blockdiagramm eines NAND-Zellen-EEPROM gemäß einer Ausführungsform der Erfindung; und
  • 62 noch ein weiteres Blockdiagramm eines NAND-Zellen-EEPROM gemäß einer Ausführungsform der Erfindung. Hier werden nachstehend mit Bezug auf die beigefügten Zeichnungen Ausführungsformen der Erfindung erläutert.
  • 1 zeigt die Struktur eines NAND-Zellen-EEPROM gemäß einer Ausführungsform der Erfindung. Halbierte Speicherzellen-Arrays 1A, 18 werden mit Haupt-Bitleitungssteuerschaltungen 2A, 2B bzw. Sub-Bitleitungssteuerschaltungen 3A, 3B versehen. Ein Speicherzellen-Array 1 ist mit einer Daten-Latch/Lese-Verstärkerschaltung 4 ausgestaltet, die als ein Leseverstärker bei einem Lesevorgang und als eine Schreibdaten-Latch-Schaltung bei einem Schreibvorgang arbeitet. Die Haupt- und Sub-Bitleitungssteuerschaltungen 2A, 2B, 3A, 3B und die Daten-Latch/Lese-Verstärkerschaltung 4 werden von einer Spaltensteuerschaltung 5 gesteuert.
  • Blockauswahlschaltungen 7A, 7B, die die Ausgabe eines Blockadressenpuffers 8 empfangen und Blöcke und Wortleitungssteuerschaltungen 6A, 6B auswählen, die die Wortleitungen der ausgewählten Blöcke steuern, werden in den Speicherzellen-Arrays 1A bzw. 1B bereitgestellt. Die Blockauswahlschaltungen 7A, 7B und die Wortleitungssteuerschaltungen 6A, 6B werden von einer Zeilensteuerschaltung 9 gesteuert.
  • Um eine Zellenmulde zu steuern,. in der das Speicherzellen-Array 1 und die Source-Leitungen der Speicherzellen ausgebildet sind, werden eine Zellenmuldensteuerschaltung 10 und eine Zellen-Source-Steuerschaltung 11 bereitgestellt.
  • Die Spannungen Vpp (bis zu 20 V), Vm10 (bis zu 10 V) und Vm8 (bis zu 8 V), die zum Schreiben und Löschen notwendig sind, werden von einer Leistungsversorgungsspannung von Vcc (z. B. 3 V) an einer Vpp-Ladungspumpenschaltung 12, einer Vm10-Ladungspumpenschaltung 13 bzw. einer Vm8-Ladungspumpenschaltung 14 erhöht.
  • 2A zeigt einen n-Kanal-MOS-Transistor mit hoher Stehspannung (hier nachstehend als ein HVNMOS-Transistor bezeichnet) Qh, der bei der vorliegenden Ausführungsform verwendet und an den die Spannung Vpp angelegt wird. Die 2B und 2C zeigen statische Eigenschaften des Transistors. In den Kennlinien ist der Drain-Strom Id mit der Gate-Spannung Vg als ein Parameter in dem Fall gezeigt, bei dem die Source und das Substrat geerdet sind, wie es in 2B gezeigt ist, und eine Spannung an den Drain angelegt wird, so dass der Transistor wie eine Pentode arbeiten kann. Eine Schwellenspannung gleich Vt wird festgelegt, wie es in 2B gezeigt ist. Die Schwellenspannung des HVNMOS-Transistors Qh ist niedriger als diejenigen eines Transistors vom angereicherten Typ und wird sogar nicht abgeschaltet, wenn die Gate-Spannung Vg 0 V ist, wie es in 2C gezeigt ist, d.h. in einem schwachen Inversionszustand ist. Die Schwellenspannung Vt kann negativ sein. Es ist jedoch wünschenswert, dass die Schwellenspannung Vt positiv und in dem schwachen Inversionszustand mit der Gate-Spannung Vg bei 0 V sein sollte.
  • Die Substratvorspannung kann, wie es betriebsgemäß erforderlich ist, angelegt werden. Es ist jedoch wünschenswert, dass das Substrat geerdet sein sollte.
  • 3A zeigt einen Hochspannungsschaltkreis (hier nachstehend als ein Schaltkreis bezeichnet), der aus HVNMOS-Transistoren Qh aufgebaut ist. Ein erster und ein zweiter HVNMOS-Transistor Qhl und Qh2 sind am Knoten N1 zusammengeschaltet, und beide weisen eine Gate-Spannung V1 auf. Eine Vorspannungsschaltung 15 ist mit dem Knoten N1 verbunden. Hier ist nachstehend die Substratvorspannung in einem n-Kanal-MOS-Transistor bei 0 V, es sei denn, dass es anders spezifiziert ist.
  • Wenn die Drain-Spannung Vin des HVNMOS-Transistors Qhl an die Source-Spannung Vout des HVNMOS-Transistors Qh2 übertragen wird, wird die Spannung V1 höher als Vin + Vt gesetzt (sub = Vin) . Vt (sub = Vsub) ist die Schwellenspannung des HVNMOS-Transistors zu der Zeit, wenn die Substratvorspannung gleich -Vsub ist. Zu diesem Zeitpunkt ist die Vorspannungsschaltung 15 in dem deaktivierten Zustand, um keine Wirkung auf den Knoten N1 aufzuweisen.
  • Wenn die Spannung Vin elektrisch von der Spannung Vout abgeschnitten wird, wird V1 auf eine ausreichend niedrige Spannung (z. B. 0 V) gesetzt, und die aktivierte Vorspannungsschaltung 15 legt eine ausreichend hohe spezifische Spannung an den Knoten N1 an. Mit der ausreichenden hohen Spannung Vin oder Vout ist der HVNMOS-Transistor Qh1 oder Qh2 in dem Sperrzustand, wobei die Spannung Vin von Vout elektrisch abgeschnitten ist. Wenn der Schaltkreis außerdem in dem Bereitschaftszustand ist, ist die Vorspannungsschaltung 15 ebenfalls in dem deaktivierten Zustand.
  • Ein konkreteres Schaltbild des Schaltkreises wird in 3B angegeben, und ein konkreter Vorgang der Ausführungsform wird erläutert.
  • Der Schaltkreis ist beispielsweise in der Leistungsversorgungsschaltung der Halbleiterspeichervorrichtung vorgesehen und legt an die Halbleiterspeicherschaltung die hohe Spannung Vin an, die durch Erhöhen einer Leistungsversorgungsspannung Vcc erhalten wurde. Der Schaltkreis ist aus ersten bis dritten HVNMOS-Transistoren Qhl bis Qh3 aufgebaut. Der Drain des ersten NMOS-Transistors Qhl ist mit dem Eingangsanschluss Tin verbunden, an den die hohe Spannung Vin angelegt wird, und seine Source ist mit dem Drain des zweiten HVNMOS-Transistors Qh2 verbunden. Die Source des zweiten NMOS-Transistors Qh2 ist mit dem Ausgangsanschluss Tout verbunden, der die Ausgangsspannung Vout liefert. Die Gates der ersten und zweiten HVNMOS-Transistoren Qhl, Qh2 sind mit der Gate-Spannung verbunden.
  • Die Verbindung bzw. der Knoten zwischen dem ersten NMOS-Transistor Qhl und dem Drain des zweiten NMOS-Transistors Qh2 ist mit der Source des dritten HVNMOS-Transistors Qh3 verbunden. Die Drain des dritten HVNMOS-Transistors Qh3 ist mit dem Eingangsanschluss Tbias verbunden, und sein Gate ist selektiv mit dem Signal der Leistungsversorgungsspannung und der Masse verbunden.
  • Bei der obigen Schaltung weist die Leistungsversorgung Vbias für die Vorspannungsschaltung beispielsweise eine Leistungsversorgungsspannung von Vcc auf (bis zu 3 V). Die Spannung Vin ist die erhöhte Spannung Vpp (bis zu 20 V). Wenn diese Spannung an Vout übertragen wird, wird die Spannung V1 auf Vpp + Vt (sub = Vpp) oder größer eingestellt. Die Steuerspannung V2 der Vorspannungsschaltung wird beispielsweise auf 0 V eingestellt. Wenn die Source und der Drain bei Vcc sind, ist die Substratvorspannung und das Gate bei 0 V, und der HVNMOS-Transistor Qh ist in dem Sperrzustand, wobei die Spannung Vin nur an Vout übertragen wird.
  • Sogar wenn die Steuerspannung V2 der Vorspannungsschaltung beispielsweise Vcc ist, gibt es kein Problem, solange keine Ladung von dem Knoten N1 an Vbias durch den Rück-Bias-Effekt übertragen wird.
  • Wenn die Spannung Vin die erhöhte Spannung Vpp (bis zu 20 V) ist, die elektrisch von Vout abgeschnitten ist, wird die Spannung V1 beispielsweise auf 0 V gesetzt. Außerdem ist die Spannung V2 beispielsweise Vcc. Wenn die Spannung am Knoten N1 die von dem HVNMOS-Transistor Qh3 übertragene Spannung Vn1 ist, sind der Source und der Drain bei Vn1, und die Substratvorspannung und das Gate sind bei 0 V, und der HVNMOS-Transistor Qh ist in dem Sperrzustand, was den HVNMOS-Transistor Qhl in den Sperrzustand bringt, wobei die an Vin eingegebene Spannung Vpp elektrisch von Vout abgeschnitten wird.
  • Wenn beispielsweise der NAND-Zellen-EEPROM der vorliegenden Ausführungsform im Bereitschaftszustand ist (alle Schaltungen sind im Bereitschaftszustand), ist der Schaltkreis von 3B ebenfalls in dem Bereitschaftszustand, wobei die Spannung V1 beispielsweise bei 0 V ist. Mit der Spannung Vout bei 0 V, wenn die Spannung V2 beispielsweise bei Vcc ist, leckt Vcc, die als die Spannung Vbias dient, an Vout. Als Ergebnis, wenn der Schaltkreis im Bereitschaftszustand ist, wird die Spannung V2 beispielsweise auf 0 V gesetzt, was die Vorspannung 15 deaktiviert. Dies verringert bemerkenswert den Leckstrom von Vbias an Vout. Im Bereitschaftszustand ist Vn häufig bei ungefähr Vcc, so dass es einen Leckstrom von Vin an Vout gibt. Der Leckstrom ist jedoch viel kleiner als der Leckstrom von Vbias an Vout in dem Fall, bei dem die Spannung V2 beispielsweise bei Vcc ist.
  • Der Vorgang wird nun ausführlicher bezüglich des ausgewählten Modus und des nicht ausgewählten Modus erläutert.
  • Bei dem nicht ausgewählten Modus ist die an die Gates der ersten und zweiten NMOS-Transistoren Qhl und Qh2 angelegte Gate-Spannung V1 auf Masse, und die an das Gate des dritten HVNMOS-Transistors Qh3 angelegte Gate-Spannung V2 ist auf dem Pegel der Leistungsversorgungsspannung. Zu diesem Zeitpunkt ist die Source-Spannung des dritten HVNMOS-Transistors Qh3 um die Schwellenspannung des HVNMOS-Transistors Qhl niedriger als die Leistungsversorgungsspannung Vcc. Als Ergebnis verbessern sich die Sperrcharakteristik des HVNMOS-Transistors Qh3, was den Leckstrom bei der erhöhten Spannung Vin verringert. Da im Gegensatz dazu die Source (Vout) des zweiten HVNMOS-Transistors Qh2 und dessen Gate bei Masse sind, entwickelt sich ein Leckstrom so groß wie bei einem herkömmlichen Äquivalent. Der Leckstrom rührt jedoch von der an den Anschluss Tbias angelegten Leistungsversorgungsspannung Vcc her, so dass die erhöhte Spannung Vin nicht abfallen wird.
  • Bei dem ausgewählten Modus ist die an die Gates des ersten und zweiten HVNMOS-Transistors Qhl und Qh2 angelegte Gate-Spannung V1 auf dem verstärkten Spannungspegel der hohen Spannung Vin, und die an das Gate des HVNMOS-Transistors Qh3 angelegte Gate-Spannung V2 ist bei Masse. Da zu diesem Zeitpunkt die Source des dritten HVNMOS-Transistors Qh3 mit der Leistungsversorgungsspannung Vcc verbunden ist, ist dessen Gate geerdet und dessen Drain bei der erhöhten Spannung Vin, wobei der dritte HVNMOS-Transistor Qh3 aus ist, was einen Leckstrom von der erhöhten Spannung Vin verhindert. Daher wird die an den Eingangsanschluss Tin angelegte hohe Spannung Vin als Ausgangsspannung Vout an den Ausgangsanschluss Tout über die Drains und Sources der ersten und zweiten HVNMOS-Transistoren Qhl und Qh2 geliefert, ohne dass sein Pegel abfällt.
  • Eine weitere Struktur des Schaltkreises ist in 3C gezeigt.
  • Bei diesem Schaltkreis weist ein Schaltungshauptabschnitt 15 eine ähnliche Struktur zu derjenigen der Ausführungsform von 3B auf und ist aus ersten, zweiten und dritten HVNMOS-Transistoren Qhl, Qh2 und Qh3 aufgebaut. Ein Verstärker 22 ist zwischen dem Schaltungshauptabschnitt 15 und dem Steuereingangsanschluss (Vin0) Tin verbunden, was einen Schaltkreis bildet.
  • Mit dem Schaltkreis in dem nicht ausgewählten Modus ist der Vin-Anschluss Tin0 auf einem hohen Pegel, der Verstärker 22 deaktiviert und der Ausgangsanschluss des Verstärkers 23 geerdet. Als Ergebnis sind die HVNMOS-Transistoren Qhl und Qh2 aus, was die hohe Spannung Vin von dem Ausgang Vout elektrisch abtrennt.
  • Bei dem ausgewählten Modus ist der Vin-Anschluss Tin0 auf einem tiefen Pegel. Zu diesem Zeitpunkt ist der Verstärker 22 aktiviert, der eine verstärkte Spannung der hohen Spannung Vin ausgibt. Die verstärkte Spannung bewirkt, dass sich die HVNMOS-Transistoren Qhl und Qh2 anschalten, was ermöglicht, dass die an den Drain des HVNMOS-Transistors Qhl angelegte hohe Spannung Vin an die Source des HVNMOS-Transistors Qh2 übertragen und dann an dem Ausgangsanschluss 15 (Vout) ausgegeben wird. Um danach die HVNMOS-Transistoren Qh1 und Qh2 abzuschalten, wird der Vin-Anschluss Tin0 auf den hohen Pegel gebracht. Zu diesem Zeitpunkt wird der Verstärker 22 zurückgesetzt und der Ausgangsanschluss geerdet.
  • Mit dem oben beschriebenen Schaltkreis ist in dem nicht ausgewählten Modus, bei dem der Steuereingang Vin auf einem hohen Pegel ist, die Source-Spannung des NMOS-Transistors Qhl niedriger als die Leistungsversorgungsspannung Vcc und als die Schwellenspannung des HVNMOS-Transistors Qh3. Als Ergebnis wird die Sperrcharakteristik des HVNMOS-Transistors Qhl verbessert, wobei ein Leckstrom von der erhöhten Spannung Vin verringert wird. Da die Source (Vout) und das Gate des HVNMOS-Transistors Qh2 geerdet sind, entwickelt sich ein Leckstrom so groß wie bei einem herkömmlichen Äquivalent, wie es in 3B gezeigt ist. Der Leckstrom kommt von der Leistungsversorgungsspannung Vcc, so dass das Problem, dass die erhöhte Spannung Vin abfällt, nicht auftritt.
  • Andererseits ist in dem ausgewählten Modus der Steuereingang Vin auf einem tiefen Pegel, so dass die Source des HVNMOS-Transistors Qh3 auf dem Leistungsversorgungsspannungspegel, das Gate auf Masse und der Drain auf der erhöhten Spannung Vin ist. Daher ist der HVNMOS-Transistor Qh3 aus, wobei ein Leckstrom von der erhöhten Spannung Vin verhindert wird. Folglich wird die an den Eingangsanschluss Tin angelegte hohe Spannung Vin als Ausgangsspannung Vout an den Ausgangsanschluss Tout über die Drains und Sources der ersten und zweiten HVNMOS-Transistoren Qhl und Qh2 geliefert, ohne dass ihr Pegel abfällt .
  • Noch eine weitere Struktur des Schaltkreises ist in 3D gezeigt.
  • Der Verstärker 22 von 3C ist aus einem NOR-Gatter, HVNMOS-Transistoren QhlA bis Qh4C und einem Inverter 41 aufgebaut. Ein erster Eingangsanschluss des NOR-Gatters 30 ist mit dem Vin-Anschluss Tin0 und ein zweiter Eingangsanschluss des NOR-Gatters 30 mit einem Anschluss für den Takt (φ) verbunden. Das Gate des HVNMOS-Transistors Qh3B ist mit dem Vin-Anschluss Tin0, sein Drain mit einem Vcc-Anschluss und sein Source mit dem Source-Drain-Verbindungsknoten durch die HVNMOS-Transistoren Qh1B und Qh2B verbunden. Die Source des HVNMOS-Transistors Qh2B ist nicht nur mit dem Drain und der Source eines HVNMOS-Transistors Qh2C sondern ebenfalls mit dem Drain eines HVNMOS-Transistors Qh3C verbunden. Das Gate des HVNMOS-Transistors Qh3C ist nicht nur mit dem Gate eines HVNMOS-Transistors Qh4C sondern ebenfalls mit dem Vcc-Anschluss verbunden. Der Drain des HVNMOS-Transistors Qh4C ist nicht nur mit der Source des HVNMOS-Transistors Qh2C sondern ebenfalls mit den Gates der HVNMOS-Transistoren Qh1B, Qh2B, Qh1A und Qh2A verbunden. Der Source-Drain-Verbindungsknoten zwischen den HVNMOS-Transistoren Qh1A und Qh2A ist mit der Source eines HVNMOS-Transistors Qh3A verbunden. Die Source des HVNMOS-Transistors Qh2A ist mit seinem eigenen Gate verbunden. Die Source und der Drain des HVNMOS-Transistors Qh1C sind zusammen und mit dem Ausgangsanschluss eines NOR-Gates 30 verbunden, und sein Gate ist mit dem Gate-Drain-Verbindungsknoten des HVNMOS-Transistors Qh2C verbunden. Ein Inverter 41 ist zwischen dem Vin-Anschluss und der Source des HVNMOS-Transistors Qh3C verbunden. Die hohe Spannung Vin liegt an den Drains der HVNMOS-Transistoren Qh1B und Qh1A an.
  • Die Ausgabe des so aufgebauten Verstärkers 22 oder die Source des HVNMOS-Transistors Qh2A ist mit den Gates der HVNMOS-Transistoren Qhl und Qh2 in dem Hauptschaltungsabschnitt 15 verbunden.
  • Bei der Ausführungsform von 3D ist der Booster 22 mit zwei Schaltkreisen von 3B ausgestaltet. Das heißt, dass der Booster 22 mit einer aus den HVNMOS-Transistoren Qh3B, Qh1B, Qh2B aufgebauten Schaltung und einer aus den HVNMOS-Transistoren QhlA, Qh2A, Qh3A aufgebauten Schaltung ausgestaltet ist.
  • Mit der obigen Schaltung ist der Eingang Vin bei dem nicht ausgewählten Modus auf einem hohen Pegel. Zu diesem Zeitpunkt sind die Gates der HVNMOS-Transistoren Qh1B, Qh2B, Qh2C, QhlA, Qh2A, Qh1C geerdet. Da die Source-Spannung der HVNMOS-Transistoren Qh1B, Qh1A und 11 um die Schwellenspannung des NMOS-Transistors niedriger als die Leistungsversorgungsspannung Vcc ist, wird sich kein Leckstrom von der erhöhten Spannung Vin entwickeln. Daher wird die erhöhte Spannung nicht abfallen.
  • Bei dem ausgewählten Modus ist der Eingang Vin auf einem tiefen Pegel. Zu diesem Zeitpunkt ist die Spannung VPMP an dem Drain-Gate-Verbindungsknoten des HVNMOS-Transistors Qh2C, der Source-Gate-Verbindungsknoten des HVNMOS-Transistors Qh2A und die Spannung V1 an dem gemeinsamen Verbindungsknoten zwischen den Gates der HVNMOS-Transistoren Qh1B, Qh2B, Qh1A und der Source des HVNMOS-Transistors Qh2C ist auf Grund der Anwesenheit des Inverters 41 um die Schwellenspannung des NMOS-Transistors niedriger als die Leistungsversorgungsspannung Vcc. Ein HVNMOS-Transistor Qh1C, dessen Source und Drain zusammen verbunden sind und der als ein Kondensator arbeiten, wird von einem Takt φ über das NOR-Gatter 30 angesteuert. Während die HVNM0S-Transistoren Qh1B, Qh2B in der Pentodenregion arbeiten, wird der HVNMOS-Transistor Qh1C während der Zeit, wenn der Takt φ auf einem hohen Pegel ist, durch die erhöhte Spannung Vin auf VPMP aufgeladen, was durch die folgende Gleichung (1) ausgedrückt wird:
    VPMP = V1 – Vt (1)
  • Die in dem NMOS von 40 gespeicherte Ladung wird, wenn der Takt φ auf einem tiefen Pegel ist, an die Source des HVNMOS-Transistors Qh2C übertragen, mit dem Ergebnis, dass sich die Spannung V1 um den Wert ΔV1 erhöht, der durch die folgende Gleichung (2) ausgedrückt wird:
    ΔV1 = (VPMP + Vcc – Vt) – V1 = Vcc – 2Vt (2) wobei angenommen wird, dass Vt den folgenden Ausdruck (3) erfüllt:
    Vt < Vcc/2 (3)
  • Auf diese Art und Weise steigt während eines Zyklus des Takts φ die Spannung V1 um ΔV1 an, wie es durch die Gleichung (2) ausgedrückt wird. Dies setzt sich fort, bis die Spannung V1 gleich Vin + Vt wird. Wenn die Spannung V1 diesen Wert erreicht hat, schalten die HVNMOS-Transistoren Qh1A, Qh2A an, was diese Transistoren daran hindert, unnötigerweise auf eine höhere Spannung verstärkt zu werden. Der Wert ist gleich dem notwendigen Minimum, um den Ausgang Vout auf die erhöhte Spannung Vin zu erhöhen.
  • 3E zeigt noch eine weitere Struktur des Schaltkreises. Ein p-Kanal-MOS-Transistor vom angereicherten Typ (hier nachstehend als ein PMOS-Transistor bezeichnet) Qpl ist zwischen einem HVNMOS-Transistor Qh3 und der Spannung Vbias in Reihe geschaltet. Der PMOS-Transistor bildet zusammen mit dem HVNMOS-Transistor Qh3 eine Vorspannungsschaltung 15. Der PMOS-Transistor weist keine Struktur mit hoher Stehspannung auf. Seine Gate-Spannung ist V3. Im Bereitschaftszustand wird die Spannung V3 beispielsweise auf Vcc gesetzt, was einen Leckstrom von der Spannung Vbias an Vout sperrt. In dem Nicht-Bereitschaftszustand (in dem aktivierten Zustand) ist V3 auf beispielsweise 0 V gesetzt. Mit dem Schaltkreis kann in dem Bereitschaftszustand die Spannung V2 beispielsweise Vcc sein. Der PMOS-Transistor Qhl wird grundsätzlich von einer Mehrzahl von Vorspannungsschaltungen 15 von 3B gemeinsam benutzt.
  • Da die in den 3A bis 3E gezeigten Schaltkreisen aus HVNMOS-Transistoren Qh aufgebaut sind, deren Schwellenspannung niedrig ist, weisen sie die Vorteile des Unterdrückens der Spannung V1 auf einen tiefen Pegel und des Absenkens der Gate-Isolationsfilmdurchbruchspannung auf, wenn die an die Spannung Vin angelegte hohe Spannung Vpp übertragen wird.
  • 4 zeigt eine konkrete Struktur des Speicherzellen-Arrays 1. Die Speicherzellen M1 bis M16 sind in Reihe geschaltet. Ein Ende der Reihenschaltung ist mit einer Bitleitung BL über einen Auswahltransistor vom Verarmungstyp S1 und einem Auswahltransistor vom angereicherten Typ S2 verbunden, und das andere Ende ist mit einer gemeinsamen Source-Leitung Vsource über einen Auswahltransistor vom Verarmungstyp S3 und einen Auswahltransistor vom angereicherten Typ S4 verbunden, wodurch eine NAND-Zelleneinheit NCU1 gebildet wird.
  • Die Gateelektroden der Speicherzellen M1 bis M16 sind mit den Steuer-Gates CG1 bis CG16 verbunden und werden von einer Mehrzahl von NAND-Zelleneinheiten gemeinsam benutzt. Die der NAND-Zelleneinheit NCU1 benachbarte NAND-Zelleneinheit NCU2, die das Steuer-Gate gemeinsam benutzen, unterscheiden sich in der Art des Auswahltransistors S1. Dies trifft für die Auswahltransistoren S2 bis S4 zu. Genauer gesagt werden in dem Fall der Auswahltransistoren S1, die ein Auswahlgatter, beispielsweise SGD1, gemeinsam benutzen, Transistoren vom Verarmungstyp und Transistoren vom angereicherten Typ abwechselnd angeordnet.
  • Bei den abwechselnd angeordneten NAND-Zelleneinheiten NCU1 und NCU2 benutzen ein Paar von benachbarten Einheiten eine Bitleitung BL gemeinsam. Die NAND-Zelleneinheiten, die die Steuer-Gate CG1 bis CG16 und die Auswahlgatter SGD1, SGD2, SGS1 und SGS2 gemeinsam benutzen, bilden einen Block. Eine Speicherzelle M und ein Auswahltransistor S sind von dem n-Kanal-Typ. Das Speicherzellen-Array 1 wird aus einer fest zugeordneten p-Mulde "C-p-well" gebildet.
  • 5 zeigt konkret die Wortleitungsschaltung 6 und die Blockauswahlschaltung 7 von 1 zusammen mit dem Speicherzellen-Array von 4.
  • HVNMOS-Transistoren Qh20 und Qh24 und n-Kanal-MOS-Transistoren vom angereicherten Typ (hier nachstehend als NMOS-Transistoren bezeichnet) Qn4 bilden eine Auswahl-Gate-Steuerschaltung, die ein Auswahl-Gate, beispielsweise SGD1, steuert. Der NMOS-Transistor Qn weist keine Struktur mit hoher Stehspannung auf. Die aus den HVNMOS-Transistoren Qh21 bbis Qh23 aufgebaute Schaltung weist die gleiche Konfiguration wie diejenige des aus den in 3C bis 3E gezeigten HVNMOS-Transistoren Qhl bis Qh3 aufgebauten Schaltkreises auf. Der HVNMOS-Transistor Qh25 bildet eine Steuer-Gate-Steuerschaltung, die ein Steuer-Gate, beispielsweise CG1, steuert. Vier Auswahl-Gate-Steuerschaltungen und 16 Steuer-Gate-Steuerschaltungen bilden eine Wortleitungssteuerschaltung 6, die die Wortleitungen für einen einzelnen Zellenblock steuern.
  • Jede Wortleitungssteuerschaltung 6, die den Ausgang N2 der Blockauswahlschaltung 7 als ein Blockauswahlsignal verwendet, überträgt selektiv die jedem Block gemeinsamen Spannungen VSGD1, VSGD2, VSGS1, VSGS2 und die Spannungen VCG1 bis VCG16 an die Steuer-Gates SGD1, SGD2, SGS1, SGS2 des ausgewählten Blocks und der Steuer-Gates CG1 bis CG16.
  • Die Blockauswahlschaltung 7 ist größtenteils aus zwei Schaltungen aufgebaut. Eine Schaltung der Blockauswahlschaltung 7 ist ein Blockadressendecodierer, der aus PMOS-Transistoren Qp2 bis Qp5, NMOS-Transistoren Sn1 bis Qn3, einer Sicherung F1, Invertern I1, I2 und NOR-Gattern G1, G2 aufgebaut ist. In einem Fall, bei dem die Sicherung F1 ausgeschaltet oder irgendeines der Blockadressensignale RA, RB, RC im Tiefpegelzustand ist, wenn ein invertiertes, Decodierer-aktivierendes Signal RDENBB im Tiefpegelzustand ist, ist der Ausgang N3 des Blockadressendecodierers im Tiefpegelzustand und in dem nicht-ausgewählten Blockzustand. Zu diesem Zeitpunkt ist ein invertiertes, Sub-Decodierer-aktivierendes Signal RDENBBD im Tiefpegelzustand, und das Signal φ ist im Hochpegelzustand.
  • Die andere Schaltung der Blockauswahlschaltung 7 ist eine Spannungsumwandlungsschaltung, die aus einem NAND-Gatter G3, einem Inverter I3 und HVNMOS-Transistoren Qh4 bis Qhl9 aufgebaut ist. Wenn der Knoten N3 im Hochpegelzustand und in dem Block-ausgewählten Zustand ist, und ein Signal RNGRD schwingt, wird der Ausgang N2 der Blockauswahlschaltung bei einer Spannung von VppRW + Vt (sub = VppRW) sein. Im Bereitschaftszustand sind alle Blockauswahlschaltungen 7 in dem ausgewählten Block-Zustand mit dem Signal RDENB auf einem hohen Pegel und den Knoten N3 auf einem hohen Pegel.
  • Damit die Spannungsumwandlungsschaltung ordnungsgemäß arbeitet, ist es wünschenswert, dass Vt (sub = VppRW) des HVNM0S-Transistors Qh niedriger als Vcc sein sollte. Außerdem ist es wünschenswert, dass der HVNMOS-Transistor Qh in einem sehr schwachen Inversionszustand oder einem Sperrzustand mit der Substratvorspannung bei 0 V und den Source- und Gate-Spannungen bei Vcc sein sollte.
  • 6 zeigt eine konkrete Struktur der Haupt-Bitleitungssteuerschaltung 2, der Sub-Bitleitungssteuerschaltung 3 und einer Daten-Latch/Lese-Verstärkerschaltung 4 von 1.
  • Die Haupt-Bitleitungssteuerschaltung 2A ist mit der Daten-Latch/Lese-Verstärkerschaltung 4 verbunden, wenn das Signal SA an der Gateelektrode des NMOS-Transistors Qn14 in den Hochpegelzustand geht. NM0S-Transistoren Qnl5 und Qnl6 laden, wenn ein Verifizierungssignal VRFYA in den Hochpegelzustand geht, die Gate-Elektrode eines n-Kanal-MOS-Transistors Qd1 vom Verarmungstyp gemäß den in der Daten-Latch/Lese-Verstärkerschaltung 4 gespeicherten Daten. Der Kanal in dem n-Kanal-MOS-Transistor vom Verarmungstyp kann ohne ein zusätzliches Herstellungsverfahren ausgebildet werden, wenn er zur gleichen Zeit gebildet wird, zu der der Kanal des Auswahltransistors vom Verarmungstyp in dem Speicherzellen-Array gebildet wird. Anstatt des n-Kanal-MOS-Transistors vom Verarmungstyp kann ein MOS-Kondensator aus einem HVNMOS-Transistor Qh gebildet werden.
  • Wenn das Signal SR in den Hochpegelzustand und die Signale SS1 oder SS2 in den Hochpegelzustand gehen, verbindet dies selektiv die Bitleitung BL1 oder BL2 in dem Speicherzellen-Array 1 mit der Haupt-Bitleitungs-Steuerschaltung 2. Um dies zu erreichen, werden NMOS-Transistoren Qn17, Qn19, Qn20 und HVNMOS-Transistoren Qh28, Qh29 bereitgestellt. Der NMOS-Transistor Qnl8 setzt die Bitleitung zurück, wenn das Signal RST auf einem hohen Pegel ist.
  • Die Haupt-Bitleitungssteuerschaltung 2B weist die gleiche Schaltungskonfiguration wie diejenige der Haupt-Bitleitungssteuerschaltung 2A mit der Ausnahme auf, dass das Signal SB als Steuersignal für das Signal SA und das Signal VRFYB als ein Steuersignal für das Signal VRFYA gemäß den Bitleitungen BL3, BL4 in dem Zellen-Array 1B gesetzt ist.
  • Die Daten-Latch/Lese-Verstärkerschaltung 4 umfasst eine Flip-Flop-Schaltung FF, die aus NM0S-Transistoren Qn11 bis Qn13 und PMOS-Transistoren Qp6 bis Qp8 aufgebaut ist, einen als eine Entzerrerschaltung wirkenden NMOS-Transistor Qn10, NMOS-Transistoren Qn21, Qn22, die als Spaltenauswahlgatter wirken, und eine NOR-Schaltung G4, die als ein Spaltenadressendecodierer wirken.
  • Wenn das Signal φN im Hochpegelzustand und φp im Tiefpegelzustand ist, wird dies die Flip-Flop-Schaltung FF aktivieren; und wenn φN im Tiefpegelzustand und φp im Hochpegelzustand ist, wird dies die Flip-Flop-Schaltung FF deaktivieren..Wenn das Signal φE in den Hochpegelzustand geht, sind die beiden Anschlüsse der Flip-Flop-Schaltung abgeglichen. Die Spannung VBITH ist eine Leistungsversorgungsspannung für die Flip-Flop-Schaltung. Wenn alle Spaltenadressen-invertierten Signale CADDBn (n = 1, 2, 3) im Tiefpegelzustand und das Spaltenadressendecodierer-aktierende invertierte Signal CENBB im Tiefpegelzustand ist, wird das Spaltenauswahl-Gate anschalten, und die Flip-Flop-Schaltung FF wird mit den Daten-Eingangs/Ausgangs-Leitungen IOA, IOB verbunden.
  • Die Sub-Bitleitungssteuerschaltung 3A umfasst ein Bitleitungsauswahl-Gate, das aus HVNMOS-Transistoren Qh26, Qh27 und NMOS-Transistoren Qn5, Qn6, einem NMOS-Transistor Qn7 zum Bitleitungsrücksetzen, einem NMOS-Transistor Qn8 zum Übertragen einer Spannung von VA an eine Bitleitung, einem NMOS-Transistor Qn9, der als eine Bitleitungsspannungsleseschaltung dient, und Sicherungen F2, F3 zum Entlasten von fehlerhaften Bitleitungen aufgebaut ist.
  • Die Signale SS1 und SS2 verbinden selektiv die Bitleitung BL1 oder BL2 mit der Sub-Bitleitungssteuerschaltung 3A. Wenn das Signal RSTD im Hochpegelzustand ist, wird die Bitleitung zurückgesetzt. Wenn das Signal PRE im Hochpegelzustand ist, wird die Bitleitungsladungsspannung VA an die Bitleitung übertragen. Die Ausgabe der Bitleitungsspannungsleseschaltung wird als φDTCA bereitgestellt. Bitleitungen mit Leckfehlern weisen abgeschaltete Sicherungen F2, F3 auf.
  • Die Sub-Bitleitungssteuerschaltung 3B weist die gleiche Schaltungskonfiguration wie diejenige der Sub-Bitleitungssteuerschaltung 3A mit der Ausnahme auf, dass die Spannung VB für die Spannung VA und das Signal φDTCB für das Signal φDTCA gemäß den Bitleitungen BL3, BL4 in dem Zellen-Array 1B gesetzt sind.
  • Der Betrieb des Speicherzellen-Arrays 1, der Haupt-Bitleitungssteuerschaltung 2, der Sub-Bitleitungssteuerschaltung 3, Der Daten-Latch/Lese-Verstärkerschaltung 4, der Wortleitungssteuerschaltung 6 und der Blockauswahlschaltung 7 wird mit Bezug auf 7 bis 13 beschrieben. In den Figuren gibt der Zellen-Array-Abschnitt den Abschnitt des Speicherzellen-Arrays 1 an, der Zeilendecodiererabschnitt gibt die Abschnitte der Wortleitungssteuerschaltung 6 und der Blockauswahlschaltung 7 an, der Leseverstärkerabschnitt 7 gibt die Abschnitte der Haupt-Bitleitungssteuerschaltung 2, der Sub- Bitleitungssteuerschaltung 3 und der Daten-Latch/Lese-Verstärkerschaltung 4 an.
  • Die 7 und 8 zeigen die zeitliche Steuerung für einen Lesevorgang in dem Fall, bei dem die NAND-Zelleneinheit NCU1, das Steuer-Gate CG2 und die Bitleitung BL1 ausgewählt ist. In diesem Fall ist die Bitleitung BL3 eine Dummy-Bitleitung, und die Bitleitungen BL2, BL4 sind abgeschirmte Leitungen.
  • Zuerst wird, wenn das Signal SS1 in den Tiefpegelzustand geht, die Bitleitung BL1 mit der Sub-Bitleitungssteuerschaltung 3A, die Bitleitung BL2 mit der Haupt-Bitleitungssteuerschaltung 2A, die Bitleitung BL3 mit der Sub-Bitleitungssteuerschaltung 3B und die Bitleitung BL4 mit der Haupt-Bitleitungssteuerschaltung 2B verbunden. Das Signal PRE geht in den Hochpegelzustand, was der Spannung VA (z. B. 1,2 V) und VB (z. B. 1,0 V) ermöglicht, die Bitleitungen BL1 bzw. BL3 zu laden. Nachdem das Laden abgeschlossen ist, geht das Signal PRE in den Tiefpegelzustand, gefolgt von dem Signal SS2, das in den Tiefpegelzustand geht, mit dem Ergebnis, dass alle Bitleitungen in den Floating-Zustand gebracht werden. Das Signal RST geht in den Tiefpegelzustand, und dann geht das Signal RSTD in den Hochpegelzustand und SS1 geht in den Hochpegelzustand, so dass die Auswahlbitleitung BL1 und die Dummy-Bitleitung BL3 mit der Haupt-Bitleitungssteuerschaltung 2 verbunden sind, und die Bitleitungen BL2, BL4 sind mit der Sub-Bitleitungssteuerschaltung 3 verbunden und geerdet.
  • Nur die Blockauswahlschaltung 7, deren Blockadressensignale RAn, RBn, RCn (in den 7 und 8 im Allgemeinen AddR genannt) alle in den Hochpegelzustand gehen, wenn das Signal RDENBB in den Tiefpegelzustand geht, erzeugt die Ausgabe N2 eines hohen Pegels erzeugt wird. Wenn das Signal RDENBBD in den Tiefpegelzustand geht und das Signal RNGRD oszilliert, wird die Ausgabe N2 der Blockauswahlschaltung 7 auf Vcc + Vt (sub = Vcc) erhöht. Das Signal LINK wird ebenfalls erhöht, um höher als Vcc + Vt (sub = Vcc) zu sein.
  • Wenn die Signale VCG1, VCG3 bis VCG16, VSGD2, VSGS2 auf Vcc gehen, geht nur das ausgewählte Steuer-Gate CG2 auf 0 V, und die anderen Steuer-Gate CGl, CG3 bis CG16 gehen auf Vcc. Wenn die Schwellenspannung der Speicherzelle M höher als 0 V ist, bleibt die Spannung der Bitleitung BL1 unverändert; wenn die Schwellenspannung niedriger als 0 V ist, fällt die Spannung der Bitleitung BL1 unter die Spannung der Dummy-Bitleitung BL3 ab. Bei einem Schreibverifizierungsvorgang geht VCG2 auf beispielsweise 0,5 V und CG2 geht auf 0,5, wie es durch die gepunkteten Linien in 7 und 8 gezeigt ist. Wenn die Schwellenspannung der Speicherzelle M 0,5 V oder weniger ist, fällt die Spannung der Bitleitung BL1 unter die Spannung der Dummy-Bitleitung BL3 ab.
  • Nachdem die Signale VSGD2, VSGS2, VCGl bis VCG16 alle bei 0 V sind, hört das Signal RNGRD auf zu Oszillieren und das Signal RDENBBD geht in den Hochpegelzustand, gefolgt von RDENBB, das in den Hochpegelzustand geht, gefolgt von dem Signal SR, das in den Tiefpegelzustand geht, mit dem Ergebnis, dass die Spannung der Auswahlbitleitung BL1 in die Gateelektrode des n-Kanal-MOS-Transistors Qd1 vom Verarmungstyp genommen wird, und die Spannung der Dummy-Bitleitung BL3 in die Gateelektrode des n-Kanal-MOS-Transistors Qd2 vom Verarmungstyp genommen wird. Danach geht nur bei einem Schreibverifizierungsvorgang das Signal VRFYA in einen Hochpegelzustand, wobei die Spannung der Gateelektrode des n-Kanal-MOS-Transistors Qd1 vom Verarmungstyp nach dem Schreiben von "1" höher als die Spannung der Gateelektrode des n-Kanal-MOS-Transistors Qd2 vom Verarmungstyp gebracht wird.
  • Die Signale φN, φP gehen in einen Tiefpegel- bzw. Hochpegelzustand, gefolgt von dem Signal φE, das in den Hochpegelzustand geht, mit dem Ergebnis, dass die Daten-Latch/Lese-Verstärkerschaltung 4 zurückgesetzt wird. Die Signale SA, SB gehen in den Hochpegelzustand, wobei die Haupt-Bitleitungssteuerschaltung 2 mit der Daten-Latch/Abfühl-Verstärkerschaltung 4 verbunden wird, mit dem Ergebnis, dass das Signal φP in den Tiefpegelzustand und das Signal φN,in den Hochpegelzustand geht, was der Spannung der Gateelektroden der n-Kanal-MOS-Transistoren Qdl, Qd2 ermöglicht, abgetastet zu werden. Die abgetasteten Daten werden dann zwischengespeichert. Das Signal SR geht in den Hochpegelzustand, und die abgetasteten Daten werden über die Bitleitung BL an das Gate des NMOS-Transistors Qn9 übertragen, der als die Bitleitungsspannungsabtastschaltung dient.
  • Wenn das Schreiben bei einem Schreibverifizierungsvorgang abgeschlossen wurde, sind alle Dummy-Bitleitungen BL3 im Tiefpegelzustand, so dass das vorher auf einen hohen Pegel geladene Signal φDCTB im Hochpegelzustand bleibt. Wenn das Löschen bei einem Löschverifizierungsvorgang abgeschlossen wurde, sind alle Auswahlbitleitungen BL1 im Tiefpegelzustand, so dass das vorher auf einen hohen Pegel geladene Signal φDCTA im Hochpegelzustand bleibt.
  • Bei der vorliegenden Ausführungsform wird das Abtasten durch Nehmen der Spannung der Bitleitung BL in die Gateelektroden der n-Kanal-MOS-Transistoren vom Verarmungstyp Qdl, Qd2 bewirkt. Durch Steuern des Signals SR, wie es durch die einzeln gestrichelt-gepunktete Linie in den 7 und 8 gezeigt ist, kann die Bitleitung BL direkt abgetastet werden.
  • Während eines Lesevorgangs ist die Spannung VppRW der Blockauswahlschaltung 7 und die Spannung VBITH der Daten-Latch/Lese-Verstärkerschaltung 4 die Leistungsversorgungsschaltung Vcc.
  • Die 9 und 190 zeigen die zeitliche Steuerung für einen Schreibvorgang in dem Fall, bei dem die NAND-Zelleneinheit NCU1, das Steuer-Gate CG2 und die Bitleitung BL1 ausgewählt sind.
  • Wenn das Signal RDENBB in den Tiefpegelzustand geht, wobei die Blockadresse AddR bestimmt wird, und das Signal RDENBBD in den Tiefpegelzustand geht, was ermöglicht, dass das Signal RNGRD in Schwingung versetzt wird, wird die Ausgabe N2 der Blockauswahlschaltung gleich VppRW + Vt (sub = VppRW)
  • Das Signal SS2 geht in den Tiefpegelzustand, wobei die ausgewählte Bitleitung BL1 mit der Haupt-Bitleitungssteuerschaltung 2A und die nicht ausgewählte Bitleitung BL2 mit der Sub-Bitleitungssteuerschaltung 3A verbunden wird. Das Signal RST geht in den Tiefpegelzustand.
  • Die Signale VSGD2, VSGS1, VCG1 bis VCG16, die Spannung Vsource, VA, die Signale PRE und VRFYA gehen an die Leistungsversorgungsspannung Vcc. Zu diesem Zeitpunkt ist die ausgewählte Bitleitung BL1 bei einem "1"-Schreibvorgang in einem Hochpegelzustand und bei einem "0"-Schreibvorgang in einem Tiefpegelzustand. Wenn das Signal VRFYA in den Tiefpegelzustand und das Signal. SA in den Hochpegelzustand geht, wird die Bitleitung BL1 mit der Daten-Latch/Lese-Verstärkerschaltung 4 über die Haupt-Bitleitungssteuerschaltung 2A verbunden.
  • Dann geht die Spannung Vsource, VA, VBITH zu dem Ausgang Vm8 (bis zu 8 V) der Vm8-Ladungspumpenschaltung 14, das Signal LINK und die Spannung VppRW gehen zu dem Ausgang VppW (bis zu 18 V) der Vpp-Ladungspumpenschaltung 12 und die Signale SSl, PRE, SA, SR gehen zu dem Ausgang Vm10 (bis zu 10 V) der Ladungspumpenschaltung 13.
  • Außerdem gehen die Signale VSGD2, VSGS1, VCG1, VCG3 bis VCG16 auf Vm10. Die zeitliche Steuerung, mit der sich diese Signale ändern, kann die gleiche wie die zeitliche Steuerung sein, mit der die Spannung VBITH auf Vm8 erhöht wird. Dann geht das Signal VCG2 auf VppW, und das ausgewählte Steuer-Gate CG2 geht auf die Schreibspannung VppW. Zu diesem Zeitpunkt ist die ausgewählte Bitleitung BL1 bei Vm8 in einem "1"-Schreibvorgang und bei 0 V bei einem "0"-Schreibvorgang. Die nicht ausgewählte Bitleitung BL2 ist bei Vm8. Daher veranlasst nur in der Speicherzelle M, in die "0" geschrieben wird, die Spannungsdifferenz zwischen der Spannung VppW der Steuer-Gate CG und der Kanalspannung von 0 V eine Elektroneninjizierung in die Ladungsspeicherschicht, was bewirkt, dass sich die Schwellenspannung in die positive Richtung verschiebt.
  • Bei der Ausführungsform werden die Bitleitung BL1, die nicht ausgewählte Bitleitung BL2 und die Spannung Vsource auf Vm8 bei einem "1"-Schreibvorgang gebracht. Der Kanal der Speicherzelle M kann bei ungefähr Vm8 durch die kapazitive Kopplung zwischen dem Steuer-Gate CG und dem Kanal der Speicherzelle M sein, indem von der Tatsache Gebrauch gemacht wird, dass die Steuer-Gate CGl bis CG16 von Vcc auf Vm10 oder VppW erhöht werden,. wobei die Bitleitungen BL1, BL2, die Source-Leitung Vsource, und die Auswahlgatter SGD2, SGS1 bei Vcc sind. In diesem Fall nehmen die Signale die Formen an, wie es durch die gepunkteten Linien in den 9 und 10 gezeigt ist. Das obige Schema wird ein Kanal-Floating-Schema genannt.
  • Das Signal VCG2 ändert sich von VppW in Vcc, und das ausgewählte Steuer-Gate CG2 geht auf Vcc. Dann ändern sich die Signale VSGD2, VSGS1, VCG1, VCG3 bis VCG16 von Vm10 in Vcc, wobei die einzelnen Signale und Spannungen in den Bereitschaftszustand zurückgesetzt werden. Während des Schreibvorgangs ist das Signal φN bei Vcc und φp und φE sind bei 0 V.
  • 11 zeigt die zeitliche Steuerung für den Schreibstresstestvorgang der Schaltungen mit Ausnahme des Speicherzellen-Arrays, an das Spannungen Vm8, Vm10 und VppW bei dem Schreibvorgang angelegt werden.
  • Der Schreibstresstestvorgang ist grundsätzlich der gleiche wie der Schreibvorgang mit der Ausnahme, dass die Schreibspannung VppW nicht an eines der Steuer-Gates angelegt wird. Außerdem werden die Steuer-Gates SGD1, SGD2, SGS1, SGS2 zur gleichen Zeit ausgewählt, und die Signale 551, 552, die Spannungen VA, VB werden ebenfalls gleichzeitig ausgewählt. Beide Signale SA und SB bleiben im Tiefpegelzustand, was verhindert, dass der Spannungsstress an das Speicherzellen-Array angelegt wird. Ein Stresstest in einem Fall, bei dem Vm10 an die Signale SA, SB angelegt wird, wird während eines Löschstresstests durchgeführt, der später mit Bezug auf 13 erläutert wird.
  • Außerdem werden Blockadressen AddR erzeugt, um alle Blöcke auszuwählen. Zu diesem Zeitpunkt werden die Blöcke, deren Sicherungen F1 in der Blockauswahlschaltung 7 abgeschaltet sind, nicht ausgewählt. Um derartige Blöcke auszuwählen, werden die Signale RDENBB und RDENBBD in den Hochpegelzustand gesetzt.
  • In 11 beziehen sich die durchgezogenen Linien auf einen ersten Schreibstresstest, wobei Vm10 an die Auswahlund Steuer-Gates in dem Speicherzellen-Array und Vm8 an die Bitleitungen und Source-Leitungen angelegt wird. In dem Fall des Schreibvorgangs bei dem mittels der 9 und 10 erläuterten Kanal-Floating-Schema, werden die Ergebnisse durch gepunktete Linien gezeigt. Die Einzel-Punkt/Strich-Linien in 11 geben die Ergebnisse eines zweiten Schreibstresstests an, wobei die Auswahl-Gates, Steuer-Gates, Bitleitungen und Source-Leitungen alle bei 0 V sind. Die Daten in der Daten-Latch/Lese-Verstärkerschaltung 4 während des ersten Schreibstresstests werden bei dem zweiten Schreibstresstest invertiert.
  • 12 ist das Zeitsteuerungs-Diagramm für einen Löschvorgang. Zuerst gehen alle Signale VCGl bis VCG16 auf VECG. Die Spannung VECG ist derart, dass, wenn VECG an die Source und den Drain des HVNMOS-Transistors Qh anliegt und die Gate- und Substratspannung auf 0 V gesetzt sind, der HVNMOS-Transistor Qh in den Sperrzustand gebracht wird. Die Spannung VECG ist ungefähr 1 V. Die Blockadressensignale RA, RB, RC sind alle im Hochpegelzustand in dem ausgewählten Block (in 12 ist AddR im Hochpegelzustand), und jeder von ihnen ist im Tiefpegelzustand in dem nicht ausgewählten Block (in 12 ist AddR im Tiefpegelzustand).
  • Die Signale RDENBB, LINK, SSl, SS2 gehen in den Tiefpegelzustand, und die Bitleitungen und die Steuer-Gate in dem nicht ausgewählten Block werden in den Floating-Zustand gebracht. Die Source-Leitungen Vsource werden ebenfalls in den Floating-Zustand gebracht. Dann werden die Signale VSGD1, SGD2, VSGS, VSGS2 auf Vcc gebracht, und die Zellenmulde C-p-well, in der das Speicherzellen-Array ausgebildet ist, wird auf Vcc gebracht. Als Ergebnis werden alle Bitleitungen BL, Source-Leitungen Vsource, alle Auswahl-Gates SG und die Steuer-Gates CG aller nicht ausgewählten Blöcke auf ungefähr Vcc durch die Spannung der Zellenmulde C-p-well erhöht. Nur in dem ausgewählten Block sind alle Steuer-Gates bei VECG Außerdem wird, wenn die Zellenmulde C-p-well eine Löschspannung VppE (bis zu 20 V) erreicht hat, die Ausgabe der Vpp-Ladungspumpenschaltung 12, alle Bitleitungen, die Source-Leitungen Vsource, alle Auswahlgatter SG und alle Steuer-Gate in allen nicht ausgewählten Blöcken auf ungefähr VppE durch die Spannung der Zellenmulde C-p-well erhöht. Die Spannungsdifferenz zwischen der Spannung VECG der Steuer-Gate CG in dem ausgewählten Block und der Spannung VppE der Zellenmulde C-p-well bewirkt, dass Elektronen von der Ladungsspeicherschicht in der Speicherzelle M in den ausgewählten Block entladen werden, was bewirkt, dass sich die Schwellenspannung in die negative Richtung verschiebt.
  • Nachdem sich die Zellenmulde C-p-well von der Löschspannung VppE in Vcc ändert, werden die einzelnen Signale und Spannungen in den Bereitschaftszustand zurückgesetzt. Bei dem Löschvorgang ist die Spannung VppRW bei Vcc, das Signal RNGRD bei 0 V und die einzelnen Signale und Spannungen in dem Leseverstärkerabschnitt sind bei den gleichen Spannungen wie in dem Bereitschaftszustand mit der Ausnahme der Signale SSl und SS2.
  • 13 zeigt die zeitliche Steuerung für einen Löschstresstest für die peripheren Schaltungen mit Ausnahme des Speicherzellen-Arrays, an die die Löschspannung angelegt wird. Die zeitliche Steuerung ist grundsätzlich die gleiche wie diejenige für den Löschvorgang mit der Ausnahme, dass kein Block ausgewählt wird. Außerdem werden die Signale VCGl bis VCG16 als Vpp-Ausgang (VppE wird angegeben, obwohl VppW in dem Schreibvorgang) geliefert, was nicht bei dem Schreibstresstest beeinflusst werden würde, so dass das Signal φN in den Tiefpegelzustand und φp in den Hochpegelzustand geht, wobei die Daten-Latch/Lese-Verstärkerschaltung 4 deaktiviert wird, was die Signale SA und SB auf Vm10 gebracht.
  • Die 14A bis 54 zeigen die Schaltungskonfigurationen der Hauptschaltungen, die sich mit Spannungen Vm8, Vm10 und Vpp unter der Spaltensteuerschaltung 5, der Zeilensteuerschaltung 9, der Zellenmuldensteuerschaltung 10, der Zellen-Source-Schaltung 11 und der Ladungspumpenschaltung 12 bis 14 und den Vorgängen dieser Schaltungen befassen.
  • 14A zeigt eine konkrete Konfiguration des Vpp-Schaltkreises zum Umschalten zwischen der Schreibspannung/Löschspannung (Vpp) und der Masse. 14B zeigt ein schematisches Symbol für den Vpp-Schaltkreis. In 14A weisen die HVNMOS-Transistoren Qh34 bis Qh36, Qh37 bis Qh39, Qh40 bis Qh42, Qh43 bis Qh45 die gleiche Struktur wie diejenige der in den 3C bis 3E gezeigten Schaltkreise auf.
  • Wenn das Signal PONB im Hochpegelzustand ist, ist der Ausgang Vout bei 0 V. Wenn das Signal PONB auf einem Tiefpegel ist, wenn das Signal RNG schwingt, wird der Ausgang Vout auf Vpp + Vt (sub = Vpp) ansteigen, was höher als die Schreibspannung/Löschspannung (Vpp) ist. 15 zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. In dem Bereitschaftszustand ist das Signal RNG bei 0 V, das Signal PONB bei Vcc, die Spannung Vpp bei Vcc und Vout bei 0 V. Wenn das Signal PONB bei 0 V ist, ist Vout bei ungefähr Vcc – Vt (sub = Vcc). Mit dem schwingenden Signal RNG ist, wenn die Spannung Vpp gleich Vqq ist, Vout gleich Vqq + Vt (sub = Vqq). Wenn die Spannung Vpp gleich Vcc und das Signal PONB auf Vcc ist, ist Vout 0V.
  • 16A zeigt eine konkrete Konfiguration des Vm-Schaltkreises 17 zum Umschalten zwischen der Spannung Vm8 oder Vm10 und der Masse. 16B zeigt ein schematisches Symbol für den Vm-Schaltkreis. HVNMOS-Transistoren Qh50 bis Qh52, Qh53 bis Qh55 weisen die gleiche Struktur wie diejenige der in den 3C bis 3E gezeigten Schaltkreise auf. Wenn das Signal PONB im Hochpegelzustand ist, ist der Ausgang Vout bei 0 V. Wenn das Signal PONB auf einem tiefen Pegel ist, wenn das Signal RNG schwingt, wird der Ausgang Vout auf Vm + Vt (sub = Vm) ansteigen. 17 ,zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. Im Bereitschaftszustand ist das Signal RNG bei 0 V, das Signal PONB bei Vcc und Vout bei 0 V. Wenn das Signal PONB 0V ist, ist Vout bei ungefähr Vcc – Vt (sub = Vcc). Wenn das Signal RNG schwingt, ist Vout gleich Vm + Vt (sub = Vm). Wenn das Signal PONB gleich Vcc ist, ist Vout gleich 0 V.
  • 18A zeigt eine konkrete Konfiguration des Vcc-Schaltkreises 18 zum Umschalten zwischen der Leistungsversorgungsspannung und der Masse. 18B zeigt ein schematisches Symbol für den Vcc-Schaltkreis. Wenn das Signal PONB im Hochpegelzustand ist, ist der Ausgang Vout bei 0 V. Wenn das Signal PONB in einem Tiefpegelzustand ist, wenn das Signal RNG schwingt, wird der Ausgang Vout auf Vcc + 2Vt (sub = Vcc) ansteigen. 19 zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. Im Bereitschaftszustand ist das Signal RNG bei 0 V, das Signal PONB bei Vcc und Vout bei 0 V. Wenn das Signal PONB bei 0 V ist, ist Vout bei ungefähr Vcc – Vt (sub = Vcc). Wenn das Signal RNG schwingt, ist Vout gleich Vcc + 2Vt (sub = Vcc). Wenn das Signal PONB gleich Vcc ist, ist Vout gleich 0 V.
  • 20A zeigt eine konkrete Konfiguration des Vpp-Vcc-Schaltkreises 19 zum Umschalten zwischen der Schreibspannung/Löschspannung und der Leistungsversorgungsspannung Vcc. 20B zeigt ein Schaltungs-Symbol (shemantic symbol) für den Vpp-Vcc-Schaltkreis. Wenn das Signal EVCCB auf einem tiefen Pegel und das Signal EVPP auf einem tiefen Pegel ist, ist der Ausgang Vout bei Vcc. Mit dem Signal EVCCB auf einem hohen Pegel und dem Signal EVPP auf einem hohen Pegel, ist der Ausgang Vout bei Vpp, wenn das Signal RNG schwingt. 21 zeigt die zeitliche Steuerung für diese Schaltung. Im Bereitschaftszustand ist das Signal RNG bei 0 V, die Signale EVCCB und EVPP sind bei 0 V und Vout ist bei ungefähr Vcc in dem Floating-Zustand. Wenn das Signal RNG schwingt, wird Vout gleich Vcc. Wenn das Signal EVCCB auf Vcc geht, gefolgt davon, dass das Signal EVPP auf Vcc geht, dann geht Vout auf Vpp. Wenn das Signal EVPP auf 0 V geht, gefolgt davon, dass das Signal EVCCP auf 0 V, dann geht Vout auf Vcc.
  • Bei dieser Schaltung wird, wenn die HVNMOS-Transistoren Qh63, Qh64, Qh70, Qh71, Qh72, Qh78, Qh79 aus den Vorrichtungen vom Verarmungstyp hergestellt sind, deren Schwellenspannung niedriger ist, die Stabilität verbessert. In diesem Fall ist es wünschenswert, dass n-Kanal-M0S- Transistoren mit hoher Stehspannung vom Verarmungstyp derart sein sollten, dass sie in dem Inversionszustand mit der Gate-Spannung bei Vcc, der Source-Spannung bei 0 V, der Drain-Spannung bei Vcc und der Substratspannung bei 0 V sind, und dass sie im Sperrzustand mit der Gate-Spannung bei 0 V, der Source-Spannung bei Vcc, der Drain-Spannung bei Vcc und der Substratspannung bei 0 V sind. Wenn der Verarmungstyp verwendet wird, wird das Eingangssignal RNG in die NAND-Schaltungen G8, G9 nicht benötigt und kann auf 0 V gesetzt werden. Außerdem können die n-Kanal-MOS-Transistoren mit hoher Stehspannung vom Verarmungstyp Qhd1, Qhd2 verwendet werden, um eine Schaltung gemäß 20 zu bilden. Die Schaltung gemäß 20C weist eine kleine Anzahl von verwendeten Transistoren auf, so dass der Schaltungsbereich kleiner gemacht werden kann.
  • Die HVNMOS-Transistoren Qh4, Qh5, Qh6, Qh7 in der Blockauswahlschaltung 7 von 5 können mit den n-Kanal-MOS-Transistoren mit hoher Stehspannung vom Verarmungstyp ersetzt werden, und das Signal RDENBBD kann an die Gates von Qh4 und Qh5 geliefert werden. Außerdem können die HVNMOS-Transistoren Qh30, Qh31,.Qh32, Qh33, Qh46, Qh47, Qh48, Qh56, Qh57, Qh58 in den 14A, 14B, 16 und 18 mit den n-Kanal-MOS-Transistoren mit hoher Stehspannung vom Verarmungstyp Qhd ersetzt werden, und das Signal PONB kann an die Gates von Qh30, Qh31, Qh46, Qh47, Qh56 und Qh57 geliefert werden.
  • 22 zeigt eine konkrete Konfiguration des Steuer-Gate-Treibers, der Signale VCGn (n = 1 bis 16) ausgibt. HVNMOS-Transistoren Qh95 bis Qh97, Qh98 bis Qh100 weisen die gleiche Struktur wie diejenige der in den 3C bis 3E gezeigten Schaltkreise auf. 23 zeigt die zeitliche Steuerung für diese Schaltung. Im Bereitschaftszustand sind die Signale RNG, CGVGL, CGVCC, CGVM, CGVPP, WPn bei 0 V. WPn (n = 1 bis 16) entspricht dem Ausgang VCGn (n = 1 bis 16), und WpnB ist die Umkehrung von WPn. Im Bereitschafts zustand sind die Signale CGOV und CGTR bei Vcc, die Spannungen CPPCG1 und VPPCG2 sind bei Vcc und die Spannung VGL ist bei 0 V. Daher ist der Ausgang VCGn bei 0 V.
  • Bei einem Lesevorgang ist das Signal CGOV bei 0 V und die Signale CGVGL und CGVCC sind bei Vcc. Zu diesem Zeitpunkt wird, wenn WPn bei Vcc ist, die Spannung VGL ausgegeben. VGL ist bei 0 V bei einem Lesevorgang, bei der Verifizierungsspannung (bis zu 0,5 V) bei einem Schreibverifizierungsvorgang und bei ungefähr 0 V bis Vcc bei einem Testvorgang zum Messen der Schwellenspannung einer Speicherzelle. Wenn WPn bei 0 V ist, ist der Ausgang VCGn bei Vcc.
  • Bei einem Schreibvorgang ist das Signal CGOV bei 0 V, CGTR ist bei 0 V, und CCVCC ist bei Vcc, wodurch Vcc ausgegeben wird. Danach geht das Signal CGVCC auf 0 V, die Signale CGVPP und CGVM gehen auf Vcc und die Spannungen CPPCG1 und VPPCG2 gehen auf VppW. Zu diesem Zeitpunkt wird, wenn das Signal WPn bei Vcc ist, VppW ausgegeben; wenn WPn bei 0 V ist, wird Vm10 ausgegeben. Wenn die Spannung VPPCG2 auf Vcc zurückkehrt, wenn WPn bei Vcc ist, ist der Ausgang Vcc. Danach kehrt VPPCG1 auf Vcc zurück. Dann geht das Signal CGVPP auf 0 V und CGVM auf 0 V. Mit dem Signal CGVCC erneut bei Vcc, geht, wenn WPn bei 0 V ist, CGVM auf 0 V. Das Signal CGVCC geht auf 0 V, CGOV und CGTR gehen auf Vcc, was veranlasst, dass der Ausgang auf 0 V zurückkehrt.
  • Bei einem Löschvorgang sind, wenn das Signal CGOV bei 0 V ist, alle Signale bei Vcc, und wenn das Signal CGGL bei Vcc ist, wird die Spannung VGL ausgegeben. Die Spannung VGL ist bei VECG (bis zu 1 V) .
  • Der HVNMOS-Transistor Qh94 kann mit dem n-Kanal-MOS-Transistor mit hoher Stehspannung vom Verarmungstyp Qhd ersetzt werden.
  • 24 zeigt eine konkrete Konfiguration des Auswahl-Gate-Treibers, der Signale VSGXn (X = D, S, n = 1, 2) ausgibt. HVNMOS-Transistoren Qh105 bis Qh107 weisen die gleiche Struktur wie diejenige der in den 3C bis 3E gezeigten Schaltkreise auf. 25 zeigt die zeitliche Steuerung für diese Schaltung. Im Bereitschaftszustand sind die Signale RNG, SGGND, SGVCC, SGVM, WSXn bei 0 V. Das Signal WSXn (X = D, S, n = 1, 2) entspricht dem Ausgang VSGXn (X = D, S, n = 1, 2) und WSXnB ist die Umkehrung des WSXnB. Das Signal SGOV ist bei Vcc.
  • Bei einem Lesevorgang wird, wenn das Signal SGOV bei 0 V und die Signale SGGND, SGVCC bei Vcc sind, wenn das Signal WSXn bei Vcc ist, Vcc ausgegeben; und wenn WSXn bei 0 V ist, ist der Ausgang bei 0 V. Bei einem Schreibvorgang gibt, wenn das Signal SGOV auf 0 V geht und das Signal WSXn bei 0 V ist, das auf Vcc gehende Signal SGGND aus. Mit dem Signal WSXn bei Vcc wird, wenn SGVCC bei Vcc ist, Vcc ausgegeben; und wenn das Signal SGVM bei Vcc ist, wird Vm10 ausgegeben. Bei einem Löschvorgang sind alle Signale WSXn bei Vcc und alle VSGZn sind bei Vcc.
  • 26 zeigt eine Schaltung, die die Spannung VPPCGn (n = 1, 2) steuert. Die Signale CDVPPn (n = 1, 2) und CDVCCnB (n = 1, 2) entsprechen dem Ausgang VPPCGn (n = 1, 2). Wenn die Signale CDVPPn und CDVCCnB bei 0 V sind, wird Vcc ausgegeben; und wenn die Signale CDVPPn und CDVCCnB bei Vdd sind und das Signal RNG schwingt, wird Vpp ausgegeben.
  • 27 zeigt eine Schaltung, die die Spannung VVppRW steuert. Wenn die Signale RWVPP und RWVCCB bei 0 V sind, wird Vcc ausgegeben; und wenn die Signale RWVPP und RWVCCB bei Vcc sind und das Signal RNG schwingt, wird Vpp ausgegeben.
  • 28 zeigt eine konkrete Konfiguration einer Schaltung, die das Signal LINK ausgibt. 29 zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. Im Bereitschaftszustand sind, wenn die Signale RNG, LKOV, LKBT und LKVCCB bei 0 V sind, die Signale LKTR und LKVPPB bei Vcc und die Spannungen VPPLK1 und VPPLK2 bei Vcc. Daher ist der Ausgang bei Vcc.
  • Bei einem Lesevorgang wird dann, wenn das Signal LKTR auf 0 V, das Signal LKVCCB auf Vcc und das Signal LKBT auf Vcc geht, der Ausgang LINK von Vcc auf Vcc + a erhöht. a niedriger als Vcc ist. Bei einem Schreibvorgang geht, wenn das Signal LKTR auf 0 V geht, LKVCCB auf Vcc geht, LKVPPB auf 0 V geht und die Spannungen VPPLK1 und VPPLK2 auf VppW gehen, der Ausgang LINK auf VppW. Wenn die Spannung VPPLK2 auf Vcc geht, geht der Ausgang LINK auf Vcc. Bei einem Löschvorgang geht, wenn die Signale LKVCCB und LKOV auf Vcc gehen, der Ausgang LINK auf 0 V.
  • Die HVNMOS-Transistoren Qh108 und Qh109 können mit dem n-Kanal-MOS-Transistor mit hoher Stehspannung vom Verarmungstyp Qhd ersetzt werden.
  • 30 zeigt eine Schaltung, die die Spannung VPPLKn (n = 1, 2) steuert. Signale LKVPPn (n = 1, 2) und LKVCCnB (n = 1, 2) entsprechen dem Ausgang VPPLKn (n = 1, 2). Wenn die Signale LKVPPn und LKVCCnB bei 0 V sind, wird Vcc ausgegeben; und wenn die Signale LKVPPn und LKVCCnB bei Vcc sind und das Signal RNG schwingt, wird Vpp ausgegeben.
  • 31 zeigt eine Schaltung, die die Spannung VPPCPWn (n = 1, 2) steuert. Signale CPVPPn (n = 1, 2) und CPVCCnB (n = 1, 2) entsprechen dem Ausgang VPPCPWn (n = 1, 2). Wenn die Signale CPVPPn und CPVCCnB bei 0 V sind, wird Vcc ausgegeben; und wenn die Signale CPVPPn und CPVCCnB bei Vcc sind und das Signal RNG schwingt, wird Vpp ausgegeben.
  • 32 zeigt eine konkrete Konfiguration einer Schaltung, die die Spannung C-p-well ausgibt. HVNMOS-Transistoren Qh115 bis Qh117 weisen die gleiche Struktur wie diejenigen der in den 3C bis 3E gezeigten Schaltkreise auf. 33 zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. Im Bereitschaftszustand sind, wenn die Signale RNGE, READ, MVGD bei 0 V sind, die Signale CPWOV, CPW3VB, CPWTR, CPWVPPB bei Vcc und die Spannungen VPPCPW1, VPPCPW2 sind bei Vcc. Daher ist der Ausgang bei 0 V.
  • Bei einem Lesevorgang wird, obwohl der Ausgang C-pwell bei 0 V ist, wenn das Signal MVTD auf Vcc geht, die Spannung VPW ausgegeben. Die Spannung VPW reicht von 0 V bis Vcc und wird bei einem Testvorgang zum Messen der negativen Schwellenspannung der Speicherzelle M verwendet. Bei einem Löschvorgang wird, wenn die Signale CPWOV, CPW3VB, CPWTR, CPWVPPB auf 0 V und die Spannungen VPPCPW1, VPPCPW2 auf VppE gehen, VppE ausgegeben. Wenn die Spannung VPPCPW2 auf Vcc geht, geht C-p-well auf Vcc, gehen die Signale CPWOV, CPW3VB, CPWTR, CPWVPPB auf Vcc und der Ausgang geht auf 0 V.
  • Der HVNMOS-Transistor Qh114 kann durch den n-Kanal-MOS-Transistor mit hoher Spannung ersetzt werden.
  • 34 zeigt eine konkrete Konfiguration einer Schaltung, die die Spannung Vsource ausgibt. HVNMOS-Transistoren Qh120 bis Qh122 weisen die gleiche Struktur wie diejenige der in den 3C bis 3E gezeigten Schaltkreise auf. 35 zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. Im Bereitschaftsbetrieb sind, wenn die Signale RNGE, READ, MVTD bei 0 V sind, die Signale CSOV, CSTR, CS3VB, CSVCCB und CSVM8B bei Vcc. Daher ist der Ausgang bei 0 V.
  • Bei einem Lesevorgang wird, obwohl der Ausgang Vsource bei 0 V ist, wenn das Signal MVTD bei Vcc ist, die Spannung VPW ausgegeben. Die Spannung VPW reicht von 0 V bis Vcc und wird bei einem Testvorgang zum Messen der negativen Schwellenspannung der Speicherzelle M verwendet. Bei einem Schreibvorgang wird, wenn das Signal CSOV auf 0 V und CS3VB und CSVCCB auf 0 V geht, Vcc ausgegeben. Danach wird, wenn das Signal CSVCCB auf Vcc geht, CSTR und CSVM8B auf 0 V gehen, Vm8 ausgegeben. Bei einem Löschvorgang wird, wenn die Signale CSOV, CS3VB und CSTR auf 0 V gehen, der Ausgang Vsource in den Floating-Zustand gebracht. Zu diesem Zeitpunkt ändert sich die Spannung gemäß der Spannung C-pwell.
  • Der HVNMOS-Transistor Qh118 kann durch dem n-Kanal-MOS-Transistor mit hoher Stehspannung vom Verarmungstyp Qhd ersetzt werden.
  • 36 zeigt eine konkrete Konfiguration einer Schaltung, die das Signal SX (X = A, B) ausgibt. HVNMOS-Transistoren Qh127 bis Qh129 weisen die gleiche Struktur wie diejenige der in den 3C bis 3E gezeigten Schaltkreise auf. 37 zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. Im Bereitschaftsbetrieb ist, wenn die Signale RNG, SABTRB, SAB3V, SABBT, SAB10V, CELLX bei 0 V sind, das Signal SABOV bei Vcc. Daher ist der Ausgang bei 0 V. Das Signal CELLX (X = A, B) entspricht dem Ausgang SX (X = A, B).
  • Bei einem Lesevorgang wird, wenn das Signal SABOV auf 0 V geht, SAB3V auf Vcc geht und sowohl CELLA als auch CELLB auf Vcc gehen, und dann die Signale SABTRB und SABBT auf Vcc gehen, der Ausgang gleich Vcc + a. a ist niedriger als Vcc. Bei einem Schreibvorgang geht, wenn das Signal SABOV auf 0 V und das Signal SAB3V auf Vcc geht, und dann das Signal SABTRB auf Vcc geht, SAB10V auf Vcc. In diesem Fall ist, wenn das Signal CELX bei Vcc ist, der Ausgang bei ungefähr Vm10 + Vcc – Vt (sub = Vm10).
  • Die HVNMOS-Transistoren Qh123, Qh124 können mit den n-Kanal-MOS-Transistoren mit hoher Stehspannung vom Verarmungstyp Qhd ersetzt werden.
  • 38 zeigt eine konkrete Konfiguration einer Schaltung, die das Signal SSn (n = 1, 2) ausgibt. 39 zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. Im Bereitschaftsbetrieb sind die Signale RNG, SSRSTB, SSGND, SSBT, SSVCC, SSlOV, SBLn bei 0 V. Daher ist der Ausgang bei Vcc. Das Signal SBLn (X = 1, 2) entspricht dem Ausgang SSn (X = 1, 2). Das Signal SBLnB ist die Umkehrung des Signal SBLn.
  • Bei einem Lesevorgang geht das Signal SSRSTB auf Vcc, SSGND auf Vcc und SSBT auf Vcc. In dieser Situation wird, wenn das Signal SBLn bei Vcc ist, der Ausgang auf Vcc + a erhöht. a ist niedriger als Vcc. Wenn das Signal SBLn bei 0 V ist, ist der Ausgang 0 V. Bei einem Schreibvorgang gehen die Signale SSRSTB und SSGND auf Vcc und das Signal SS10V geht auf Vcc..In dieser Situation ist, wenn das Signal SBLn bei Vcc ist, der Ausgang bei ungefähr Vm10 + Vcc – Vt (sub = Vm10). Wenn das Signal SBLn bei 0 V ist, wird 0 V ausgegeben. Bei einem Löschvorgang gehen, wenn die Signale SSRSTB und SSGND auf Vcc und sowohl SBL1 als auch SBL2 auf 0 V gehen, beide Ausgänge SSl und SS2 auf 0 V.
  • 40 zeigt eine konkrete Konfiguration einer Schaltung, die die Spannung VBITH steuert. 41 zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. Im Bereitschaftsbetrieb ist, wenn die Signale RNG, NW8V bei 0 V sind, das Signal NW8VDB bei Vcc. Daher ist der Ausgang bei Vcc. Wenn das Signal NW8V bei Vcc und NW8VDB bei 0 V ist, ist die Spannung VBITH bei Vm8.
  • Der HVNMOS-Transistor Qh138 kann mit dem n-Kanal-MOS-Transistor mit hoher Stehspannung vom Verarmungstyp Qhd ersetzt werden.
  • 42 zeigt eine konkrete Konfiguration einer Schaltung, die die Spannung VX (X = A, B) ausgibt. HVNMOS-Transistoren Qh144 bis Qh146 weisen die gleiche Struktur wie diejenige der in den 3C bis 3E gezeigten Schaltkreise auf. 43 zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. Im Bereitschaftsbetrieb sind, wenn die Signale RNG, VABRSTB, VABOV, VABL, VABH, VAB8V, PRCX bei 0 V sind, beide Spannungen VHL und VHH bei 0 V. Daher ist der Ausgang bei 0 V. Das Signal PRCX (X = A, B) entspricht dem Ausgang VX (X = A, B). Das Signal PRCXB ist die Umkehrung von PRCX.
  • Bei einem Lesevorgang wird, wenn das Signal VABRSTB bei Vcc und sowohl VABL als auch VABH bei Vcc sind, wenn PRCX bei Vcc ist, die Spannung VHH ausgegeben; und wenn das Signal PRCX bei 0 V ist, wird die Spannung VHL ausgegeben.
  • Bei einem Schreibvorgang ist das Signal VABRSTB bei Vcc. Mit dem Signal PRCX bei 0 V ist, wenn das Signal VABOV bei Vcc ist; der Ausgang bei 0 V. Mit dem Signal PRCX bei Vcc geht, wenn das Signal VABH und die Spannung VHH auf Vcc gehen, der Ausgang auf Vcc; und wenn das Signal VAB8V auf Vcc geht, geht der Ausgang auf Vm8.
  • 44 zeigt eine konkrete Konfiguration einer Schaltung, die das Signal PRE ausgibt. HVNMOS-Transistoren Qh151 bis Qh153 weisen die gleiche Struktur wie diejenige der in den 3C bis 3E gezeigten Schaltkreise auf. 45 zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. Im Bereitschaftsbetrieb sind, wenn die Signale RNG, PREBT und PRE1OV bei 0 V sind, die Signale PROV und PRTR bei Vcc. Daher ist der Ausgang bei 0 V.
  • Bei einem Lesevorgang ist, wenn das Signal PROV bei 0 V und PRTR bei 0 V ist, wenn das Signal PRBT bei Vcc ist, der Ausgang bei Vcc + a. a ist niedriger als Vcc. Bei einem Schreibvorgang geht, wenn das Signal PROV auf 0 V geht, das Signal PRTR auf 0 V, und dann geht das Signal PR1OV auf Vcc, wobei der Ausgang ungefähr Vm10 + Vcc – Vt (sub = Vm10) wird.
  • Die HVNMOS-Transistoren Qh147, Qh148 können durch die n-Kanal-M0S-Transistoren mit hoher Stehspannung vom Verarmungstyp Qhd ersetzt werden.
  • 46 zeigt eine konkrete Konfiguration einer Schaltung, die das Signal SR ausgibt. 47 zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. Im Bereitschaftsbetrieb ist, wenn die Signale RNG, SROV, SRBT, SRVCCB bei 0 V sind, das Signal SR10VB bei Vcc. Daher ist der Ausgang bei Vcc.
  • Bei einem Lesevorgang ist, wenn das Signal SRVCCB auf Vcc und das Signal SRBT auf Vcc geht, der Ausgang gleich Vcc + a. a ist niedriger als Vcc. Wenn dann SROV auf Vcc geht, wird der Ausgang gleich 0 V. Bei einem Schreibvorgang wird, wenn das Signal SRVCCB auf Vcc und dann das Signal SR1OVB auf 0 V geht, der Ausgang ungefähr gleich Vm10 + Vcc
    – Vt (sub = Vm10) .
  • 48 zeigt eine konkrete Konfiguration einer Schaltung, die das Signal φE ausgibt. 49 zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. Im Bereitschaftsbetrieb sind die Signale FIETRB, FIEBT bei 0 V und das Signal FIE3VB ist bei Vcc. Daher ist der Ausgang bei Vcc.
  • Bei einem Lesevorgang wird, wenn das Signal FIE3VB auf 0 V und das Signal FIETRB auf Vcc und dann das Signal FIEBT auf Vcc geht, der Ausgang gleich Vcc + a. a ist niedriger als Vcc. Die HVNMOS-Transistoren Qh162, Qh163 können durch die n-Kanal-M0S-Transistoren mit hoher Stehspannung vom Verarmungstyp Qhd ersetzt werden.
  • 50 zeigt eine konkrete Konfiguration einer Schaltung, die das Signal VRFYX (X = A, B) ausgibt. 51 zeigt die zeitliche Steuerung für den Betrieb dieser Schaltung. Im Bereitschaftsbetrieb sind die Signale VR3V, VRTRB, VRBT, PRCX bei 0 V. Daher ist der Ausgang bei Vcc. Das Signal PRCX (X = A, B) entspricht dem Ausgang VRFYX (X = A, B). Das Signal PRCXB ist die Umkehrung von PRCX.
  • Bei einem Lesevorgang geht dann, wenn das Signal VR3V auf Vcc und das Signal VRTRB auf Vcc geht, das Signal VRBT auf Vcc. In dieser Situation wird, wenn das Signal PRCX bei Vcc ist, der Ausgang gleich Vcc + a. a ist niedriger als Vcc. Wenn das Signal PRXC bei 0 V ist, ist der Ausgang bei 0 V.
  • Die HVNMOS-Transistoren Qh164, Qh165 können mit den n-Kanal-MOS-Transistoren Qhd mit hoher Stehspannung vom Verarmungstyp ersetzt werden.
  • 52A zeigt konkret eine Ladungspumpenzelle, die in der Ladungspumpenschaltung verwendet wird. Wenn das Signal PRST ausreichend ansteigt, wird die Ladungspumpenzelle zurückgesetzt. Mit das Signal PRST bei 0 V und dem Signal φ bei 0 V, wird, wenn das Signal φB auf Vcc geht, die Eingangsspannung Vin an Vout obertragen. Danach wird das Signal φ gleich Vcc, was die Spannung Vout erhöht. 52B zeigt ein schematisches Symbol für die Ladungspumpenzelle 20.
  • Die HVNMOS-Transistoren Qh166, Qh169, Qh170, Qh172 können durch die n-Kanal-MOS-Transistoren Qhd mit hoher Stehspannung vom Verarmungstyp ersetzt werden.
  • 53 zeigt eine konkrete Konfiguration der Ladungspumpenschaltung. Eine Vpp-Ladungspumpenschaltung 12, eine Vm10-Ladungspumpenschaltung 13 und eine Vm8-Ladungspumpenschaltung 14 sind die gleichen wie diejenigen von 3E mit der Ausnahme der Anzahl von Ladungspumpenzellen 20. Eine Ladungspumpenschaltung mit einer niedrigen erhöhten Spannung (low stepped-up voltage9 erfordert eine kleinere Anzahl von Ladungspumpenzellen. In 53 ist der Ausgang VPUMP. Die Vpp-Ladungspumpenschaltung 12, die Vm10-Ladungspumpenschaltung 13 und die Vm8-Ladungspumpenschaltung 14 geben Vpp, Vm10 bzw. Vm8 aus. Wenn das Signal PRSTB bei Vcc ist, wird die Ladungspumpenschaltung zurückgesetzt. Wenn das Signal PRSTB auf 0 V und die Signale φ1 bis φ4 schwingen, wird der Ausgang VPUMP erhöht.
  • Die HVNM0S-Transistoren Qh173, Qh174, Qh176, Qh178 können durch die n-Kanal-MOS-Transistoren mit hoher Stehspannung vom Verarmungstyp Qhd ersetzt werden. In diesem Fall werden die Gates von Qh174, Qh176 mit dem Signal PRSTB beliefert.
  • 54 zeigt eine konkrete Konfiguration der Begrenzerschaltung mit erhöhter Spannung. Die Begrenzer mit erhöhter Spannung, die mit einer Vpp-Ladungspumpenschaltung 12, einer Vm10-Ladungspumpenschaltung 13, und einer Vm8-Ladungspumpenschaltung 14 verbunden sind, sind die gleichen wie diejenigen von 3E mit der Ausnahme der Art und Weise des Verbindens eines Schalters. In 54 ist der Ausgang VPUMP. Die Vpp-Ladungspumpenschaltung 12, die Vm10- Ladungspumpenschaltung 13 und die Vm8-Ladungspumpenschaltung 14 geben Vpp, Vm10 bzw. Vm8 aus. Wenn das Signal PRSTB bei Vcc ist, ist der Ausgang VPUMP bei Vcc.
  • Das Signal EXV ist normalerweise bei 0 V. Wenn Vpp, Vm10 und Vm8 extern bei einem Testvorgang geliefert werden, ist EXV bei Vcc. Wenn das Signal PRSTB auf 0 V geht, liefern Widerstände R1 bis Rn zwischen der Spannung VPUMP und der Masse eine Spannung, die proportional VPUMP ist, an einen Spannungskomparator 21 über den Schalter SW. Die Spannung wird mit einer Referenzspannung Vref verglichen. Wenn Vref höher ist, legt der Spannungskomparator eine niedrige Spannung an die Gateelektrode des NMOS-Transistors Qn35 an. Wenn Vref niedriger ist, legt der Spannungskomparator eine hohe Spannung an die Gateelektrode des NMOS-Transistors Qn35 an, um VPUMP abzusenken. Mit der Begrenzerschaltung kann durch Ändern der Verbindung des Schalters SW nach der Herstellung, eine Spannungstrimmung gemäß den Variationen bei der Fertigung bewirkt werden. 55 zeigt die zeitliche Steuerung für den erhöhten Betrieb. Als ein Beispiel wird die Art und Weise des Erhöhens des Ausgangs Vpp der Vpp-Ladungspumpenschaltung in 56 in Verbindung mit 55 gezeigt.
  • Der HVNMOS-Transistor Qh181 kann durch den n-Kanal-MOS-Transistor mit hoher Stehspannung vom Verarmungstyp Qhd ersetzt werden. In diesem Fall wird das Gate von Qh181 mit dem Signal PRSTB beliefert.
  • 57 zeigt eine konkrete Konfiguration einer Schaltung, die die Spannung Vdd steuert. Im Bereitschaftszustand wird, wenn das Signal CESB bei Vcc ist, die Spannung Vdd von der Leistungsversorgungsspannung Vcc getrennt. Wenn sie nicht in dem Bereitschaftszustand ist, ist das Signal CESB bei 0 V und Vdd bei Vcc.
  • 58 zeigt die Verteilung von Schwellenspannungen von Speicherzellen M, nachdem die Daten in ein derartiges NAND EEPROM geschrieben sind. Die Verteilung wurde durch Schreiben von "0" in alle Speicherzellen M mit der gleichen Schreibspannung und der gleichen Schreibzeit erhalten. Da das tatsächliche Schreiben durch Abwechseln eines Schreibvorgangs mit einem bitweisen Verifizierungsvorgang bewirkt wird, wird die Schwellenspannungsverteilungsbreite der Speicherzellen M enger. Um zu veranlassen, dass die Schwellenspannungen in einen spezifischen Verteilungsbereich innerhalb einer spezifischen Schreibzeit fallen, muss jedoch die Verteilung, wie sie in 58 gezeigt ist, in den spezifischen Bereich fallen. Um dies zu erreichen, müssen Zellen (ferne Bits), deren Schwellenspannung von dem spezifischen Bereich entfernt ist, durch redundante Zellen ersetzt werden. Außerdem muss, wenn die Schreibspannung von der Einstellung abweicht, ein Trimmen durchgeführt werden. Dann wird der Schwellenspannungsbereich, der eine Verteilungsrate größer als eine geeignete Verteilungsrate K aufweist, gemessen. Seine untere Grenze wird als Vt-min und seine obere Grenze wird als Vt-max bestimmt.
  • Die 59A und 59B zeigen das Verfahren zum Trimmen der Schreibspannung VppW mittels Vt-min und Vt-max und das Verfahren des Abtastens von fernen Bits.
  • Zuerst werden mehr als eine spezifische Anzahl von Speicherzellen, beispielsweise alle Speicherzellen, gelöscht (Schritt P1). Die Schreibspannung VppW wird auf einen Anfangswert von PppWO gebracht (Schritt P2), wodurch die Daten in die gelöschten Speicherzellen während einer festen Schreibzeit TpW geschrieben werden (Schritt P3). Nach dem Schreiben wird die Schwellenspannungsverteilung der geschriebenen Speicherzellen gemessen, um Vth-min und Vthmax zu finden (Schritt P4).
  • Wenn Th-min niedriger als 0 V ist, ist die Schreibspannung zu niedrig. Wenn Vt-max die Leistungsversorgungsspannung Vcc überschreitet, ist die Schreibspannung zu hoch. Daher ist es wünschenswert, dass, wenn sie zu niedrig ist, die Schreibspannung VppW um ΔVpp erhöht werden sollte, und dass, wenn sie zu hoch ist, sie um ΔVpp abgesenkt werden sollte. Der Grund dafür ist, dass sie den Schwellenspannungsbereich überschreitet, bei dem die Schwellenspannung genau gemessen werden kann. Alle Bits werden gelöscht und erneut gemessen. Hier wird, wenn VppW die obere Grenze VppW-max überschritten oder unter die untere Grenze VppW-min abgefallen ist, die Messung angehalten und das Produkt als fehlerhaft behandelt (Schritte P5, P6, P17 bis P21) .
  • Vt-center wird als (Vt-max + Vt-min)/2 bestimmt ( Schritt P7) .
  • Wenn Vt-center höher als V2 ist, ist die Schreibspannung zu hoch. Wenn Vt-center niedriger als V1 ist, ist die Schreibspannung zu niedrig. Daher ist es wünschenswert, dass, wenn sie zu niedrig ist, die Schreibspannung VppW um ΔVpp erhöht wird, und wenn sie zu hoch ist, sie um ΔVpp abgesenkt wird. Der Grund dafür ist, dass sie den Schwellenspannungsbereich überschreitet, bei. dem die Schwellenspannung genau gemessen werden kann. Alle Bits werden gelöscht und erneut gemessen. Hier wird, wenn VppW die obere Grenze VppW-max überschritten wird oder unter die untere Grenze VppW-min abgefallen ist, die Messung angehalten und das Produkt als fehlerhaft behandelt (Schritte P8, P9, P22 bis P26).
  • Unter Berücksichtigung der Differenz zwischen dem Anfangswert VppWO der Schreibspannung und der bei der Messung verwendeten Schreibspannung VppW, wird Vt-center korrigiert, um Vt1 zu sein. Es sei beispielsweise angenommen, dass Vtcenter um VppWO – VppW korrigiert wird, um Vt1 zu sein (Schritt P10). Dann wird die Abweichung ΔVt von Vt1 von dem optimalen Wert Vt0 bestimmt (Schritt P11). Wenn ΔVt kein Wert ist, der. ein Trimmen ermöglicht, wird die Messung angehalten und das Produkt als fehlerhaft behandelt (Schritt P12).
  • Das Trimmen der Schreibspannung wird auf der Grundlage von ΔVt bewirkt (Schritt P13). Speicherzellen, deren Schwellenspannung einen spezifischen Bereich mit Vt-center in der Mitte überschreitet, werden als ferne Bits bestimmt (Schritt P14). Wenn ferne Bits nicht entlastet werden können, wird das Produkt als fehlerhaft behandelt (Schritt P15). Schließlich werden die fernen Bits entlastet (Schritt P16), und der Prozess wird abgeschlossen.
  • Das Trimmen der Schreibspannung VppW wird beispielsweise durch Verschieben von ΔVt bewirkt. Insbesondere wird direkt nach der Herstellung, wenn VppW gleich 20 V und ΔVt gleich 1 V ist, ein Trimmen durchgeführt, so dass VppW möglichst nahe bei 21 V ist. Das gleiche gilt für das Löschen des Spannungstrimmens und die fernen Bits nach der Löschung auf der Grundlage der Schwellenspannungsverteilung nach der Löschung.
  • 60 ist ein weiteres Blockdiagramm eines NAND-Zellen-EEPROM gemäß einer Ausführungsform der Erfindung. Das NAND-Zellen-EEPROM von 60 ist ferner dadurch gekennzeichnet, dass es eine Testmodussignal-Erzeugungsschaltung 23 umfasst. Mit der obigen Konfiguration führt die Testmodussignal-Erzeugungsschaltung 23 einen Löschvorgang ohne Auswählen irgendeiner Speicherzelle durch und deaktiviert zur gleichen Zeit die Datenspeicherschaltung, die in der Testmodussignal-Erzeugungsschaltung 23 (nicht gezeigt) enthalten ist.
  • 61 ist ein noch weiteres Blockdiagramm eines NAND-Zellen-EEPROM gemäß einer Ausführungsform der Erfindung. Das NAND-Zellen-EEPROM von 61 ist ferner dadurch gekennzeichnet, dass es eine Programmierspannungs-Steuerschaltung 24 und eine Lesespannungs-Steuerschaltung 25 umfasst. Mit dieser Konfiguration stellt die Programmierspannungs-Steuerschaltung 24 eine Programmierspannung ein, und die Lesespannungs-Steuerschaltung 25 legt eine positive Spannung an das Gate der Speicherzelle und 0 V an die Source der NAND-Zelle bei dem Lesevorgang nach dem Programmiervorgang, und 0 V an das Gate der Speicherzelle und die positive Spannung an die Source der NAND-Zelle bei dem Lesevorgang nach dem Löschvorgang an.
  • 62 ist noch ein weiteres Blockdiagramm eines NAND-Zellen-EEPROM gemäß einer Ausführungsform der Erfindung. Das NAND-Zellen-EEPROM von 62 ist ferner dadurch gekennzeichnet, dass es eine Lesespannungs-Steuerschaltung 25 und eine Löschspannungs-Steuerschaltung 26 umfasst. Mit dieser Konfiguration legt die Lesespannungs-Steuerschaltung 25 eine positive Spannung an das Gate der Speicherzelle und 0 V an die Source der NAND-Zelle bei dem Lesevorgang nach dem Programmiervorgang, und 0 V an das Gate der Speicherzelle und die positive Spannung an die Source der NAND-Zelle bei dem Lesevorgang nach dem Löschvorgang an, und die Löschspannungs-Steuerschaltung 26 stellt eine Löschspannung ein.
  • Wie es oben beschrieben ist, werden mit der Erfindung die Transistoren mit hoher Stehspannung, an denen die Schreibspannung oder die Löschspannung angelegt wird, aus derartigen Transistoren hergestellt, die in dem invertierten oder schwachen Inversionszustand sind, wenn ihre Schwellenspannung niedrig ist und ihre Gate-Spannung, Source-Spannung und Substratspannung bei 0 V sind. Außerdem wurde erläutert, dass die Transistoren mit hoher Stehspannung auf nur einen Typ begrenzt sein können. Obwohl bei den Ausführungsformen die Transistoren mit hoher Stehspannung mittels n-Kanal-MOS-Transistoren als ein Beispiel erläutert wurden, trifft das gleiche für p-Kanal-MOS-Transistoren zu.
  • Außerdem kann mit der Erfindung nicht nur das Trimmen der Schreibspannung sondern ebenfalls das Abtasten der Speicherzellen mit fernen Schwellenspannungen (remote threshold voltages), die den Fuß der Schwellenspannungsverteilung bilden, auf der Grundlage des Schwellenspannungsbereichs mit einer spezifischen Verteilungsrate in der Schwellenspannungsverteilung der Speicherzellen nach einem Schreibvorgang ohne einen Verifizierungsvorgang bewirkt werden. Obwohl in den Ausführungsformen diese Vorgänge auf der Grundlage der Schwellenspannung nach dem Schreiben durchgeführt werden, ermöglichen NOR-EEPROMs die gleichen Vorgänge auf der Grundlage der Schwellenspannung nach der Löschung.
  • Eine nichtflüchtige Halbleiterspeichervorrichtung der Erfindung kann nicht nur auf das NAND-Zellen-EEPROM, wie es oben beschrieben ist, sondern ebenfalls auf das NOR-Zellen-EEPROM angewendet werden. Außerdem kann sie zum Teil auf verschiedene Arten von Halbleiterspeichervorrichtungen, wie beispielsweise DRAMs, SRAMs oder MROMs angewendet werden.
  • Außerdem weist die Erfindung eine Vielfalt von Anwendungen gemäß dem oben Erläuterten auf. Beispielsweise können bei den in den 3B und 3E gezeigten Schaltkreisen die HVNMOS-Transistoren Qh3 durch einen n-Kanal-MOS-Transistor vom Verarmungstyp ersetzt werden, wobei seine Gate-Spannung auf 0 V festgelegt ist. In diesem Fall ist es wünschenswert, dass der n-Kanal-MOS-Transistor vom Verarmungstyp in dem Sperrzustand mit seiner Substrat-Vorspannung und Gate-Spannung bei 0 V und seiner Source-Spannung bei 0 V sein sollte. Wenn außerdem eine an die Source zu übertragende Spannungan die Source angelegt wird, wobei die Substrat-Vorspannung und die Gate-Spannung bei 0 V und die Drain-Spannung bei Vcc sind, ist es wünschenswert, dass der HVNMOS-Transistor Qh im Sperrzustand ist.

Claims (17)

  1. Halbleiterspeichervorrichtung mit: einem Array (1) von elektrisch überschreibbaren Speicherzellen (M1,...M16), die in einer Matrix angeordnet sind; Löschmittel (2-14) zum Anlegen einer Löschspannung an die Speicherzellen, um das Löschen durchzuführen; und Schreibmittel (2-14) zum Anlegen einer Schreibspannung an die Speicherzellen, um das Schreiben durchzuführen, und dadurch gekennzeichnet, dass das Löschmittel (2-14) und das Schreibmittel (2-14) mindestens einen MOS-Transistor (Qh) umfasst, an dessen Drain eine höhere Spannung als die Löschspannung und Schreibspannung angelegt oder übertragen wird, wobei der MOS-Transistor (Qh) in einem schwachen Inversionszustand oder in einem Inversionszustand ist, wobei die Substratvorspannung, Gate-Spannung und Quellenspannung bei 0 Volt sind, und wobei ein Schaltkreis (3a) zum Übertragen der höheren Spannung als die Lösch- und Schreibspannungen von einem ersten Anschluss (Vin) an einen zweiten Anschluss (Vout) vorgesehen ist, wobei die Schaltung einen ersten und einen zweiten der MOS-Transistoren (Qhl, Qh,) umfasst, die zwischen den ersten und zweiten Anschlüssen derart in Reihe geschaltet sind, dass der Drain des ersten Transistors mit dem ersten Anschluss, die Source des ersten Transistors mit dem Drain des zweiten Transistors, und die Source des zweiten Transistors mit dem zweiten Anschluss gekoppelt ist, wobei die Gates der ersten und zweiten Transistoren mit einer AN- Spannung (V1) gekoppelt sind, um die an den ersten Anschluss (Vin) angelegte Spannung an den zweiten Anschluss (Vout) in dem ausgewählten Modus zu übertragen, und in dem nicht ausgewählten Modus geerdet sind, wobei der Schaltkreis ferner eine Vorspannungsschaltung (15) umfasst, die mit der Reihenschaltung zwischen den ersten und zweiten Transistoren gekoppelt und aktiviert wird, um eine Vorspannung anzulegen, um einen Leckstrom in dem nicht ausgewählten Modus zu unterdrücken und in dem ausgewählten Modus den entnommenen Strom zu verringern.
  2. Halbleiterspeichervorrichtung gemäß Anspruch 1, bei der jeder der MOS-Transistoren, an denen eine höhere Spannung als die Löschspannung und Schreibspannung angelegt wird, oder der MOS-Transistoren, die eine höhere Spannung als die Löschspannung und Schreibspannung übertragen, nur aus M0S-Transistoren (Qh) aufgebaut sind, die in einem schwachen Umwandlungszustand oder in einem Inversionszustand sind, wobei ihre Substratvorspannung, Gate-Spannung und Source-Spannung bei 0 Volt sind.
  3. Halbleiterspeichervorrichtung gemäß Anspruch 1 oder 2, bei der jede der Speicherzellen (M1 bis M16) aus einer Ladungsspeicherschicht und einem Steuer-Gate aufgebaut ist, die zusammen auf einer Halbleiterschicht laminiert und aus einer Source und einem Drain an einer Oberfläche des Halbleitersubstrats aufgebaut sind.
  4. Halbleitervorrichtung gemäß Anspruch 2, dadurch gekennzeichnet, dass die MOS-Transistoren (Qh) n-Kanal-MOS-Transistoren und in einem abgeschalteten Zustand unter der Bedingung sind, dass eine Spannung an die Source übertragen wird, wobei die Substratvorspannung bei 0 Volt ist, und die Gate- und Drain-Spannungen an der Leistungsversorgungsspannung an den Drain angelegt werden, wobei die Substratvorspannung, die Source-Spannung und die Gate-Spannung bei 0 Volt sind.
  5. Halbleiterspeichervorrichtung gemäß Anspruch 2, dadurch gekennzeichnet, dass die MOS-Transistoren (Qh) n-Kanal-MOS-Transistoren und in einem Inversionszustand unter den Bedingungen sind, dass die Substratvorspannung bei 0 Volt und die Source-Spannung die Löschspannung und die Schreibspannung ist, und dass die Gate-Spannung die Löschspannung und die Schreibspannung zuzüglich der Leistungsversorgungsspannung ist.
  6. Halbleiterspeichervorrichtung gemäß Anspruch 2, dadurch gekennzeichnet, dass die MOS-Transistoren (Qh) n-Kanal-MOS-Transistoren und in einem abgeschalteten Zustand unter den Bedingungen sind, dass bei der Substratvorspannung 0 Volt und den Gate- und Drain-Spannungen auf Leistungsversorgungsspannung eine an die Source übertragene Spannung an den Drain mit der Substratvorspannung angelegt wird, wobei die Source-Spannung und die Gate-Spannung bei 0 Volt und in einem Inversionszustand unter den Bedingungen sind, dass die Substratvorspannung bei 0 Volt und die Source-Spannung die Löschspannung und Schreibspannung ist, und dass die Gate-Spannung die Löschspannung und die Schreibspannung zuzüglich der Leistungsversorgungsspannung ist.
  7. Halbleiterspeichervorrichtung gemäß Anspruch 1, bei der entweder: die MOS-Transistoren (Qh), an die eine höhere Spannung als die Löschspannung und Schreibspannung angelegt wird, oder die MOS-Transistoren, die eine höhere Spannung als die Löschspannung und Schreibspannung übertragen, aus zwei Typen von MOS-Transistoren, nämlich einem ersten Typ und einem zweiten Typ, aufgebaut sind, wobei die MOS-Transistoren vom zweiten Typ n-Kanal-MOS-Transistoren sind, die in einem Inversionszustand sind, wobei die Substratvorspannung bei 0 Volt und die Gate- und Source-Spannungen bei einer Leistungsversorgungsspannung und in einem ausgestalteten Zustand sind, wobei die Substratvorspannung und Gate-Spannung bei 0 Volt und die Source-Spannung bei der Leistungsversorgungsspannung ist, und wobei die MOS-Transistoren vom ersten Typ n-Kanal-MOS-Transistoren sind, die in einem schwachen Inversionszustand oder in einem Inversionszustand sind, wobei die Substratvorspannung, die Gate-Spannung und Source-Spannung bei 0 Volt sind, und sie eine höhere Schwellenspannung als diejenige der n-Kanal-MOS-Transistoren vom zweiten Typ aufweisen.
  8. Halbleiterspeichervorrichtung gemäß Anspruch 7, bei der jede der Speicherzellen (M1 bis M16) aus einer Ladungsspeicherschicht und einem Steuer-Gate aufgebaut ist, die auf einer Halbleiterschicht zusammen laminiert und aus einer Source und einem Drain an einer Oberfläche des Halbleitersubstrats aufgebaut sind.
  9. Halbleiterspeichervorrichtung gemäß Anspruch 7, dadurch gekennzeichnet, dass die MOS-Transistoren (Qh) n-Kanal-MOS-Transistoren und in einem abgeschalteten Zustand unter der Bedingung sind, dass bei der Substratvorspannung bei 0 Volt und den Gate- und Drain-Spannungen auf Leistungsversorgungsspannung eine an die Source übertragene an den Drain angelegt wird, wobei die Substratvorspannung, die Source-Spannung und die Gate-Spannung bei 0 Volt sind.
  10. Halbleiterspeichervorrichtung gemäß Anspruch 7, dadurch gekennzeichnet, dass die n-Kanal-MOS-Transistoren vom ersten Typ (Qh) in einem Inversionszustand unter den Bedingungen sind, dass die Substratvorspannung bei 0 Volt und die Source-Spannung die Löschspannung und die Schreibspannung ist, und dass die Gate-Spannung die Löschspannung und die Schreibspannung zuzüglich der Leistungsversorgungsspannung ist.
  11. Halbleiterspeichervorrichtung gemäß Anspruch 7, dadurch gekennzeichnet, dass die n-Kanal-MOS-Transistoren vom ersten Typ (Qh) in einem abgeschalteten Zustand unter den Bedingungen sind, dass bei der Substratvorspannung bei 0 Volt und den Gate- und Drain-Spannungen auf der Leistungsversorgungsspannung eine an die Source übertragene Spannung an den Drain angelegt wird, wobei die Substratvorspannung, die Source-Spannung und die Gate-Spannung bei 0 Volt und in einem Inversionszustand unter den Bedingungen sind, dass die Substratvorspannung bei 0 Volt ist, und dass die Source-Spannung die Löschspannung und die Schreibspannung ist, und dass die Gate-Spannung die Löschspannung und die Schreibspannung zuzüglich der Leistungsversorgungsspannung ist.
  12. Halbleiterspeichervorrichtung gemäß Anspruch 1, ferner mit. Blockauswahlschaltungen (7a, 7b) zum Auswählen von Speicherzellblöcken, die die Mehrzahl von Speicherzellgruppen enthalten, wobei die Löschmittel und Schreibmittel Mittel zum Bringen aller Blockauswahlschaltungen (7a, 7b) in einem blockausgewählten Zustand in einen Standby-Zustand enthalten.
  13. Halbleiterspeichervorrichtung gemäß Anspruch 12, bei der jede der Speicherzellen (M1 bis M16) aus einer Ladungsspeicherschicht und einem Steuer-Gate aufgebaut ist, die auf einer Halbleiterschicht zusammen laminiert und aus einer Source und einem Drain an der Oberfläche des Halbleitersubstrats aufgebaut sind.
  14. Halbleiterspeichervorrichtung gemäß Anspruch 12, dadurch gekennzeichnet, dass die Blockauswahlschaltungen (7) Spannungswandlungsschaltungen enthalten, die jeweils aus einem Blockadressen-Decodierer und einem MOS-Transistor eines ersten Leitfähigkeitstyps aufgebaut sind, der mit dem Blockadressen-Decodierer verbunden ist.
  15. Halbleiterspeichervorrichtung gemäß Anspruch 14, ferner mit einer Blocksteuerschaltung, die die Ausgaben der Blockauswahlschaltungen (7) empfängt und die Speicherzellblöcke steuert und dadurch gekennzeichnet ist, dass: die Blocksteuerschaltung eine Spannungstransferschaltung ist, die aus dem MOS-Transistor vom ersten Leitfähigkeitstyp aufgebaut ist, dessen Gate-Elektrode mit der Blockauswahlschaltung (7) verbunden ist.
  16. Halbleiterspeichervorrichtung gemäß Anspruch 1, bei der die ersten und zweiten Transistoren NMOS-Transistoren sind, und bei der die Vorspannungsschaltung einen dritten NMOS-Transistor umfasst, der ein Gate, eine mit der Source des ersten Transistors gekoppelte Source und einen Drain, an dem eine Leistungsversorgungsspannung anliegt, aufweist, wobei das Gate des dritten NMOS-Transistors in dem ausgewählten Modus geerdet und in dem nicht ausgewählten Modus mit der Leistungsversorgungsspannung gekoppelt ist.
  17. Halbleiterspeichervorrichtung gemäß Anspruch 1, ferner mit einem Booster, der durch redundante Speicherzellen ersetzt wird, die mit den Gates der ersten und zweiten Transistoren verbunden sind, und der in dem nichtausgewählten Modus deaktiviert und in dem ausgewählten Modus aktiviert ist, wobei die ersten und zweiten Transistoren abschalten, wenn der Booster deaktiviert ist, und eine an den Drain des ersten Transistors angelegte hohe Spannung von der Source des zweiten Transistors getrennt wird, wohingegen sie durch eine von dem Booster ausgegebene verstärkte Spannung angeschaltet wird, wenn der Booster aktiviert wird, und eine an den Drain des ersten Transistors angelegte hohe Spannung an die Source des zweiten Transistors übertragen wird.
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