DE10164149B4

DE10164149B4 - Verfahren zum Programmieren einer nicht flüchtigen Halbleiterspeichervorrichtung

Info

Publication number: DE10164149B4
Application number: DE10164149A
Authority: DE
Inventors: Jae-Yong Suwon Jeong; Jin-Seon Suwon Yeom; Sung-Soo Suwon Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-12-28
Filing date: 2001-12-27
Publication date: 2004-06-24
Anticipated expiration: 2021-12-28
Also published as: US20020118569A1; KR100385230B1; JP2002245785A; US6614688B2; KR20020054511A; JP4044760B2; TW501283B; DE10164149A1

Abstract

1. Verfahren zum Programmieren der Speicherzellen einer nicht flüchtigen Speichervorrichtung, die einen Array aus Speicherzellen enthält, die in einer Taschenwanne (pocket well) eines Halbleitersubstrats ausgebildet sind, das aufweist:
Direktes Vorspannen der Taschenwanne mit einer ersten Vorspannungsspannung;
Entfernen der ersten Vorspannungsspannung an der Taschenwanne, was der Taschenwanne ermöglicht zu schweben;
Indirektes Vorspannen der schwebenden Taschenwanne; und
Anlegen einer Programmierungsspannung an einer oder mehrerer der Speicherzellen während einer Zeitdauer, in welcher die Taschenwanne indirekt vorgespannt ist.

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft allgemein eine Halbleiterspeichervorrichtung und insbesondere ist sie auf ein Verfahren zum Programmieren einer nicht flüchtigen Halbleiterspeichervorrichtung gerichtet, die in der Lage ist, einen Kriech- bzw. Leckstrom durch einen parasitären MOS-Transistor, in der zwischen benachbarten Speicherzellen der gleichen Reihe bzw. Zeile ausgebildet ist, und einem Leckstrom, der über einen String-Auswahltransistor fließt, zu unterbinden.

Es gibt einen Bedarf an Halbleiterspeichervorrichtungen, die elektrisch gelöscht und programmiert werden können, ohne daß die in der Speichervorrichtung gespeicherten Daten aufgefrischt werden müssen. Ebenso gibt es einen anhaltenden Bedarf, die Speicherkapazität und den Integrationsgrad der Speichervorrichtungen weiter zu erhöhen. Eine Flash-Speichervorrichtung vom NAND-Typ ist ein Beispiel für eine derartige nicht flüchtige Speichervorrichtung, die eine Massenspeicherkapazität und einen hohen Integrationsgrad vorsieht, ohne daß die darin gespeicherten Daten aufgefrischt werden müßten. Da ein derartiger Flash-Speicher in der Lage ist, die Daten auch in einem ausgeschalteten Zustand zu behalten, ist seine Verwendung bei elektri schen Vorrichtungen (beispielsweise Mobiltelefone, tragbare Computer, Personal Digital Assistants (PDAs), digitale Kameras usw.) weit verbreitet.

Eine nicht flüchtige Speichervorrichtung, wie beispielsweise ein NAND-Flash-Speicher, enthält elektrisch löschbare und programmierbare Festwertspeicherzellen (ROM-Zellen), welche als "Flash-EEPROM-Zellen" bezeichnet werden. Eine herkömmliche Flash-Speicherzelle enthält einen Zellentransistor oder einen Floating-Gate-Transistor (Transistor mit schwebendem Gate-Potential). Der Transistor, welcher auf einer Taschen-P-Wannenfläche bzw. P-Wannenauflagefläche (pocket P-well area) als ein Substrat ausgebildet ist, enthält Source- und Drainbereiche vom N-Typ, die voneinander mit einem vorbestimmten Abstand beabstandet angeordnet sind, ein Floating-Gate, das in einem Kanalbereich der Source- und Drain-Bereiche angeordnet ist, um Ladungen zu speichern und ein Steuer-Gate, das auf dem Floating-Gate angeordnet ist.

In 12 wird eine Array-Anordnung einer herkömmlichen Flash-Speichervorrichtung vom NAND-Typ dargestellt. Ein Speicher-Zellen-Array ist auf einer P-Wannenauflagefläche ausgebildet, und enthält eine Vielzahl von Zellstrings 10, die jeweils mit Bitleitungen korrespondieren. Die P-Wannenauflagefläche ist in einer N-Wannenfläche eines Halbleitersubstrats vom P-Typ ausgebildet (siehe 2). Zur Vereinfachung der Zeichnung sind lediglich zwei Bitleitungen BL0 und BL1 und zwei Zellstrings 10, die dazu korrespondieren, dargestellt. Jeder der Zellstrings 10 besteht aus einem String-Auswahltransistor (SST) als einen ersten Auswahltransistor, einem Masse-Auswahltransistor (GST) als einem zweiten Auswahltransistor und einer Vielzahl von Flash-EEPROM-Zellen (MCm (m = 0-15)), die seriell zwischen die Auswahltransistoren SST und GST gekoppelt sind. Der String-Auswahltransistor SST weist einen Drain auf, der mit einer korrespondierenden Bitleitung gekoppelt ist, und ein Gate, das mit einer String-Auswahlleitung SSL gekoppelt ist. Der Masse-Auswahltransistor GST weist eine Source auf, die mit einer gemeinsamen Sourceleitung CSL gekoppelt ist, und ein Gate, das mit einer Masse-Auswahlleitung GSL gekoppelt ist. Die Flash-EEPROM-Zellen MC15-MC0 sind seriell zwischen einer Source des String-Auswahltransistors SST und einem Drain des Masse-Auswahltransistors GST gekoppelt, und weisen Gates auf, die mit jeweiligen korrespondierenden Wortleitungen WL15-WL0 gekoppelt sind.

Zunächst werden die Flash-EEPROM-Zellen eines Speicherzellenarrays gelöscht, damit sie eine Schwellwertspannung von beispielsweise -3V aufweisen. Zum Programmieren der Flash-EEPROM-Zellen wird eine hohe Spannung an eine ausgewählte Wortleitung angelegt, und eine Durchlaßspannung Vpass wird an eine nicht ausgewählte Wortleitung angelegt. Somit wird eine Schwellwertspannung einer ausgewählten Speicherzelle angehoben, während die Schwellwertspannungen der anderen (nicht ausgewählten) Speicherzellen nicht verändert wird.

Falls es jedoch erwünscht ist nicht ausgewählte Flash-EEPROM-Zellen, die mit den ausgewählten Wortleitungen gekoppelt sind, während eines Programmierens von ausgewählten Speicherzellen, die mit der gleichen Wortleitung gekoppelt sind, nicht zu programmieren, treten Probleme auf.

Wenn eine Programmierungspannung an die ausgewählte Wortleitung angelegt wird, wird die Programmierungsspannung nicht nur an die ausgewählte Flash-EEPROM-Zelle angelegt, sondern ebenso an nicht ausgewählte Flash-EEPROM-Zellen, die entlang der gleichen Wortleitung angeordnet sind. Die nicht ausgewählte Flash-EEPROM-Zelle, die mit der Wortleitung gekoppelt ist, insbesondere eine an die ausgewählte Zelle angrenzende Flash-EEPROM-Zelle, wird programmiert. Unbeabsichtigtes Programmieren einer nicht ausgewählten Zelle, die mit einer ausgewählten Wortleitung gekoppelt ist, wird als "program disturb" bzw. "Programmierungsstörung" bezeichnet.

Eines der Verfahren zum Verhindern der Programmierungsstörung ist ein Programmierungsunterdrückungsverfahren, das ein Self-Boosting-Schema verwendet, welches in U.S.-Patent Nr. 5,677,873, mit dem Titel "METHOD FOR PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICE TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN" und im U.S.-Patent Nr. 5,991,202 mit dem Titel "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MEMORY" offenbart ist.

Eine Betriebszeitablaufansicht, die auf dem vorhergehenden Programmierungsunterdrückungsverfahren unter Verwendung des Self-Boosting-Schemas beruht, wird in 13 dargestellt. Eine Spannung von 0 V wird an einem Gate eines Masse-Auswahltransistors GST angelegt, was einen Massepfad unterbindet. Eine Spannung von 0V wird an eine ausgewählte Bitleitung (beispielsweise BL0) angelegt, und eine Leistungsversorgungsspannung VCC von 3,3V oder 5V wird an eine nicht ausgewählte Bitleitung (beispielsweise BL1) angelegt. Zur gleichen Zeit wird die Leistungsversorgungsspannung VCC an ein Gate eines String-Auswahltransistors SST angelegt, der mit einer Bitleitung BL1 (siehe 12) gekoppelt ist, was eine Source des String-Auswahltransistors SST (oder eines Kanals eines Programmierungsunterdrückungszelltransistors) auf VCC-Vth (hierbei bezeichnet Vth die Schwellwertspannung des String-Auswahltransistors SST) auflädt. Der String-Auswahltransistor SST wird im wesentlichen abgeschaltet. Dieser Zeitabschnitt bzw. dieses Intervall wird als "Bitleitungs-Setup-Intervall" bezeichnet.

Anschließend wird eine Programmierungsspannung Vpgm an die ausgewählte Wortleitung angelegt und eine Durchlaßspannung wird an die nicht ausgewählten Wortleitungen angelegt, was eine Kanalspannung Vchannel eines Programmierungsunterdrückungszelltransistors anhebt. Der Fowler-Nordheim (F-N) Tunneleffekt zwischen einem Floating-Gate und einem Kanal wird nicht erzeugt, so daß der Programmierungsunterdrückungszelltransistor in seinem ursprünglichen gelöschten Zustand verbleibt. Dieser Zeitabschnitt wird als "Programmierungsintervall" bezeichnet. Falls eine Programmierung der ausgewählten Speicherzelle vollständig durchgeführt ist, wird ein Entladungsbetrieb zum Entladen eines Potentials einer Bitleitung ausgeführt. Für die Bitleitungs-Setup-, Programmierungs- und Entladungsintervalle wird eine Taschen-P-Wannenfläche bzw. P-Wannenauflagefläche PPWELL und eine N-Wannenfläche NWELL mit einer Massespannung vorgespannt (biased), wie in 13 gezeigt.

Wenn jedoch das vorhergehende Programmierungsunterdrückungsverfahren unter Verwendung des Self-Boosting-Schemas auf eine Flash-Speichervorrichtung angewendet wird, tritt unglücklicherweise ein Problem auf. Je höher der Integrationsgrad der Flash-Speichervorrichtung ist, desto enger ist der Abstand zwischen benachbarten Signalleitungen. Dies bewirkt eine Signalleitungskopplung über eine parasitäre Kapazität (siehe 12), die zwischen benachbarten Signalleitungen erzeugt wird. Angenommen, daß beispielsweise eine Speicherzelle MC15, die angrenzend (oder darunter) zu dem String-Auswahltransistor SST angeordnet ist, wird programmiert. Wenn eine Programmierungsspannung an eine ausgewählte Wortleitung WL15 angelegt wird, die mit der Speicherzelle MC15 gekoppelt ist, wird eine Spannung (beispielsweise eine Leistungsversorgungsspannung ) der String-Auswahlleitung SSL höher angehoben (boosted) als eine Leistungsversorgungsspannung VCC aufgrund einer Koppelung mit einer ausgewählten Wortleitung WL15 über eine parasitäre Kapazität, wie in 13 gezeigt. Die Spannungsanhebung verursacht Ladungen in dem Kanal des Programmierungsunterdrückungszelltransistors, der sich über einen String-Auswahltransistor (welcher durch die Spannungsanhebung von einem Ausschaltzustand in einen Einschaltzustand wechselt) zu einer Bitleitung entladen. Mit anderen Worten, die Kanalspannung Vchannel (oder Unterdrückungsspannung Vinhibit) des Programmierungsunterdrückungszelltransistors wird um ΔV (bestimmt durch ein Kopplungsverhältnis einer Wortleitung zu einer String-Auswahlleitung und einer Programmierungsspannung) in Proportion zu der Anhebespannung (boosting voltage) der String-Auswahlleitung SSL verringert, wie es in 13 gezeigt ist. Daher wird der Programmierungsunterdrückungszelltransistor unabsichtlich programmiert (d.h. eine Programmierungsstörung tritt auf).

Ein anderes Problem wird durch die Verwendung des vorhergehenden Programmierungsunterdrückungsschemas verursacht. Das heißt, eine "Programmierungsstörung" tritt in einer Programmierungsunterdrückungs-Flash-EEPROM-Zelle, die angrenzend bzw. benachbart zu einer zu programmierenden Flash-EEPROM-Zelle angeordnet ist, durch einen Leckstrom auf, der über einen parasitären MOS-Transistor fließt. Dies wird im folgenden im Detail erläutert.

Gemäß 14 wird eine Querschnittsansicht einer Array-Anordnung entlang einer gestrichelten Linie A-A' in 12 dargestellt. Flash-EEPROM-Zellen, die an der gleichen Wortleitung WL14 gekoppelt sind, sind voneinander durch Feld- (oder Feldoxid-)Zonen 12, die in einem P-Wannenauflagebereich ausgebildet sind, elektrisch voneinander isoliert. Ein parasitärer MOS-Transistor ist aus angrenzenden Flash-EEPROM-Zellen, einer Wortleitung WL14 und einer P-Wanneauflage als eine Grundlage (bulk) hergestellt. Ein Kanalbereich einer Programmierungsunterdrückungszelle aus den EEPROM-Zellen fungiert bzw. dient als ein Drain-Bereich des parasitären MOS-Transistors. Ein Kanalbereich einer Programmierungszelle dient als ein Source-Bereich. Die Wortleitung WL14 dient als ein Gate des parasitären MOS-Transistors. Ein P-Wannenauflagebereich, welcher an die Feldzone 12 zwischen den Source- und dem Drain-Bereichen angrenzt, dient als der Kanalbereich des parasitären MOS-Transistors.

Falls eine Programmierungsspannung an die Wortleitung WL14 angelegt wird, die höher ist als eine Schwellwertspannung des parasitären MOS-Transistors, wird der parasitäre MOS-Transistor eingeschaltet. Dies bewirkt einen Leckstrom, der von dem Kanalbereich der Programmierungsunterdrückungszelle zu dem Kanalbereich der Programmierungszelle über den eingeschalteten parasitären MOS-Transistor fließt. Eine Self-Boosted-Kanalspannung der Programmierungsunterdrückungszelle wird dann erniedrigt, so daß die Programmierungsunterdrückungs-Flash-EEPROM-Zelle eine "Programmierungsstörung" erfährt.

Eine Schwellwertspannung eines parasitären MOS-Transistors wird angehoben (boosted), um ein derartiges Problem zu lösen. Um die Schwellwertspannung eines parasitären MOS-Transistors anzuheben, wird ein Verfahren zum Implantieren von Störstellen in eine Feldzone vorgeschlagen. Unglücklicherweise wird eine Durchbruchsspannung eines Drain-Bereiches erniedrigt. Überdies begrenzt ein Erhöhen der Störstellenkonzentration die Bemühungen zum Verringern der Größe eines Speicherzel lenarrays. Ebenso ist ein Verfahren zum direkten Vorspannen (biasing) einer P-Wannenauflagefläche mit einer negativen Spannung vorgeschlagen worden. Unglücklicherweise benötigt ein Aufladen der P-Wannenauflagefläche eine relativ lange Zeit, wodurch die Gesamtprogrammierungszeit erhöht wird.

Aus DE 40 18 977 A1 ist ein NAND-EPROM bekannt, bei dem die Speicherstrings ebenfalls in einer Wanne untergebracht sind. Diese Vorrichtung dient dazu eine nicht flüchtige Halbleiter-Speichervorrichtung zu schaffen, die hochintegriert ist und eine gute Betriebszuverlässigkeit aufweist. Insbesondere arbeitet diese Vorrichtung beim Schreiben und Lesen mit einer festen Vorspannung für die Wanne, die über eine Spannungszuführung 72 zugeführt wird.

In Anbetracht der vorangehend erwähnten Probleme des Standes der Technik ist es eine Aufgabe der vorliegenden Erfindung ein Verfahren zum Programmieren einer nichtflüchtigen Halbleiter-Speichervorrichtung zu schaffen, welche eine Programmierstörung aufgrund eines Leckstrom eines parasitären MOS-Transistors vermeidet.

Diese Aufgabe wird durch die Merkmale des anliegenden Anspruchs 1 gelöst. Weitere vorteilhafte Ausgestaltungen und Weiterbildung des Verfahrens sind Gegenstand der dem Anspruch 1 nachgeordneten Ansprüche, deren Inhalt hier doch ausdrücklich zum Bestandteil der Beschreibung gemacht wird, ohne deren Wortlaut hier einzeln wiederzugeben.

Ausführungsformen der vorliegenden Erfindung sehen ein Verfahren zum Programmieren einer nicht flüchtigen Halbleiterspeichervorrichtung vor, die eine Programmstörung durch ein Anheben der Schwellwertspannungen eines String-Auswahltransistors und eines parasitären MOS-Transistors, der zwischen angrenzenden Speicherzellen der gleichen Reihe bzw. Zeile ausgebildet ist, verhindert.

Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Programmieren einer nicht flüchtigen Halbleitervorrichtung vorgesehen, um einen Leckstrom, der über den String-Auswahltransistor und einem parasitären MOS-Transistor, der zwischen einer Programmierungsunterdrückungszelle und einer Programmierungszelle ausgebildet ist, verhindert. Die Speichervorrichtung besteht aus einem Halbleitersubstrat eines ersten Leitungstyps (beispielsweise P-leitend); aus einer ersten Wannenfläche eines zweiten Leitungstyps (beispielsweise N-leitend), die auf dem Halbleitersubstrat des ersten Leitungstyps ausgebildet ist; aus einer zweiten Wannenfläche des ersten Leitungstyps, die in der ersten Wannenfläche ausgebildet ist; aus einem Speicherzellenarray, der bei der zweiten Wannenfläche ausgebildet ist und aus einer Vielzahl von Strings, die jeweils aus einem ersten Auswahltransistor, der einen mit einer korrespondierenden Bitleitung verbundenen Drain aufweist, aus einem zweiten Auswahltransistor, der eine Source aufweist, die mit einer gemeinsamen Sourceleitung verbunden ist, und aus einer Vielzahl von Speicherzellen, die seriell zwischen der Source des ersten Auswahltransitors und einem Drain des zweiten Auswahltransistors verbunden sind, besteht; aus einer ersten Auswahlleitung, die gemeinsam mit ersten Auswahltransistoren der Strings verbunden ist; aus einer zweiten Auswahlleitung, die mit zweiten Auswahltransistoren der Strings gemeinsam verbunden ist; aus einer Vielzahl von Wortleitungen, die alle mit Speicherzellen der jeweiligen Strings verbunden sind; und aus Seitenspeichern (Page Buffer), die alle mit Bitleitungen, die mit den jeweiligen Strings korrespondieren, zum vorübergehenden Speichern von Daten, die in den Speicherzellenarrays einprogrammiert werden sollen, gekoppelt sind. Bei dem Programmierungsverfahren werden entweder Masse- oder Leistungsversorgungsspannung an die Bitleitungen angelegt, abhängig von den in den Seitenspeichern gespeicherten Daten, wobei die zweite Wannenfläche mit der Massespannung vorgespannt ist. Die Massespannung, die an der zweiten Wannenfläche anliegt, wird dann abgeschaltet, so daß die zweite Wannenfläche ein Floating-Gate behält. Unter dieser Bedingung wird die zweite Wannenfläche durch entweder eine Kopplungskapazität zwischen der zweiten Wannenfläche und einer gemeinsamen Source-Leitung oder einer Kopplungskapazität zwischen der zweiten Wannenfläche und der ersten Wannenfläche mit einer Kopplungsspannung vorgespannt, die niedriger als die Massespannung ist. Wenn die "schwebende" (d.h. eine schwebendes Potential aufweisende; floating) zweite Wannenfläche mit der Kopplungsspannung vorgespannt wird, wird eine Programmierungsspannung an eine ausgewählte Wortleitung angelegt und eine Durchlaßspannung an die nicht ausgewählten Wortleitungen angelegt.

1 zeigt ein Blockschaltbild, das eine nicht flüchtige Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
2 zeigt eine Querschnittsansicht entlang einer Linie B-B' in 1.
3 zeigt ein Ersatzschaltbild, das Kapazitätselemente von 2 darstellt.
4 zeigt eine Betriebszeitablaufansicht zum Erläutern eines Programmierungsverfahrens gemäß der ersten Ausführungsform der vorliegenden Erfindung.
5A und 5B zeigen Diagramme, die ein Wortleitungsauswahlverfahren gemäß einem Local-Self-Boosting-Schema (lokales Selbstanhebungsschema) darstellen.
6 zeigt eine Betriebszeitablaufansicht, die einen Local-Self-Boosting-Vorgang zeigt, der das Programmierungsverfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung benutzt.
7 zeigt ein Blockschaltbild, das eine nicht flüchtige Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.
8 zeigt eine Querschnittsansicht entlang einer Linie C-C' in 7.
9 zeigt ein Ersatzschaltbild, das Kapazitätselemente von 8 darstellt.
10 zeigt eine Betriebszeitablaufansicht zum Erläutern eines Programmierungsverfahrens gemäß der zweiten Ausführungsform der vorliegenden Erfindung.
11 zeigt eine Betriebszeitablaufansicht, die einen Local-Self-Boosting-Vorgang zeigt, der ein Programmierungsverfahren gemäß der zweiten Ausführungsform der vorliegenden Erfindung benutzt.
12 zeigt ein Diagramm, das eine Array-Anordnung einer herkömmlichen nicht flüchtigen Halbleitervorrichtung zeigt.
13 zeigt eine Betriebszeitablaufansicht zum Erläutern eines "program disturb"-Phänomens gemäß einem herkömmlichen Programmierungsverfahren.
14 zeigt eine Querschnittsansicht entlang einer gepunkteten Linie A-A' in 12.
Beschreibung der bevorzugten Ausführungsform
Eine Flash-Speichervorrichtung vom NAND-Typ der vorliegenden Erfindung enthält einen Speicherzellenarray, der in einer P-Wannenauflagefläche ausgebildet ist. Ein Programmierungszyklus der Speichervorrichtung besteht aus einem Bitleitungs-Setup-Intervall, einem Wannen-Bias-Setup-Intervall, einem Programmierungsintervall und einem Entladungsintervall. Es ist für den Fachmann ersichtlich, daß der Programmierungszyklus innerhalb vorbestimmter Zeiten wiederholt wird. Bei dem Bitleitungs-Setup-Intervall werden Bitleitungen entweder auf eine Leistungsversorgungsspannung oder auf eine Massespannung gemäß den Datenbits, die in den jeweiligen Seitenspeichern geladen sind, aufgeladen. Nach dem Bitleitungs-Setup-Intervall und vor dem Programmierungsintervall wird die P-Wannenauflagefläche mit einer negativen Spannung über eine Kopplungskapazität für einen kurzen Zeitraum vorgespannt (biased), und anschließend ist es möglich, daß sie "schwebt" (d.h. ein schwebendes Potential besitzt). Die P-Wannenauflagefläche wird mit einer negativen Spannung vorgespannt, wodurch die Schwellwertspannungen eines parasitären MOS-Transistors und eines String-Auswahltransistors zwischen angrenzenden Speicherzellen erhöht wird. Dies bedeuted, daß ein Leckstrom, der über den parasitären MOS-Transistor und den String-Auswahltransistor fließt, unterbunden werden kann. Somit ist es möglich, eine Programmierungsstörung zu verhindern, die auftritt, wenn eine Programmierungsspannung an eine Wortleitung gelegt wird, die an einer String-Auswahlleitung liegt, ebenso wie eine Programmstörung, die durch ein Einschalt-Phänomen eines parasitären MOS-Transistors verursacht wird.
1 stellt schematisch eine Flash-Speichervorrichtung vom NAND-Typ gemäß einer ersten Ausführungsform der vorliegenden Erfindung dar. Die Speichervorrichtung enthält einen Zellenarray 100, eine Zeilensteuerschaltung 110, eine Seitenspeicher schaltung 120, eine gemeinsame Source-Leitungssteuerschaltung 130 und eine Wannenvorspannschaltung bzw. Wannen-Bias-Schaltung 140. Der Speicherzellenarray ist in einer P-Wannenauflagefläche ausgebildet, welche in einer N-Wannenfläche angeordnet ist, die in einem Halbleitersubstrat vom P-Typ ausgebildet ist. Ein Speicherzellenarray der Flash-Speichervorrichtung vom NAND-Typ ist aus einer Vielzahl von Speicherblöcken hergestellt, die in Richtung einer Bitleitung unterteilt sind, wie es in US Patent Nr.5,546,341 mit dem Titel "NONVOLTATILE SEMICONDUCTOR MEMORY" offenbart ist, und dessen Offenbarungsgehalt hiermit durch Bezugnahme vollinhaltlich eingeschlossen ist. Jeder der Speicherblöcke ist in einer entsprechenden P-Wannenauflagefläche ausgebildet. Zur Vereinfachung der Bezeichnung werden in 1 Elemente gezeigt, die lediglich einem einzigen Speicherblock entsprechen. Daher entspricht der in 1 dargestellte Speicherzellenarray einem Speicherblock.
Gemäß 1 ist der Speicherzellenarray 100 aus einer Vielzahl von Zellenstrings oder NAND-Stringsl2, die in Spalten angeordnet sind. Jede der Strings 12 enthält einen Auswahltransistor SSTm (m = 0, 1, 2, ...., i) und ist mit einer String-Auswahlleitung SSL gekoppelt. Ebenso enthält jeder String 12 einen Masse-Auswahltransistor GSTm, dessen Gate mit einer Masse-Auswahlleitung GSL verbunden ist. Ein Drain des jeweiligen String-Auswahltransistors SSTm ist mit einer Bitleitung BLm gekoppelt und eine Source des jeweiligen Masse-Auswahltransistors GSTm ist mit einer gemeinsamen Source-Leitung CSL gekoppelt. Eine String-Auswahlleitung SSL, Wortleitungen WLj und eine Masse-Auswahlleitung GSL sind elektrisch mit einer Zeilensteuerschaltung 110 verbunden.
Die Zeilensteuerschaltung 110 steuert die Spannungen der Auswahlleitungen SSL und GSL und der Wortleitungen WL0-WL15 gemäß einem Bitleitungs-Setup-Intervall, einem Wannenvorspann-Setup-Intervall, einem Programmierungsintervall und einem Entladungsintervall eines Programmierungszyklus. Dies wird später im Detail erläutert. Die Seitenspeicherschaltung 120 enthält Seitenspeicher, die mit Bitleitungen Bli korrespondieren. Während eines Lesezyklus führt jeder Seitenspeicher eine Funktion zum Lesen von Daten aus einer ausgewählten Seite aus. Die gelesenen Daten werden zu ei nem Datenausgangspuffer (nicht gezeigt) über eine Spaltendurchlaßgatterschaltung 150 übertragen. Während eines Programmierungszyklus führt jeder Seitenspeicher eine Funktion zum vorübergehenden Speichern von Daten, die von einem Eingangs/Ausgangspuffer über die Spaltendurchlaßgatterschaltung 150 angelegt worden sind. Mit anderen Worten, jeder Seitenspeicher weist Datenlese- und Zwischenspeicherfunktionen auf.
Die gemeinsame Source-Leitung CSL ist mit einer gemeinsamen Source-Leitungssteuerschaltung 130 gekoppelt, die ein Potential der gemeinsamen Source-Leitung CSL während des Programmierungszyklusses steuert, welcher später im Detail erläutert wird. Die Wannen-Bias-Schaltung 140 legt die in jedem Intervall benötigten Spannungen an eine N-Wannenfläche und an eine P-Wannenauflagefläche an, und ist beispielsweise aus einem NMOS-Transistor MN1 hergestellt. Ein Gate des NMOS-Transistors MN1 ist zum Aufnehmen eines Steuersignals PPWELLCTL, verbunden, seine Source ist mit Masse verbunden und sein Drain ist mit den N-Wannen und P-Wannenauflageflächen gemeinsam verbunden. Mit anderen Worten, die Flash-Speichervorrichtung gemäß der ersten Ausführungsform der Erfindung weist einen gemeinsamen Wannen-Bias-Aufbau auf.
Gemäß 2, welche eine Querschnittsansicht entlang einer gestrichelten Linie B-B' in 1 zeigt, ist eine N-Wannenfläche 210 in einem Halbleitersubstrat 200 vom P-Typ ausgebildet. Eine P-Wannenauflagefläche 220 ist in der N-Wannenfläche 210 angeordnet. Speicherzellen, die aus einem Floating-Gate-Transistor mit Source- und Drain-Bereichen vom N-Typ, einem String-Auswahltransistor und einem Masse-Auswahltransistor ausgebildet sind, sind in der P-Wannenauflagefläche 220 ausgebildet. Die N-Wannenfläche 210 und die P-Wannenauflagefläche 220 sind gemeinsam mit einer Spannung Vppwell vorgespannt, die von der Wannen-Bias-Schaltung 140 zugeführt wird. Es gibt eine Kopplungskapazität CCBL-PPWELL und eine Sperrschichtkapazität (junction capacitance) CJBL-PPWELL zwischen einer Bitleitung und der P-Wannenauflagefläche 220. Es gibt eine Sperrschichtkapazität CCSL-PPWELL zwischen der gemeinsamen Source-Leitung CSL und der P-Wannenauflagefläche 220.
Ebenso gibt es eine Sperrschichtkapazität CPPWELL-PSUB zwischen der P-Wannenauflagefläche 220 und dem Substrat 200.
3 zeigt einen Ersatzschaltplan von Kapazitätselementen, die in 2 gezeigt sind. Eine Kapazität CBL-PPWELL zwischen der Bitleitung BL und der P-Wannenauflagefläche 220 ist gleich der Summe der Kopplungskapazität CCBL-PPWELL und der Sperrschichtkapazität CJBL-PPWELL. Die Kapazität CPPWELL-PSUB zwischen der P-Wannenauflagefläche 220 und dem Substrat 200 entspricht einer Sperrschichtkapazität zwischen der N-Wannenfläche 210 und dem Substrat 200, da sie mit der P-Wannenauflagefläche und der N-Wannenfläche 210 verbunden ist.
Ein Programmierungsverfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung wird im folgenden unter Bezugnahme auf die beiliegende Zeichnung eingehender beschrieben. 4 zeigt eine Zeitablaufansicht zum Erläutern eines Programmierungsvorgangs einer Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform der Erfindung. Wie vorhergehend erläutert, besteht ein Programmierungszyklus aus einem Bitleitungs-Setup-Intervall, einem Wannen-Bias-Setup-Intervall, einem Programmierungsintervall und einem Entladungsintervall. Der Programmierungszyklus kann innerhalb vorbestimmter Zeiten wiederholt werden. Um die Erläuterungen zu vereinfachen, wird ein Verfahren zum Programmieren einer Flash-Speichervorrichtung beschrieben, die lediglich zwei Bitleitungen BL0 und BL1 verwendet. Es wird angenommen, daß Programmdatenbit "0" und "1" in den Seitenspeichern entsprechend den Bitleitungen BL0 bzw. BL1 geladen sind. Die Bitleitung BL0, die mit einem Seitenspeicher korrespondiert, der ein "0"-Datenbit hält, wird als eine ausgewählte Bitleitung bezeichnet, und die Bitleitung BL1, die mit einem Seitenspeicher korrespondiert, der ein "1"-Datenbit hält, wird als eine nicht ausgewählte Bitleitung bezeichnet.
Für einen Bitleitungs-Setup-Intervall wird eine erste Durchlaßspannung Vpassi, die höher als eine Leistungsversorgungsspannung VCC ist, an die String-Auswahlleitung SSL angelegt. Die Leistungsversorgungsspannung VCC wird an eine gemeinsame Source-Leitung CSL angelegt und eine Massespannung GND wird an eine Masse-Auswahlleitung GSL angelegt. Da ein Steuersignal PPWELLCTL einen H-Pegel von VCC ausgibt, werden die N-Wannenfläche 210 und die P-Wannenauflagefläche 220 über den NMOS-Transistor MN1 der Wannen-Bias-Schaltung 140 geerdet bzw. auf Massepotential gebracht. Eine erste Durchlaßspannung Vpassl wird an alle Wortleitungen WL0-WL15 angelegt. Die Bitleitung BL1 wird auf VCC entsprechend einem Datenbit "1", das in einem entsprechenden Seitenspeicher geladen ist, angehoben, während die Bitleitung BL0 gemäß einem Datenbit "0", das in einem entsprechenden Seitenspeicher geladen ist, auf GND verbleibt. Wenn eine Spannung der Bitleitung BL1 von GND auf VCC angehoben wird, wird ebenso eine Spannung der P-Wannenauflagefläche 220 angehoben. Die angehobene Spannung fällt über den NMOS-Transistor NM1 der Wannen-Bias-Schaltung 140 schnell auf GND ab.
Bei dieser Ausführungsform weist die erste Durchlaßspannung Vpass1 einen Pegel auf, der hoch genug ist, eine Speicherzelle, die einen Programmierungszustand aufweist, oder einen String-Auswahltransistor einzuschalten, und erfüllt folgende Gleichung: (Vth + VBL) < Vpass1 < Vpass2 [Gleichung 1]wobei Vth die Schwellwertspannung einer Speicherzelle, die einen Programmierungszustand aufweist, repräsentiert, VBL eine Bit-Leitungsspannung und Vpass1 eine Spannung repräsentiert (im folgenden als "zweite Durchlaßspannung" bezeichnet), die an eine nicht ausgewählte Wortleitung in einem Programmierungsintervall angelegt worden ist.
Die erste Durchlaßspannung Vpassl wird an die String-Auswahlleitung SSL angelegt und lädt den Kanalbereich einer Programmierungsunterdrückungszelle in einem String, der mit der Bitleitung BLi korrespondiert, auf die Leistungsversorgungsspannung VCC auf. Ebenso wird die erste Durchlaßspannung Vpass1 auf alle Wortleitungen WL0-WL15 für einen Bitleitungs-Setup-Intervall angelegt, wodurch eine konstante An hebespannung (boosting voltage) unabhängig von einem vorherigen Programmierungszustand der anderen Speicherzellen in dem gleichen String (korrespondierend zu der Bitleitung BL1) erzielt wird.
In dem Wannen-Bias-Setup-Intervall, der auf den Bitleitungs-Setup-Intervall folgt, wird die P-Wannenauflagefläche mit einer negativen Spannung über die Kopplungskapazität zwischen der gemeinsamen Source-Leitung und der P-Wannenauflagefläche vorgespannt. Genauer gesagt, schaltet das Steuersignal PPWELLCTL von einem H-Pegel zu einem L-Pegel, und der NMOS-Transistor MN1 der Wannen-Bias-Schaltung 140 wird ausgeschaltet. Dies bedeutet, daß die P-Wannenauflagefläche 220 einen schwebenden Zustand beibehält. Eine Spannung der gemeinsamen Source-Leitung CSL fällt von der Leistungsversorgungsspannung VCC auf eine Vcsl-Spannung (beispielsweise ungefähr 1,4 V) als eine Kopplungsinduktionsspannung ab. Die Vcsl-Spannung ist in der Lage, einen Durchgriff (punchthrough) des Masseauswahl-Transistors GSTm zu verhindern. Eine Spannung PPWELL der P-Wannenauflagefläche verringert sich proportional einer Spannungsveränderung (ΔV) der gemeinsamen Source-Leitung CSL, und fällt auf eine negative Spannung Vfi (beispielsweise -0,1V oder weniger) als eine Kopplungsspannung durch eine Kapazitätskopplung zwischen der gemeinsamen Source-Leitung CSL und der P-Wannenauflagefläche 220 ab.
Für diesen Fall ist die Spannung Vfi in der Lage, einen parasitären MOS-Transistor abzuschalten, wenn eine Programmierungsspannung an eine ausgewählte Wortleitung angelegt ist. Alternativ ist die Spannung Vfi in der Lage, einen Leckstrom, der über einem String-Auswahltransistor fließt, wenn eine Programmierungsspannung an der ausgewählten Wortleitung angelegt ist, zu unterbinden. Der Vfi-Spannungspegel wird durch ein Kopplungsverhältnis der gemeinsamen Source-Leitung CSL und der P-Wannenauflagefläche 220 bestimmt.
Da die P-Wannenauflagefläche 220 mit der negativen Spannung Vfi vorgespannt ist, wird eine Source-Grundflächen-(P-Wannenauflagefläche)-Spannung (source bulk (pocket P-well area) voltage) VSB auf den gleichen Pegel wie die Spannung Vfi vergrößert. Daher sind die Schwellwertspannungen des parasitären MOS-Transistors und des String-Auswahltransistors in Proportion zu der erhöhten Spannung VSB hoch, wie aus der folgenden Gleichung ersichtlich.
Wie es in 4 gezeigt ist, behält eine Spannung einer String-Auswahlleitung SSL eine erste Durchlaßspannung Vpass1 solange bei, bis die P-Wannenauflagefläche 220 ausreichend mit einer negativen Spannung vorgespannt worden ist. Damit wird verhindert, daß eine Kapazitätskopplung eine Spannung eines Programmierungsunterdrückungskanal oder eine Kanalspannung eines Strings, der einem "1"-Datum entspricht, erniedrigt wird. Wenn die Spannung der String-Auswahlleitung SSL in einem Wannen-Bias-Setup-Intervall eine Leistungsversorgungsspannung VCC wird, werden eine Bitleitung BL1 und ein entsprechender String 12 voneinander elektrisch isoliert. D.h., der String 12, der mit der Bitleitung BL1 korrespondiert, wird schwebend.
Falls ein praktischer Programmierungsvorgang beginnt, wird eine Programmierungsspannung Vpgm an eine ausgewählte Wortleitung (beispielsweise WL15) angelegt, und eine zweite Durchlaßspannung Vpass2 wird an die nicht ausgewählten Wortleitungen WL0-WL14 angelegt. Eine Flash-EEPROM-Zelle MC15, welche durch die Bitleitung BL0 und durch die ausgewählte Wortleitung WL15 bestimmt ist, wird durch den F-N-Tunneleffekt programmiert. Da der Zellenstring 12, welcher mit der nicht aus gewählten Bitleitung BL1 korrespondiert, schwebt, wird eine Kanalspannung der bestimmten Flash-EEPROM-Zelle MC15 (der Programmierungsunterdrückungszelle) auf eine Spannung gemäß einem Self-Boosting-Mechanismus angehoben (boosted), die hoch genug ist, den F-N-Tunneleffekt zu verhindern.
Da die P-Wannenauflagefläche 220 mit der negativen Spannung Vfi vorgespannt ist, ist eine Schwellwertspannung eines parasitären MOS-Transistors, der zwischen benachbarten Speicherzellen auf einer ausgewählten Wortleitung ausgebildet ist, höher als die Programmierungsspannung Vpgm. Dies ermöglicht es, den parasitären MOS-Transistor auszuschalten (oder einen Strompfad über den parasitären MOS-Transistor zu unterdrücken), und eine angehobene Kanalspannung einer Programmierungsunterdrückungsspeicherzelle, die durch das Self-Boosting-Schema vergrößert worden ist, ohne einen Verlust beizubehalten. Obgleich eine Spannung der String-Auswahlleitung angehoben wird, wenn die Programmierungsspannung Vpgm an einer benachbarten Wortleitung angelegt wird, verbleibt der String-Auswahltransistor in seinem ausgeschalteten Zustand. Dies kommt daher, weil die Schwellwertspannung des String-Auswahltransistors SSTm sich proportional mit der negativen Spannung vergrößert, mit der die P-Wannenauflagefläche 220 vorgespannt worden ist. Folglich ist es möglich, ein Programmierungsstörungsphänomen zu verhindern, das durch einen Leckstrom verursacht wird, der über einen parasitären MOS-Transistor und einen String-Auswahltransistor fließt.
Nachdem der Programmierungsvorgang abgeschlossen ist, werden im Entladungsintervall die Spannungen der Bitleitungen BL0 und BL1 und der Wortleitungen WL0-WL15 entladen, und die Seitenspeicher initialisiert. Wegen dem L- zu-H-Übergang eines Steuersignals PPWELLCTL im Entladungsintervall wird die P-Wannenauflagefläche 220 und die N-Wannenfläche 210 über den NMOS-Transistor MN1 einer Wannen-Bias-Schaltung 140 auf Massepotential gebracht. Bei dieser Ausführungsform behält die P-Wannenauflagefläche 220 einen Schwebezustand (floating state) für den Wannen-Bias-Setup-Intervall und dem Programmierungsintervall bei.
Anstelle des vorhergehend beschriebenen Self-Boosting-Schemas, ist ein Local-Self-Boosting-Schema bei der Flash-Speichervorrichtung von NAND-Typ der Ausführungsformen der vorliegenden Erfindung anwendbar. Das Local-Self-Boosting-Schema wird verwendet, um eine ungewollte Programmierung (d.h. eine "Programmierungsstörung" bzw. "program disturb") einer nicht ausgewählten Zelle, die mit einer ausgewählten Wortleitung gekoppelt ist, zu verhindern. Ein Programmierungsunterdrückungsverfahren, das das Local-Self-Boosting-Schema benutzt, ist im US Patent Nr. 5,715,194 mit dem Titel "BIAS SCHEME OF PROGRAM INHIBIT FOR RANDOM PROGRAMMING IN A NAND FLASH MEMORY" und US Patent Nr. 6,061,270 mit dem Titel "METHOD FOR PROGRAMMING A NON-VOLATILE MEMORY DEVICE WITH PROGRAM DISTURB CONTROL" offenbart.
Bei dem Programmierungsunterdrückungsverfahren, dis das Local-Self-BoostingSchema benutzt, wird eine Spannung von 0 V an zwei nicht ausgewählte Wortleitungen (im folgenden als "Entkopplungswortleitungen" bezeichnet) angelegt, die an eine ausgewählte Wortleitung angrenzen bzw. dazu benachbart sind, wie es in 5B gezeigt ist. Alternativ wird die Spannung von 0 V lediglich an der nicht ausgewählten Wortleitung (d.h. Entkopplungswortleitung) angelegt, die zu der ausgewählten Wortleitung in Richtung einer Masse-Auswahlleitung benachbart ist, wie in 5A gezeigt. Nachdem eine zweite Durchlaßspannung Vpass2 (beispielsweise 10 V) an die anderen nicht ausgewählten Wortleitungen angelegt worden ist, wie es in 6 gezeigt wird, wird an die ausgewählte Wortleitung eine Programmierungsspannung Vpgm angelegt. Aufgrund dieses Bias-Schemas wird ein Kanal eines Self-Boosted-Zellen-Transistors auf eine ausgewählte Wortleitung beschränkt. Verglichen mit dem Programmierungsunterdrückungsverfahren, das. das Self-Boosting-Schema verwendet, wird eine Kanal-Boosting-Spannung eines Programmierungsunterdrückungs-Zell-Transistors höher. Daher wird kein F-N-Tunneleffekt zwischen dem Floating-Gate und einem Kanal des Programmierungsunterdrückungs-Zell-Transistors erzeugt. Dies ermöglicht dem Programmierungsunterdrückungs-Zell-Transistor seinen ursprünglichen gelöschten Zustand beizubehalten.
Das Local-Self-Boosting-Schema leidet ebenso an einem Programmierungsstörungsphänomen, das bei einer Programmierungsunterdrückungszelle auftritt, wenn eine Zelle, die mit einer Wortleitung gekoppelt ist, die benachbart zu einer String-Auswahlleitung SSL ist, programmiert wird. Überdies tritt das Programmierungsstörungsphänomen beim Einschalten eines parasitären MOS-Transistors auf, der zwischen benachbarten Speicherzellen auf der gleichen Wortleitung ausgebildet ist. Diese Probleme können durch ein Programmierungsverfahren gemäß der ersten Ausführungsform der Erfindung verhindert werden.
7 zeigt schematisch eine Flash-Speichervorrichtung vom NAND-Typ gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Die Speichervorrichtung enthält einen Speicherzellenarray 300, eine Zeilensteuerschaltung 310, eine Seitenspeicherschaltung 320, eine gemeinsame Source-Leitungssteuerschaltung bzw. eine Steuerschaltung für eine gemeinsame Source-Leitung 330, und eine Wannen-Bias-Schaltung 340. Der Speicherzellenarray 300, die Seitenspeicherschaltung 320 und die Spaltendurchlaßgatterschaltung 350 sind mit denen der ersten Ausführungsform identisch.
Die Zeilensteuerschaltung 310 steuert Spannungen der Auswahlleitungen SSL und GSL und Wortleitungen WL0-WL15 entsprechend einem Bitleitungs-Setup-Intervall, einem Wannen-Bias-Setup-Intervall, einem Programmierungsintervall und einem Entladungsintervall eines Programmierungszyklus. Dies wird später im Detail erläutert. Die Steuerschaltung für die gemeinsame Source-Leitung 330, die mit einer gemeinsamen Source-Leitung gekoppelt ist, steuert eine Spannung der gemeinsamen Source-Leitung CSL, um eine Vcsl-Spannung (zum Beispiel ungefähr 1,4V) für das Wannen-Bias-Setup-Intervall und das Programmierungsintervall beizubehalten.
Die Wannen-Bias-Schaltung 340 führt eine für jeden der Intervalle erforderliche Spannung individuell zu den N-Wannen- und P-Wannenauflageflächen 210, 220 zu. Die Wannen-Bias-Schaltung 340 kann beispielsweise aus einem NMOS-Transistor MN2 und PMOS- und NMOS-Transistoren MP1 und MN3, die als ein Inverter fungieren, hergestellt sein. Bei dem NMOS-Transistor MN2 nimmt das Gate ein Steuersignal PPWELLCTL auf, die Source liegt auf Massepotential und der Drain ist mit der P-Wannenauflagefläche gekoppelt. Die Transistoren MN3 und MP1 werden durch ein Steuersignal NWELLCTL gemeinsam gesteuert, und ihr gemeinsamer Drainknoten ist mit der N-Wannenfläche 210 gekoppelt. Mit anderen Worten die N-Wannen- und P-Wannenflächen werden individuell vorgespannt.
8 stellt Kapazitätselemente aufgrund eines derartigen Wannen-Bias-Aufbaus dar und 9 stellt eine Ersatzschaltung der Kapazitätselemente dar. Es gibt Sperrschichtkapazitätselemente (junction capacitance elements) CPPWELL-NWELL und CNWELL-PSUB zwischen der P-Wannenauflagefläche 220 und der N-Wannenfläche 210 bzw. der N-Wannenfläche 210 und einem Halbleitersubstrat 200. In 9 entspricht eine Kapazität CBL-PPWELL zwischen einer Bitleitung und der P-Wannenauflagefläche 220 gleich der Summe einer Koppelkapazität CBL-PPWELL und einer Sperrschichtkapazität CJBL-PPWELL.
10 zeigt eine Zeitablaufansicht zum Erläutern von Programmierungsvorgängen einer Speichervorrichtung gemäß der zweiten Ausführungsform der Erfindung. Wie es vorangehend erläutert worden ist, besteht ein Programmierungszyklus aus einem Bitleitungs-Setup-Intervall, einem Wannen-Bias-Setup-Intervall, einem Programmierungsintervall und einem Entladungsintervall, und kann innerhalb vorbestimmter Zeiten wiederholt ausgeführt werden. Um die Erläuterung zu vereinfachen, wird ein Verfahren zum Programmieren einer Flash-Speichervorrichtung erläutert, die lediglich zwei Bitleitungen BL0 und BL1 verwendet. Dabei wird angenommen, daß Programmdatenbits "01" in die Seitenspeicher (Page Buffers) entsprechend zu den Bitleitungen BL0 bzw. BL1 geladen worden sind. Die Bitleitung BL0, die mit dem Page-Buffer, der ein Datenbit "0" hält, korrespondiert, wird als eine ausgewählte Bitleitung bezeichnet und die Bitleitung BL1, die mit dem Page-Buffer korrespondiert, der ein Datenbit "1" hält, wird als eine nicht ausgewählte Bitleitung bezeichnet.
Für den Bitleitungs-Setup-Intervall wird eine erste Durchlaßspannung Vpass1, welche höher als eine Leistungsversorgungsspannung VCC ist, an die String- Auswahlleitung SSL angelegt, sowie eine Vcsl Spannung (z.B. ungefähr 1,4 V) an eine gemeinsame Source-Leitung CSL angelegt und eine Massespannung GND an eine Masse-Auswahlleitung GSL angelegt. Die Vesl Spannung ist eine Spannung, die in der Lage ist, einen Durchgriff (punch-through) eines Masse-Auswahltransistors GSTM zu verhindern. Da das Steuersignal PPWELLCTL den hohen Pegel (H-Pegel) einer Leistungsversorgungsspannung VCC beibehält, wird die P-Wannenauflagefläche 220 über den NMOS-Transistor MN2 der Wannen-Bias-Schaltung 340 mit Masse verbunden. Bei der zweiten Ausführungsform ist die erste Durchlaßspannung Vpass1 identisch mit der der ersten Ausführungsform.
Da weiterhin das Steuersignal NWELLCTL den niedrigen Pegel (L-Pegel) einer Massespannung (d.h. Bezugsspannung) GND beibehält, wird die N-Wannenfläche 210 mit der Leistungsversorgung VCC über den PMOS-Transistor MP1 der Wannen-Bias-Schaltung 340 verbunden. Die erste Durchlaßspannung Vpassl wird an alle Wortleitungen WL0 bis WL15 angelegt. Eine Bitleitung BL1 wird in Übereinstimmung mit einem Datenbit "1", das in dem Page-Buffer korrespondierend zu der Bitleitung BL1 geladen ist, angehoben. Andererseits behält die Bitleitung BL0 die Massespannung GND in Übereinstimmung mit einem Datenbit "0", das in einen Page-Buffer korrespondierend zu der Bitleitung BL0 geladen ist, bei. Wenn die Spannung der Bitleitung BL1 von der Massespannung GND auf die Leistungsversorgungsspannung VCC ansteigt, steigt ebenso eine Spannung der P-Wannenauflagefläche 220 an. Jedoch fällt der Spannungssprung (bounced voltage) über den NMOS-Transistor MN2 der Wannen-Bias-Schaltung wieder auf die Massespannung GND ab.
In dem auf dem Bit-Leitungs-Setupintervall folgenden Wannen-Bias-Setup-Intervall, wird die P-Wannenauflagefläche 220 mit einer negativen Spannung durch eine Kopplungskapazität zwischen der P-Wannenauflage- und der N-Wannenflächen 220, 210 vorgespannt (biased). Genauer gesagt, ändert sich das Steuersignal PPWELLCTL von einem H-Pegel zu einem L-Pegel, und der NMOS-Transistor NM2 der Wannen-Bias-Schaltung 340 wird ausgeschaltet. Dies bedeutet, daß die P-Wannenauflagefläche 220 in einem schwebenden Zustand verbleibt. Die Spannung der gemeinsamen Source- Leitung CSL verbleibt bei der Vcsl-Spannung (beispielsweise ungefähr 1,4 V), um einen Durchgriff (punch-through) des Masseauswahltransistors GSTm zu verhindern. Eine Spannung PPWELL der P-Wannenauflagefläche 220 fällt in Proportion mit einer Spannungsänderung (ΔV) der N-Wannenfläche 210, und fällt auf eine negative Spannung Vfi (z.B. –0,1 V oder weniger) als eine Kopplungsspannung durch eine Kopplungskapazität zwischen der N-Wannenfläche 210 und der P-Wannenauflagefläche 220 ab.
In diesem Fall ist der Spannungspegel Vfi in der Lage, einen parasitären MOS-Transistor abzuschalten, wenn eine Programmierungsspannung an eine ausgewählte Wortleitung angelegt wird. Alternativ dazu ist der Spannungspegel Vfi in der Lage, einen Leckstrom zu unterbinden, der über einen String-Auswahltransistor fließt, wenn eine Programmierungsspannung an eine ausgewählte Wortleitung angelegt wird. Der Vfi-Spannungspegel wird durch ein Kopplungsverhältnis der N-Wannenfläche 210 und der P-Wannenauflagefläche 220 bestimmt.
Da die P-Wannenauflagefläche 220 mit einer negativen Spannung Vfi vorgespannt ist, wird eine Source-Grundflächen-(P-Wannenauflagefläche)-Spannung VSB so erhöht, daß sie genauso hoch wie die Spannung des Vfi-Pegels ist. Daher sind Schwellwertspannungen des parasitären MOS-Transistors und des String-Auswahltransistors in Proportion zu der vergrößerten Spannung VSB hoch, wie es aus der vorhergehenden Gleichung 3 ersichtlich ist.
Ähnlich wie bei der ersten Ausführungsform behält eine Spannung der String-Auswahlleitung SSL die erste Durchlaßspannung Vpass1 solange bei, solange die P-Wannenauflagefläche 220 mit einer negativen Spannung ausreichend vorgespannt ist.
Wenn die Spannung der String-Auswahlleitung auf die Leistungsversorgungsspannung VCC abfällt, werden die Bit-Leitungen BLi und der entsprechende String 12 elektrisch miteinander verbunden. D.h., der mit der Bit-Leitung BL1 korrespondierende String schwebt.
Wenn ein praktischer Programmierungsvorgang beginnt, wird eine Programmierungsspannung Vpgm an eine ausgewählte Wortleitung (beispielsweise WL15) angelegt, und eine zweite Durchlaßspannung Vpass 2 wird an den nicht ausgewählten Wortleitungen WL0 – WL14 angelegt. Eine Flash-EEPROM-Zelle MC15, welche durch die Bit-Leitung BL0 und die ausgewählte Wortleitung WL15 bestimmt ist, wird durch den F-N-Tunneleffekt programmiert. Da der Zell-String 12, der mit der nicht ausgewählten Bit-Leitung BL1 korrespondiert, "schwebt", wird eine Kanalspannung der bestimmten Flash-EEPROM-Zelle MC15 (d.h. Programmierungsunterdrückungszelle) auf eine Spannung angehoben, die hoch genug ist, daß gemäß einem Self-Boosting-Mechanismus ein F-N-Tunneleffekt verhindert wird.
Da die P-Wannenauflagefläche 220 mit der negativen Spannung Vfi vorgespannt wird, ist eine Schwellwertspannung eines parasitären MOS-Transistors, der zwischen den benachbarten Speicherzellen einer ausgewählten Wortleitung ausgebildet ist, höher als die Programmierungsspannung Vpgm. Dies macht es möglich, den parasitären MOS-Transistor auszuschalten (oder einen Leckstrompfad über den parasitären MOS-Transistor zu unterdrücken), und eine angehobene Kanalspannung der Programmierungsunterdrückungsspeicherzelle, die durch das Self-Boosting-Schema angehoben worden ist, ohne Verlust beizubehalten. Obwohl eine Spannung einer String-Auswahlleitung sprunghaft ansteigt, wenn die Programmierungsspannung Vpgm an eine benachbarte Wortleitung angelegt wird, behält der String-Auswahltransistor einen ausgeschalteten Zustand bei. Dies wird daher möglich, da eine Schwellwertspannung eines String-Auswahltransistors SSTm in Proportion zu der negativen Spannung ansteigt, mit der die P-Wannenauflagefläche 220 vorgespannt ist. Folglich ist es möglich, ein Programmierungsstörungs-Phänomen zu verhindern, das durch einen Leckstrom verursacht wird, der über einen parasitären MOS-Transistor und einen String-Auswahltransistor fließt.
Nachdem der Programmierungsvorgang abgeschlossen ist, werden in einem Entladungsintervall die Potentiale der Bit-Leitungen BL0 und BL1 und der Wortleitungen WL0 – WL15 entladen, und Page-Buffer werden initialisiert. Wegen des L- zu H-Übergangs des Steuersignals PPWELLCTL für den Entladungsintervall wird die P-Wannenauflagefläche 220 über den NMOS-Transistor NM2 der Wannen-Bias-Schaltung 340 mit Masse verbunden. Die N-Wannenfläche 210 wird in ähnlicher Weise durch den NMOS-Transistor MN3 mit Masse verbunden. Bei dieser Ausführungsform behält die P-Wannenauflagefläche 220 einen schwebenden Zustand während eines Wannen-Bias-Setup-Intervalls und eines Programmierungsintervalls bei.
11 zeigt eine Betriebszeitablaufansicht, die einen Local-Self-Boosting-Betrieb darstellt, der bei einem Programmierungsverfahren gemäß der zweiten Ausführungsform der vorliegenden Erfindung benutzt wird. Zu beachten ist, daß die Wortleitungen, die mit den Entkopplungstransistoren verbunden sind, bei dem Programmierungszyklus auf die GND-Spannung abfallen. Dieses Local-Self-Boosting-Schema leidet ebenso an einem Programmstörungs-Phänomen, das in einer Programmierungsunterdrückungszelle auftritt, wenn eine Zelle, die mit einer Wortleitung gekoppelt ist, die benachbart zu einer Auswahlsteuerleitung SSL ist, programmiert wird. Wenn ein parasitärer MOS-Transistor, der zwischen benachbarten Speicherzellen auf der gleichen Wortleitung ausgebildet ist, einschaltet, tritt das Programmstörungsphenomän in der Programmierungsunterdrückungszelle auf. Diese Probleme können durch das Programmierungsverfahren gemäß der zweiten Ausführungsform der vorliegenden Erfindung gelöst werden.
Wie vorangehend erläutert wird eine P-Wannenauflagefläche 220 mit einer negativen Spannung unter Verwendung einer kapazitiven Kopplung für einen Programmzyklus vorgespannt, was die Schwellwertspannung eines parasitären MOS-Transistors und eines Auswahltransistors vergrößert. Daher ist es möglich, das Programmierungs- Störungsphänomen zu verhindern, das durch einen Leckstrom verursacht wird, der über den parasitären MOS-Transistor und den String-Auswahltransistor fließt.

Claims

Verfahren nach Anspruch 1 , wobei ein in direktes Vorspannen der schwebenden Taschenwanne ein Induzieren einer Kopplungsspannung in der Taschenwanne aufweist.

Verfahren nach Anspruch 1, wobei ein indirektes Vorspannen der schwebenden Taschenwanne ein Induzieren einer negativen Kopplungsspannung in die Taschenwanne aufweist.

Verfahren nach Anspruch 1, wobei die negative Kopplungsspannung ungefähr –0,1 V beträgt.

Verfahren nach Anspruch 2, wobei der Array aus Speicherzellen aus einer Vielzahl von Strings ausgebildet wird, wobei jeder String einen mit einer Bit-Leitung gekoppelten ersten Auswahltransistor, einen mit einer gemeinsamen Source-Leitung gekoppelten zweiten Auswahltransistor und eine Vielzahl an Transistorzellen, die zwischen dem ersten Auswahltransistor und dem zweiten Auswahltransistor gekoppelt sind enthält, und wobei ein Induzieren einer Kopplungsspannung in die Taschenwanne ein kapazitives Koppeln der gemeinsamen Source-Leitung und der Taschenwanne aufweist.

Verfahren nach Anspruch 5, wobei ein kapazitives Koppeln der gemeinsamen Source-Leitung und der Taschenwanne ein Anlegen einer kopplungsinduzierenden Spannung an die gemeinsame Source-Leitung aufweist.

Verfahren nach Anspruch 6, wobei eine kopplungsinduzierende Spannung an die gemeinsame Source-Leitung ein Anlegen einer Spannung von ungefähr 1,4 V an die gemeinsame Source-Leitung aufweist.

Verfahren nach Anspruch 1, wobei die Taschenwanne innerhalb einer zweiten Wanne ausgebildet ist, und wobei ein direktes Vorspannen der schwebenden Taschenwanne ein Induzieren einer Kopplungsspannung in die Taschenwanne von der zweiten Wanne aufweist.

Verfahren nach Anspruch 8, wobei ein Induzieren einer Kopplungsspannung in die Taschenwanne von der zweiten Wanne ein kapazitives Koppeln der zweiten Wanne und der Taschenwanne aufweist.

Verfahren nach Anspruch 8, wobei eine Taschenwannenvorspannungsschaltung so aufgebaut ist, daß die Taschenwanne vorgespannt ist, eine zweite Wannenvorspannungsschaltung so aufgebaut ist, daß die zweite Wanne vorgespannt wird, und wobei ein Induzieren einer Kopplungsspannung in die Taschenwanne von der zweiten Wanne ein Steuern der zweiten Wannenvorspannungsschaltung aufweist.

Verfahren nach Anspruch 10, das aufweist: Vorspannen der zweiten Wanne mit einer zweiten Vorspannungsspannung, wenn die Taschenwanne mit einer ersten Vorspannungsspannung vorgespannt worden ist; und Vorspannen der zweiten Wanne mit einer dritten Vorspannungsspannung, wenn die erste Vorspannungsspannung von der Taschenwanne entfernt worden ist.

Verfahren nach Anspruch 11, wobei die erste Vorspannungsspannnung und die dritte Vorspannungsspannung die gleichen Spannungen sind.

Verfahren nach Anspruch 11, wobei die erste Vorspannungsspannung eine Leistungsversorgungsspannung ist und wobei die zweite Vorspannungsspannung eine Referenzspannung ist.