DE19612666C2

DE19612666C2 - Verfahren und Vorrichtung zur Programmierung eines nichtflüchtigen Halbleiterspeichers mit Zellen in NAND-Struktur

Info

Publication number: DE19612666C2
Application number: DE19612666A
Authority: DE
Inventors: Tae-Sung Jung
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-03-31
Filing date: 1996-03-29
Publication date: 1998-10-15
Anticipated expiration: 2016-03-30
Also published as: JP3167919B2; JPH08279297A; KR0145475B1; US5621684A; KR960035654A; DE19612666A1

Description

Die vorliegende Erfindung bezieht sich auf das Gebiet nichtflüchtiger Halbleiterspeicher mit Zellen in NAND- Struktur und insbesondere auf ein Verfahren und eine Vorrichtung zur Programmierung nichtflüchtiger Halblei terspeicher mit Zellen in NAND-Struktur.

Als nichtflüchtige Halbleiterspeicher wie z. B. elek trisch löschbare und programmierbare Nur-Lese-Speicher (im folgenden als EEPROMs bezeichnet), bei denen die von den Speicherzellen beanspruchte Fläche auf dem Chip verringert werden kann, wurden EEPROMs mit Zellen in NAND-Struktur entwickelt. Die Zelle in NAND-Struktur (im folgenden als Zelleneinheit bezeichnet) umfaßt einen ersten Auswahltransistor, dessen Drain über ein Kontakt loch mit einer zugehörigen Bitleitung verbunden ist, einen zweiten Auswahltransistor, dessen Source mit einer gemeinsamen Sourceleitung verbunden ist, sowie mehrere Speichertransistoren, deren Kanäle oder Drain-Source- Pfade zwischen der Source des ersten Auswahltransistors und dem Drain des zweiten Auswahltransistors in Serie geschaltet sind. Die Zelleneinheiten sind auf einer p-Typ-Schicht auf einem Halbleitersubstrat ausgebildet. Jeder Speichertransistor besitzt ein schwebendes Gate, das über einem Kanalbereich zwischen dessen Source- und Drain-Bereichen über einem Gate-Tunneloxid ausgebildet ist, sowie ein Steuergate, das über einer Zwischeniso lierschicht über dem schwebenden Gate ausgebildet ist. Da durch Verwendung einer solchen Zelleneinheit die Anzahl der Auswahltransistoren pro Zelle und die Anzahl der Kontaktlöcher für den Ohmschen Kontakt mit einer Bitlei tung verringert werden kann, kann mit einem EEPROM mit solchen Zelleneinheiten eine hohe Speicherdichte ohne Zunahme der Chipfläche erreicht werden.

Aus US-Patent Nr. 5,293,337 ist eine Speicherzellenanord nung eines solchen EEPROMs bekannt, die mehrere Zellen einheiten enthält, die in Matrixform in Zeilen und Spalten angeordnet sind. Die Gates der ersten Auswahl transistoren der Zelleneinheiten in einer entsprechenden Zeile sind mit einer gemeinsamen ersten Auswahlleitung verbunden. Die Steuergates der in Serie geschalteten Speichertransistoren der jeweiligen Zelleneinheiten in einer entsprechenden Zeile sind jeweils mit Wortleitungen verbunden. Die Gates der zweiten Auswahltransistoren der Zelleneinheiten in einer entsprechenden Zeile sind mit einer gemeinsamen zweiten Auswahlleitung verbunden. Die Zelleneinheiten in jeder Zeile bilden einen Zeilenblock. Die Bitleitungen sind mit Datenzwischenspeichern verbunden, die einen Seitenpuffer bilden.

Vor dem Programmieren der Speichertransistoren, die mit einer ausgewählten Wortleitung verbunden sind, müssen alle Speichertransistoren in einem Zeilenblock, der der ausgewählten Wortleitung oder einer Speicherzellenanord nung zugeordnet ist, gelöscht werden. Das Löschen wird bewerkstelligt, indem eine Löschspannung von ungefähr 20 V an den p-Typ-Schichtbereich angelegt wird, wobei an die Wortleitungen des Zeilenblocks oder der Speicherzel lenanordnung 0 V angelegt werden. Dabei werden die ge löschten Speichertransistoren in Verarmungstyp-Transi storen mit negativen Schwellenspannungen umgewandelt, indem mittels Fowler-Nordheim- (F-N-) Tunnelung Elektronen von ihren schwebenden Gates abgezogen werden. Es sei angenommen, daß die gelöschten Speichertransi storen das Datum "1" speichern.

Nach dem Löschen der Speichertransistoren wird die Pro grammierung durchgeführt. Um die Programmierung mit hoher Geschwindigkeit durchzuführen, wird die Programmierung mit einer Seitenprogrammierung durchgeführt, die in alle Speichertransistoren, die mit einer ausgewählten Wortlei tung verbunden sind, gleichzeitig Daten schreibt. Nach dem Laden der Dateneingabe über externe Dateneingangsan schlüsse in die Datenzwischenspeicher, die mit den jewei ligen Bitleitungen verbunden sind, wird die Seitenpro grammierung durchgeführt, indem die darin gespeicherten Daten auf einmal in die Speichertransistoren geschrieben werden, die mit einer ausgewählten Wortleitung verbunden sind.

Fig. 3 ist ein Schaltbild zur Erläuterung der Vorgehens weise bei der Seitenprogrammierung in Verbindung mit einem Zeilenblock gemäß dem Stand der Technik.

Nun sei angenommen, daß die Programmierung für die Spei chertransistoren M21 bis M2n, die mit einer Wortleitung WL2 verbunden sind, durchgeführt werden soll. Zur Verein fachung der Erläuterung sei ferner angenommen, daß die ausgewählten Speichertransistoren M21 und M2n mit dem Datum "1" bzw. dem Datum "0" programmiert werden sollen. Somit speichert der Datenzwischenspeicher, der mit der Bitleitung BL1 verbunden ist, das Datum "1", während der Datenzwischenspeicher, der mit der Bitleitung BLn verbun den ist, das Datum "0" speichert.

Während der Programmierung stellt eine Bitleitung, die mit einem Speichertransistor verbunden ist, der das Datum "1", d. h. ein gelöschtes Datum, behalten soll, eine nicht ausgewählte Bitleitung dar, während eine Bitleitung, die mit einem Speichertransistor verbunden ist, der auf das Datum "0" geändert werden soll, eine ausgewählte Bitleitung darstellt.

Beim Programmiervorgang werden die Bitleitungen BL1 und BLn mit dem Datum "1" (Versorgungsspannungspotential Vcc) bzw. dem Datum "0" (Massepotential von 0 V) verbunden, die in den zugehörigen Datenzwischenspeichern gespeichert sind. Das Versorgungsspannungspotential Vcc wird an die erste Auswahlleitung SSL angelegt. Ein Durchgangs potential Vpass von z. B. 10 V wird an die nicht ausge wählten Wortleitungen WL1 und WL3 bis WL16 angelegt, während ein Programmierpotential Vpgm von z. B. 18 V an die ausgewählte Wortleitung WL2 angelegt wird. Ferner wird das Massepotential von 0 V an die zweite Auswahllei tung GSL angelegt, wodurch die zweiten Auswahltransi storen GTL1 bis GT1n abgeschaltet werden. Dann wird an die ausgewählte Bitleitung BLn das Potential angelegt, das dem Datum "0" entspricht, d. h. Massepotential, während an das Gate des ersten Auswahltransistors ST1n das Versorgungsspannungspotential Vcc angelegt wird, wodurch der Transistor ST1n eingeschaltet wird. An den Steuergates der Speichertransistoren M1n bis M16n, die mit der ausgewählten Bitleitung BLn verbunden sind, liegt das Durchgangspotential Vpass bzw. das Programmier potential Vpgm. Somit sind die Speichertransistoren M1n bis M16n alle eingeschaltet, wodurch deren Drains, Sources und Kanäle auf das allgemeine Massepotential gebracht werden. An dem Steuergate des Speichertransi stors M2n, das mit der ausgewählten Wortleitung WL2 verbunden ist, liegt das Programmierpotential Vpgm. Damit wird das Programmierpotential Vpgm zwischen dessen Steuergate und Drain, Source und Kanal angelegt, wodurch in das schwebende Gate des Speichertransistors M2n Elektronen tunneln. Somit wird der Speichertransistor M2n in einen Anreicherungstyp-Transistor mit positiver Schwellenspannung umgewandelt, d. h. er speichert das Datum "0".

Andererseits wird das Versorgungsspannungspotential Vcc, das dem Datum "1" entspricht, vom Datenzwischenspeicher an die daran angeschlossene nicht ausgewählte Bitleitung BL1 angelegt, so daß der Speichertransistor M21 das gelöschte Datum, d. h. das Datum "1", behält. Da das Versorgungsspannungspotential Vcc an die erste Auswahl leitung SSL angelegt ist, liegt das Potential Vcc am Gate und am Drain des ersten Auswahltransistors ST11 an. Anschließend steigt das Potential der Steuergates der Speichertransistoren M11 bis M161, die mit der Source des ersten Auswahltransistors ST11 verbunden sind, von 0 V auf das Durchgangspotential Vpass bzw. das Programmier potential Vpgm an, wodurch die Drains, Sources und Kanäle der Transistoren M11 bis M161 durch kapazitive Kopplung auf ein Verstärkungspotential Vbt aufgeladen werden, das höher liegt als das Potential Vcc - Vth, wobei Vth eine Schwellenspannung des ersten Auswahltransistors ST11 ist. Das Verstärkungspotential Vbt kann durch folgende Glei chung ausgedrückt werden:

wobei der Kopplungskoeffizient r = C1/(C1 + C2) beträgt, C1 eine Kapazität zwischen dem Steuergate und Source, Drain und Kanal jedes Speichertransistors ist, C2 eine Kapazität zwischen Kanal, Source und Drain desselben und der p-Typ-Schicht ist und n die Anzahl der Speicher transistoren in jeder Zelleneinheit ist. Sind die Drains, Sources und Kanäle der Speichertransistoren M11 bis M161 auf Vcc - Vth aufgeladen, wird der erste Auswahltransi stor ST11 abgeschaltet, wodurch die Drains, Sources und Kanäle der Speichertransistoren M11 bis M161 gleichmäßig auf das Verstärkungspotential Vbt aufgeladen werden. Somit wird die Potentialdifferenz zwischen dem Steuergate und Drain, Source und Kanal des ausgewählten Speicher transistors M21 gleich Vpgm - Vbt. Diese Potentialdiffe renz von Vpgm - Vbt ist nicht groß genug, um das F-N- Tunneln zu ermöglichen, wodurch die Programmierung des Speichertransistors M21 verhindert wird. Daher behält der Speichertransistor M21 aufgrund seiner Löschung die negative Schwellenspannung. Dieses Selbstprogrammierungs- Verhinderungsschema ist im US-Patent Nr. 5,473,563 offen bart, das dem Anmelder der vorliegenden Erfindung zuge teilt ist.

Das Selbstprogrammierungs-Verhinderungsschema, wie es oben erwähnt worden ist, bringt jedoch mehrere Probleme mit sich. Wenn das Durchgangspotential Vpass erhöht wird, können aufgrund des zwischen den Steuergates und den Drains, Sources und Kanälen der nicht ausgewählten Spei chertransistoren M1n und M3n bis M16n anliegenden Durchgangspotentials Vpass die Schwellenspannungen der nicht ausgewählten Speichertransistoren M1n und M3n bis M16n innerhalb der Zelleneinheit, die den mit dem Datum "0" zu programmierenden Speichertransistor M2n enthält, erhöht werden. Es ist daher wünschenswert, den Wert des Durchgangspotentials Vpass zu verringern, was jedoch ein Ansteigen der Potentialdifferenz Vpgm - Vbt zwischen dem Steuergate und dem Drain, dem Source und dem Kanal des ausgewählten Speichertransistors M21, der das gelöschte Datum, d. h. das Datum "1", behalten soll, bewirkt, wodurch die Schwellenspannung des ausgewählten Speichertransistors M21 ansteigt. Daher ist für das Durchgangspotential Vpass ein geeigneter Kompromiß erforderlich, so daß die Schwellenspannungen der ausge wählten und der nicht ausgewählten Speichertransistoren nicht erhöht werden.

Fig. 2 ist ein Schaubild, das eine Veränderung der Schwellenspannungen der nicht ausgewählten Speicher transistoren innerhalb der Zelleneinheiten, die den aus gewählten Bitleitungen zugeordnet sind, und den ausge wählten Speichertransistoren, die den nicht ausgewählten Bitleitungen zugeordnet sind und gelöschte Daten behalten sollen, zeigt, wenn das Durchgangspotential Vpass gemäß dem Stand der Technik ansteigt. In der Zeichnung stellt die Kurve A eine Veränderung der Schwellenspannungen der nicht ausgewählten Speichertransistoren innerhalb der Zelleneinheiten dar, die die mit dem Datum "0" zu programmierenden ausgewählten Speichertransistoren, d. h. die mit den ausgewählten Bitleitungen verbundenen Speichertransistoren, enthalten, während die Kurve B eine Veränderung der Schwellenspannungen der ausgewählten Speichertransistoren darstellt, die den nicht ausge wählten Bitleitungen zugeordnet sind und gelöschte Daten, d. h. das Datum "1", behalten sollen. Die Kurven der Fig. 2 stellen gemessene Werte dar, wobei der Kopplungskoeffizient r ungefähr 0,6 beträgt und nach dem Löschen das Programmierpotential Vpgm von 18 V angelegt wurde, so daß die Schwellenspannungen der Speichertransi storen -3 V erreichen. Wie aus der Zeichnung deutlich wird, besitzen die zwei Kurven A und B über dem Durchgangspotential Vpass zueinander inverse Eigen schaften. Somit kann der zulässige Bereich des Durchgangspotentials Vpass erhalten werden, in dem der Einfluß der Schwellenspannung für die Kurve A denjenigen der Schwellenspannung für die Kurve B minimieren kann. Wird z. B. angenommen, daß ein Lesevorgang selbst dann für die Speichertransistoren möglich ist, wenn sich die Schwellenspannungen der gelöschten Speichertransistoren bis auf -2 V ändern, beträgt der Bereich des Durchgangs potentials Vpass 9,5 bis 12 V, wie in Fig. 2 gezeigt ist. Da sich jedoch die Schwellenspannungen der Speicher transistoren bei beliebigem Durchgangspotential Vpass innerhalb des obenerwähnten Bereichs verändern, kann das Problem auftreten, daß die Daten, die in den nicht ausge wählten Speichertransistoren in den Zelleneinheiten, die die mit dem Datum "0" zu programmierenden Speichertransi storen enthalten, oder in den ausgewählten Speicher transistoren, die gelöschte Daten behalten sollen, ge speichert sind, verändert werden können. Das heißt, wenn einer der mit einer ausgewählten Wortleitung verbundenen Speichertransistoren mit dem Datum "0" programmiert werden soll, muß der Wiederholungsprogrammiervorgang für diesen Speichertransistor nach Abschluß des Programmierungs-Überprüfungsvorgangs durchgeführt werden, wenn er nicht die gewünschte Schwellenspannung, z. B. eine Schwellenspannung von 1 V, aufweist. Da der Program miervorgang für diesen Speichertransistor wiederholt aus geführt wird, bis er die gewünschte Schwellenspannung aufweist, können daher die Schwellenspannungen der nicht ausgewählten Speichertransistoren innerhalb der Zellen einheit, die diesen enthält, oder der anderen ausge wählten Speichertransistoren, die mit der ausgewählten Wortleitung verbunden sind und gelöschte Daten behalten sollen, so stark verändert werden, daß das Datum invertiert wird.

Das Löschen gemäß dem Stand der Technik wurde für jeden Zeilenblock durchgeführt. Daher wurden nach dem Löschen eines Zeilenblocks die Speichertransistoren programmiert, die mit mehreren Wortleitungen innerhalb des Zeilenblocks verbunden sind. Dies brachte das Problem mit sich, daß nach dem Löschen der mit den Wortleitungen verbundenen Speichertransistoren, die nicht programmiert werden mußten, für diese eine Wiederholungsprogrammierung durch geführt werden mußte. Der Grund dafür, daß die Program mierung gemäß dem Stand der Technik nicht für jede Wort leitung ausgeführt werden kann, ist folgender. Das Pro grammieren der Speichertransistoren, die mit einer ausge wählten Wortleitung verbunden sind, wird nach Abschluß ihrer Löschung durchgeführt. Nach dem Programmieren wird für jeden Speichertransistor, der nicht die gewünschte Schwellenspannung aufweist, eine Wiederholungsprogrammie rung durchgeführt. Somit können das Programmierpotential und das Durchgangspotential an die ausgewählte Wortlei tung und die nicht ausgewählten Wortleitungen wiederholt angelegt werden. Wie oben beschrieben worden ist, werden die Schwellenspannungen der Speichertransistoren an der ausgewählten Wortleitung, die gelöschte Daten behalten sollen, verändert, wobei in diesen fehlerhafte Daten auftreten können.

Wenn andererseits jeder Speichertransistor eine Mehrfach zustand-Speicherzelle ist, die mehr Information als ein Bit speichert, ist die Differenz der Schwellenspannungen zwischen aufeinanderfolgenden Zuständen sehr klein. Es sei z. B. angenommen, daß jeder Speichertransistor eine Vier-Zustand-Speicherzelle ist, die alle möglichen Kombi nationen von zwei Bits (d. h. 2² = 4 mögliche Kombinatio nen) speichert, so sind z. B. Schwellenspannungen von -2 V und -1 V erforderlich, die die Zwei-Zustand-Informa tion zwischen der höchstwertigen Bit-Information, z. B. einer Schwellenspannung von -3 V, und einer niedrigstwer tigen Bit-Information, z. B. einer Schwellenspannung von 0 V, darstellen. In diesem Fall wird die Differenz der Schwellenspannungen zwischen aufeinanderfolgenden Zustän den gleich 1 V. Obwohl die Veränderung der Schwellen spannungen durch das Programmierpotential Vpgm und das Durchgangspotential Vpass für einen normalen Betrieb jeder Speicherzelle theoretisch weniger als maximal 0,5 V betragen kann, muß sie im Hinblick auf verschiedene Faktoren wie z. B. Prozeßschwankungen, Umgebungstempera tur usw. im wesentlichen gleich oder kleiner als ungefähr 0,1 V sein. Da somit, wie in Fig. 2 gezeigt ist, kein Bereich des Durchgangspotentials Vpass vorhanden ist, in dem die Veränderung der Schwellenspannungen gleich oder kleiner als maximal 0,1 V ist, tritt das Problem auf, daß die Speichertransistoren in den Zelleneinheiten nicht als Mehrfachzustand-Speicherzellen verwendet werden können.

Es ist daher die Aufgabe der vorliegenden Erfindung, einen nichtflüchtigen Halbleiterspeicher und ein Program mierverfahren zu schaffen, in welchen jede unerwünschte Veränderung der Schwellenspannung eines Speichertransi stors während der Programmierung verhindert wird.

Diese Aufgabe wird erfindungsgemäß bei einen nicht flüchtigen Halbleiterspeicher mit den Merkmalen des unab hängigen Patentanspruchs 1, sowie durch ein Program mierverfahren mit den Merkmalen des unabhängigen Patent anspruchs 12 gelöst.

Weitere Merkmale und Vorteile der vorliegenden Erfindung werden deutlich beim Lesen der folgenden Beschreibung bevorzugter Ausführungsformen, die auf die beigefügten Zeichnungen Bezug nimmt; es zeigen:

Fig. 1 eine Draufsicht einer Zelleneinheit gemäß der vorliegenden Erfindung;

Fig. 2 den bereits erwähnten Graphen, der die Verän derung der Schwellenspannungen der Speicher transistoren zeigt, die mit einer ausgewähl ten Wortleitung verbunden sind, wenn ein Durchgangspotential gemäß dem Stand der Tech nik ansteigt;

Fig. 3 das bereits erwähnte schematische Schaltbild eines Abschnitts einer Speicherzellenanord nung, das eine Seitenprogrammierungsweise für einen ausgewählten Zeilenblock gemäß dem Stand der Technik zeigt;

Fig. 4 eine Querschnittsansicht längs der Linie I-I der Fig. 1;

Fig. 5 ein schematisches Schaltbild eines Abschnitts einer Speicherzellenanordnung, die eine Sei tenprogrammierungsweise für einen ausgewähl ten Zeilenblock gemäß der vorliegenden Erfin dung zeigt;

Fig. 6 ein Zeitablaufdiagramm für die Programmierung eines ausgewählten Zeilenblocks gemäß einer Ausführungsform der vorliegenden Erfindung;

Fig. 7 ein Zeitablaufdiagramm für die Programmierung eines ausgewählten Zeilenblocks gemäß einer weiteren Ausführungsform der vorliegenden Er findung;

Fig. 8 einen Graphen, der eine Veränderung der Schwellenspannungen der Speichertransistoren zeigt, wenn ein erstes Durchgangspotential gemäß der vorliegenden Erfindung zunimmt; und

Fig. 9A, 9B schematische Schaltbilder eines Zeilendeco dierers gemäß der vorliegenden Erfindung.

Eine Speicherzellenanordnung der vorliegenden Erfindung umfaßt mehrere Zelleneinheiten, die in Matrixform in Zeilen und Spalten angeordnet sind. Jede Zelleneinheit enthält einen ersten Auswahltransistor, 16 Speicher transistoren sowie einen zweiten Auswahltransistor, deren Source-Drain-Pfade in Serie geschaltet sind. Der Drain des ersten Auswahltransistors jeder Zelleneinheit ist mit einer zugeordneten Bitleitung verbunden. Die Source des zweiten Auswahltransistors jeder Zelleneinheit ist mit einer gemeinsamen Sourceleitung verbunden. Die Zellenein heiten jeder Zeile bilden einen Zeilenblock. Die Gates der ersten Auswahltransistoren jedes Zeilenblocks sind mit einer ersten Auswahlleitung verbunden, während die Gates der zweiten Auswahltransistoren jedes Zeilenblocks mit einer zweiten Auswahlleitung verbunden sind. Die Steuergates der in 16 Zeilen angeordneten Speichertransi storen jedes Zeilenblocks sind mit 16 Wortleitungen verbunden. Obwohl in der Ausführungsform der vorliegenden Erfindung in jedem Zeilenblock 16 Speichertransistoren verwendet werden, ist zu beachten, daß die vorliegende Erfindung nicht auf diese Anzahl von Speichertransistoren beschränkt ist.

Die Speicherzellenanordnung ist auf einem p-Typ-Schicht bereich auf einem Halbleitersubstrat ausgebildet. Die Fig. 1 und 4 zeigen eine Draufsicht und eine Quer schnittsansicht einer der Zelleneinheiten, die die Spei cherzellenanordnung bilden.

Wie in den Fig. 1 und 4 gezeigt, besteht das Halbleiter substrat aus einem monokristallinen p-Typ-Siliciummate rial mit einer Dotierungsdichte von ungefähr 7 . 10¹⁴Atome/cm³, das in der (1,0,0)-Kristallgitter orientierung geschnitten ist. Ein p-Typ-Schichtbereich 14 mit einer Dotierungsdichte von ungefähr 2 . 10¹⁶Atome/cm³ ist von einer Hauptquelle des Substrats 10 ausgehend mit einer Tiefe von ungefähr 4 µm ausgebildet. Der Schichtbereich 14 ist von einem n-Typ- Schichtbereich 12 mit ungefähr 10 µm Tiefe und einer Dotierungsdichte von ungefähr 5 . 10¹⁵Atome/cm³ umgeben. Auf der Hauptoberfläche des Schichtbereichs 14 sind stark dotierte N⁺-Bereiche 16 bis 30 ausgebildet und jeweils durch einen von mehreren Kanalbereichen 38 voneinander getrennt. Ein Teil des N⁺-Bereichs 16 ist ein Kontaktbereich, der über ein Kontaktloch 32 mit einer Bitleitung BLk aus einem metallischen Material wie z. B. Aluminium verbunden ist, die oberhalb einer Isolierschicht 40 verläuft, während der andere Teil des N⁺-Bereichs 16 als Drainbereich des ersten Auswahltransi stors ST1k dient. Die N⁺-Bereiche 18 bis 28 dienen als gemeinsame Source-Drain-Bereiche jeweils zweier benach barter Transistoren ST1k, M1k bis M16k und GT1k. Ein Teil des N⁺-Bereichs 30 ist ein Sourcebereich des zweiten Auswahltransistors GT1k, während der andere Teil des N⁺- Bereichs 30 als vergrabene gemeinsame Sourceleitung CSL dient. Die Leitung CSL kann jedoch eine Leiterschicht sein, die isoliert innerhalb der Isolierschicht 40 ausge bildet ist und den N⁺-Sourcebereich 30 des Transistors GT1k über ein Kontaktloch kontaktiert. Die Gateschichten 42 und 44 aus einem hochschmelzenden Metall-Silicium- Material wie z. B. einem Wolframsilicid, die jeweils eine Dicke von ungefähr 150 nm besitzen, sind jeweils auf Gate-Isolierschichten 45 mit einer Dicke von ungefähr 30 nm ausgebildet, die über den Kanalbereichen der ersten und zweiten Auswahltransistoren ST1k und GT1k liegen.

Die schwebenden Gateschichten 34 aus polykristallinem Siliciummetall sind isoliert mit einer Dicke von ungefähr 150 nm auf Gate-Isolierschichten 36 mit einer Dicke von ungefähr 10 nm ausgebildet, die über den Kanalbereichen 38 der Speichertransistoren M1k bis M16k liegen. Die Steuergates 46, die aus dem gleichen Material und in der gleichen Dicke ausgebildet sind wie die Gateschichten 42 und 44, sind jeweils über den schwebenden Gateschichten 34 ausgebildet, wobei dazwischen Zwischenisolierschichten 48, wie z. B. ONO-Isolierschichten aus Siliciumdioxid- Siliciumnitrid-Siliciumdioxid-Materialien, mit einer Dicke von ungefähr 25 nm ausgebildet sind. Die Gate schichten 42 und 44 und die Steuergateschichten 46 werden jeweils von den ersten und zweiten Auswahlleitungen SSL und GSL und den Wortleitungen WL1 bis WL16, d. h. den Leiterschichten, die aus dem gleichen Material herge stellt sind wie die Gate- und Steuergateschichten 42, 44 und 46, gemeinsam genutzt. Die Gateschichten 42 und 44, die Steuergateschichten 46, die schwebenden Gateschichten 34, die ersten und zweiten Auswahlleitungen SSL und GSL sowie die Wortleitungen WL1 bis WL16 sind durch die Isolierschicht 40 aus Isolationsmaterialien wie z. B. einem Siliciumdioxid und einem BPSG oder einem PSG von einander isoliert.

Die Bitleitung BLk ist über ein Kontaktloch 32 mit dem N⁺-Bereich 16 verbunden und erstreckt sich in Spalten richtung auf der Isolierschicht 40. Der p-Typ-Schichtbe reich 14 und der n-Typ-Schichtbereich 12 sind über ge meinsame (nicht gezeigte) Kontaktlöcher mit einer Schichtelektrode 50 verbunden. Die Speicherzellenanord nung der vorliegenden Erfindung kann auch auf einem p-Typ-Schichtbereich auf einem monokristallinen n-Typ- Siliciumsubstrat ausgebildet sein.

Fig. 5 ist ein schematisches Schaltbild, das ein neuarti ges Programmierungsschema für einen ausgewählten Zeilen block gemäß der bevorzugten Ausführungsform der vorlie genden Erfindung zeigt. Es ist zu beachten, daß zwecks einer übersichtlicheren Darstellung nur einer von mehre ren Zeilenblöcken gezeigt ist.

In Fig. 5 ist ein Seitenprogrammierungsschema für die Speichertransistoren M21 bis M2n gezeigt, die mit einer ausgewählten Wortleitung WL2 in einem ausgewählten Zei lenblock verbunden sind. Im Vergleich zum Stand der Technik in Fig. 3 besitzt die vorliegende Erfindung das charakteristische Merkmal, daß während des Program miervorgangs das Programmierpotential Vpgm an die ausge wählte Wortleitung WL2 angelegt wird, nachdem ein erstes Durchgangspotential Vpass1 an die Wortleitungen WL4 bis WL16 angelegt worden ist, während ein zweites Durchgangs potential Vpass2, das niedriger ist als das erste Durchgangspotential Vpass1, an die beiden zur ausge wählten Wortleitung WL2 benachbarten Wortleitungen WL1 und WL3 angelegt worden ist. Das Anlegen dieser Potentiale bewirkt, daß die ersten und zweiten Speicher transistoren neben den ausgewählten Speichertransistoren, die gelöschte Daten behalten sollen, abgeschaltet werden und somit die Sources, Drains und Kanäle der ausgewählten Speichertransistoren durch kapazitive Kopplung aufgeladen werden, so daß die Veränderung der Schwellenspannungen der ausgewählten Speichertransistoren im wesentlichen verhindert wird.

Nun sei angenommen, daß eine Wortleitung WL2 ausgewählt ist und ein Speichertransistor M21 während des Program miervorgangs ein gelöschtes Datum, d. h. das Datum "1", behalten soll, während die übrigen Speichertransistoren M22 bis M2n auf ein Datum geändert werden sollen, das sich vom gelöschten Datum unterscheidet, z. B. auf das Datum "0". Dabei wird der (nicht gezeigte) Datenzwischen speicher, der mit der Bitleitung BL1 verbunden ist, mit dem Datum "1" geladen, während die Datenzwischenspeicher, die jeweils mit den Bitleitungen BL2 bis BLn verbunden sind, mit dem Datum "0" geladen werden. Eine solche Datenladetechnik vor der Programmierung ist im US-Patent Nr. 5,473,563 offenbart. Der mit der nicht ausgewählten Bitleitung BL1 verbundene Datenzwischenspeicher legt an die nicht ausgewählte Bitleitung BL1 das Versorgungs spannungspotential Vcc an, das dem Datum "1" entspricht, während die mit den ausgewählten Bitleitungen BL2 bis BLn verbundenen Datenzwischenspeicher an die Bitleitungen BL2 bis BLn das Massepotential anlegen, das dem Datum "0" entspricht. Gleichzeitig wird vom Zeilendecodierer 52 zum Zeitpunkt t0 der Fig. 6 an die erste Auswahlleitung SSL im ausgewählten Zeilenblock ein auf das Versorgungs spannungspotential Vcc ansteigendes Potential angelegt. Anschließend gehen zum Zeitpunkt t1 die nicht ausge wählten Wortleitungen WL1 und WL3 neben der ausgewählten Wortleitung WL2 auf das zweite Durchgangspotential Vpass2, während die nicht ausgewählten Wortleitungen WL4 bis WL16 auf das erste Durchgangspotential Vpass1 gehen, das höher ist als das zweite Durchgangspotential Vpass2. Das erste Durchgangspotential Vpass1 besitzt ein ausreichend hohes Niveau, so daß die Schwellenspannungen der nicht ausgewählten Speichertransistoren, die mit den ausgewählten Speichertransistoren verbunden sind, welche auf das Datum "0" geändert werden, im wesentlichen nicht verändert werden. Das erste Durchgangspotential Vpass1 besitzt selbst dann, wenn die nicht ausgewählten Speichertransistoren, an die das Potential Vpass1 angelegt ist, auf das Datum "0", d. h. auf positive Schwellenspannungen, programmiert worden sind, ein ausreichend hohes Niveau, so daß durch diese hindurch das Massepotential zu den mit dem Datum "0" zu programmierenden Speichertransistoren übertragen werden kann. Somit bewirkt das Anlegen der ersten und zweiten Durchgangspotentiale Vpass1 und Vpass2, daß die Drains, Sources und Kanäle der Speichertransistoren, die mit den ausgewählten Bitleitungen BL2 bis BLn im ausgewählten Zeilenblock verbunden sind, Massepotential annehmen. Andererseits nimmt die Source des ersten Auswahltransi stors ST11, die mit der nicht ausgewählten Bitleitung BL1 verbunden ist, nach dem Anlegen von Vcc an die erste Auswahlleitung SSL vor dem Zeitpunkt t1 das Potential Vcc - Vth an, wobei Vth eine Schwellenspannung des ersten Auswahltransistors ST11 ist. Wenn die Speichertransi storen M11 und M31 Speicherzellen sind, die mit dem Datum "0", d. h. mit positiver Schwellenspannungen Vth⁺, programmiert sind, wird der Speichertransistor M11 vor dem Zeitpunkt t1 in einen nichtleitenden Zustand versetzt. Somit befinden sich die Drains, Sources und Kanäle der Speichertransistoren M21 bis M161 in den Grundzuständen. Wenn Vpass1 < Vcc - Vth gilt, werden Drain, Source und Kanal des ausgewählten Speichertransi stors M21 durch das Anlegen von Vpass2 nach dem Zeitpunkt t1 auf Vpass2 - Vth⁺ aufgeladen. Der Drain des Speicher transistors M41 wird durch das Anlegen von Vpass1 aufgrund kapazitiver Kopplung auf rVpass1 aufgeladen. Da Vpass2 - rVpass1 < Vth⁺ gilt, befindet sich der Speicher transistor M31 ebenfalls im nichtleitenden Zustand. Nach dem Zeitpunkt t2 wird das Potential von Drain, Source und Kanal des ausgewählten Speichertransistors M21 durch Anlegen des Programmierpotentials Vpgm an die Wortleitung WL2 auf rVpgm + Vpass2 - Vth⁺ verstärkt. Das lokale Verstärkungspotential bewirkt, daß der ausgewählte Spei chertransistor M21 und seine benachbarten ersten und zweiten Speichertransistoren M11 und M31 abgeschaltet werden. Somit wird die Veränderung der Schwellenspannung des Transistors M21 verhindert, indem Drain, Source und Kanal desselben auf das lokale Verstärkungspotential aufgeladen werden.

Wenn andererseits die ersten und zweiten benachbarten Speichertransistoren M11 und M31 gelöschte Daten "1", d. h. negative Schwellenspannungen, aufweisen, werden Drain, Source und Kanal des ausgewählten Speichertransi stors M21 zwischen den Zeitpunkten t1 und t2 auf ein Potential, das höher ist als Vcc - Vth, aufgeladen. Somit werden nach dem Zeitpunkt t2 Drain, Source und Kanal des ausgewählten Speichertransistors M21 durch das Anlegen von Vpgm an dessen Steuergate auf ein Potential rVpgm + Vcc - Vth oder höher aufgeladen, wodurch die ersten und zweiten Speichertransistoren M11 und M31 abgeschaltet werden. Somit wird die Schwellenspannung des ausgewählten Speichertransistors M21 durch das lokale Verstärkungspotential nicht verändert. Je höher das lokale Verstärkungspotential ist, auf das Drain, Source und Kanal des ausgewählten Speichertransistors M21 aufgeladen werden, desto besser kann die Veränderung der Schwellenspannung des Transistors M21 verhindert werden.

Das heißt, da das lokale Verstärkungspotential, d. h. rVpgm + Vpass1 - Vth⁺, höher ist als das Aufladungs potential gemäß dem Stand der Technik, kann die Veränderung der Schwellenspannung des ausgewählten Spei chertransistors M21 in ausreichendem Maß verhindert werden.

Ein Potential, das niedriger ist als Vpass2, wie z. B. Massepotential kann an die Wortleitung WL3, d. h. diejenige der beiden zur ausgewählten Wortleitung WL2 benachbarten Wortleitungen WL1 und WL3, die sich in Richtung der gemeinsamen Sourceleitung CSL befindet, angelegt werden. Wenn die Speichertransistoren M31 bis M3n auf das Datum "0" programmiert worden sind, werden diese Speichertransistoren M31 bis M3n durch das Anlegen des Massepotentials an ihr Steuergate abgeschaltet. Somit werden Drain, Source und Kanal des Speichertransistors M21 auf das obenerwähnte lokale Verstärkungspotential aufgeladen, wodurch die Schwellenspannungsveränderung desselben verhindert werden kann. Die Drains, Sources und Kanäle der Speichertransistoren M22 bis M2n gehen wie oben erwähnt in die Grundzustände über, wobei durch Anlegen des Programmierpotentials Vpgm an die Steuergates der Transistoren M22 bis M2n deren Schwellenspannungen in positive Schwellenspannungen (Datum "0") geändert werden. Da andererseits die Drains, Sources und Kanäle der Speichertransistoren, die mit den Wortleitungen WL4 bis WL16 verbunden sind, auf das Potential rVpass1 aufgeladen werden, werden deren Schwellenspannungen nicht verändert.

Fig. 7 ist ein Zeitablaufdiagramm einer weiteren Ausfüh rungsform für die Programmierung von Speichertransi storen, die mit einer ausgewählten Wortleitung WL2 verbunden sind. Wie in Verbindung mit Fig. 6 erläutert worden ist, werden dann, wenn die Speichertransistoren M11 und M31 auf das Datum "0" programmiert worden sind, vor dem Zeitpunkt t1 Drain, Source und Kanal des ausge wählten Speichertransistors M21 auf das Potential unterhalb von Vcc - Vth aufgeladen. Zwischen den Zeitpunkten t1 und t2 der Fig. 7 bewirkt das Anlegen eines Verstärkungspotentials Vpass3, das höher ist als Vpass1, an die Wortleitungen WL4 bis WL16 für eine vorgegebene Zeitspanne von z. B. ungefähr 45 bis 100 ns, daß Drain, Source und Kanal des ausgewählten Speicher transistors M21 auf Vcc - Vth aufgeladen werden. Wenn das Programmierpotential Vpgm an die ausgewählte Wortleitung WL2 angelegt wird, können somit Drain, Source und Kanal des ausgewählten Speichertransistors M21 auf ein höheres Potential als das lokale Verstärkungspotential aufgeladen werden, wie in Verbindung mit Fig. 6 erläutert worden ist.

Fig. 8 ist ein Graph, der die Veränderung der Schwellen spannungen in Abhängigkeit vom Anstieg des ersten Durchgangspotentials Vpass1 zeigt, wenn gemäß der vorliegenden Erfindung ein zweites Durchgangspotential Vpass2 von ungefähr 2 V, ein Programmierpotential Vpgm von ungefähr 18 V und ein Kopplungskoeffizient r von ungefähr 0,6 verwendet werden. Die Kurve A stellt die Schwellenspannungsveränderungen der nicht ausgewählten Speichertransistoren dar, die mit ausgewählten Bitlei tungen verbunden sind, während die Kurve B diejenigen der ausgewählten Speichertransistoren darstellt, die mit den nicht ausgewählten Bitleitungen verbunden sind. Wie in Fig. 8 gezeigt, ergibt sich für die ausgewählten und die nicht ausgewählten Speichertransistoren keine Schwellen spannungsveränderung, wenn die Programmierung nach dem Löschen der Speichertransistoren auf Schwellenspannungen von ungefähr -3 V durchgeführt wird und das erste Durchgangspotential Vpass1 im Bereich von ungefähr 6,0 bis 9,5 V liegt. Wenn das erste Durchgangspotential Vpass1 ein Potentialniveau innerhalb dieses Bereichs besitzt, ist somit für jeden Speichertransistor in der Zelleneinheit eine Mehr-Bit-Speicherung möglich. Es können eine Seitenlöschung und eine Seitenprogrammierung verwirklicht werden, da ohne Veränderung der Schwellen spannungen der Speichertransistoren die Betriebsbereiche zwischen aufeinanderfolgenden Mehr-Bit-Zuständen sicher gestellt sind.

Die Fig. 9A und 9B sind schematische Schaltbilder einer beispielhaften Ausführungsform eines Zeilendecodierers, der in der vorliegenden Erfindung verwendet wird. Fig. 9A stellt einen Teil des Zeilendecodierers dar, während Fig. 9B den anderen Teil des Decodierers darstellt. In Fig. 9A sind die NAND-Gatter 54-0 bis 54-15, 58-0 bis 58-15 und 60-0 bis 60-15 und die Invertierer 56-0 bis 56-15, 62-0 bis 62-15 und 64-0 bis 64-15 gezeigt. Jedes der NAND-Gatter 54-0 bis 54-15 erhält eine Kombination aus den Adressensignalen A0 bis A3 und den invertierten Adressensignalen A0 bis A3, um eine der 16 Wortleitungen in einem ausgewählten Zeilenblock auszuwählen. Die Invertierer 56-0 bis 56-15 sind jeweils mit den Ausgängen der NAND-Gatter 54-0 bis 54-15 verbunden, um Programmier decodierungssignale Tpgm0 bis Tpgm15 zum Auswählen einer der 16 Wortleitungen zu erzeugen. Die Schaltungsabschnitte, die die NAND-Gatter 58-0 bis 58-15 und 60-0 bis 60-15 und die Invertierer 62-0 bis 62-15 und 64-0 bis 64-15 enthalten, erzeugen erste und zweite Decodierungssignale Tfb0 bis Tfb15 und Tlb0 bis Tlb15, um als Antwort auf die Kombination der Ausgangssignale T₀ bis T₁₅von den NAND-Gattern 54-0 bis 54-15 erste und zweite Durchgangspotentiale zu erzeugen. Wenn z. B. eine Wortleitung WL4 ausgewählt werden soll, nehmen das Programmierdecodierungssignal Tpgm3, die ersten Decodierungssignale Tlb2 und Tlb4 sowie die zweiten Decodierungssignale Tfb0, Tfb1 und Tfb5 bis Tfb15 "H"-Pegel (Versorgungsspannung Vcc) an, während die übrigen Signale Tpgm0 bis Tpgm2, Tpgm4 bis Tpgm15, Tlb0, Tlb1, Tlb3, Tlb5 bis Tlb15 und Tfb2 bis Tfb4 auf "L"-Pegel (Massepotential) bleiben.

In Fig. 9B sind Schaltungsteile gezeigt, die als Antwort auf die Programmierdecodierungssignale Tpgm0 bis Tpgm15 und die ersten und zweiten Decodierungssignale Tlb0 bis Tlb15 sowie Tfb0 bis Tfb15 Signale zum Ansteuern der Wortleitungen WL1 bis WL16 erzeugen. Die Schaltungsteile der Fig. 9B umfassen Anreicherungstyp-n-Kanal-MOS-Transi storen 66 bis 88, Verarmungstyp-n-Kanal-MOS-Transistoren 90 bis 106 sowie MOS-Kondensatoren 108 bis 112. Die Transistoren 90 bis 106 dienen dazu, Isolierungszerstörungen der Transistoren 66 bis 70, 78 bis 82 und 84 bis 88 aufgrund der Übertragung hoher Spannungen zu verhindern. Ein Schaltungsteil 120, der den MOS-Kondensator 108 und die Transistoren 72, 78 und 96 enthält, ist ein herkömmlicher Hochspannungsgenerator zum Erzeugen einer Hochspannung, die höher ist als das Programmierpotential Vpgm, auf der Leitung 114 in Abhängigkeit von einem Taktsignal Φ eines (nicht gezeigten) Ringoszillators, wenn die Leitung 114 auf "H"-Pegel liegt, und zum Übertragen des Programmier potentials Vpgm auf die Wortleitung WLi + 1 über die Transistoren 102 und 84. In ähnlicher Weise sind ein Schaltungsteil, der den MOS-Kondensator 110 und die Transistoren 74, 80 und 98 enthält, ein Hochspannungs generator 121 zum Übertragen des zweiten Durchgangs potentials Vpass2 auf die Wortleitung WLi + 1 sowie ein Schaltungsteil, der den MOS-Kondensator 112 und die Transistoren 76, 82 und 100 enthält, ein Hochspannungs generator 122 zum Übertragen des ersten Durchgangs potentials Vpass1 auf die Wortleitung WLi + 1. Der Hoch spannungsgenerator 121 überträgt das zweite Durchgangs potential Vpass2 auf die Wortleitung WLi + 1, wenn das Tlbi-Signal auf "H"-Pegel liegt. In ähnlicher Weise überträgt der Hochspannungsgenerator 122 das erste Durchgangspotential Vpass1 auf die Wortleitung WLi + 1, wenn das Tfbi-Signal auf "H"-Pegel liegt.

Der in den Fig. 9A und 9B gezeigte Zeilendecodierer bewirkt, daß die Signale Tpgm3, Tlb2, Tlb4, Tfb0, Tfb1 und Tfb5 bis Tfb15 "H"-Pegel annehmen, wenn wie oben erwähnt die Wortleitung WL4 ausgewählt wird, wodurch das erste Durchgangspotential Vpass1 an die Wortleitungen WL1, WL2 und WL5 bis WL15, das zweite Durchgangspotential Vpass2 an die Wortleitungen WL3 und WL5 und das Program mierpotential Vpgm an die ausgewählte Wortleitung WL4 angelegt werden.

Eine Zeilenblock-Auswahlschaltung zum Auswählen eines von mehreren Zeilenblöcken und eine Treiberschaltung für eine gemeinsame Sourceleitung sind im US-Patent Nr. 5,473,563 offenbart, das hiermit durch Literaturhinweis eingefügt ist.

Obwohl bei der vorliegenden Ausführungsform das Programmierpotential nach dem Anlegen der ersten und zweiten Durchgangspotentiale angelegt wird, kann das Programmierpotential gleichzeitig mit dem Anlegen der ersten und zweiten Durchgangspotentiale angelegt werden. Obwohl in der vorliegenden Ausführungsform der Erfindung die Versorgungsspannung auch an die nicht ausgewählten Bitleitungen und an die Gates der ersten Auswahltransi storen in einem ausgewählten Zeilenblock angelegt wird, ist zu beachten, daß die vorliegende Erfindung nicht hierauf beschränkt ist. Ein erstes Potential wie z. B. das erste Durchgangspotential oder ein Zwischenpotential, das niedriger ist als das erste Durchgangspotential, kann ebenfalls an die nicht ausgewählten Bitleitungen und an die Gates der ersten Auswahltransistoren angelegt werden.

Da die Schwellenspannungen der Speichertransistoren, die gelöschte Daten behalten sollen, in einem weiten Bereich des ersten Durchgangspotentials Vpass1 nicht verändert werden, wie oben erklärt worden ist, sind Seitenlö schungs- und Seitenprogrammierungsbetriebsarten möglich, wobei ferner die Zuverlässigkeit des Datenerhalts verbes sert wird. Da das zweite Durchgangspotential Vpass2 mit einem niedrigeren Potentialwert verwendet werden kann, kann das erste Durchgangspotential Vpass1 verringert werden, wodurch der Leistungsverbrauch gesenkt wird.

Claims

1. Nichtflüchtiger Halbleiterspeicher, enthaltend:
eine Vielzahl von Zelleneinheiten mit jeweils einer Vielzahl von in Serie geschalteten Speichertransi storen (M1k-M16k), die jeweils eine Source, einen Drain, ein schwebendes Gate und ein Steuergate besitzen; und
einen Decodierer (52), der mit den Steuergates der Speichertransistoren (M1k-M16k) verbunden ist, um wenigstens eine der Zelleneinheiten und einen der Spei chertransistoren (M1k-M16k) in der ausgewählten Zellen einheit auszuwählen und an das Steuergate des ausgewähl ten Speichertransistors ein Programmierpotential (Vpgm) anzulegen,
dadurch gekennzeichnet, daß der Decodierer (52) einen ersten benachbarten Speichertransistor und einen zweiten benachbarten Speichertransistor, die mit dem Drain bzw. mit der Source des ausgewählten Speicher transistors verbunden sind, die ihrerseits auf ein lokales Verstärkungspotential (Vbt) aufgeladen werden, in einem nichtleitenden Zustand beläßt, wenn während eines Programmiervorgangs des Speichers nach einem Löschen der ausgewählte Speichertransistor so auf ein gelöschtes Datum programmiert wird, daß er eine Schwellenspannung aufweist, die dem gelöschten Datum entspricht.

2. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, wobei der Decodierer (52) ein erstes Durchgangspotential (Vpass1), das niedriger ist als das Programmierpotential (Vpgm), an die Steuergates der Speichertransistoren mit Ausnahme der ersten und zweiten benachbarten Speichertransistoren und des ausgewählten Speichertransistors in der ausgewählten Zelleneinheit anlegt und ein zweites Durchgangspotential (Vpass2), das niedriger ist als das erste Durchgangspotential (Vpass1), an die Steuergates der ersten und zweiten benachbarten Speichertransistoren anlegt.

3. Nichtflüchtiger Halbleiterspeicher nach Anspruch 2, wobei das Programmierpotential (Vpgm) entweder gleichzeitig mit oder nach dem Anlegen der ersten und zweiten Durchgangspotentiale (Vpass1, Vpass2) angelegt wird.

4. Nichtflüchtiger Halbleiterspeicher nach Anspruch 2 oder 3, wobei das zweite Durchgangs potential (Vpass2) einen Potentialwert besitzt, der höher liegt als die Schwellenspannungen derjenigen Speicher transistoren, die auf Daten programmiert sind, die sich vom gelöschten Datum unterscheiden.

5. Nichtflüchtiger Halbleiterspeicher nach einem der Ansprüche 2 bis 4, wobei die ersten und zweiten Durchgangspotentiale (Vpass1, Vpass2) und das Programmierpotential (Vpgm) für eine vorgegebene Zeitspanne verstärkte Potentiale sind.

6. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, weiter enthaltend:
eine Vielzahl von Bitleitungen (BL1 bis BLn);
eine Vielzahl von Auswahltransistoren (ST11 bis ST1n), deren Sources und Drains jeweils zwischen einem Ende jeder Zelleneinheit und einer zugeordneten Bitlei tung (BL1 bis BLn) angeschlossen sind, wobei der erste benachbarte Speichertransistor zwischen dem ausgewählten Speichertransistor und dem einen Ende der Zelleneinheit angeschlossen ist, während der zweite benachbarte Spei chertransistor zwischen dem ausgewählten Speichertransi stor und dem anderen Ende der Zelleneinheit angeschlossen ist;
wobei der Decodierer (52) ein erstes Durchgangs potential (Vpass1), das niedriger ist als das Programmierpotential (Vpgm), an die Steuergates der Speichertransistoren zwischen dem ersten benachbarten Speichertransistor und dem einen Ende anlegt, ein zweites Durchgangspotential (Vpass2), das niedriger ist als das erste Durchgangspotential (Vpass1), an das Steuergate des ersten benachbarten Speichertransistors anlegt, ein erstes Potential, das niedriger ist als das zweite Durchgangspotential (Vpass2), an das Steuergate des zweiten benachbarten Speichertransistors anlegt und ein zweites Potential an das Gate des Auswahltransistors und an die Bitleitung anlegt, die dem ausgewählten Speicher transistor zugeordnet ist.

7. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, wobei das zweite Potential ein Versorgungsspannungspotential (Vcc) ist.

8. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, wobei das zweite Potential auf der Bitleitung ein Potential ist, das einem in einem Daten zwischenspeicher gespeicherten Datum entspricht.

9. Nichtflüchtiger Halbleiterspeicher nach einem der Ansprüche 6 bis 8, wobei der Decodierer (52) das zweite Durchgangspotential (Vpass2) und das erste Potential, das niedriger ist als das zweite Durchgangspotential (Vpass2), nach dem Anlegen des ersten Durchgangspotentials (Vpass1) anlegt und das Programmier potential (Vpgm) entweder gleichzeitig oder danach anlegt.

10. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, weiter enthaltend:
eine Vielzahl von Zeilenblöcken, die jeweils aus einer Vielzahl von nebeneinander angeordneten Zellen einheiten bestehen;
eine Vielzahl von Wortleitungen (WL1-WL16), die mit den Steuergates der Speichertransistoren in den jeweiligen Zeilenblöcken verbunden sind;
wobei der Decodierer (52), der mit den Wortlei tungen (WL1-WL16) verbunden ist, um eine der Wortlei tungen in einem ausgewählten Zeilenblock auszuwählen und um ein erstes Durchgangspotential (Vpass1) an die Wort leitungen im ausgewählten Zeilenblock mit Ausnahme der ausgewählten Wortleitung und der beiden dazu benachbarten Wortleitungen anzulegen, ein zweites Durchgangspotential (Vpass2), das niedriger ist als das erste Durchgangs potential (Vpass1), an die beiden benachbarten Wortlei tungen anzulegen und ein Programmierpotential (Vpgm), das höher ist als das erste Durchgangspotential (Vpass1), an die ausgewählte Wortleitung anzulegen, wenn während eines Programmiervorgangs des Speichers nach einem Löschen der Speichertransistoren, die der ausgewählten Wortleitung zugeordnet sind, eine erste Gruppe der mit der ausgewähl ten Wortleitung verbundenen Speichertransistoren auf ge löschte Daten und eine zweite Gruppe der übrigen Speichertransistoren auf Daten, die sich vom gelöschten Datum unterscheiden, programmiert werden, wobei die Drains und Sources der ersten Gruppe von Speichertransi storen durch das Anlegen des zweiten Durchgangspotentials (Vpass2) auf ein vorgegebenes Potential gebracht werden und anschließend durch Anlegen des Programmierpotentials (Vpgm) an die ausgewählte Wortleitung auf ein höheres Potential über dem vorgegebenen Potential gebracht werden, so daß die Schwellenspannungen der ersten Gruppe von Speichertransistoren nicht wesentlich verändert werden, während die Drains und Sources der zweiten Gruppe von Speichertransistoren entladen werden, so daß sie auf die verschiedenen Daten programmiert werden.

11. Nichflüchtiger Halbleiterspeicher nach Anspruch 10, wobei das zweite Durchgangspotential (Vpass2) höher ist als die Schwellenspannungen der zweiten Gruppe von Speichertransistoren, die auf die unterschiedlichen Daten programmiert werden.

12. Verfahren zum Programmieren eines ausgewählten Speichertransistors von in Serie geschalteten Speicher transistoren (M1k-M16k), die jeweils eine Source, einen Drain, ein schwebendes Gate und ein Steuergate besitzen, in einer Zelleneinheit in einem nichtflüchtigen Halbleiterspeicher nach einem Löschen des ausgewählten Speichertransistors, wobei der ausgewählte Speicher transistor nach dem Löschen ein gelöschtes Datum enthält, ohne wesentliche Veränderung einer Schwellenspannung, die dem gelöschten Datum entspricht,
gekennzeichnet durch die folgenden Schritte:
Belassen der ersten und zweiten benachbarten Speichertransistoren, die mit dem Drain und der Source des ausgewählten Speichertransistors verbunden sind, im nichtleitenden Zustand; und
Anlegen eines Programmierpotentials (Vpgm) an das Steuergate des ausgewählten Speichertransistors, um den Drain und die Source des ausgewählten Speichertransistors auf ein lokales Verstärkungspotential (Vbt) aufzuladen.

13. Verfahren nach Anspruch 12, gekennzeichnet durch die folgenden Schritte:
Anlegen eines ersten Durchgangspotentials (Vpass1), das niedriger ist als das Programmierpotential (Vpgm), an die Steuergates der Speichertransistoren, die zwischen einem ersten benachbarten Speichertransistor und zwischen und einer zugeordneten Bitleitung angeschlossen sind; und
Anlegen eines zweiten Durchgangspotentials (Vpass2), das niedriger ist als das erste Durchgangs potential (Vpass1), an das Steuergate eines ersten benachbarten Speichertransistors, der sich neben dem aus gewählten Speichertransistor in Richtung Bitleitung befindet.

14. Verfahren nach Anspruch 13, wobei das Programmierpotential (Vpgm) entweder gleichzeitig mit oder nach dem Anlegen der ersten und zweiten Durchgangs potentiale (Vpass1, Vpass2) angelegt wird.

15. Verfahren nach Anspruch 13 oder 14, gekennzeichnet durch den folgenden Schritt:
Anlegen des zweiten Durchgangspotentials (Vpass2) an das Steuergate eines zweiten benachbarten Speicher transistors, der sich neben dem ausgewählten Speicher transistor in Richtung einer gemeinsamen Sourceleitung (CSL) befindet.

16. Verfahren nach Anspruch 13 oder 14, gekennzeichnet durch den folgenden Schritt:
Anlegen eines Potentials, das niedriger ist als das zweite Durchgangspotential (Vpass2), an das Steuergate eines zweiten benachbarten Speichertransi stors, der sich neben dem ausgewählten Speichertransistor in Richtung einer gemeinsamen Sourceleitung (CSL) befindet.

17. Verfahren nach einem der Ansprüche 12 bis 16, wobei die ersten und zweiten Durchgangspotentiale (Vpass1, Vpass2) und das Programmierpotential (Vpgm) für eine vorgegebene Zeitspanne verstärkte Potentiale sind.