KR101523677B1 - 플래시 메모리 장치 및 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템 - Google Patents

플래시 메모리 장치 및 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법은 제 1 비선택 워드 라인에 로컬 전압을 인가하고, 제 1 비선택 워드 라인에 로컬 전압을 인가한 후에, 제 2 비선택 워드 라인에 로컬 전압을 인가하고, 그리고 제 2 비선택 워드 라인에 로컬 전압을 인가한 후에, 제 1 비선택 워드 라인에 패스 전압을 인가하는 것을 포함한다.

Description

플래시 메모리 장치 및 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템{FLASH MEMORY DEVICE AND PROGRAMMING METHOD THEREOF AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 플래시 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은 프로그램 교란을 방지/감소하는 플래시 메모리 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은 제 1 비선택 워드 라인에 로컬 전압을 인가하고; 상기 제 1 비선택 워드 라인에 로컬 전압을 인가한 후에, 제 2 비선택 워드 라인에 로컬 전압을 인가하고; 그리고 상기 제 2 비선택 워드 라인에 로컬 전압을 인가한 후에, 상기 제 1 비선택 워드 라인에 패스 전압을 인가하는 것을 포함한다.
실시 예로서, 상기 제 1 비선택 워드 라인은 선택 워드 라인 및 선택 라인 사이에 위치하고, 상기 제 2 비선택 워드 라인은 상기 제 1 비선택 워드 라인 및 상기 선택 라인 사이에 위치한다.
실시 예로서, 상기 제 1 비선택 워드 라인에 로컬 전압을 인가할 때, 선택 워드 라인에 패스 전압을 인가하는 것을 더 포함한다. 상기 선택 워드 라인의 전압이 패스 전압의 목표 레벨에 도달한 후에, 상기 제 2 비선택 워드 라인에 로컬 전압을 인가한다.
실시 예로서, 상기 제 2 비선택 워드 라인의 전압이 로컬 전압의 목표 레벨에 도달한 후에, 상기 제 1 비선택 워드 라인에 패스 전압을 인가한다. 상기 제 1 비선택 워드 라인의 전압이 패스 전압의 목표 레벨에 도달한 후에, 선택 워드 라인 에 프로그램 전압을 인가하는 것을 더 포함한다.
실시 예로서, 상기 제 2 비선택 워드 라인에 로컬 전압을 인가하기 전에, 선택 워드 라인에 프로그램 전압을 인가하는 것을 더 포함하고, 상기 제 2 비선택 워드 라인에 로컬 전압을 인가하는 것은, 상기 선택 워드 라인의 전압이 프로그램 전압의 목표 레벨에 도달하기 전에 수행된다. 상게 선택 워드 라인의 전압이 프로그램 전압의 목표 레벨에 도달하기 전에, 상기 제 1 비선택 워드 라인의 전압이 패스 전압의 목표 레벨에 도달하도록 제어된다.
실시 예로서, 제 1 비선택 워드 라인에 패스 전압을 인가한 후에, 제 3 비선택 워드 라인에 로컬 전압을 인가하고; 그리고 상기 제 3 비선택 워드 라인에 로컬 전압을 인가한 후에, 상기 제 2 비선택 워드 라인에 패스 전압을 인가하는 것을 더 포함한다. 상기 제 1 내지 제 3 비선택 워드 라인들은 선택 워드 라인으로부터 선택 라인 방향으로 순차적으로 배치된다.
실시 예로서, 상기 제 1 및 제 2 비선택 워드 라인은 선택 라인 및 선택 워드 라인 사이에 위치하고, 상기 제 1 비선택 워드 라인에 로컬 전압을 인가할 때, 상기 제 1 및 제 2 비선택 워드 라인 사이에 위치하는 제 3 비선택 워드 라인에 로컬 전압을 인가하는 것을 더 포함한다.
실시 예로서, 상기 제 1 및 제 2 비선택 워드 라인은 제 1 선택 라인 및 선택 워드 라인 사이에 위치하고, 상기 제 1 비선택 워드 라인에 로컬 전압을 인가할 때, 제 2 선택 라인 및 상기 선택 워드 라인 위치하는 제 3 비선택 워드 라인에 로컬 전압을 인가하는 것을 더 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 선택 트랜지스터 및 선택 메모리 셀 사이의 제 1 및 제 2 메모리 셀들을 포함하는 메모리 셀 어레이; 그리고 상기 선택 메모리 셀의 프로그램 동작을 제어하도록 구성되는 프로그램 제어기를 포함하고, 상기 선택 메모리 셀의 프로그램 동작 시에, 상기 프로그램 제어기는 로컬 전압을 상기 제 1 메모리 셀에 인가한 후에, 상기 제 2 메모리 셀에 인가하도록 구성된다.
실시 예로서, 상기 프로그램 제어기는 상기 제 1 메모리 셀에 로컬 전압을 인가할 때, 상기 선택 메모리 셀에 패스 전압을 인가하도록 구성된다.
실시 예로서, 상기 프로그램 제어기는 상기 제 2 메모리 셀에 로컬 전압을 인가한 후, 상기 제 1 메모리 셀에 패스 전압을 인가하도록 구성된다. 상기 프로그램 제어기는 상기 제 1 메모리 셀에 패스 전압을 안가한 후, 상기 선택 메모리 셀에 프로그램 전압을 인가하도록 구성된다.
실시 예로서, 상기 프로그램 제어기는 상기 제 2 메모리 셀에 로컬 전압을 인가하기 전에, 상기 선택 메모리 셀에 프로그램 전압을 인가하도록 구성된다.
본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는 선택 트랜지스터 및 선택 메모리 셀 사이의 제 1 및 제 2 메모리 셀들을 포함하는 메모리 셀 어레이; 그리고 상기 선택 메모리 셀의 프로그램 동작을 제어하도록 구성되는 프로그램 제어기를 포함하고, 상기 선택 메모리 셀의 프로그램 동작 시에, 상기 프로그램 제어기는 로컬 전압을 상기 제 1 메모리 셀에 인가한 후에, 상기 제 2 메모리 셀에 인가하도록 구성된다.
실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성한다.
실시 예로서, 상기 플래시 메모리 장치 및 상기 컨트롤러는 메모리 카드를 구성한다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 제 1 워드 라인에 로컬 전압을 인가하고, 제 2 워드 라인에 로컬 전압을 인가하고, 그리고 제 1 워드 라인에 패스 전압을 인가한다. 따라서, 프로그램 금지 셀의 부스팅 효율이 향상되므로, 프로그램 교란이 방지/감소된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은 제 1 비선택 워드 라인에 로컬 전압을 인가하고, 제 1 비선택 워드 라인에 로컬 전압을 인가한 후에 제 2 비선택 워드 라인에 로컬 전압을 인가하고, 그리고 제 2 비선택 워드 라인에 로컬 전압을 인가한 후에 제 1 비선택 워드 라인에 패스 전압을 인가하는 것을 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 선택 트랜지스터 및 선택 메모리 셀 사이의 제 1 및 제 2 메모리 셀들을 포함하는 메모리 셀 어레이, 그리고 선택 메모리 셀의 프로그램 동작을 제어하도록 구성되는 프로그램 제어기를 포함하고, 선택 메모리 셀의 프로그램 동작 시에, 프로그램 제어기는 로컬 전압을 제 1 메모리 셀에 인가한 후에, 제 2 메모리 셀에 인가하도록 구성된다.
본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 장치, 그리고 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 불휘발성 메모리 장치는 선택 트랜지스터 및 선택 메모리 셀 사이의 제 1 및 제 2 메모리 셀들을 포함하는 메모리 셀 어레이, 그리고 선택 메모리 셀의 프로그램 동작을 제어하도록 구성되는 프로그램 제어기를 포함하고, 선택 메모리 셀의 프로그램 동작 시에, 프로그램 제어기는 로컬 전압을 제 1 메모리 셀에 인가한 후에, 제 2 메모리 셀에 인가하도록 구성된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 불휘발성 메모리 장치(200) 및 컨트롤러(100)를 포함한다.
컨트롤러(100)는 호스트(Host) 및 불휘발성 메모리 장치(200)에 연결된다. 컨트롤러(100)는 불휘발성 메모리 장치(200)로부터 읽은 데이터를 호스트(Host)에 전달하고, 호스트(Host)로부터 전달되는 데이터를 불휘발성 메모리 장치(200)에 저장한다.
컨트롤러(100)는 램, 프로세싱 유닛, 호스트 인터페이스, 그리고 메모리 인터페이스와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(100)의 제반 동작을 제어할 것이다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(100)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다.
메모리 인터페이스는 플래시 메모리 장치(200)와 인터페이싱할 것이다. 컨트롤러(100)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.
불휘발성 메모리 장치(200)는 데이터를 저장하기 위한 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 기입 및 독출하기 위한 읽기/쓰기 회로, 외부로부터 전달되는 어드레스를 디코딩하여 읽기/쓰기 회로에 전달하는 어드레스 디코더, 플래시 메모리 장치(200)의 제반 동작을 제어하기 위한 제어 로직 등을 포함할 것이다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치(200)는 도 2를 참조하여 더 상세하게 설명된다.
컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 것이다.
다른 예로서, 컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 것이다. 메모리 시스템(10)이 반도체 디스크(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
다른 예로서, 메모리 시스템(10)은 컴퓨터, 휴대용 컴퓨터, UMPC, 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기/재생기(digital audio recorder/player), 디지털 정지/동 영상 녹화기/재생기(digital picture/video recorder/player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, 또는 반도체 드라이브(SSD, Solid State Drive) 또는 메모리 카드와 같은 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나에 적용될 것이다.
다른 예로서, 불휘발성 메모리 장치(200) 또는 메모리 시스템(10)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 불휘발성 메모리 장치(200) 또는 메모리 시스템(10)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 것이다.
이하에서, 간결한 설명을 위하여, 플래시 메모리 장치를 참조하여 본 발명의 실시 예가 설명된다. 즉, 불휘발성 메모리 장치(200)는 플래시 메모리 장치인 것으로 가정한다. 그러나, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(200)는 플래시 메모리 장치인 것으로 한정되지 않는다. 예시적으로, 본 발명의 기술적 사상은 ROM, PROM, EPROM, EEPROM, 플래시 메모리, MRAM, PRAM, RRAM, FRAM 등과 같은 불휘발성 메모리 장치에 적용 및 응용될 수 있음이 이해될 것이다.
도 2는 도 1의 플래시 메모리 장치(200)를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 읽기/쓰기 회로(230), 데이터 입출력 회로(240), 그리고 제어 로직(250)을 포함한다.
메모리 셀 어레이(210)는 워드 라인들(WL)을 통해 어드레스 디코더(220)에 연결되고, 비트 라인들(BL)을 통해 읽기/쓰기 회로(230)에 연결된다. 메모리 셀 어 레이(210)는 매트릭스 형태로 배열되는 복수의 메모리 셀들을 포함한다. 어드레스 디코더(220)에 의해 선택된 워드 라인, 그리고 읽기/쓰기 회로(230)에 의해 선택된 비트 라인에 대응하는 메모리 셀에서 데이터가 기입 및 독출될 것이다. 메모리 셀 어레이(210)는 도 3을 참조하여 더 상세하게 설명된다.
어드레스 디코더(220)는 제어 로직(250)의 제어에 응답하여 동작한다. 어드레스 디코더(220)는 외부로부터 어드레스(ADDR)를 제공받는다. 예시적으로, 어드레스 디코더(220)는 도 1의 컨트롤러(100)로부터 어드레스(ADDR)를 제공받을 것이다. 어드레스 디코더(220)는 외부로부터 제공되는 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 워드 라인들(WL)을 선택한다. 어드레스 디코더(220)는 외부로부터 제공되는 어드레스(ADDR) 중 열 어드레스를 디코딩하여 읽기/쓰기 회로(230)에 제공한다. 예시적으로, 어드레스 디코더(220)는 어드레스 버퍼, 행 어드레스 디코더, 그리고 열 어드레스 디코더 등과 같이 잘 알려진 구성 요소들을 포함할 것이다.
읽기/쓰기 회로(230)는 비트 라인들(BL)을 통해 메모리 셀 어레이(210)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(240)에 연결된다. 읽기/쓰기 회로(230)는 제어 로직(250)의 제어에 응답하여 동작한다. 읽기/쓰기 회로(230)는 어드레스 디코더(220)로부터 전달되는 디코딩된 열 어드레스에 응답하여 비트 라인들(BL)을 선택한다.
예시적으로, 읽기/쓰기 회로(230)는 데이터 입출력 회로(240)로부터 데이터 라인들(DL)을 통해 전달되는 데이터를 메모리 셀 어레이(210)에 기입할 것이다. 다른 예로서, 읽기/쓰기 회로(230)는 메모리 셀 어레이(210)로부터 읽어진 데이터를 데이터 라인들(DL)을 통해 데이터 입출력 회로(240)에 전달할 것이다. 다른 예로서, 읽기/쓰기 회로(230)는 메모리 셀 어레이(210)의 제 1 저장 영역으로부터 읽어진 데이터를 메모리 셀 어레이(220)의 제 2 저장 영역에 기입할 것이다 (카피백 동작).
예시적으로, 읽기/쓰기 회로(230)는 페이지 버퍼, 열 선택 회로 등과 같이 잘 알려진 구성 요소들을 포함할 것이다. 다른 예로서, 읽기/쓰기 회로(230)는 쓰기 드라이버, 감지 증폭기, 그리고 열 선택 회로 등과 같이 잘 알려진 구성 요소들을 포함할 것이다.
데이터 입출력 회로(240)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(230)에 연결된다. 데이터 입출력 회로(240)는 외부와 데이터(DATA)를 통신한다. 예시적으로, 데이터 입출력 회로(240)는 도 1의 컨트롤러(100)와 데이터(DATA)를 통신할 것이다. 데이터 입출력 회로(240)는 외부와 교환된 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(230)와 통신할 것이다. 데이터 입출력 회로(240)는 제어 로직(250)의 제어에 응답하여 동작한다. 예시적으로, 데이터 입출력 회로(240)는 데이터 버퍼 등과 같이 잘 알려진 구성 요소를 포함할 것이다.
제어 로직(250)은 어드레스 디코더(220), 읽기/쓰기 회로(230), 그리고 데이터 입출력 회로(240)에 연결된다. 제어 로직(250)은 플래시 메모리 장치(200)의 제반 동작을 제어한다. 제어 로직(250)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다. 예시적으로, 제어 신호(CTRL)는 도 1의 컨트롤러(100)로부터 제공될 것이다.
제어 로직(250)은 플래시 메모리 장치(200)의 프로그램 동작을 제어하도록 구성되는 프로그램 제어기(251)를 포함한다. 본 발명의 실시 예에 따른 프로그램 제어기(251)는 프로그램 동작 시에 발생될 수 있는 프로그램 교란을 방지/감소한다. 예시적으로, 본 발명의 실시 예에 따른 프로그램 제어기(251)는 프로그램 금지된 채널의 부스팅 효율을 향상시키는 프로그램 방법을 제공할 것이다. 따라서, 프로그램 전압에 의한 프로그램 교란이 방지될 것이다.
예시적으로, 본 발명의 실시 예에 따른 프로그램 제어기(251)는 메모리 셀 어레이(210)의 선택 메모리 셀에 대한 프로그램 동작 시에, 제 1 비선택 워드 라인에 로컬 전압을 인가하고, 제 1 비선택 워드 라인에 로컬 전압을 인가한 후에 제 2 비선택 워드 라인에 로컬 전압을 인가하고, 그리고 제 2 비선택 워드 라인에 로컬 전압을 인가한 후에 제 1 비선택 워드 라인에 패스 전압을 인가하도록 구성된다. 본 발명의 실시 예에 따른 프로그램 제어기(251)에 의한 프로그램 동작은 도 3 내지 10을 참조하여 더 상세하게 설명된다.
도 3은 도 2의 플래시 메모리 장치(200)의 메모리 셀 어레이(210)를 보여주는 회로도이다. 간결한 설명을 위하여, 메모리 셀 어레이(210)의 복수의 메모리 블록들 중 하나의 메모리 블록이 도 3에 도시되어 있다. 도 3을 참조하면, 메모리 셀 어레이(210)는 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 연결되는 메모리 셀들(MC1~MCn)로 구성되는 복수의 스트링들을 포함한다.
스트링 선택 트랜지스터들(SST)의 드레인/소스는 대응하는 비트 라인 들(BL1~BLm)에 연결된다. 스트링 선택 트랜지스터들(SST)의 게이트는 스트링 선택 라인(SSL)에 연결된다. 접지 선택 트랜지스터들(GST)의 소스/드레인은 공통 소스 라인(CSL)에 연결된다. 접지 선택 트랜지스터들(GST)의 게이트는 접지 선택 라인(GSL)에 연결된다. 메모리 셀들(MC1~MCn)의 제어 게이트는 대응하는 워드 라인들(WL1~WLn)에 연결된다. 참조 번호(211)는 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 메모리 셀들(MC1~MCn)을 포함하는 하나의 스트링을 나타낸다.
도 4는 도 3의 메모리 셀 어레이(210)의 하나의 스트링(211)의 단면도이다. 도 4를 참조하면, 벌크 영역(212) 상에 드레인/소스 영역들(213)이 제공된다. 예시적으로, 벌크 영역(212)은 폴리 실리콘(poly silicon)으로 구성될 것이다. 예시적으로, 벌크 영역(212)은 p 타입으로 도핑된 웰(p-well)일 것이다. 예시적으로, 드레인/소스 영역들(213)은 n 타입으로 도핑된 영역일 것이다. 벌크 영역(212) 상에 그리고 드레인/소스 영역들(213) 사이에, 게이트 구조물들이 제공된다.
예시적으로, 각각의 게이트 구조물에서, 벌크 영역(213) 상에 터널 절연막(214)이 제공될 것이다. 터널 절연막(214) 상에 전하 저장층(215)이 제공될 것이다. 전하 저장층(215) 상에 블로킹 절연막(216)이 제공될 것이다. 그리고, 블로킹 절연막(216) 상에 제어 게이트(217)가 제공될 것이다.
스트링 선택 트랜지스터(SST)의 드레인/소스 영역에 대응하는 비트 라인(BL2)이 연결될 것이다. 예시적으로, 비트 라인(BL2)은 텅스텐(W) 등과 같은 도전체로 구성될 것이다. 접지 선택 트랜지스터(GST)의 소스/드레인 영역에 공통 소 스 라인(CSL, 도 3 참조)이 연결될 것이다. 예시적으로, 공통 소스 라인(CSL)은 폴리 실리콘 등과 같은 도전체로 구성될 것이다.
터널 절연막(214)에서, 메모리 셀들(MC1~MCn)의 채널 영역으로부터 대응하는 전하 저장층(215)으로의 F-N 터널링이 발생될 것이다. 예시적으로, 메모리 셀들(MC1~MCn)의 채널 영역 상의 캐리어(carrier, 예를 들면, 전자(electron) 또는 정공(hole))는 대응하는 제어 게이트(217)로부터의 전기장(electric field)에 의해 대응하는 전하 저장층(215)에 축적(accumulated) 또는 포획(trapped)될 것이다. 예시적으로, 터널 절연막은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연체로 구성될 것이다.
예시적으로, 전하 저장층(215)은 폴리 실리콘 등과 같은 도전체로 구성될 것이다. 즉, 전하 저장층(215)은 전하를 축적하는 부유 게이트(floating gate)일 것이다. 다른 예로서, 전하 저장층(215)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연체로 구성될 것이다. 즉, 전하 저장층(215)은 전하를 포획하는 전하 트랩일 것이다.
블로킹 절연막(216)은 전하 저장층(215) 및 제어 게이트(217) 사이의 전하의 흐름을 차단하기 위해 제공된다. 예시적으로, 블로킹 절연막(216)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연체로 구성될 것이다. 제어 게이트(217)는 워드 라인들(WL1~WLn) 및 선택 트랜지스터들(SST, GST)을 통해 전압을 제공받는다. 예시적으로, 제어 게이트(217)는 폴리 실리콘 등과 같은 도전체로 구성될 것이다. 예시적으로, 제어 게이트(217)는 비트 라인들(BL1~BLm)과 교차하는 방향으로 확장되어 워드 라인들(WL1~WLn) 및 선택 라인들(SSL, GSL)을 형성할 것이다.
예시적으로, 선택 트랜지스터들(SST, GST)의 전하 저장층(215) 및 제어 게이트(217)는 비아(218)를 통해 전기적으로 연결될 것이다. 즉, 선택 트랜지스터들(SST, GST)은 일반적인 NMOS 트랜지스터와 같이 동작하도록 구성될 것이다. 그러나, 선택 트랜지스터들(SST, GST)의 전하 저장층(215) 및 제어 게이트(217)는 전기적으로 분리되도록 구성될 수도 있음이 이해될 것이다.
예시적으로, 선택 트랜지스터들(SST, GST)의 폭은 메모리 셀들(MC1~MCn)의 폭보다 큰 것으로 도시되어 있다. 그러나, 선택 트랜지스터들(SST, GST)의 폭은 메모리 셀들(MC1~MCn)의 폭보다 큰 것으로 한정되지 않음이 이해될 것이다.
예시적으로, 메모리 셀들(MC1~MCn) 및 선택 트랜지스터들(SST, GST)의 게이트 구조물은 터널 절연막(214), 전하 저장층(215), 블로킹 절연막(216), 그리고 제어 게이트(217)를 포함하는 것으로 도시되어 있다. 그러나, 메모리 셀들(MC1~MCn) 및 선택 트랜지스터들(SST, GST)의 게이트 구조물의 구성은 한정되지 않음이 이해될 것이다. 예시적으로, 제어 게이트(217) 상의 캐핑막 또는 게이트 구조물 측면에 제공되는 측면 스페이서 등이 추가적으로 제공될 수 있음이 이해될 것이다.
이하에서, 간결한 설명을 위하여, 워드 라인(WL5)이 프로그램을 위해 선택된 것으로 가정하자. 또한, 스트링(211)의 메모리 셀들 중 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)은 프로그램 금지된 것으로 가정하자. 즉, 스트링(211)은 프로그램 금지된 스트링인 것으로 가정하자.
이하에서, 로컬 전압은 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)의 채 널을 다른 메모리 셀들의 채널로부터 분리하기 위한 전압인 것으로 가정하자. 예시적으로, 로컬 전압이 워드 라인(WL3)에 인가되면, 메모리 셀들(MC1, MC2)의 채널 및 메모리 셀들(MC4~MCn)의 채널은 분리될 것이다. 다른 예로서, 로컬 전압이 워드 라인(MC7)에 인가되면, 메모리 셀들(MC1~MC6)의 채널은 메모리 셀들(MC8~MCn)의 채널로부터 분리될 것이다.
도 5는 본 발명의 실시 예에 따른 프로그램 제어기(251)에 의한 프로그램 동작을 설명하기 위한 순서도이다. 도 4 및 5를 참조하면, S110 단계에서, 제 1 비선택 워드 라인에 로컬 전압(Vlocal)이 인가된다. 예시적으로, 제 1 비선택 워드 라인은 선택 워드 라인(WL5) 및 선택 트랜지스터(SST 또는 GST) 사이에 위치하는 워드 라인일 것이다. 제 1 비선택 워드 라인(WL)에 로컬 전압(Vlocal)이 인가되면, 스트링(211)의 메모리 셀들(MC1~MCn)의 채널이 제 1 비선택 워드 라인(WL)을 기준으로 분리될 것이다. 예시적으로, 제 1 비선택 워드 라인은 워드 라인(WL3)인 것으로 가정하자.
S120 단계에서, 제 2 비선택 워드 라인에 로컬 전압(Vlocal)이 인가된다. 예시적으로, 제 2 비선택 워드 라인은 제 1 비선택 워드 라인(WL3) 및 선택 트랜지스터(SST 또는 GST) 사이에 위치하는 워드 라인일 것이다. 예시적으로, 제 2 비선택 워드 라인은 제 1 비선택 워드 라인(WL3)에 인접한 워드 라인일 것이다. 예시적으로, 제 2 비선택 워드 라인은 워드 라인(WL2)인 것으로 가정하자.
S130 단계에서, 제 1 비선택 워드 라인(WL3)에 패스 전압(Vpass)이 인가된다. 예시적으로, 패스 전압(Vpass)은 프로그램 동작 시에 비선택 메모리 셀들에 인 가되는 전압일 것이다. 즉, 제 1 비선택 워드 라인(WL3)에 패스 전압(Vpass)이 인가되면, 제 1 비선택 워드 라인(WL3)은 턴 온 될 것이다. 즉, 선택 메모리 셀(MC5)이 포함되는 채널은 메모리 셀들(MC4~MCn)에 의해 형성되는 채널들로부터 메모리 셀들(MC3~MCn)에 의해 형성되는 채널들로 변경될 것이다.
스트링(211)에 연결된 비트 라인(BL2)이 전압(Vcc)으로 바이어스되고, 스트링(211)의 메모리 셀들(MC1, MC2, MC4~MCn)에 패스 전압(Vpass)이 인가되고, 그리고 메모리 셀(MC3)에 로컬 전압(Vlocal)이 인가되면, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널이 메모리 셀들(MC4~MCn)에 의해 형성될 것이다. 그리고, 메모리 셀들(MC4~MCn)에 의해 형성되는 채널은 패스 전압(Vpass)에 의해 부스팅 및 플로팅될 것이다.
이후에, 메모리 셀(MC2)에 로컬 전압(Vlocal)이 인가되고 메모리 셀(MC3)에 패스 전압이 인가되면, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은 메모리 셀들(MC4~MCn)에 의해 형성되는 것으로부터 메모리 셀들(MC3~MCn)에 의해 형성되는 것으로 변경될 것이다.
플로팅된 채널의 캐리어(예를 들면, 전자 또는 정공)의 수는 일정하게 유지될 것이다. 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 크기는, 메모리 셀들(MC4~MCn)에 의해 형성되는 것으로부터 메모리 셀들(MC3~MCn)에 의해 형성되는 것으로 증가할 것이다. 채널의 캐리어의 수는 일정하게 유지되며, 채널의 크기는 증가하므로, 채널의 캐리어의 밀도는 감소할 것이다. 따라서, 프로그램 금지된 스트링(211)의 부스팅 효율이 증가됨이 이해될 것이다.
도 6은 도 5를 참조하여 설명된 프로그램 동작을 설명하기 위한 타이밍도이다. 그리고, 도 7 내지 10은 도 6의 타이밍도에 따른 스트링(211)의 채널의 변화를 보여주는 다이어그램이다. 도 3, 4, 6, 및 7을 참조하면, 시간(T1)에, 워드 라인(WL3)에 로컬 전압(Vlocal)이 인가된다. 선택 워드 라인(WL5) 및 워드 라인(WL2)에 패스 전압(Vpass)이 인가된다. 그리고, 비선택 워드 라인들에 패스 전압(Vpass)이 인가된다. 도 6의 비선택 워드 라인들은 워드 라인들(WL2, WL3, WL5)를 제외한 워드 라인들(WL1, WL4, WL6~WLn)을 나타낼 것이다.
도 6에서, 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되는 것으로 도시되어 있다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되는 시점은 한정되지 않는다. 예시적으로, 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되는 시점은 시간(T1) 이전 또는 시간(T1)일 것이다. 스트링(211)에 대응하는 비트 라인(BL2)에 전압(Vcc)이 인가될 것이다. 비트 라인(BL2)에 인가되는 전압(Vcc)은 스트링(211)을 프로그램 금지하기 위해 프로그램 금지 전압일 것이다. 비트 라인(BL2)에 전압(Vcc)이 인가되는 시점은 시간(T1) 또는 시간(T1) 이전일 것이다.
시간(T2)에, 워드 라인들(WL1, WL2, WL4~WLn)에 인가되는 패스 전압(Vpass)이 목표 레벨에 도달한다. 예시적으로, 워드 라인(WL3)에 인가되는 로컬 전압(Vlocal)은 시간(T2)에 또는 시간(T2) 이전에 목표 레벨에 도달할 것이다. 시간(T2)에, 스트링(211)에 형성되는 채널이 도 7에 도시되어 있다. 도 7에서, 간결한 설명을 위하여, 스트링(211)의 선택 트랜지스터들(SST, GST) 및 메모리 셀들(MC1~MCn)의 드레인/소스 영역은 생략되어 있으며, 메모리 셀들(MC1~MCn)에 의해 형성되는 스트링(211)의 채널이 도시되어 있다.
도 7을 참조하면, 비트 라인(BL2)에 프로그램 금지 전압(Vcc)이 인가되고, 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되고, 워드 라인들(WL1, WL2, WL4~WLn)에 패스 전압(Vpass)이 인가되므로, 스트링(211)에 채널이 형성될 것이다. 워드 라인(WL3)에 로컬 전압(Vlocal)이 인가되므로, 스트링(211)의 채널은 워드 라인(WL3)을 기준으로 분리될 것이다. 즉, 메모리 셀들(MC1, MC2)에 의해, 그리고 메모리 셀들(MC4~MCn)에 의해 각각 채널들이 형성될 것이다. 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219)은 메모리 셀들(MC4~MCn)에 의해 형성된다.
선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219)은 스트링 선택 트랜지스터(SST) 및 로컬 전압(Vlocal)이 인가되는 메모리 셀(MC3)에 의해 플로팅되어 있다. 즉, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219)의 캐리어(예를 들면, 전자 또는 정공)의 수는 일정하게 유지될 것이다.
다시 도 3, 4, 그리고 6을 참조하면, 시간(T2)에, 워드 라인(WL2)에 패스 전압(Vpass) 대신에 로컬 전압(Vlocal)이 인가된다. 그리고, 시간(T3)에, 워드 라인(WL2)의 전압이 로컬 전압(Vlocal)의 목표 레벨에 도달한다. 즉, 시간(T3)에, 워드 라인들(WL2, WL3)의 전압은 로컬 전압(Vlocal)목표 전압 레벨이다. 시간(T3)에, 스트링(211)에 형성되는 채널이 도 8에 도시되어 있다.
도 8을 참조하면, 워드 라인들(WL2, WL3)에 로컬 전압(Vlocal)이 인가되므로, 스트링(211)의 채널은 메모리 셀들(MC2, MC3)에 의해 분리된다. 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219)은 시간(T2)에서와 마찬가 지로, 메모리 셀들(MC4~MCn)에 의해 형성된다. 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219)은 스트링 선택 트랜지스터(SST) 및 메모리 셀들(MC2, MC3)에 의해 플로팅 상태를 유지한다. 즉, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 캐리어(예를 들면, 전자 또는 정공)의 밀도는 시간(T2)에서의 밀도와 동일하게 유지될 것이다.
다시 도 3, 4, 그리고 6을 참조하면, 시간(T3)에, 워드 라인(WL3)에 로컬 전압(Vlocal) 대신에 패스 전압(Vpass)이 인가된다. 그리고, 시간(T4)에 워드 라인(WL3)의 전압이 패스 전압(Vpass)의 목표 레벨에 도달한다. 즉, 스트링(211)에서, 워드 라인(WL3)에 연결된 메모리 셀(MC3)에 대응하는 채널이 형성될 것이다. 그리고, 스트링(211)의 채널은 로컬 전압(Vlocal)이 인가되는 워드 라인(WL2)에 연결된 메모리 셀(MC2)에 의해 분리될 것이다. 시간(T4)에, 스트링(211)에 형성되는 채널이 도 9에 도시되어 있다.
도 9를 참조하면, 워드 라인(WL2)에 로컬 전압(Vlocal)이 인가되어 있고, 워드 라인(WL3)에 패스 전압(Vpass)이 인가되어 있다. 시간(T3)에서의 스트링(211)의 채널을 나타내는 도 8에서, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219)은 메모리 셀들(MC4~MCn)에 의해 형성된다. 반면, 시간(T4)에서의 스트링(211)의 채널을 나타내는 도 9에서, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219')은 메모리 셀들(MC3~MCn)에 의해 형성된다.
시간(T3)으로부터 시간(T4)에 도달할 때까지, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219)은 플로팅 상태를 유지한다. 즉, 시간(T3) 및 시간(T4)에서, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 캐리어(예를 들면, 전자 또는 정공)의 수는 일정하게 유지된다. 반면, 시간(T3)으로부터 시간(T4)에 도달하는 동안, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 크기는 메모리 셀들(MC4~MCn)에 의한 채널(219)로부터 메모리 셀들(MC3~MCn)에 의한 채널로 증가한다.
요약하면, 시간(T3)으로부터 시간(T4)에 도달하는 동안, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 크기는 증가하는 반면, 채널의 캐리어(예를 들면, 전자 또는 정공)의 수는 일정하게 유지된다. 즉, 시간(T3)으로부터 시간(T4)에 도달하는 동안, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 캐리어의 밀도는 감소함이 이해될 것이다.
다시 도 3, 4, 그리고 6을 참조하면, 시간(T4)에 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가된다. 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가된 때의 스트링(211)의 채널이 도 10에 도시되어 있다.
도 10을 참조하면, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219')은 메모리 셀들(MC3~MCn)에 의해 형성되어 있으며, 선택 워드 라인(MC5)에 프로그램 전압(Vpgm)이 인가되어 있다. 일반적으로, 프로그램 전압(Vpgm)은 패스 전압(Vpass)보다 높은 레벨을 갖는다. 따라서, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가되면, 채널(219') 중 선택 워드 라인(WL5)에 대응하는 영역의 채널 깊이(channel depth)가 증가할 것이다.
도 6을 참조하여 설명된 시간 구간(T2~T4)에서, 로컬 전압(Vlocal)이 인가되 는 워드 라인은 워드 라인(WL3)으로부터 워드 라인(WL2)으로 변경되었다. 로컬 전압(Vlocal)이 인가되는 워드 라인의 변경으로 인해, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219')의 캐리어 밀도가 감소된다. 채널의 캐리어의 밀도가 감소할수록, 부스팅 효율은 증가한다. 따라서, 선택 워드 라인(Vpgm)에 인가된 프로그램 전압(Vpgm)에 의한 부스팅 효율는, 로컬 전압(Vlocal)이 인가되는 워드 라인이 변경되지 않은 때의 부스팅 효율보다 클 것이다. 따라서, 선택 워드 라인(WL5)에서 프로그램 전압(Vpgm)으로 인한 프로그램 교란이 발생될 확률이 감소할 것이다.
예시적으로, 채널(219')의 캐리어의 밀도가 감소하면, 선택 워드 라인(WL5)에 인가되는 프로그램 전압(Vpgm)으로부터 커플링의 영향을 받는 캐리어의 수가 감소할 것이다. 프로그램 전압(Vpgm)으로부터 커플링의 영향을 받는 캐리어의 수가 감소할수록, 프로그램 전압(Vpgm)이 단위 캐리어에 미치는 영향은 증가할 것이다. 즉, 채널(219')의 캐리어의 밀도가 감소할수록, 프로그램 전압(Vpgm)으로부터 영향을 받는 캐리어들의 전압이, 프로그램 전압(Vpgm)으로부터의 영향에 의해 상승하는 정도가 증가할 것이다.
프로그램 전압(Vpgm)으로부터 영향을 받는 영역이 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)에 대응하는 채널 영역인 것으로 가정하면, 메모리 셀(MC5)에 대응하는 채널 영역의 전압 레벨은 채널(219')의 캐리어의 밀도가 감소할수록 상승할 것이다. 즉, 채널(219')의 캐리어의 밀도가 감소할수록, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)에서 프로그램 전압(Vpgm)으로 인한 소프트 프로그램, 즉 프 로그램 교란이 발생할 확률이 감소함이 이해될 것이다.
예시적으로, 메모리 셀(MC5)에 대응하는 채널 영역의 전압 레벨이 프로그램 전압(Vpgm)으로 인해 상승한 후, 다른 메모리 셀들(MC3, MC4, MC6~MCn)에 대응하는 채널 영역으로 전하 공유(charge sharing)가 발생될 것이다. 즉, 전하 공유(charge sharing)에 의해, 메모리 셀(MC5)에 대응하는 채널 영역의 전압 레벨은 낮아질 것이다. 전하 공유(charge sharing)는 채널(219')의 캐리어들에 의해 발생된다. 즉, 채널(219')의 캐리어의 밀도가 낮을수록, 전하 공유(charge sharing)의 영향이 감소함이 이해될 것이다.
채널(219')의 캐리어의 밀도가 낮을수록 메모리 셀(MC5)에 대응하는 채널 영역의 전압 레벨이 낮아지는 속도가 느려질 것이다. 즉, 채널(219')의 캐리어의 밀도가 낮을수록, 메모리 셀(MC5)에 대응하는 채널 영역의 전압이 높은 레벨을 유지한다. 따라서, 채널(219')의 캐리어의 밀도가 낮을수록, 프로그램 전압(Vpgm)으로 인한 소프트 프로그램, 즉 프로그램 교란이 감소됨이 이해될 것이다.
도 6에서, 시간(T2)에, 선택 워드 라인(WL5)의 전압이 패스 전압(Vpass)의 목표 레벨에 도달하고, 워드 라인(WL2)에 로컬 전압이 인가되는 것으로 도시되어 있다. 그러나, 워드 라인(WL2)에 로컬 전압이 인가되는 것은, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 전압이 패스 전압(Vpass)에 의해 미리 설정된 레벨 만큼 부스팅 된 이후이며, 한정되지 않는다. 예시적으로, 패스 전압(Vpass)에 의해 채널(219)이 미리 설정된 레벨 만큼 부스팅되도록 하기 위하여, 선택 워드 라인(WL5), 워드 라인(WL2), 그리고 비선택 워드 라인들(WL1, WL3, WL4, WL6~WLn)의 전압들이 패스 전압(Vpass)의 목표 레벨에 도달한 후에, 워드 라인(WL2)에 로컬 전압(Vlocal)이 인가될 것이다.
도 6에서, 시간(T3)에, 워드 라인(WL2)의 전압이 로컬 전압(Vlocal)의 목표 레벨에 도달하고, 워드 라인(WL3)에 패스 전압(Vpass)이 인가되는 것으로 도시되어 있다. 그러나, 워드 라인(WL3)에 패스 전압(Vpass)이 인가되는 것은, 워드 라인(WL2)의 전압이 스트링(211)의 채널들을 분리한 이후이며, 한정되지 않는다. 예시적으로, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219)이 플로팅 상태로 유지되는 것을 보장하기 위하여, 워드 라인(WL2)의 전압이 로컬 전압(Vlocal)의 목표 레벨에 도달한 후에 워드 라인(WL3)에 패스 전압(Vpass)이 인가될 것이다.
도 6에서, 시간(T4)에, 워드 라인(WL3)의 전압이 패스 전압(Vpass)의 목표 레벨에 도달하고, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가되는 것으로 도시되어 있다. 그러나, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가되는 것은, 메모리 셀(MC5)을 포함하는 채널(219')이 메모리 셀(MC3)에 대응하는 채널 영역까지 확장되도록, 워드 라인(WL3)의 전압이 증가한 이후이며, 한정되지 않는다. 예시적으로, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219')의 캐리어의 밀도가 감소되도록 하기 위하여, 워드 라인(WL3)의 전압이 패스 전압(Vpass)의 목표 레벨에 도달한 후에, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가될 것이다.
도 6 내지 10을 참조하여 설명된 바와 같이, 로컬 전압(Vlocal)은 프로그램 전압(Vpgm)이 인가되는 선택 워드 라인(WL5)으로부터 미리 설정된 거리 이상 떨어져 있는 워드 라인들(WL2, WL3)에 인가될 것이다. 프로그램 전압(Vpgm)이 인가되는 워드 라인 및 로컬 전압(Vlocal)이 인가되는 워드 라인 사이의 거리는 프로그램 교란, 누설, 의도하지 않은 커플링 등을 최소화하도록 설정될 것이며, 한정되지 않는다.
상술한 바와 같이, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는, 프로그램 동작 시에 로컬 전압(Vlocal)이 인가되는 워드 라인을 제 1 워드 라인으로부터 제 2 워드 라인으로 변경한다. 로컬 전압(Vlocal)이 인가되는 워드 라인을 변경함으로써, 본 발명의 실시 예에 따른 플래시 메모리 장치는 프로그램 금지된 스트링(211)의 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219')의 캐리어의 밀도를 감소시키는 것이 가능하다. 따라서, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 프로그램 전압(Vpgm)에 의한 소프트 프로그램, 즉 프로그램 교란을 감소/방지하는 것이 이해될 것이다.
이하에서, 간결한 설명을 위하여, 프로그램 동작 시에 로컬 전압(Vlocal)이 인가되는 워드 라인(또는 메모리 셀)을 변경하는 동작을 스퀴즈(squeeze) 동작이라 부르기로 한다. 더 상세하게는, 프로그램 동작 시에, 프로그램 금지된 스트링(211)에서, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219')의 캐리어의 밀도를 감소시키기 위하여, 로컬 전압(Vlocal)이 인가되는 워드 라인(또는 메모리 셀)을 변경하는 동작을 스퀴즈(squeeze) 동작이라 부르기로 한다.
도 11은 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다. 도 11에서, 비선택 워드 라인들은 워드 라인들(WL5, WL7, WL8)을 제외한 워드 라인들(WL1~WL4, WL6, WL9~WLn)을 나타낼 것이다.
도 3, 4, 그리고 11을 참조하면, 시간(T1)에 선택 워드 라인(WL5), 워드 라인(WL8), 그리고 비선택 워드 라인들(WL1~WL4, WL6, WL9~WLn)에 패스 전압(Vpass)이 인가된다. 그리고, 시간(T1)에, 워드 라인(WL7)에 로컬 전압(Vlocal)이 인가된다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되고, 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가될 것이다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다. 스트링(211)에 대응하는 비트 라인(BL)에는 전압(Vcc)이 인가될 것이다. 비트 라인(BL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다.
시간(T2)에, 워드 라인들(WL1~WL6, WL8~WLn)의 전압이 패스 전압(Vpass)의 목표 레벨에 달한다. 워드 라인(WL7)의 전압은 시간(T2)에 또는 시간(T2) 이전에 로컬 전압(Vlocal)의 목표 레벨에 도달할 것이다. 워드 라인들(WL1~WL6, WL8~WLn)에 인가되는 패스 전압(Vpass)으로 인해, 스트링(211)에 채널이 형성될 것이다. 워드 라인(WL7)에 인가되는 로컬 전압(Vlocal)으로 인해, 스트링(211)에 형성되는 채널은 분리될 것이다. 예시적으로, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은 메모리 셀들(MC1~MC6)에 의해 형성될 것이다.
시간(T2)에, 워드 라인(WL8)에 로컬 전압(Vlocal)이 인가된다. 시간(T3)에 워드 라인(WL8)의 전압이 로컬 전압(Vlocal)의 목표 레벨에 도달하고, 워드 라인(WL7)에 패스 전압(Vpass)이 인가된다. 시간(T4)에, 워드 라인(WL7)의 전압이 패 스 전압(Vpass)의 목표 레벨에 도달하고, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가된다.
즉, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은, 메모리 셀들(MC1~MC6)에 의해 형성되는 것으로부터 메모리 셀들(MC1~MC7)에 의해 형성되는 것으로 변화된다. 로컬 전압(Vlocal)이 인가되는 워드 라인(또는, 메모리 셀)을 변경하는 것에 의해, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 크기가 증가한다. 따라서, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 캐리어의 밀도가 감소하므로, 스트링(211)의 부스팅 효율이 향상됨이 이해될 것이다.
도 6을 참조하여 설명된 스퀴즈 동작은 로컬 전압을 선택 워드 라인 및 접지 선택 라인 사이에 인가한다. 도 11을 참조하여 설명된 스퀴즈 동작은 로컬 전압을 선택 워드 라인 및 스트링 선택 라인 사이에 인가한다. 선택 워드 라인과 스트링 선택 라인 사이의 거리, 선택 워드 라인과 접지 선택 라인 사이의 거리, 또는 해당 스트링에 이미 프로그램되어 있는 데이터 패턴에 따라, 도 6 및 11을 참조하여 설명된 스퀴즈 동작이 선택적으로 적용될 수 있음이 이해될 것이다.
도 12는 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다. 도 12에서, 비선택 워드 라인들은 워드 라인들(WL2, WL3, WL5, WL7)을 제외한 워드 라인들(WL1, WL4, WL6, WL8~WLn)을 나타낼 것이다.
도 3, 4, 그리고 12를 참조하면, 시간(T1)에 선택 워드 라인(WL5), 워드 라인(WL2), 그리고 비선택 워드 라인들(WL1, WL4, WL6, WL8~WLn)에 패스 전압(Vpass) 이 인가된다. 그리고, 시간(T1)에, 워드 라인들(WL3, WL7)에 로컬 전압(Vlocal)이 인가된다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되고, 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가될 것이다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다. 스트링(211)에 대응하는 비트 라인(BL)에는 전압(Vcc)이 인가될 것이다. 비트 라인(BL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다.
시간(T2)에, 워드 라인들(WL1, WL2, WL4~WL6, WL8~WLn)의 전압이 패스 전압(Vpass)의 목표 레벨에 달한다. 워드 라인들(WL3, WL7)의 전압은 시간(T2)에 또는 시간(T2) 이전에 로컬 전압(Vlocal)의 목표 레벨에 도달할 것이다. 워드 라인들(WL1, WL2, WL4~WL6, WL8~WLn)에 인가되는 패스 전압(Vpass)으로 인해, 스트링(211)에 채널이 형성될 것이다. 워드 라인들(WL3, WL7)에 인가되는 로컬 전압(Vlocal)으로 인해, 스트링(211)에 형성되는 채널은 분리될 것이다. 예시적으로, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은 메모리 셀들(MC4~MC6)에 의해 형성될 것이다.
시간(T2)에, 워드 라인(WL2)에 로컬 전압(Vlocal)이 인가된다. 시간(T3)에 워드 라인(WL2)의 전압이 로컬 전압(Vlocal)의 목표 레벨에 도달하고, 워드 라인(WL3)에 패스 전압(Vpass)이 인가된다. 시간(T4)에, 워드 라인(WL3)의 전압이 패스 전압(Vpass)의 목표 레벨에 도달하고, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가된다.
즉, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은, 메모 리 셀들(MC4~MC6)에 의해 형성되는 것으로부터 메모리 셀들(MC3~MC7)에 의해 형성되는 것으로 변화된다. 로컬 전압(Vlocal)이 인가되는 워드 라인(또는, 메모리 셀)을 변경하는 것에 의해, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 크기가 증가한다. 따라서, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 캐리어의 밀도가 감소하므로, 스트링(211)의 부스팅 효율이 향상됨이 이해될 것이다.
도 13은 도 12를 참조하여 설명된 프로그램 동작에 따른 스트링(211)의 전자의 밀도 변화를 보여주는 다이어그램이다. 도 13에서, 가로 축은 접지 선택 라인(GSL)으로부터의 워드 라인에 대응하는 채널 영역을 나타내며, 세로 축은 전자의 밀도를 나타낸다. 도 13에서, 실선은 스퀴즈 동작이 수행되기 전의 전자의 밀도를 나타내며, 점선은 스퀴즈 동작이 수행된 후의 전자의 밀도를 나타낸다.
도 13에 도시된 바와 같이, 실선을 참조하면, 스퀴즈 동작이 수행되기 전에, 워드 라인(WL3)에 대응하는 채널 영역에 전자가 존재하지 않는다. 즉, 도 13의 실선은, 워드 라인(WL3)에 대응하는 채널 영역은 로컬 전압(Vlocal)으로 인해 오프되어 있음을 나타낸다. 도 13에 도시된 바와 같이, 점선을 참조하면, 워드 라인(WL3)에 대응하는 채널 영역에 전자가 존재하며, 워드 라인(WL2)에 대응하는 채널 영역에 전자가 존재하지 않는다. 즉, 도 13의 점선은, 로컬 전압이 인가되는 워드 라인이 워드 라인(WL3)으로부터 워드 라인(WL2)으로 변경되었음을 나타낸다.
워드 라인(WL3) 우측에는 워드 라인들(WL4~WL6)이 위치할 것이다. 즉, 워드 라인(WL3)의 우측의 채널 영역은 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널 영역을 나타낼 것이다. 도 13에서, 스퀴즈 동작의 수행 전(실선) 및 후(점선)를 비교하면, 선택 워르 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널 영역의 전자 밀도가 스퀴즈 동작 후에 감소하는 것으로 나타난다. 즉, 본 발명의 실시 예에 따르면, 프로그램 전압(Vpgm)으로 인한 프로그램 교란이 방지/감소된다.
도 14는 본 발명의 실시 예에 따른 프로그램 동작과 종래의 프로그램 동작을 비교하여 도시한 다이어그램이다. 도 14에서, 가로 축은 시간을 나타내며, 세로 축은 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 전압을 나타낸다.
도 14에서, 선(E)는 종래의 로컬 부스팅 동작의 제 1 실시 예에 따른 채널 전압을 나타낸다. 예시적으로, 종래의 로컬 부스팅 동작의 제 1 실시 예는, 선택 워드 라인(WL5), 비선택 워드 라인(WL3), 그리고 워드 라인들(WL3, WL5) 이외의 다른 워드 라인들에 패스 전압(Vpass)을 인가하는 단계, 비선택 워드 라인(WL3)에 접지 전압(Vss)을 인가하는 단계, 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)을 인가하는 단계, 그리고 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)을 인가하는 단계로 구성될 것이다. 시점(D)에, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가될 것이다.
도 14에서, 선(F)은 종래의 로컬 부스팅 동작의 제 2 실시 예에 따른 채널 전압을 나타낸다. 예시적으로, 종해의 로컬 부스팅 동작의 제 2 실시 예는, 선택 워드 라인(WL5), 비선택 워드 라인들(WL3, WL7), 워드 라인들(WL3, WL5, WL7) 이외 의 다른 워드 라인들에 패스 전압(Vpass)을 인가하는 단계, 비선택 워드 라인들(WL3, WL7)에 접지 전압(Vss)을 인가하는 단계, 비선택 워드 라인들(WL3, WL7)에 로컬 전압(Vlocal)을 인가하는 단계, 그리고 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)을 인가하는 단계를 포함할 것이다. 시점(D)에, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가될 것이다.
도 14에서, 선(G)은 도 12를 참조하여 설명된 본 발명의 실시 예에 따른 프로그램 동작에 따른 채널 전압을 나타낸다. 시점(A)은 도 12를 참조하여 설명된 시점(T1)에 대응할 것이다. 즉, 워드 라인들(WL1, WL2, WL4~WL6, WL8~WLn)에 패스 전압이 인가되고, 워드 라인들(WL3, WL7)에 로컬 전압이 인가될 것이다. 시점(A)에 패스 전압(Vpass)에 의한 부스팅이 시작되므로, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 전압이 상승하기 시작할 것이다.
시점(B)은 도 12를 참조하여 설명된 시점(T3)에 대응할 것이다. 시점(B)에 워드 라인(WL3)에 패스 전압이 인가되며, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 캐리어의 밀도가 감소될 것이다. 예시적으로, 워드 라인(WL3)에 인가되는 패스 전압(Vpass)의 영향 그리고 채널의 캐리어의 밀도의 감소의 영향에 의해, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 전압은 상승할 것이다.
시점(D)은 도 14를 참조하여 설명된 시점(T4)에 대응할 것이다. 시점(D)에, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가될 것이다. 채널의 전압은 프로그램 전압(Vpgm)에 의해 상승할 것이다. 예시적으로, 시점들(C, D) 사이의 구간은 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 캐리어의 밀도가 낮아질(또는 안정될) 때까지의 시간을 나타낼 것이다.
도 14에 도시되어 있는 바와 같이, 본 발명의 실시 예에 따른 프로그램 동작에 의하면, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 전압이 종래의 프로그램 동작에 의한 채널의 전압보다 높다. 따라서, 본 발명의 실시 예에 따른 프로그램 동작에 의하면, 프로그램 교란이 감소/방지됨이 이해될 것이다.
도 15는 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다. 도 15에서, 비선택 워드 라인들은 워드 라인들(WL3, WL5, WL7, WL8)을 제외한 워드 라인들(WL1, WL2, WL4, WL6, WL9~WLn)을 나타낼 것이다.
도 3, 4, 그리고 15를 참조하면, 시간(T1)에 선택 워드 라인(WL5), 워드 라인(WL8), 그리고 비선택 워드 라인들(WL1, WL2, WL4, WL6, WL9~WLn)에 패스 전압(Vpass)이 인가된다. 그리고, 시간(T1)에, 워드 라인들(WL3, WL7)에 로컬 전압(Vlocal)이 인가된다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되고, 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가될 것이다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다. 스트링(211)에 대응하는 비트 라인(BL)에는 전압(Vcc)이 인가될 것이다. 비트 라인(BL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다.
시간(T2)에, 워드 라인들(WL1, WL2, WL4~WL6, WL8~WLn)의 전압이 패스 전압(Vpass)의 목표 레벨에 달한다. 워드 라인들(WL3, WL7)의 전압은 시간(T2)에 또 는 시간(T2) 이전에 로컬 전압(Vlocal)의 목표 레벨에 도달할 것이다. 워드 라인들(WL1, WL2, WL4~WL6, WL8~WLn)에 인가되는 패스 전압(Vpass)으로 인해, 스트링(211)에 채널이 형성될 것이다. 워드 라인들(WL3, WL7)에 인가되는 로컬 전압(Vlocal)으로 인해, 스트링(211)에 형성되는 채널은 분리될 것이다. 예시적으로, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은 메모리 셀들(MC4~MC6)에 의해 형성될 것이다.
시간(T2)에, 워드 라인(WL8)에 로컬 전압(Vlocal)이 인가된다. 시간(T3)에 워드 라인(WL8)의 전압이 로컬 전압(Vlocal)의 목표 레벨에 도달하고, 워드 라인(WL7)에 패스 전압(Vpass)이 인가된다. 시간(T4)에, 워드 라인(WL7)의 전압이 패스 전압(Vpass)의 목표 레벨에 도달하고, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가된다.
즉, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은, 메모리 셀들(MC4~MC6)에 의해 형성되는 것으로부터 메모리 셀들(MC3~MC7)에 의해 형성되는 것으로 변화된다. 로컬 전압(Vlocal)이 인가되는 워드 라인(또는, 메모리 셀)을 변경하는 것에 의해, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 크기가 증가한다. 따라서, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 캐리어의 밀도가 감소하므로, 스트링(211)의 부스팅 효율이 향상됨이 이해될 것이다.
도 6 및 11을 참조하여 설명된 스퀴즈 동작은, 선택 워드 라인 및 선택 라인(스트링 선택 라인 또는 접지 선택 라인) 사이의 비선택 워드 라인에 로컬 전압 을 인가하고, 로컬 전압을 스퀴즈한다.
도 12 및 15를 참조하여 설명된 스퀴즈 동작은, 선택 워드 라인 및 제 1 선택 라인(스트링 선택 라인 또는 접지 선택 라인) 사이에 로컬 전압을 인가하고, 선택 워드 라인 및 제 2 선택 라인(접지 선택 라인 또는 스트링 선택 라인) 사이에 로컬 전압을 인가하고, 제 1 선택 라인 및 선택 라인 사이에 인가된 로컬 전압을 스퀴즈한다.
즉, 도 6 및 11을 참조하여 설명된 스퀴즈 동작은 제 1 선택 트랜지스터 및 선택 라인 사이에만 로컬 전압을 인가하는 반면, 도 12 및 15를 참조하여 설명된 스퀴즈 동작은 선택 라인과 제 1 및 제 2 선택 트랜지스터 사이에 각각 로컬 전압을 인가한다. 즉, 도 12 및 15를 참조하여 설명된 스퀴즈 동작은 도 6 및 11을 참조하여 설명된 스퀴즈 동작보다 높은 부스팅 효과를 제공할 것이다.
도 16은 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다. 도 16에서, 비선택 워드 라인들은 워드 라인들(WL2, WL3, WL5, WL7, WL8)을 제외한 워드 라인들(WL1, WL4, WL6, WL9~WLn)을 나타낼 것이다.
도 3, 4, 그리고 16을 참조하면, 시간(T1)에 선택 워드 라인(WL5), 워드 라인들(WL2, WL8), 그리고 비선택 워드 라인들(WL1, WL4, WL6, WL9~WLn)에 패스 전압(Vpass)이 인가된다. 그리고, 시간(T1)에, 워드 라인들(WL3, WL7)에 로컬 전압(Vlocal)이 인가된다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되고, 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가될 것이다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다. 스트 링(211)에 대응하는 비트 라인(BL)에는 전압(Vcc)이 인가될 것이다. 비트 라인(BL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다.
시간(T2)에, 워드 라인들(WL1, WL2, WL4~WL6, WL8~WLn)의 전압이 패스 전압(Vpass)의 목표 레벨에 달한다. 워드 라인들(WL3, WL7)의 전압은 시간(T2)에 또는 시간(T2) 이전에 로컬 전압(Vlocal)의 목표 레벨에 도달할 것이다. 워드 라인들(WL1, WL2, WL4~WL6, WL8~WLn)에 인가되는 패스 전압(Vpass)으로 인해, 스트링(211)에 채널이 형성될 것이다. 워드 라인들(WL3, WL7)에 인가되는 로컬 전압(Vlocal)으로 인해, 스트링(211)에 형성되는 채널은 분리될 것이다. 예시적으로, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은 메모리 셀들(MC4~MC6)에 의해 형성될 것이다.
시간(T2)에, 워드 라인들(WL2, WL8)에 로컬 전압(Vlocal)이 인가된다. 시간(T3)에 워드 라인들(WL2, WL8)의 전압이 로컬 전압(Vlocal)의 목표 레벨에 도달하고, 워드 라인들(WL3, WL7)에 패스 전압(Vpass)이 인가된다. 시간(T4)에, 워드 라인들(WL3, WL7)의 전압이 패스 전압(Vpass)의 목표 레벨에 도달하고, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가된다.
즉, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은, 메모리 셀들(MC4~MC6)에 의해 형성되는 것으로부터 메모리 셀들(MC2~MC7)에 의해 형성되는 것으로 변화된다. 로컬 전압(Vlocal)이 인가되는 워드 라인들(또는, 메모리 셀들)을 변경하는 것에 의해, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 크기가 증가한다. 따라서, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 캐리어의 밀도가 감소하므로, 스트링(211)의 부스팅 효율이 향상됨이 이해될 것이다.
도 6 내지 15를 참조하여 설명된 스퀴즈 동작은, 선택 워드 라인 및 제 1 선택 트랜지스터(스트링 선택 트랜지스터 또는 접지 선택 트랜지스터) 사이에서 스퀴즈 동작을 수행한다. 반면, 도 16을 참조하여 설명된 스퀴즈 동작은, 선택 워드 라인과 제 1 및 제 2 선택 트랜지스터 사이에서 스퀴즈 동작을 수행한다. 즉, 도 16을 참조하여 설명된 프로그램 방법에 따른 채널의 캐리어의 밀도가, 도 6 내지 15를 참조하여 설명된 프로그램 방법에 따른 채널의 캐리어의 밀도보다 낮을 수 있음이 이해될 것이다.
도 17은 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다. 도 17에서, 비선택 워드 라인들은 워드 라인들(WL1~WL3, WL5)을 제외한 워드 라인들(WL4, WL6~WLn)을 나타낼 것이다.
도 3, 4, 그리고 17을 참조하면, 시간(T1)에 선택 워드 라인(WL5), 워드 라인(WL1), 그리고 비선택 워드 라인들(WL4, WL6~WLn)에 패스 전압(Vpass)이 인가된다. 그리고, 시간(T1)에, 워드 라인들(WL2, WL3)에 로컬 전압(Vlocal)이 인가된다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되고, 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가될 것이다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다. 스트링(211)에 대응하는 비트 라인(BL)에는 전압(Vcc)이 인가될 것이다. 비트 라인(BL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다.
시간(T2)에, 워드 라인들(WL1, WL4~WLn)의 전압이 패스 전압(Vpass)의 목표 레벨에 달한다. 워드 라인들(WL2, WL3)의 전압은 시간(T2)에 또는 시간(T2) 이전에 로컬 전압(Vlocal)의 목표 레벨에 도달할 것이다. 워드 라인들(WL1, WL4~WLn)에 인가되는 패스 전압(Vpass)으로 인해, 스트링(211)에 채널이 형성될 것이다. 워드 라인들(WL2, WL3)에 인가되는 로컬 전압(Vlocal)으로 인해, 스트링(211)에 형성되는 채널은 분리될 것이다. 예시적으로, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은 메모리 셀들(MC4~MCn)에 의해 형성될 것이다.
시간(T2)에, 워드 라인(WL1)에 로컬 전압(Vlocal)이 인가된다. 시간(T3)에 워드 라인(WL1)의 전압이 로컬 전압(Vlocal)의 목표 레벨에 도달하고, 워드 라인(WL3)에 패스 전압(Vpass)이 인가된다. 시간(T4)에, 워드 라인(WL3)의 전압이 패스 전압(Vpass)의 목표 레벨에 도달하고, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가된다.
즉, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은, 메모리 셀들(MC4~MCn)에 의해 형성되는 것으로부터 메모리 셀들(MC3~MCn)에 의해 형성되는 것으로 변화된다. 로컬 전압(Vlocal)이 인가되는 워드 라인들(또는, 메모리 셀들)을 변경하는 것에 의해, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 크기가 증가한다. 따라서, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 캐리어의 밀도가 감소하므로, 스트링(211)의 부스팅 효율이 향상됨이 이해될 것이다.
워드 라인(WL2)에 로컬 전압(Vlocal)을 인가함으로써, 선택 메모리 셀(MC5) 을 포함하는 채널을 로컬라이즈(Localize)하는 것이 보장될 것이다. 워드 라인(WL2)에 로컬 전압(Vlocal)이 인가되면, 워드 라인(WL1)에 로컬 전압(Vlocal)이 인가되는 시점 및 워드 라인(WL3)에 패스 전압(Vpass)이 인가되는 시점이 중복되어도, 선택 메모리 셀(MC5)을 포함하는 채널이 로컬라이즈될 것이다. 즉, 프로그램 속도를 향상시키는 것이 가능하다.
도 17을 참조하여 설명된 본 발명에 따른 실시 예는, 도 6 및 11을 참조하여 설명된 바와 같이, 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL) 방향으로 스퀴즈 동작을 수행하는 것으로 변경 및 응용될 수 있음이 이해될 것이다.
도 17을 참조하여 설명된 본 발명에 따른 실시 예는, 도 12 및 15를 참조하여 설명된 바와 같이, 선택 메모리 셀(MC5)과 제 1 선택 라인(SSL 또는 GSL) 사이의 워드 라인에 로컬 전압(Vlocal)을 인가하며 제 2 선택 라인(GSL 또는 SSL) 방향으로 스퀴즈 동작을 수행하는 것으로 변경 및 응용될 수 있음이 이해될 것이다.
도 17을 참조하여 설명된 본 발명에 따른 실시 예는, 도 16을 참조하여 설명된 바와 같이, 선택 라인들(SSL 및 GSL) 방향으로 스퀴즈 동작을 수행하는 것으로 변경 및 응용될 수 있음이 이해될 것이다.
도 18은 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다. 도 18에서, 비선택 워드 라인들은 워드 라인들(WL1~WL3, WL5)을 제외한 워드 라인들(WL4, WL6~WLn)을 나타낼 것이다.
도 3, 4, 그리고 18을 참조하면, 시간(T1)에 선택 워드 라인(WL5), 워드 라인들(WL1, WL2), 그리고 비선택 워드 라인들(WL4, WL6~WLn)에 패스 전압(Vpass)이 인가된다. 그리고, 시간(T1)에, 워드 라인(WL3)에 로컬 전압(Vlocal)이 인가된다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되고, 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가될 것이다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다. 스트링(211)에 대응하는 비트 라인(BL)에는 전압(Vcc)이 인가될 것이다. 비트 라인(BL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다.
시간(T2)에, 워드 라인들(WL1, WL4~WLn)의 전압이 패스 전압(Vpass)의 목표 레벨에 달한다. 워드 라인(WL3)의 전압은 시간(T2)에 또는 시간(T2) 이전에 로컬 전압(Vlocal)의 목표 레벨에 도달할 것이다. 워드 라인들(WL1, WL4~WLn)에 인가되는 패스 전압(Vpass)으로 인해, 스트링(211)에 채널이 형성될 것이다. 워드 라인(WL3)에 인가되는 로컬 전압(Vlocal)으로 인해, 스트링(211)에 형성되는 채널은 분리될 것이다. 예시적으로, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은 메모리 셀들(MC4~MCn)에 의해 형성될 것이다.
시간(T2)에, 워드 라인(WL2)에 로컬 전압(Vlocal)이 인가된다. 시간(T3)에 워드 라인(WL2)의 전압이 로컬 전압(Vlocal)의 목표 레벨에 도달하고, 워드 라인(WL3)에 패스 전압(Vpass)이 인가된다. 즉, 로컬 전압(Vlocal)이 인가되는 워드 라인이 워드 라인(WL3)으로부터 워드 라인(WL2)으로 스퀴즈된다. 시간(T3)에, 워드 라인(WL1)에 로컬 전압(Vlocal)이 인가된다.
시간(T4)에, 워드 라인(WL3)의 전압이 패스 전압(Vpass)의 목표 레벨에 도달하고, 워드 라인(WL1)의 전압이 로컬 전압(Vlocal)의 목표 레벨에 도달한다. 시 간(T4)에, 워드 라인(WL2)에 패스 전압(Vpass)이 인가된다. 즉, 로컬 전압(Vlocal)이 인가되는 워드 라인이 워드 라인(WL2)으로부터 워드 라인(WL1)으로 스퀴즈된다. 시간(T5)에, 워드 라인(WL2)의 전압이 패스 전압(Vpass)의 목표 레벨에 도달하고, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가된다.
즉, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은, 메모리 셀들(MC4~MCn)에 의해 형성되는 것으로부터 메모리 셀들(MC3~MCn)에 의해 형성되는 것으로, 그리고 메모리 셀들(MC3~MCn)에 의해 형성되는 것으로부터 메모리 셀들(MC2~MCn)에 의해 형성되는 것으로 변화된다. 스퀴즈 동작이 2회 수행되므로, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널의 캐리어 밀도는 스퀴즈 동작이 1회 수행되는 때의 캐리어 밀도보다 낮아진다. 즉, 스트링(211)의 부스팅 효율이 향상됨이 이해될 것이다.
도 18을 참조하여 설명된 본 발명에 따른 실시 예는, 도 6 및 11을 참조하여 설명된 바와 같이, 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL) 방향으로 스퀴즈 동작을 수행하는 것으로 변경 및 응용될 수 있음이 이해될 것이다.
도 18을 참조하여 설명된 본 발명에 따른 실시 예는, 도 12 및 15를 참조하여 설명된 바와 같이, 선택 메모리 셀(MC5)과 제 1 선택 라인(SSL 또는 GSL) 사이의 워드 라인에 로컬 전압(Vlocal)을 인가하며 제 2 선택 라인(GSL 또는 SSL) 방향으로 스퀴즈 동작을 수행하는 것으로 변경 및 응용될 수 있음이 이해될 것이다.
도 18을 참조하여 설명된 본 발명에 따른 실시 예는, 도 16을 참조하여 설명된 바와 같이, 선택 라인들(SSL 및 GSL) 방향으로 스퀴즈 동작을 수행하는 것으로 변경 및 응용될 수 있음이 이해될 것이다.
도 18을 참조하여 설명된 본 발명에 따른 실시 예는, 도 17을 참조하여 설명된 바와 같이, 스퀴즈 동작 시에, 패스 전압(Vpass)이 인가되는 것으로부터 로컬 전압(Vlocal)이 인가되는 것으로 변경되는 워드 라인(예를 들면, WL3)과 로컬 전압(Vlocal)이 인가되는 것으로부터 패스 전압(Vpass)이 인가되는 워드 라인(예를 들면, WL1) 사이의 워드 라인(예를 들면, WL2)에 로컬 전압(Vlocal)을 인가하는 것으로 변경 및 응용될 수 있음이 이해될 것이다.
도 19는 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다. 도 19에서, 비선택 워드 라인들은 워드 라인들(WL2, WL3, WL5)을 제외한 워드 라인들(WL1, WL4, WL6~WLn)을 나타낼 것이다. 도 20 내지 23은 도 19의 타이밍도에 따른 스트링(211)의 채널의 형성을 설명하기 위한 다이어그램이다.
도 3, 4, 그리고 19를 참조하면, 시간(T1)에 선택 워드 라인(WL5), 워드 라인들(WL2, WL3), 그리고 비선택 워드 라인들(WL1, WL4, WL6~WLn)에 패스 전압(Vpass)이 인가된다. 그리고, 시간(T1)에, 워드 라인(WL3)에 로컬 전압(Vlocal)이 인가된다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되고, 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가될 것이다. 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다. 스트링(211)에 대응하는 비트 라인(BL)에는 전압(Vcc)이 인가될 것이다. 비트 라인(BL)에 전압(Vcc)이 인가되는 시점은 시점(T1) 또는 그 이전이며, 한정되지 않는다.
시간(T2)에, 워드 라인들(WL1, WL2, WL4~WLn)의 전압이 패스 전압(Vpass)의 목표 레벨에 달한다. 워드 라인(WL3)의 전압은 시간(T2)에 또는 시간(T2) 이전에 로컬 전압(Vlocal)의 목표 레벨에 도달할 것이다. 워드 라인들(WL1, WL2, WL4~WLn)에 인가되는 패스 전압(Vpass)으로 인해, 스트링(211)에 채널이 형성될 것이다. 워드 라인(WL3)에 인가되는 로컬 전압(Vlocal)으로 인해, 스트링(211)에 형성되는 채널은 분리될 것이다. 예시적으로, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널은 메모리 셀들(MC4~MCn)에 의해 형성될 것이다.
시간(T2)에서의 스트링(211)의 채널은 도 20에 도시된 바와 같이 형성될 것이다. 도 20에 도시된 바와 같이, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219)은 메모리 셀들(MC4~MCn)에 의해 형성된다.
시간(T2)에, 선택 워드 라인(WL5)에 프로그램 전압(Vpgm)이 인가된다. 시간(T3)에, 선택 워드 라인(WL5)의 전압은 프로그램 전압(Vpgm)의 목표 레벨보다 낮은 제 1 레벨에 도달한다. 선택 워드 라인(WL5)의 전압이 제 1 레벨에 도달하면, 워드 라인(WL2)에 로컬 전압(Vlocal)이 인가된다. 시간(T4)에, 워드 라인(WL2)의 전압은 로컬 전압(Vlocal)의 목표 레벨에 도달한다.
시간(T4)에서의 스트링(211)의 채널은 도 21에 도시된 바와 같이 형성될 것이다. 도 21에 도시된 바와 같이, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219)은 메모리 셀들(MC4~MCn)에 의해 형성되며, 워드 라인들(WL2, WL3)에 로컬 전압(Vlocal)이 인가된다.
시간(T4)에, 워드 라인(WL3)에 패스 전압(Vpass)이 인가된다. 워드 라 인(WL3)의 전압이 패스 전압(Vpass)의 목표 레벨에 도달하면, 스트링(211)의 채널은 도 22에 도시된 바와 같이 형성될 것이다. 도 22에 도시된 바와 같이, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219)은 메모리 셀들(MC3~MCn)에 의해 형성된다.
시간(T5)에, 선택 워드 라인(WL5)의 전압이 프로그램 전압(Vpgm)의 목표 레벨에 도달한다. 시간(T5)에서의 스트링(211)의 채널은 도 23에 도시된 바와 같이 형성된다. 도 23에 도시된 바와 같이, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219)은 메모리 셀들(MC3~MCn)에 의해 형성된다.
선택 워드 라인(WL5)의 전압이 프로그램 전압(Vpgm)의 목표 레벨까지 상승하는 동안, 선택 워드 라인(WL5)에 연결된 메모리 셀(MC5)을 포함하는 채널(219)은 메모리 셀들(MC4~MCn)에 의해 형성되는 것으로부터 메모리 셀들(MC3~MCn)에 의해 형성되는 것으로 변경된다. 따라서, 선택 워드 라인(WL5)에 연결된 메모리 셀들(MC5)을 포함하는 채널(219)의 캐리어 밀도가 낮아지고, 부스팅 효율이 향상됨이 이해될 것이다.
상술한 바와 같이, 본 발명에 따른 실시 예는 선택 워드 라인(Vpgm)에 프로그램 전압(Vpgm)이 인가되고, 선택 워드 라인(Vpgm)의 전압이 프로그램 전압(Vpgm)의 목표 레벨까지 상승하는 동안, 스퀴즈 동작을 수행하는 것으로 변경 및 응용될 수 있음이 이해될 것이다.
도 19를 참조하여 설명된 본 발명에 따른 실시 예는, 도 6 및 11을 참조하여 설명된 바와 같이, 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL) 방향으로 스 퀴즈 동작을 수행하는 것으로 변경 및 응용될 수 있음이 이해될 것이다.
도 19를 참조하여 설명된 본 발명에 따른 실시 예는, 도 12 및 15를 참조하여 설명된 바와 같이, 선택 메모리 셀(MC5)과 제 1 선택 라인(SSL 또는 GSL) 사이의 워드 라인에 로컬 전압(Vlocal)을 인가하며 제 2 선택 라인(GSL 또는 SSL) 방향으로 스퀴즈 동작을 수행하는 것으로 변경 및 응용될 수 있음이 이해될 것이다.
도 19를 참조하여 설명된 본 발명에 따른 실시 예는, 도 16을 참조하여 설명된 바와 같이, 선택 라인들(SSL 및 GSL) 방향으로 스퀴즈 동작을 수행하는 것으로 변경 및 응용될 수 있음이 이해될 것이다.
도 19를 참조하여 설명된 본 발명에 따른 실시 예는, 도 17을 참조하여 설명된 바와 같이, 스퀴즈 동작 시에, 패스 전압(Vpass)이 인가되는 것으로부터 로컬 전압(Vlocal)이 인가되는 것으로 변경되는 워드 라인(예를 들면, WL3)과 로컬 전압(Vlocal)이 인가되는 것으로부터 패스 전압(Vpass)이 인가되는 워드 라인(예를 들면, WL1) 사이의 워드 라인(예를 들면, WL2)에 로컬 전압(Vlocal)을 인가하는 것으로 변경 및 응용될 수 있음이 이해될 것이다.
도 24는 도 3의 메모리 셀 어레이의 하나의 스트링(211)의 단면도의 다른 실시 예(211')를 보여주는 다이어그램이다. 도 24를 참조하면, 벌크 영역(212) 상에 드레인/소스 영역들(213)이 제공된다. 벌크 영역(212) 상에 그리고 드레인/소스 영역들(213) 사이에, 게이트 구조물들이 제공된다. 각각의 게이트 구조물은 터널 절연막(214), 전하 저장층(215'), 블로킹 절연막(216'), 그리고 제어 게이트(217')를 포함할 것이다.
도 24의 스트링(211')은 전하 저장층(215'), 블로킹 절연막(216'), 그리고 제어 게이트(217)를 제외하면, 도 4를 참조하여 설명된 스트링(211)과 동일하게 구성될 것이다.
전하 저장층(215')은 전하를 축적(accumulate) 또는 포획(trap)하도록 구성될 것이다. 예시적으로, 전하 저장층(215')은 폴리 실리콘과 같은 도전체로 구성될 것이다. 다른 예로서, 전하 저장층(215')은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연체로 구성될 것이다.
블로킹 절연막(216')은 전하 저장층(215') 및 제어 게이트(217') 사이에 절연성을 제공하도록 구성될 것이다. 예시적으로, 블로킹 절연막(216')은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연체로 구성될 것이다.
제어 게이트(217')은 대응하는 워드 라인에 연결될 것이다. 제어 게이트(217')는 폴리 실리콘 등과 같은 도전체로 구성될 것이다. 예시적으로, 제어 게이트(217')는 비트 라인(BL)과 교차하는 방향으로 확장되어 워드 라인(WL) 및 선택 라인(SSL, GSL)을 형성할 것이다.
선택 트랜지스터들(SST, GST)의 제어 게이트(217') 및 전하 저장층(215')은 블로킹 절연막(216')에 의해 전기적으로 분리될 것이다. 선택 트랜지스터들(SST, GST)의 문턱 전압을 목표 값으로 유지하기 위해, 선택 트랜지스터들(SST, GST)은 F-N 터널링 또는 열 전자 주입 방식으로 프로그램될 것이다.
도 6 내지 23을 참조하여 설명된 본 발명에 따른 실시 예는, 도 24에 도시된 바와 같은 스트링 구조(211')에서 수행될 수 있음이 이해될 것이다. 예시적으로, 도 24에 도시된 바와 같은 스트링 구조(211')에서, 본 발명의 실시 예에 따른 스퀴즈 프로그램이 수행 수 있음이 이해될 것이다.
상술한 실시 예에서, 특정 시점에, 제 1 워드 라인의 전압이 제 1 전압의 목표 레벨에 도달하는 것과 제 2 워드 라인에 제 2 전압이 인가되는 것이 동시에 수행되는 것으로 설명되었다. 예시적으로, 워드 라인(예를 들면, WL5)의 전압이 패스 전압(Vpass)의 목표 레벨에 도달하는 것과 워드 라인(예를 들면, WL2)에 로컬 전압(Vlocal)이 인가되는 것이 동시에 수행되는 것으로 설명되었다. 예시적으로, 워드 라인(WL2)의 전압이 로컬 전압(Vlocal)의 목표 레벨에 도달하는 것과 워드 라인(WL3)에 패스 전압(Vpass)이 인가되는 것이 동시에 수행되는 것으로 설명되었다. 그러나, 상술한 동작들은 특정한 시점에 동시에 수행되는 것으로 한정되지 않는다.
예시적으로, 선택 워드 라인(예를 들면, WL5)에 연결된 메모리 셀(예를 들면, MC5)을 포함하는 채널의 전압이 패스 전압(Vpass)에 의해 미리 설정된 레벨 만큼 부스팅된 후에, 워드 라인(예를 들면, WL2)에 로컬 전압(Vlocal)이 인가될 것이다. 예시적으로, 선택 워드 라인(예를 들면, WL5)의 전압이 패스 전압(Vpass)의 목표 레벨에 도달한 때 또는 그 이후에, 워드 라인(예를 들면, WL2)에 로컬 전압(Vlocal)이 인가될 것이다.
예시적으로, 선택 워드 라인(예를 들면, WL5)에 연결된 메모리 셀(예를 들면, MC5)을 포함하는 채널이 워드 라인(예를 들면, WL2)에 인가되는 로컬 전압(Vlocal)에 의해 미리 설정된 레벨 만큼 분리된 후에, 워드 라인(예를 들면, WL3)에 패스 전압(Vpass)이 인가될 것이다. 예시적으로, 워드 라인(예를 들면, WL2)의 전압이 로컬 전압(Vlocal)의 목표 레벨에 도달한 후에, 워드 라인(예를 들면, WL3)에 패스 전압(Vpass)이 인가될 것이다. 즉, 본 발명의 실시 예에 따른 스퀴즈 동작은, 적어도 하나의 워드 라인의 전압을 로컬 전압(Vlocal)의 목표 레벨로 유지함으로써, 채널의 로컬라이즈를 보장할 것이다.
상술한 실시 예에서, 로컬 전압(Vlocal)이 인가되는 워드 라인들 및 선택 워드 라인들 사이에, 적어도 하나의 워드 라인이 존재하는 것으로 설명되었다. 그러나, 로컬 전압(Vlocal)이 인가되는 워드 라인들 및 선택 워드 라인의 위치는 다양하게 변경 및 응용될 수 있음이 이해될 것이다.
도 25는 도 1의 메모리 시스템(10)을 포함하는 컴퓨팅 시스템(300)의 실시 예를 보여주는 블록도이다. 도 25를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(300)은 중앙 처리 장치(310), 램(320, RAM, Random Access Memory), 사용자 인터페이스(330), 전원(340), 그리고 메모리 시스템(10)을 포함한다.
메모리 시스템(10)은 시스템 버스(350)를 통해, 중앙처리장치(310), 램(320), 사용자 인터페이스(330), 그리고 전원(340)에 전기적으로 연결된다. 사용자 인터페이스(330)를 통해 제공되거나, 중앙 처리 장치(310)에 의해서 처리된 데이터는 메모리 시스템(10)에 저장된다. 메모리 시스템(10)은 컨트롤러(100) 및 플래시 메모리 장치(200)를 포함한다.
메모리 시스템(10)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시스템(300)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세 서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 플래시 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 플래시 메모리 장치의 메모리 셀 어레이를 보여주는 회로도이다.
도 4는 도 3의 메모리 셀 어레이의 하나의 스트링의 단면도이다.
도 5는 본 발명의 실시 예에 따른 프로그램 제어기에 의한 프로그램 동작을 설명하기 위한 순서도이다.
도 6은 도 5를 참조하여 설명된 프로그램 동작을 설명하기 위한 타이밍도이다.
도 7 내지 10은 도 6의 타이밍도에 따른 스트링의 채널의 변화를 보여주는 다이어그램이다.
도 11은 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 12는 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 13은 도 12를 참조하여 설명된 프로그램 동작에 따른 스트링의 전자의 밀도 변화를 보여주는 다이어그램이다.
도 14는 도 12를 참조하여 설명된 프로그램 동작과 종래의 프로그램 동작을 비교하여 도시한 다이어그램이다.
도 15는 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 16은 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 17은 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 18은 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 19는 도 5를 참조하여 설명된 프로그램 동작의 다른 실시 예를 설명하기 위한 타이밍도이다.
도 20 내지 23은 도 19의 타이밍도에 따른 스트링의 채널의 형성을 설명하기 위한 다이어그램이다.
도 24는 도 3의 메모리 셀 어레이의 하나의 스트링의 단면도의 다른 실시 예를 보여주는 다이어그램이다.

Claims (20)

  1. 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    스트링 선택 라인에 턴-온 전압을 인가하고, 접지 선택 라인에 접지 전압을 인가하고;
    제 1 비선택 워드 라인에 제 1 로컬 전압을 인가하고;
    상기 제 1 비선택 워드 라인에 상기 제 1 로컬 전압을 인가한 후에, 제 2 비선택 워드 라인에 제 2 로컬 전압을 인가하고;
    상기 제 2 비선택 워드 라인에 상기 제 2 로컬 전압을 인가한 후에, 상기 제 1 비선택 워드 라인에 패스 전압을 인가하고; 그리고
    선택 워드 라인에 프로그램 전압을 인가하는 것을 포함하고,
    상기 제 1 및 제 2 로컬 전압들은 동일한 레벨들을 갖는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 제 1 비선택 워드 라인은 상기 선택 워드 라인 및 상기 스트링 및 접지 선택 라인들 중 하나와의 사이에 위치하고, 상기 제 2 비선택 워드 라인은 상기 제 1 비선택 워드 라인 및 상기 스트링 및 접지 선택 라인들 중 하나와의 사이에 위치하는 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 제 1 비선택 워드 라인에 상기 제 1 로컬 전압을 인가할 때, 상기 선택 워드 라인에 상기 패스 전압을 인가하는 것을 더 포함하는 프로그램 방법.
  4. 제 3 항에 있어서,
    상기 선택 워드 라인의 전압이 상기 패스 전압의 목표 레벨에 도달한 후에, 상기 제 2 비선택 워드 라인에 상기 제 2 로컬 전압을 인가하는 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 제 2 비선택 워드 라인의 전압이 상기 제 2 로컬 전압의 목표 레벨에 도달한 후에, 상기 제 1 비선택 워드 라인에 상기 패스 전압을 인가하는 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 제 1 비선택 워드 라인의 전압이 상기 패스 전압의 목표 레벨에 도달한 후에, 상기 선택 워드 라인에 상기 프로그램 전압을 인가하는 것을 더 포함하는 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 제 2 비선택 워드 라인에 상기 제 2 로컬 전압을 인가하기 전에, 상기 선택 워드 라인에 상기 프로그램 전압이 인가되고,
    상기 제 2 비선택 워드 라인에 상기 제 2 로컬 전압을 인가하는 것은, 상기 선택 워드 라인의 전압이 상기 프로그램 전압의 목표 레벨에 도달하기 전에 수행되는 프로그램 방법.
  8. 제 7 항에 있어서,
    상게 선택 워드 라인의 전압이 상기 프로그램 전압의 목표 레벨에 도달하기 전에, 상기 제 1 비선택 워드 라인의 전압이 상기 패스 전압의 목표 레벨에 도달하도록 제어되는 프로그램 방법.
  9. 제 1 항에 있어서,
    제 1 비선택 워드 라인에 상기 패스 전압을 인가한 후에, 제 3 비선택 워드 라인에 제 3 로컬 전압을 인가하고; 그리고
    상기 제 3 비선택 워드 라인에 상기 제 3 로컬 전압을 인가한 후에, 상기 제 2 비선택 워드 라인에 상기 패스 전압을 인가하는 것을 더 포함하는 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 제 1 내지 제 3 비선택 워드 라인들은 상기 선택 워드 라인으로부터 상기 스트링 및 접지 선택 라인들 중 하나의 방향으로 순차적으로 배치되는 프로그램 방법.
  11. 제 1 항에 있어서,
    상기 제 1 및 제 2 비선택 워드 라인들은 상기 선택 워드 라인 및 상기 스트링 및 접지 선택 라인들 중 하나와의 사이에 위치하고,
    상기 제 1 비선택 워드 라인에 상기 제 1 로컬 전압을 인가할 때, 상기 제 1 및 제 2 비선택 워드 라인 사이에 위치하는 제 3 비선택 워드 라인에 제 3 로컬 전압을 인가하는 것을 더 포함하는 프로그램 방법.
  12. 제 1 항에 있어서,
    상기 제 1 및 제 2 비선택 워드 라인들은 상기 스트링 및 접지 선택 라인들 중 제 1 선택 라인 및 상기 선택 워드 라인 사이에 위치하고,
    상기 제 1 비선택 워드 라인에 상기 제 1 로컬 전압을 인가할 때, 상기 스트링 및 접지 선택 라인들 중 제 2 선택 라인 및 상기 선택 워드 라인 위치하는 제 3 비선택 워드 라인에 제 3 로컬 전압을 인가하는 것을 더 포함하는 프로그램 방법.
  13. 스트링 선택 트랜지스터 및 접지 선택 트랜지스터 사이의 제 1 및 제 2 메모리 셀들, 그리고 선택 메모리 셀을 포함하는 메모리 셀 스트링; 그리고
    상기 선택 메모리 셀의 프로그램 동작을 제어하도록 구성되는 프로그램 제어기를 포함하고,
    상기 선택 메모리 셀의 프로그램 동작 시에, 상기 프로그램 제어기는 상기 스트링 선택 트랜지스터에 턴-온 전압을 인가하고, 상기 접지 선택 트랜지스터에 접지 전압을 인가하고, 상기 제1 메모리 셀에 제1 로컬 전압을 인가하고, 상기 제 1 로컬 전압을 상기 제 1 메모리 셀에 인가한 후에, 제 2 로컬 전압을 상기 제 2 메모리 셀에 인가하고, 그리고 상기 선택 메모리 셀에 프로그램 전압을 인가하도록 구성되고,
    상기 제 1 및 제 2 로컬 전압들은 동일한 레벨들을 갖는 불휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 프로그램 제어기는
    상기 제 1 메모리 셀에 상기 제 1 로컬 전압을 인가할 때, 상기 선택 메모리 셀에 패스 전압을 인가하도록 구성되는 불휘발성 메모리 장치.
  15. 제 13 항에 있어서,
    상기 프로그램 제어기는
    상기 제 2 메모리 셀에 상기 제 2 로컬 전압을 인가한 후, 상기 제 1 메모리 셀에 패스 전압을 인가하도록 구성되는 불휘발성 메모리 장치.
  16. 제 15 항에 있어서,
    상기 프로그램 제어기는
    상기 제 1 메모리 셀에 상기 패스 전압을 안가한 후, 상기 선택 메모리 셀에 상기 프로그램 전압을 인가하도록 구성되는 불휘발성 메모리 장치.
  17. 제 13 항에 있어서,
    상기 프로그램 제어기는
    상기 제 2 메모리 셀에 상기 제 2 로컬 전압을 인가하기 전에, 상기 선택 메모리 셀에 상기 프로그램 전압을 인가하도록 구성되는 불휘발성 메모리 장치.
  18. 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
    상기 불휘발성 메모리 장치는
    스트링 선택 트랜지스터 및 접지 선택 트랜지스터 사이의 제 1 및 제 2 메모리 셀들, 그리고 선택 메모리 셀을 포함하는 메모리 셀 스트링; 그리고
    상기 선택 메모리 셀의 프로그램 동작을 제어하도록 구성되는 프로그램 제어기를 포함하고,
    상기 선택 메모리 셀의 프로그램 동작 시에, 상기 프로그램 제어기는 상기 스트링 선택 트랜지스터에 턴-온 전압을 인가하고, 상기 접지 선택 트랜지스터에 접지 전압을 인가하고, 상기 제1 메모리 셀에 제1 로컬 전압을 인가하고, 상기 제 1 로컬 전압을 상기 제 1 메모리 셀에 인가한 후에, 제 2 로컬 전압을 상기 제 2 메모리 셀에 인가하고, 그리고 상기 선택 메모리 셀에 프로그램 전압을 인가하도록 구성되고,
    상기 제 1 및 제 2 로컬 전압들은 동일한 레벨들을 갖는 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성하는 메모리 시스템.
  20. 제 18 항에 있어서,
    상기 불휘발성 메모리 장치 및 상기 컨트롤러는 메모리 카드를 구성하는 메모리 시스템.
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