KR102615012B1 - 메모리 장치 및 그것의 동작 방법 - Google Patents

메모리 장치 및 그것의 동작 방법 Download PDF

Info

Publication number
KR102615012B1
KR102615012B1 KR1020180138085A KR20180138085A KR102615012B1 KR 102615012 B1 KR102615012 B1 KR 102615012B1 KR 1020180138085 A KR1020180138085 A KR 1020180138085A KR 20180138085 A KR20180138085 A KR 20180138085A KR 102615012 B1 KR102615012 B1 KR 102615012B1
Authority
KR
South Korea
Prior art keywords
voltage
word line
activation
memory device
command
Prior art date
Application number
KR1020180138085A
Other languages
English (en)
Other versions
KR20200055190A (ko
Inventor
서형원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180138085A priority Critical patent/KR102615012B1/ko
Priority to US16/432,124 priority patent/US10726906B2/en
Priority to CN201911105608.XA priority patent/CN111179989A/zh
Publication of KR20200055190A publication Critical patent/KR20200055190A/ko
Application granted granted Critical
Publication of KR102615012B1 publication Critical patent/KR102615012B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations

Abstract

본 발명에 따른 메모리 장치의 동작 방법은 외부 장치로부터 제1 활성 커맨드를 수신하는 단계, 제1 활성 커맨드에 응답하여, 선택 워드라인으로 제1 활성 전압을 인가하는 단계, 제1 활성 커맨드가 수신된 시점으로부터 제1 기준 시간이 경과한 이후에, 선택 워드라인으로 제2 활성 전압을 인가하는 단계, 외부 장치로부터 프리차지 커맨드를 수신하는 단계, 및 프리차지 커맨드에 응답하여, 선택 워드라인으로 비활성 전압을 인가하는 단계를 포함하고, 제2 활성 전압은 제1 활성 전압보다 낮고, 비활성 전압보다 높다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
DRAM 장치는 빠른 동작 속도를 갖기 때문에, 컴퓨팅 시스템의 버퍼 메모리, 또는 시스템 메모리, 또는 동작 메모리로서 널리 사용된다. 일반적인 DRAM 장치는 컨트롤러의 제어에 따라 워드라인을 활성화하고, 활성화된 워드라인과 연결된 메모리 셀들에 대한 읽기/쓰기 동작을 수행한다. 이 때, 워드라인으로 제공되는 고전압으로 인하여 메모리 장치 내부에서 다양한 교란이 발생하고, 이는 메모리 장치의 신뢰성을 저하시키는 원인이 된다.
본 발명은 상술된 기술적 과제를 해결하기 위한 것으로써, 본 발명은 향상된 신뢰성을 갖는 메모리 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 외부 장치로부터 제1 활성 커맨드를 수신하는 단계, 상기 제1 활성 커맨드에 응답하여, 선택 워드라인으로 제1 활성 전압을 인가하는 단계, 상기 제1 활성 커맨드가 수신된 시점으로부터 제1 기준 시간이 경과한 이후에, 상기 선택 워드라인으로 제2 활성 전압을 인가하는 단계, 상기 외부 장치로부터 프리차지 커맨드를 수신하는 단계, 및 상기 프리차지 커맨드에 응답하여, 상기 선택 워드라인으로 제1 비활성 전압을 인가하는 단계를 포함하고, 상기 제2 활성 전압은 상기 제1 활성 전압보다 낮고, 상기 제1 비활성 전압보다 높다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 워드라인들과 연결된 복수의 메모리 메모리 셀들을 포함하는 메모리 셀 어레이, 외부 장치로부터 제1 활성 커맨드를 수신하도록 구성된 제어 로직 회로, 및 상기 제1 활성 커맨드를 수신한 상기 제어 로직 회로의 제어에 따라, 상기 복수의 워드라인들 중 선택 워드라인으로 제1 활성 전압을 인가하고, 제1 기준 시간이 경과한 이후에, 상기 선택 워드라인으로 상기 제1 활성 전압보다 낮은 제2 활성 전압을 인가하도록 구성된 워드라인 전압 제어 회로를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 외부 장치로부터 제1 활성 커맨드를 수신하는 단계, 상기 제1 활성 커맨드에 응답하여, 선택 워드라인으로 제1 활성 전압을 인가하고, 비선택 워드라인들로 제1 비활성 전압을 인가하는 단계, 상기 제1 활성 커맨드가 인가된 시점으로부터 제1 기준 시간이 경과한 이후에, 상기 선택 워드라인으로 상기 제1 활성 전압보다 낮은 제2 활성 전압을 인가하고, 상기 비선택 워드라인들 중 적어도 일부로 상기 제1 비활성 전압보다 낮은 제2 비활성 전압을 인가하는 단계, 상기 외부 장치로부터 프리차지 커맨드를 수신하는 단계, 및 상기 프리차지 커맨드에 응답하여, 상기 선택 워드라인 및 상기 비선택 워드라인들로 상기 제1 비활성 전압을 인가하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 메모리 장치는 워드라인 활성 구간(tRAS) 동안, 선택 워드라인 또는 비선택 워드라인들로 제공되는 활성 전압 또는 비활성 전압의 레벨을 조절할 수 있다. 이에 따라, 고전압의 활성 전압에 의해 발생하는 메모리 셀들의 열화가 감소될 수 있다. 따라서, 향상된 신뢰성 및 향상된 성능을 갖는 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 2는 도 1의 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 예시적으로 보여주는 도면이다.
도 4는 도 2의 메모리 장치의 동작을 보여주는 순서도이다.
도 5는 본 발명에 따른 메모리 장치의 동작을 설명하기 위한 그래프이다.
도 6a 내지 도 6c는 도 2의 메모리 장치의 동작을 설명하기 위한 그래프들이다.
도 7은 도 2의 메모리 장치의 동작을 보여주는 순서도이다.
도 8은 도 7의 순서도에 따른 동작을 설명하기 위한 그래프이다.
도 9는 본 발명에 따른 메모리 장치의 비활성 전압의 인가 방식을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 11은 도 10의 메모리 장치의 동작을 보여주는 순서도이다.
도 12a 및 도 12b는 도 11의 순서도에 따른 메모리 장치의 동작을 설명하기 위한 그래프들이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 14는 도 13의 메모리 장치의 동작을 보여주는 순서도이다.
도 15는 도 14의 순서도에 따른 메모리 장치의 동작을 설명하기 위한 그래프이다.
도 16은 도 13의 워드라인 전압 제어 회로를 예시적으로 보여주는 블록도이다.
도 17a 및 도 17b는 도 2의 메모리 장치의 동작을 설명하기 위한 그래프들이다.
도 18은 본 발명에 따른 메모리 장치가 적용된 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 메모리 장치가 적용된 전자 시스템을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(11) 및 메모리 장치(100)를 포함할 수 있다. 메모리 컨트롤러(11)는 메모리 장치(100)에 데이터(DATA)를 저장하거나 또는 메모리 장치(100)에 저장된 데이터(DATA)를 독출하기 위하여, 메모리 장치(100)로 어드레스(ADDR) 및 커맨드(CMD)를 전송할 수 있다.
예시적인 실시 예에서, 어드레스(ADDR)는 행 어드레스(RA), 열 어드레스(CA), 뱅크 어드레스(BA) 등을 포함할 수 있고, 커맨드(CMD)는 활성 커맨드(ACT), 쓰기 커맨드(WR), 읽기 커맨드(RD), 또는 프리차지 커맨드(PRE) 등을 포함할 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 어드레스(ADDR) 및 커맨드(CMD)는 다른 다양한 형태의 어드레스 및 커맨드를 포함할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(11)의 제어에 따라 메모리 컨트롤러(11)로부터 제공된 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 메모리 컨트롤러(11)로 제공할 수 있다.
이하에서, 본 발명의 기술적 사상을 용이하게 설명하기 위하여, 메모리 장치(100)는 동적 랜덤 액세스 메모리(DRAM; Dynamic Random Access Memory)이고, 메모리 컨트롤러(11) 및 메모리 장치(100)는 DDR(Double Data Rate) 인터페이스를 기반으로 서로 통신하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(100)는 SRAM, SDRAM, MRAM, FRAM, ReRAM, PRAM, 플래시 메모리 등과 같은 다양한 메모리 장치들 중 어느 하나일 수 있으며, 메모리 컨트롤러(11) 및 메모리 장치(100)는 LPDDR, USB, MMC, PCI, PCI-E, ATA, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스들 중 어느 하나를 기반으로 통신할 수 있다.
예시적인 실시 예에서, 메모리 장치(100)는 워드라인 전압 제어 회로(110)를 포함할 수 있다. 워드라인 전압 제어 회로(110)는 메모리 장치(100)에 포함된 복수의 워드라인들로 제공되는 다양한 전압을 제어하도록 구성될 수 있다.
종래의 DRAM 장치는 메모리 컨트롤러(11)로부터의 활성 커맨드(ACT)에 응답하여 복수의 워드라인들 중 선택 워드라인(selected wordline)으로 고전압의 활성 전압(activation voltage)을 인가하고, 메모리 컨트롤러(11)로부터의 프리차지 커맨드(PRE)에 응답하여 선택 워드라인(unselected wordline)으로 비활성 전압(deactivation voltage)을 인가한다. 이 때, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이의 구간(즉, tRAS 구간, 이하에서, "워드라인 활성 구간"이라 칭함.)이 길어 질 경우, 고전압의 활성 전압으로 인한 메모리 셀들의 열화가 발생할 수 있다.
본 발명의 실시 예에 따른 메모리 장치(100)는 메모리 컨트롤러(11)로부터의 활성 커맨드(ACT)에 응답하여 선택 워드라인으로 제1 활성 전압을 인가하고, 기준 시간이 경과한 이후에, 제1 활성 전압보다 낮은 제2 활성 전압을 선택 워드라인으로 인가할 수 있다. 이 경우, 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이의 구간(즉, tRAS 구간)이 길어지더라도, 선택 워드라인으로 인가되는 전압이 낮아지기 때문에, 메모리 셀들의 열화가 감소될 수 있다. 본 발명의 실시 예에 따른 워드라인 전압 제어 방법은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1의 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 장치(100)는 워드라인 전압 제어 회로(110), 메모리 셀 어레이(120), 제어 로직 회로(130), 및 입출력 회로(140)를 포함할 수 있다.
워드라인 전압 제어 회로(110)는 메모리 셀 어레이(120)와 연결된 복수의 워드라인들로 제공되는 전압을 제어하도록 구성될 수 있다. 예를 들어, 워드라인 전압 제어 회로(110)는 복수의 활성 전압들(VAs) 및 복수의 비활성 전압들(VDAs)을 생성하도록 구성될 수 있다.
메모리 셀 어레이(120)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 복수의 워드라인들 및 복수의 비트라인들과 각각 연결될 수 있다. 워드라인들은 X-디코더(X-DEC)와 연결되고, 비트라인들은 Y-디코더(Y-DEC)와 연결될 수 있다.
제어 로직 회로(130)는 메모리 컨트롤러(11)로부터의 커맨드(CMD)에 응답하여, 메모리 장치(100)의 구성 요소들 각각을 제어할 수 있다. 예를 들어, 제어 로직 회로(130)는 메모리 컨트롤러(11)로부터의 활성 커맨드(ACT)에 응답하여, 복수의 워드라인들 중 선택 워드라인으로, 복수의 활성 전압들(VAs) 중 제1 활성 전압이 인가되도록 워드라인 전압 제어 회로(110)를 제어할 수 있다. 예시적인 실시 예에서, 제어 로직 회로(130)는 활성 커맨드(ACT)가 수신된 시점으로부터 기준 시간이 경과한 이후에, 제1 활성 전압(VA1)보다 낮은 제2 활성 전압(VA2)이 선택 워드라인으로 인가되도록 워드라인 전압 제어 회로(110)를 제어할 수 있다. 제어 로직 회로(130)는 메모리 컨트롤러(11)로부터의 프리차지 커맨드(PRE)에 응답하여 선택 워드라인으로 비활성 전압(VDA)이 인가되도록 워드라인 전압 제어 회로(110)를 제어할 수 있다.
예시적인 실시 예에서, 제어 로직 회로(130)는 메모리 컨트롤러(11)로부터의 읽기 커맨드(RD), 쓰기 커맨드(WR) 등과 같은 동작 커맨드에 응답하여, 대응하는 동작(예를 들어, 읽기 동작, 또는 쓰기 동작)이 수행되도록, 메모리 장치(100)의 구성 요소들을 제어할 수 있다.
입출력 회로(140)는 Y-디코더(Y-DEC)와 연결되고, 메모리 셀 어레이(120)에 저장된 데이터 또는 메모리 컨트롤러(11)로부터 제공된 데이터를 임시 저장할 수 있다. 입출력 회로(140)는 메모리 컨트롤러(11)와 데이터(DATA)를 주고 받을 수 있다.
도 3은 도 2의 메모리 셀 어레이를 예시적으로 보여주는 도면이다. 설명의 편의를 위하여, 메모리 셀 어레이(120)의 일부 메모리 셀들이 도 3에 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 또한, 도 3의 메모리 셀(MC)은 DRAM 셀인 것으로 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 2 및 도 3을 참조하면, 메모리 셀 어레이(120)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC) 각각은 액세스 트랜지스터(TR)와 스토리지 캐패시터(C)를 포함할 수 있다. 복수의 메모리 셀들(MC) 각각의 액세스 트랜지스터(TR)의 일단은 복수의 비트라인들(BL1~BLm)과 연결되고, 타단은 각각의 스토리지 캐패시터(C)와 연결된다. 복수의 메모리 셀들(MC) 각각의 액세스 트랜지스터(TR)의 게이트는 복수의 워드라인들(WL1~WLn)과 각각 연결된다. 스토리지 캐패시터(C)의 일단은 전압 단자와 연결될 수 있다. 전압 단자는 특정 레벨의 전압(예를 들어, 접지 전압 또는 전원 전압(VCC)의 1/2)과 연결될 수 있다.
예시적인 실시 예에서, 메모리 컨트롤러(11)로부터의 활성 커맨드(ACT)에 응답하여 복수의 워드라인들(WL1~WLn) 중 어느 하나가 선택되고, 선택된 워드라인(즉, 선택 워드라인)으로 제1 활성 전압(VA1)이 인가됨에 따라 선택 워드라인이 활성화될 수 있다. 선택 워드라인이 활성화됨에 따라 선택 워드라인과 연결된 메모리 셀들에 저장된 데이터가 복수의 비트라인들(BL1~BLm)을 통해 입출력 회로(140)로 제공될 수 있다.
도 4는 도 2의 메모리 장치의 동작을 보여주는 순서도이다. 도 1 내지 도 4를 참조하면, S110 단계에서, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 활성 커맨드(ACT)를 수신할 수 있다. 예시적인 실시 예에서, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 활성 커맨드(ACT)와 함께 행 어드레스(RA)를 수신할 수 있다.
S120 단계에서, 메모리 장치(100)는 선택 워드라인으로 제1 활성 전압(VA1)을 인가할 수 있다. 예를 들어, 메모리 장치(100)는 활성 커맨드(ACT)와 함께 수신된 행 어드레스(RA)를 기반으로 복수의 워드라인들(WL1~WLn) 중 어느 하나를 선택할 수 있다. 메모리 장치(110)는 선택 워드라인이 활성화될 수 있도록, 선택 워드라인으로 제1 활성 전압(VA1)을 인가할 수 있다. 예시적인 실시 예에서, 제1 활성 전압(VA1)은 메모리 셀들(MC)에 포함된 액세스 트랜지스터(TR)를 턴-온시킬 수 있는 고전압일 수 있다.
예시적인 실시 예에서, 메모리 장치(100)는 복수의 워드라인들 중 비선택 워드라인들로 비활성 전압(VDA)을 인가할 수 있다. 비활성 전압(VDA)은 메모리 셀들(MC)에 포함된 액세스 트랜지스터(TR)를 턴-오프시킬 수 있는 저전압(예를 들어, 접지 전압 또는 음의 전압)일 수 있다.
S130 단계에서, 메모리 장치(100)는 기준 시간(T_ref)이 경과한 이후에, 선택 워드라인로 제2 활성 전압(VA2)을 인가할 수 있다. 예를 들어, 제2 활성 전압(VA2)은 제1 활성 전압(VA1)보다 소정의 레벨만큼 낮은 전압일 수 있다. 다시 말해서, 메모리 장치(100)는 활성 커맨드(ACT)가 수신된 시점으로부터 기준 시간(T_ref)이 경과한 이후에, 선택 워드라인의 전압을 제1 활성 전압(VA1)에서 제2 활성 전압(VA2)으로 낮출 수 있다.
예시적인 실시 예에서, 제2 활성 전압(VA2)은 선택 워드라인과 연결된 메모리 셀들(MC)의 액세스 트랜지스터(TR)를 턴-온시킬 수 있는 레벨일 수 있으나, 제1 활성 전압(VA1)보다 낮고, 비활성 전압(VDA)보다 높은 레벨을 가질 수 있다. 즉, 제1 활성 전압(VA1)보다 낮은 제2 활성 전압(VA2)이 선택 워드라인으로 인가됨에 따라, 제1 활성 전압(VA1)이 인가되는 경우와 비교하여, 선택 워드라인 또는 인접한 다른 워드라인들과 연결된 메모리 셀들의 열화가 감소될 수 있다.
S140 단계에서, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 프리차지 커맨드(PRE)를 수신할 수 있다. S150 단계에서, 메모리 장치(100)는 선택 워드라인으로 비활성 전압(VDA)을 인가할 수 있다. 예를 들어, 메모리 장치(100)는, 프리차지 커맨드(PRE)에 응답하여, 선택 워드라인을 비활성화시키기 위하여, 선택 워드라인으로 비활성 전압(VDA)을 인가할 수 있다.
비록 도면에 도시되지는 않았으나, 메모리 장치(100)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이의 구간에서, 메모리 컨트롤러(11)로부터 다양한 동작 커맨드(예를 들어, 읽기 커맨드(RD), 쓰기 커맨드(WR) 등)를 수신할 수 있다. 메모리 장치(100)는 수신된 동작 커맨드에 응답하여 대응하는 동작을 수행할 수 있다.
비록 도면에 도시되지는 않았으나, 메모리 장치(100)는 프리차지 커맨드(PRE)를 수신한 시점으로부터 소정의 시간(예를 들어, tRP)이 경과한 이후에, 메모리 컨트롤러(11)로부터 추가 활성 커맨드를 더 수신할 수 있다.
도 5는 본 발명에 따른 메모리 장치의 동작을 설명하기 위한 그래프이다. 이하에서, 본 발명의 기술적 사상을 용이하게 설명하기 위하여, 메모리 컨트롤러(11)로부터의 활성 커맨드(ACT) 및 프리차지 커맨드(PRE)를 기준으로 본 발명의 실시 예들이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(100)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이에 메모리 컨트롤러(11)로부터 다양한 동작 커맨드들(예를 들어, 읽기 커맨드(RD), 쓰기 커맨드(WR) 등)을 수신하고, 수신된 동작 커맨드에 대응하는 다양한 동작을 수행할 수 있다.
도면의 간결성을 위하여, 이하의 도면들에서, 신호 파형은 개략적으로 도시된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 실제 전압 파형은 각 도면에 도시된 그래프와 다를 수 있다.
도 1, 도 2, 및 도 5를 참조하면, 제1 그래프(GR1)는 종래의 DRAM 장치에서 선택 워드라인으로 인가되는 전압을 보여준다. 제2 그래프(GR2)는 본 발명에 따른 메모리 장치(100)에서 선택 워드라인으로 인가되는 전압을 보여준다.
제1 그래프(GR1)에 도시된 바와 같이, 종래의 DRAM 장치는 제0 시점(t0)에서 메모리 컨트롤러로부터 활성 커맨드(ACT)를 수신하고, 수신된 활성 커맨드(ACT)에 응답하여 선택 워드라인으로 제1 활성 전압(VA1)을 인가한다. 종래의 DRAM 장치는 프리차지 커맨드(PRE)가 수신될 때(즉, 제n 시점(tn))까지 선택 워드라인의 전압을 제1 활성 전압(VA1)으로 유지한다. 이후에, 프리차지 커맨드(PRE)에 응답하여 비활성 전압(VDA)이 선택 워드라인으로 인가된다.
반면에, 제2 그래프(GR2)에 도시된 바와 같이, 본 발명에 따른 메모리 장치(100)는 활성 커맨드(ACT)에 응답하여 선택 워드라인으로 제1 활성 전압(VA1)을 인가하고, 기준 시간(T_ref)이 경과한 이후에, 즉, 제1 시점(t1)에서, 선택 워드라인으로 제2 활성 전압(VA2)을 인가할 수 있다. 이 때, 제2 활성 전압(VA2)은 제1 활성 전압(VA1)보다 낮고, 비활성 전압(VDA)보다 높은 전압일 수 있다.
예를 들어, 제1 그래프(GR1)와 같이, 활성 커맨드(ACT)가 수신되는 제0 시점(t0)부터 프리차지 커맨드(PRE)가 수신되는 제n 시점(tn)까지의 워드라인 활성 구간(tRAS)이 증가함에 따라 선택 워드라인으로 제1 활성 전압(VA1)이 인가되는 시간이 증가할 것이다. 이 경우, 고전압인 제1 활성 전압(VA1)이 선택 워드라인으로 오랫동안 인가됨에 따라 선택 워드라인 또는 인접 워드라인과 연결될 메모리 셀들에서 열화가 발생할 수 있다.
반면에, 본 발명의 실시 예에 따른, 제2 그래프(GR2)와 같이, 제1 활성 전압(VA1)은 기준 시간(T_ref) 동안만 선택 워드라인으로 인가되고, 나머지 워드라인 활성 구간(즉, 제1 시점(t1)으로부터 제n 시점(tn)까지의 구간) 동안 제1 활성 전압(VA1)보다 낮은 제2 활성 전압(VA2)이 인가된다. 즉, 활성 커맨드(ACT)가 수신되는 제0 시점(t0)부터 프리차지 커맨드(PRE)가 수신되는 제n 시점(tn)까지의 워드라인 활성 구간(tRAS)이 증가하더라도, 제1 활성 전압(VA1)이 기준 시간(T_ref) 동안만 인가되기 때문에, 종래의 DRAM 장치와 비교하여 메모리 셀들에서 발생하는 열화가 감소될 수 있다.
예시적인 실시 예에서, 제1 활성 전압(VA1) 및 제2 활성 전압(VA2)의 차이(VA)는 제2 활성 전압(VA2) 및 비활성 전압(VDA)의 차이보다 작을 수 있다. 예시적인 실시 예에서, 제2 활성 전압(VA2)은 메모리 셀들(MC)에 포함된 액세스 트랜지스터(TR)의 문턱 전압보다 높은 전압일 수 있다. 즉, 선택 워드라인으로 인가되는 전압을 제1 활성 전압(VA1)에서 제2 활성 전압(VA2)으로 낮춤으로써, 선택 워드라인 또는 선택 워드라인과 인접한 워드라인들과 연결된 메모리 셀들의 열화가 감소될 수 있다.
예시적인 실시 예에서, 기준 시간(T_ref)은 메모리 장치(100)의 동작에 따라 다양하게 가변될 수 있다. 예시적인 실시 예에서, 기준 시간(T_ref)은 선택 워드라인과 연결된 메모리 셀들로부터 데이터를 입출력 회로(140)에 셋업하는데 요구되는 시간일 수 있다. 예를 들어, 메모리 장치(100)는 기준 시간(T_ref) 동안 선택 워드라인과 연결된 메모리 셀들로부터 데이터를 읽고, 읽은 데이터를 입출력 회로(140)에 셋업할 수 있다. 또는 메모리 장치(100)는 기준 시간(T_ref) 동안 선택 워드라인과 연결된 메모리 셀들로부터 데이터를 읽고, 읽은 데이터를 입출력 회로(140)에 셋업하고, 셋업된 데이터를 선택 워드라인과 연결된 메모리 셀들에 재저장할 수 있다.
도 6a 내지 도 6c는 도 2의 메모리 장치의 동작을 설명하기 위한 그래프들이다. 먼저, 도 1, 도 2, 및 도 6a 내지 도 6c를 참조하면, 메모리 장치(100)는 제0 시점(t0)에서 메모리 컨트롤러(11)로부터 활성 커맨드(ACT)를 수신하고, 수신된 활성 커맨드(ACT)에 응답하여 선택 워드라인으로 제1 활성 전압(VA1)을 인가할 수 있다. 제0 시점(t0)으로부터 제1 기준 시간(T_ref1)이 경과한 제1 시점(t1)에서, 메모리 장치(100)는 선택 워드라인으로 제2 활성 전압(VA2)을 인가할 수 있다.
도 6a에 도시된 바와 같이, 제1 시점(t1)으로부터 제2 기준 시간(T_ref2)이 경과한 제2 시점(t2)에서, 메모리 장치(100)는 선택 워드라인으로 제1 활성 전압(VA1)을 인가할 수 있다. 예를 들어, 제2 기준 시간(T_ref2) 동안 제2 활성 전압(VA2)이 인가되는 경우, 선택 워드라인과 연결된 메모리 셀들에서 누설 전류가 발생할 수 있다. 이러한 누설 전류로 인하여, 선택 워드라인과 연결된 메모리 셀들에 저장된 데이터가 소실될 수 있다. 이 경우, 메모리 장치(100)는 제2 시점(t2)에서 제1 활성 전압(VA1)을 선택 워드라인으로 인가하여, 메모리 셀들에 대한 재저장 동작을 수행할 수 있다.
예시적인 실시 예에서, 제1 활성 전압(VA1)이 선택 워드라인으로 인가되는 동안의 메모리 셀들의 셀 동작 속도는 제2 활성 전압(VA2)이 선택 워드라인으로 인가되는 동안의 메모리 셀들의 셀 동작 속도보다 빠를 수 있다. 이는 워드라인으로 더 높은 전압이 인가될수록 메모리 셀들의 액세스 트랜지스터가 빠르게 동작하기 때문이다. 즉, 특정 구간에서 선택 워드라인의 전압을 제2 활성 전압(VA2)에서 제1 활성 전압(VA1)으로 높임으로써, 메모리 셀들에 대한 특정 동작(예를 들어, 재저장 동작)을 빠르게 수행할 수 있다.
예시적인 실시 예에서, 제1 활성 전압(VA1)을 인가하는 제2 시점(t2)은 제2 기준 시간(T_ref) 대신에 메모리 컨트롤러(11)로부터의 커맨드에 의해 결정될 수 있다. 예를 들어, 메모리 장치(100)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이의 워드라인 활성 구간(tRAS) 동안 메모리 컨트롤러(11)로부터 다양한 동작 커맨드(예를 들어, 읽기 커맨드(RD), 쓰기 커맨드(WR) 등)를 수신하고, 수신된 동작 커맨드에 대응하는 다양한 동작을 수행할 수 있다.
이 때, 메모리 장치(100)가 메모리 컨트롤러(11)로부터 쓰기 커맨드(WR)를 수신한 경우, 메모리 장치(100)는 쓰기 커맨드(WR)에 대응하는 동작을 수행할 수 있다. 쓰기 동작은 선택 워드라인과 연결된 메모리 셀들에 데이터를 기입하는 동작이다. 메모리 장치(100)는 쓰기 동작을 수행하기 위하여, 선택 워드라인으로 제1 활성 전압(VA1)을 인가할 수 있다. 제1 활성 전압(VA1)이 제2 활성 전압(VA2)보다 높기 때문에, 제1 활성 전압(VA1)이 선택 워드라인에 인가됨에 따라, 쓰기 동작의 속도가 향상될 수 있다. 메모리 장치(100)는 쓰기 동작을 완료한 이후에, 선택 워드라인으로 제2 활성 전압(VA2)을 인가할 수 있다.
예시적인 실시 예에서, 본 발명에 따른 메모리 장치(100)는 활성 커맨드(ACT) 및 프리차지 커맨드(PRE) 사이의 워드라인 활성 구간(tRAS) 동안, 제1 및 제2 활성 전압들(VA1, VA2)을 선택 워드라인으로 반복적으로 인가할 수 있다. 이 때, 제1 및 제2 활성 전압들(VA1, VA2)이 인가되는 구간은 미리 정해진 기준 시간, 메모리 컨트롤러(11)로부터의 동작 커맨드에 따라 다양하게 변형될 수 있다.
다음으로, 도 6b에 도시된 바와 같이, 메모리 장치(100)는 제1 시점(t1)으로부터 제n 시점(tn)(즉, 프리차지 커맨드(PRE)가 수신된 시점)까지 선택 워드라인으로 제2 활성 전압(VA2)을 유지할 수 있다. 메모리 장치(100)는 프리차지 커맨드(PRE)에 응답하여, 제n 시점(tn)에서, 제n+1 시점(tn+1)까지 선택 워드라인으로 제1 활성 전압(VA1)을 인가할 수 있다. 이후에, 메모리 장치(100)는 선택 워드라인으로 비활성 전압(VDA)을 인가할 수 있다.
예를 들어, 메모리 장치(100)는 프리차지 커맨드(PRE)에 응답하여, 수행 중인 동작을 완료하고, 이후에, 비트라인들에 대한 프리차지 동작을 수행할 수 있다. 메모리 장치(100)는 비트라인들을 프리차지하기 이전에, 선택 워드라인과 연결된 메모리 셀들에 저장된 데이터를 보존하기 위하여 재저장 동작을 수행할 수 있다. 이 때, 메모리 장치(100)는 재저장 동작의 속도를 향상시키기 위하여, 선택 워드라인으로 제1 활성 전압(VA1)을 인가할 수 있다.
다음으로, 도 6c에 도시된 바와 같이, 메모리 장치(100)는 워드라인 활성 구간(tRAS) 동안, 선택 워드라인으로 제1 및 제2 활성 전압들(VA1, VA2)을 반복적으로 인가할 수 있다. 이후에, 메모리 장치(100)는 프리차지 커맨드(PRE)에 응답하여, 선택 워드라인으로 제1 활성 전압(VA1)을 인가할 수 있다. 도 6c에 도시된 메모리 장치(100)의 동작들(즉, 워드라인 활성 구간(tRAS)동안 제1 및 제2 활성 전압들(VA1, VA2)을 반복적으로 인가하는 동작 및 프리차지 커맨드(PRE)에 응답하여 제1 활성 전압(VA1)을 인가하는 동작)은 도 6a 및 도 6b를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
상술된 바와 같이, 본 발명에 따른 메모리 장치(100)는 워드라인 활성 구간(tRAS) 동안, 선택 워드라인으로 제1 및 제2 활성 전압들(VA1, VA2)을 반복적으로 인가할 수 있다. 이에 따라, 워드라인 활성 구간(tRAS) 동안 고전압인 제1 활성 전압(VA1)이 인가되는 시간이 감소되기 때문에, 고전압인 제1 활성 전압(VA1)으로 인한 메모리 셀들의 열화가 감소될 수 있다. 따라서, 향상된 신뢰성 및 향상된 성능을 갖는 메모리 장치가 제공된다.
도 7은 도 2의 메모리 장치의 동작을 보여주는 순서도이다. 도 8은 도 7의 순서도에 따른 동작을 설명하기 위한 그래프이다. 도 2, 도 7, 및 도 8을 참조하면, S210 단계에서, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 활성 커맨드(ACT)를 수신할 수 있다.
S220 단계에서, 메모리 장치(100)는 선택 워드라인으로 제1 활성 전압(VA1)을 인가하고, 비선택 워드라인으로 제1 비활성 전압(VDA1)을 인가할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 활성 커맨드(ACT)와 함께 행 어드레스(RA)를 수신할 수 있다. 메모리 장치(100)는 복수의 워드라인들(WL1~WLn) 중 행 어드레스(RA)에 대응하는 워드라인을 선택 워드라인으로 결정하고, 나머지 워드라인을 비선택 워드라인으로 결정할 수 있다. 메모리 장치(100)는 선택 워드라인을 활성화시키기 위하여, 선택 워드라인으로 제1 활성 전압(VA1)을 인가하고, 비선택 워드라인으로 제1 비활성 전압(VDA1)을 인가할 수 있다.
S230 단계에서, 메모리 장치(100)는 기준 시간(T_ref)이 경과한 이후에, 비선택 워드라인으로 제2 비활성 전압(VDA2)을 인가할 수 있다. 제1 비활성 전압(VDA1)은 메모리 셀들(MC)에 포함된 액세스 트랜지스터(TR)를 턴-오프시키는 전압(예를 들어, 접지 전압 또는 음의 전압(negative voltage))일 수 있다. 제2 비활성 전압(VDA2)은 제1 비활성 전압(VDA1)보다 낮은 전압일 수 있다. 즉, 비선택 워드라인으로 제1 비활성 전압(VDA1)보다 낮은 제2 비활성 전압(VDA2)이 인가됨에 따라, 선택 워드라인의 고전압(즉, 제1 활성 전압(VA1))으로 인하여 비선택 워드라인들과 연결된 메모리 셀들에서 발생하는 열화가 감소될 수 있다.
예를 들어, 도 8에 도시된 바와 같이, 메모리 장치(100)는 제0 시점(t0)에서, 선택 워드라인으로 제1 활성 전압(VA1)을 인가하고, 비선택 워드라인으로 제1 비활성 전압(VDA1)을 인가할 수 있다. 제0 시점(t0)으로부터 기준 시간(T_ref)이 경과한 제1 시점(t1)에서, 메모리 장치(100)는 비선택 워드라인으로 제2 비활성 전압(VDA2)을 인가할 수 있다. 즉, 메모리 장치(100)는 제1 시점(t1)에서, 비선택 워드라인의 전압을 제1 비활성 전압(VDA1)에서 제2 비활성 전압(VDA2)으로 낮출 수 있다.
이 경우, 워드라인 활성 구간(tRAS)이 증가되더라도, 비선택 워드라인의 전압이 상대적으로 낮은 제2 비활성 전압(VDA2)으로 유지되기 때문에, 비선택 워드라인들과 연결된 메모리 셀들의 열화가 감소될 수 있다.
S240 단계에서, 메모리 장치(100)는 메모리 컨트롤러(11)로부터 프리차지 커맨드(PRE)를 수신할 수 있다. S250 단계에서, 메모리 장치(100)는 선택 워드라인 및 비선택 워드라인들로 제1 비활성 전압(VDA1)을 인가할 수 있다.
상술된 바와 같이, 본 발명에 따른 메모리 장치(100)는 워드라인 활성 구간(tRAS) 동안, 비선택 워드라인의 전압을 제1 비활성 전압(VDA1)에서 제2 비활성 전압(VDA2)으로 낮출 수 있다. 이에 따라, 워드라인 활성 구간(tRAS) 동안 선택 워드라인의 고전압(즉, 제1 활성 전압(VA1))으로 인한 메모리 셀들의 열화가 감소될 수 있다.
도 9는 본 발명에 따른 메모리 장치의 비활성 전압의 인가 방식을 설명하기 위한 도면이다. 설명의 편의를 위하여, 비활성 전압의 인가 방식을 설명하는데 불필요한 구성 요소들은 생략되고, 메모리 장치(100)는 제1 내지 제8 워드라인들(WL1~WL8)을 포함하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 2, 도 8, 및 도 9를 참조하면, 메모리 장치(100)는 활성 커맨드(ACT)에 응답하여 선택 워드라인(예를 들어, 제4 워드라인(WL4))으로 제1 활성 전압(VA1)을 인가할 수 있다. 이 경우, 선택 워드라인을 제외한 나머지 워드라인들(예를 들어, 제1, 제2, 제3, 제5, 제6, 제7, 및 제8 워드라인들(WL1, WL2, WL3, WL5, WL6, WL7, WL8))은 비선택 워드라인일 것이다.
메모리 장치(100)는 비선택 워드라인들로 제1 비활성 전압(VDA1) 또는 제2 비활성 전압(VDA2)을 인가할 수 있다. 예를 들어, 메모리 장치(100)는 선택 워드라인과 인접한 비선택 워드라인들(예를 들어, 제3 및 제5 워드라인들(WL3, WL5))로 제2 비활성 전압(VDA2)을 인가하고, 나머지 비선택 워드라인들(예를 들어, 제1, 제2, 제6, 제7, 및 제8 워드라인들(WL1, WL2, WL6, WL7, WL8))로 제1 비활성 전압(VDA1)을 인가할 수 있다. 즉, 메모리 장치(100)는 선택 워드라인과 인접한 비선택 워드라인으로, 상대적으로 낮은 비활성 전압(예를 들어, 제2 비활성 전압(VDA2))을 인가하고, 나머지 비선택 워드라인으로 상대적으로 높은 비활성 전압(예를 들어, 제1 비활성 전압(VDA1))을 인가할 수 있다.
비록 도면에 도시되지는 않았으나, 인접한 비선택 워드라인은 선택 워드라인과 물리적으로 인접한 하나 또는 그 이상의 비선택 워드라인들을 가리킬 수 있다. 예시적인 실시 예에서, 메모리 장치(100)는 복수의 워드라인들을 그룹 단위로 구분하여, 워드라인 전압을 제어하도록 구성될 수 있다.
도 10는 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 도 10를 참조하면, 메모리 장치(300)는 워드라인 전압 제어 회로(310), 메모리 셀 어레이(320), 제어 로직 회로(330), 입출력 회로(340), 및 활성 커맨드 카운터(350)를 포함할 수 있다. 워드라인 전압 제어 회로(310), 메모리 셀 어레이(320), 제어 로직 회로(330), 및 입출력 회로(340)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
메모리 장치(300)의 활성 커맨드 카운터(350)는 메모리 컨트롤러(11)(도 1 참조)로부터의 활성 커맨드(ACT)를 카운트할 수 있다. 예를 들어, 활성 커맨드 카운터(350)는 특정 워드라인에 대하여 메모리 컨트롤러(11)(도 1 참조)로부터 수신된 활성 커맨드(ACT)의 개수를 카운트할 수 있다. 다시 말해서, 활성 커맨드 카운터(350)는 복수의 워드라인들 각각에 대하여 누적된 활성 커맨드(ACT)의 개수를 카운트할 수 있다.
워드라인 전압 제어 회로(310)는 활성 커맨드 카운트(350)의 카운팅 결과에 따라, 다양한 워드라인 전압들(VAs, VDA, VDA_v)을 생성할 수 있다. 예를 들어, 워드라인 전압 제어 회로(310)는 활성 커맨드 카운트(350)의 카운팅 결과를 기반으로 가변 비활성 전압(VDA_v)을 조절할 수 있다.
예시적인 실시 예에서, 활성 커맨드 카운트(350)의 카운팅 값이 증가할수록 가변 비활성 전압(VDA_v)이 낮아질 수 있다. 예를 들어, 특정 워드라인에 대한 활성 커맨드(ACT)가 반복되는 경우(즉, 특정 워드라인에 대한 액세스가 반복되는 경우), 특정 워드라인으로 고전압이 반복적으로 인가되고, 이로 인하여, 인접 워드라인과 연결된 메모리 셀들의 열화가 발생할 수 있다. 이 경우, 인접 워드라인(즉, 비선택 워드라인)으로 인가되는 비활성 전압을 낮춤으로써, 메모리 셀들의 열화가 감소될 수 있다.
도 11은 도 10의 메모리 장치의 동작을 보여주는 순서도이다. 도 12a 및 도 12b는 도 11의 순서도에 따른 메모리 장치의 동작을 설명하기 위한 그래프들이다. 도 10 내지 도 12b를 참조하면, S310 단계에서, 메모리 장치(300)는 활성 커맨드(ACT)를 수신할 수 있다.
S320 단계에서, 메모리 장치(300)는 활성 커맨드(ACT)의 개수를 판별할 수 있다. 예를 들어, 메모리 장치(300)의 활성 커맨드 카운터(350)는 메모리 컨트롤러(11)(도 1 참조)로부터 수신된 활성 커맨드(ACT)의 개수를 카운팅할 수 있다. 예시적인 실시 예에서, 활성 커맨드(ACT)의 개수는 워드라인 단위로 관리될 수 있다. 즉, 활성 커맨드 카운터(350)는 복수의 워드라인들 각각에 대한 활성 커맨드(ACT)의 개수를 카운팅할 수 있다.
S330 단계에서, 메모리 장치(300)는 판별 결과를 기반으로, 가변 비활성 전압(VDA_v)을 조정할 수 있다. 예를 들어, 도 12a에 도시된 바와 같이, 선택 워드라인에 대한 활성 커맨드(ACT)의 개수(즉, 카운팅 값)이 "a"인 경우, 메모리 컨트롤러(300)는 가변 비활성 전압(VDA_v)을 제1 가변 비활성 전압(VDA_v1)으로 조정할 수 있다. 도 12b에 도시된 바와 같이, 선택 워드라인에 대한 활성 커맨드(ACT)의 개수(즉, 카운팅 값)이 "b"인 경우(이 때, "b"의 값은 "a"의 값보다 큼), 메모리 장치(100)는 가변 비활성 전압(VDA_v)의 크기를 제1 가변 비활성 전압(VDA_v1)보다 낮은 제2 가변 비활성 전압(VDA_v2)으로 조정할 수 있다. 즉, 메모리 장치(300)는 활성 커맨드(ACT)의 개수가 증가할수록 가변 비활성 전압의 크기를 감소시킬 수 있다.
S340 단계에서, 메모리 장치(300)는 선택 워드라인으로 제1 활성 전압(VA1)을 인가하고, 비선택 워드라인으로 조절된 가변 비활성 전압(adjusted VDA_v)을 인가할 수 있다.
S350 단계에서, 메모리 장치(300)는 프리차지 커맨드(PRE)를 수신할 수 있다. S360 단계에서, 메모리 장치(300)는 선택 워드라인 및 비선택 워드라인들로 비활성 전압(VDA)을 인가할 수 있다. 예시적인 실시 예에서, 앞서 설명된 제1 및 제2 가변 비활성 전압들(VDA_v1, VDA_v2)은 비활성 전압(VDA)보다 낮을 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 메모리 장치(300)는 활성 커맨드(ACT)의 개수에 따라 비선택 워드라인들로 인가되는 비활성 전압의 크기를 조절할 수 있다. 이에 따라, 특정 워드라인에 대한 활성 커맨드(ACT)가 반복되는 경우(즉, 특정 워드라인에 대한 액세스가 반복되는 경우), 비선택 워드라인들로 인가되는 비활성 전압의 크기를 낮춤으로써, 반복적으로 인가되는 고전압에 의한 메모리 셀들의 열화를 감소시킬 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 도 13을 참조하면, 메모리 장치(400)는 워드라인 전압 제어 회로(410), 메모리 셀 어레이(420), 제어 로직 회로(430), 입출력 회로(440), 및 타이머(450)를 포함할 수 있다. 워드라인 전압 제어 회로(410), 메모리 셀 어레이(420), 및 제어 로직 회로(430), 입출력 회로(440)는 앞서 설명된 구성 요소들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
타이머(450)는 메모리 컨트롤러(11)(도 1 참조)로부터 활성 커맨드(ACT)가 수신된 시점으로부터의 경과 시간을 검출하도록 구성될 수 있다. 워드라인 전압 제어 회로(410)는 타이머(450)로부터 검출된 경과 시간에 따라, 가변 비활성 전압(VDA_v)을 조절하도록 구성될 수 있다. 예를 들어, 워드라인 전압 제어 회로(410)는 활성 커맨드(ACT)가 수신된 시점으로부터 시간이 경과함에 따라 비선택 워드라인으로 인가되는 가변 비활성 전압의 레벨을 낮출 수 있다. 이는 워드라인 활성 구간(tRAS) 동안 선택 워드라인으로 고전압(예를 들어, 제1 활성 전압(VA1))이 인가되고 시간이 경과함에 따라, 발생하는 메모리 셀들의 열화를 방지하기 위함이다.
즉, 워드라인 전압 제어 회로(410)는 활성 커맨드(ACT)가 수신된 시점으로부터의 경과 시간에 따라 비선택 워드라인으로 인가되는 전압(예를 들어, 가변 비활성 전압)을 낮춤으로써, 선택 워드라인으로 인가되는 고전압에 의한 메모리 셀들의 열화를 감소시킬 수 있다.
도 14는 도 13의 메모리 장치의 동작을 보여주는 순서도이다. 도 15는 도 14의 순서도에 따른 메모리 장치의 동작을 설명하기 위한 그래프이다. 도 13 내지 도 15를 참조하면, S410 단계에서, 메모리 장치(400)는 활성 커맨드(ACT)를 수신할 수 있다.
S420 단계에서, 메모리 장치(400)는 선택 워드라인으로 제1 활성 전압(VA1)을 인가하고, 비선택 워드라인으로 가변 비활성 전압(VDA_v)을 인가할 수 있다. S430 단계에서, 메모리 장치(400)는 시간이 경과함에 따라 가변 비활성 전압(VDA_v)의 레벨을 감소시킬 수 있다. S440 단계에서, 메모리 장치(400)는 프리차지 커맨드(PRE)를 수신할 수 있다. S450 단계에서, 메모리 장치(400)는 선택 워드라인 및 비선택 워드라인들로 비활성 전압(VDA)을 인가할 수 있다.
예를 들어, 도 15에 도시된 바와 같이, 메모리 장치(100)는 활성 커맨드(ACT)가 수신된 제0 시점(t0)에서, 선택 워드라인으로 제1 활성 전압(VA1)을 인가하고, 비선택 워드라인으로 제1 가변 비활성 전압(VDA_v1)을 인가할 수 있다. 이후에, 소정의 시간이 경과한 제1 시점(t1)에서, 메모리 장치(400)는 비선택 워드라인의 전압을 제1 가변 비활성 전압(VDA_v1)에서 제2 가변 비활성 전압(VDA_v2)으로 낮출 수 있다. 이후에, 소정의 시간이 경과한 제2 시점(t2) 및 제3 시점(t3) 각각에서, 메모리 장치(400)는 비선택 워드라인의 전압을 제3 가변 비활성 전압(VDA_v3) 및 제4 가변 비활성 전압(VDA_v)으로 각각 낮출 수 있다. 이후에, 메모리 장치(400)는 제n 시점(tn)에서, 프리차지 커맨드(PRE)를 수신하고, 수신된 프리차지 커맨드(PRE)에 응답하여, 선택 워드라인 및 비선택 워드라인으로 비활성 전압(VDA)을 각각 인가할 수 있다.
예시적인 실시 예에서, 활성 커맨드(ACT)에 응답하여 비선택 워드라인으로 인가되는 제1 가변 비활성 전압(VDA_v1)은 비활성 전압(VDA)보다 낮거나 같을 수 있다. 예시적인 실시 예에서, 활성 커맨드(ACT)에 응답하여 비선택 워드라인으로 인가되는 제1 가변 비활성 전압(VDA_v1)의 레벨은 선택 워드라인에 대한 활성 커맨드(ACT)의 개수에 따라 결정될 수 있다. 예를 들어, 선택 워드라인에 대한 활성 커맨드(ACT)의 개수가 증가함에 따라, 제1 가변 비활성 전압(VDA_v1)의 레벨이 낮아질 수 있다.
예시적인 실시 예에서, 가변 비활성 전압(VDA_v1)의 감소폭은 미리 정해지거나 또는 메모리 장치(400)의 동작 중에 설정될 수 있다. 예를 들어, 메모리 장치(400)는 선택 워드라인에 대한 활성 커맨드(ACT)의 개수가 증가함에 따라, 가변 비활성 전압의 감소폭을 증가시킬 수 있다.
도 16은 도 13의 워드라인 전압 제어 회로를 예시적으로 보여주는 블록도이다. 도 13, 도 15, 및 도 16를 참조하면, 워드라인 전압 제어 회로(410)는 전압 발생기(411) 및 전하 펌프(412)를 포함할 수 있다. 전압 발생기(411)는 제1 활성 전압(VA1) 및 비활성 전압(VDA)을 생성하도록 구성될 수 있다.
전하 펌프(412)는 비활성 전압(VDA)을 기반으로 가변 비활성 전압(VDA_v)을 생성하여 출력하도록 구성될 수 있다. 예를 들어, 타이머(450)는 활성 커맨드(ACT)가 수신된 시점으로부터 주기적으로 기준 신호(RS)를 출력하도록 구성될 수 있다. 전하 펌프(412)는 타이머(450)로부터의 기준 신호(RS)에 응답하여, 비활성 전압(VDA)을 음의 방향으로 펌핑하도록 구성될 수 있다.
좀 더 상세한 예로서, 도 15에 도시된 바와 같이, 활성 커맨드(ACT)가 수신된 제0 시점(t0)으로부터 소정의 시간이 경과한 제1 시점(t1)에서, 타이머(450)는 기준 신호(RS)를 출력할 수 있다. 전하 펌프(450)는 기준 신호(RS)에 응답하여 1회 또는 수회 음의 방향의 전하 펌핑 동작을 수행하여, 가변 비활성 전압(VDA_v)을 제1 가변 비활성 전압(VDA_v1)에서 제2 가변 비활성 전압(VDA_v2)으로 낮출 수 있다. 마찬가지로, 타이머(450)는 제2 시점(t2)에서 기준 신호(RS)를 출력할 수 있고, 전하 펌프(412)는 기준 신호(RS)에 응답하여, 가변 비활성 전압(VDA_v)을 제2 가변 비활성 전압(VDA_v2)에서 제3 가변 비활성 전압(VDA_v3)으로 낮출 수 있다.
비록 도면에 도시되지는 않았으나, 워드라인 전압 제어 회로(410)는 추가적인 전하 펌프들을 더 포함할 수 있다. 추가적인 전하 펌프들은 활성 전압(VA)을 생성하거나 또는 활성 전압(VA)의 레벨을 조절하는데 사용될 수 있다.
예시적인 실시 예에서, 워드라인 전압 제어 회로(410)는 도 10을 참조하여 설명된 활성 커맨드 카운터(350)의 카운팅 결과를 기반으로 전하 펌핑 동작을 수행하여 가변 비활성 전압을 조절할 수 있다.
도 17a 및 도 17b는 도 2의 메모리 장치의 동작을 설명하기 위한 그래프들이다. 이하에서, 설명의 편의를 위하여, 도 17의 그래프에 따른 본 발명의 실시 예는 도 2의 메모리 장치(100)를 참조하여 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
앞서 설명된 바와 같이, 도 4 내지 도 6c를 참조하여, 워드라인 활성 구간(tRAS) 동안 선택 워드라인의 전압(즉, 활성 전압)이 조절되는 실시 예가 설명되었으며, 도 7 내지 도 16을 참조하여, 워드라인 활성 구간(tRAS) 동안 비선택 워드라인의 전압(즉, 비활성 전압)이 조절되는 실시 예들이 설명되었다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
예를 들어, 도 2 및 도 17a을 참조하면, 도 17a에 도시된 바와 같이, 메모리 장치(100)는 활성 커맨드(ACT)에 응답하여 선택 워드라인으로 제1 활성 전압(VA1)을 인가할 수 있고, 비선택 워드라인으로 제1 비활성 전압(VDA1)을 인가할 수 있다. 활성 커맨드(ACT)가 수신된 제0 시점(t0)으로부터 기준 시간(T_ref)이 경과한 이후에(즉, 제1 시점(t1)에서), 메모리 장치(100)는 선택 워드라인의 전압을 제1 활성 전압(VA1)에서 제2 활성 전압(VA2)으로 낮출 수 있고, 비선택 워드라인의 전압을 제1 비활성 전압(VDA1)에서 제2 비활성 전압(VDA2)으로 낮출 수 있다.
또는 도 2 및 도 17b를 참조하면, 도 17b에 도시된 바와 같이, 메모리 장치(100)는 활성 커맨드(ACT)에 응답하여, 선택 워드라인으로 제1 활성 전압(VA1)을 인가할 수 있고, 비선택 워드라인으로 제1 가변 비활성 전압(VDA_v1)을 인가할 수 있다. 활성 커맨드(ACT)가 수신된 제0 시점(t0)으로부터 소정의 시간이이 경과한 이후에(즉, 제1 시점(t1)에서), 메모리 장치(100)는 선택 워드라인의 전압을 제1 활성 전압(VA1)에서 제2 활성 전압(VA2)으로 낮출 수 있고, 비선택 워드라인의 전압을 제1 가변 비활성 전압(VDA_v1)에서 제2 가변 비활성 전압(VDA_v2)으로 낮출 수 있다. 이후에, 메모리 장치(100)는 시간의 경과함에 따라, 제2 시점(t2) 및 제3 시점(t3) 각각에서, 비선택 워드라인들의 전압을 제3 및 제4 가변 비활성 전압들(VDA_v3, VDA_v4)로 각각 낮출 수 있다.
예시적인 실시 예에서, 제2 활성 전압(VA2)의 크기, 제1 가변 비활성 전압(VDA_v1)의 크기, 가변 비활성 전압의 감소 폭, 기준 시간 등과 같은 다양한 파라미터들은 미리 설정되거나 또는 메모리 장치(100)의 동작 중에 갱신될 수 있다. 예시적인 실시 예에서, 상술된 파라미터들은 메모리 장치(100)로의 활성 커맨드(ACT)의 개수에 따라 결정될 수 있다.
도 17a 및 도 17b의 그래프들에 따른 본 발명의 실시 예들은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 본 발명에 따른 메모리 장치는 앞서 설명된 다양한 실시 예들을 본 발명의 기술적 사상으로부터 벗어남 없이 다양하게 변형하거나 또는 조합한 방식을 기반으로 동작할 수 있다. 즉, 본 발명의 실시 예들에 따른 메모리 장치는 워드라인 활성 구간(tRAS) 동안, 선택 워드라인의 전압 및 비선택 워드라인들의 전압을 다양한 방식으로 조절할 수 있다.
도 18은 본 발명에 따른 메모리 장치가 적용된 메모리 모듈을 예시적으로 보여주는 블록도이다. 도 18을 참조하면, 메모리 모듈(1000)은 RCD(1100)(Register Clock Driver), 복수의 DRAM 장치들(1210~1290), 및 복수의 데이터 버퍼들(DB)을 포함할 수 있다. RCD(1100)는 외부 장치(예를 들어, 호스트 또는 메모리 컨트롤러))로부터 커맨드/어드레스(CA) 및 클럭 신호(CK)를 수신할 수 있다. RCD(1100)는 수신된 신호들을 기반으로, 커맨드/어드레스(CA)를 복수의 DRAM 장치들(1210~1290)로 전달하고, 복수의 데이터 버퍼들(DB)을 제어할 수 있다.
복수의 DRAM 장치들(1210~1290) 각각은 메모리 데이터 라인들(MDQ)을 통해 복수의 데이터 버퍼들(DB)과 각각 연결될 수 있다. 예시적으로, 복수의 DRAM 장치들(2210~2290)은 도 1 내지 도 17의 메모리 장치이거나 또는 도 1 내지 도 17의 동작 방법을 기반으로 동작할 수 있다. 복수의 데이터 버퍼들(DB)은 복수의 데이터 라인들(DQ)을 통해 외부 장치(예를 들어, 호스트 또는 메모리 컨트롤러)와 데이터를 송수신할 수 있다.
예시적으로, 도 18에 도시된 메모리 모듈(2000)은 LR-DIMM(Load Reduced Dual In-line Memory Module)의 폼 팩터일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 모듈(2000)은 복수의 데이터 버퍼들(DB)이 생략된 RDIMM(Registered DIMM)의 폼 팩터를 가질 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 장치가 적용된 전자 시스템을 보여주는 블록도이다. 도 19를 참조하면, 전자 시스템(2000)은 휴대용 통신 단말기, PDA, PMP, 스마트폰, 또는 웨어러블 장치 형태 또는 개인용 컴퓨터, 서버, 워크스테이션, 노트북 등과 같은 컴퓨팅 시스템의 형태로 구현될 수 있다.
전자 시스템(2000)은 애플리케이션 프로세서(1100)(또는 중앙 처리 장치), 디스플레이(2220), 및 이미지 센서(2230)를 포함할 수 있다. 애플리케이션 프로세서(2100)는 DigRF 마스터(2110), DSI(Display Serial Interface) 호스트(2120), CSI(Camera Serial Interface) 호스트(2130), 및 물리 계층(2140)을 포함할 수 있다.
DSI 호스트(2120)는 DSI를 통해 디스플레이(2220)의 DSI 장치(2225)와 통신할 수 있다. 예시적으로, DSI 호스트(2120)에는 광 시리얼라이저(SER)가 구현될 수 있다. DSI 장치(2225)에는 광 디시리얼라이저(DES)가 구현될 수 있다. CSI 호스트(1130)는 CSI를 통해 이미지 센서(2230)의 CSI 장치(2235)와 통신할 수 있다. 예시적으로, CSI 호스트(2130)에는 광 디시리얼라이저(DES)가 구현될 수 있다. 예로서, CSI 장치(2235)에는 광 시리얼라이저(SER)가 구현될 수 있다.
전자 시스템(2000)은 애플리케이션 프로세서(2100)와 통신하고, 물리 계층(2242), DigRF 슬레이브(2244), 및 안테나(2246)를 포함하는 RF(Radio Frequency) 칩(2240)을 더 포함할 수 있다. 예시적으로, RF 칩(2240)의 물리 계층(2242)과 애플리케이션 프로세서(2100)의 물리 계층(2140)은 MIPI DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
전자 시스템(2000)은 워킹 메모리(Working Memory; 2250) 및 임베디드/카드 스토리지(2255)를 더 포함할 수 있다. 워킹 메모리(2250) 및 임베디드/카드 스토리지(2255)는 애플리케이션 프로세서(2100)로부터 제공받은 데이터를 저장할 수 있다. 워킹 메모리(2250) 및 임베디드/카드 스토리지(2255)는 저장된 데이터를 애플리케이션 프로세서(2100)로 제공할 수 있다. 워킹 메모리(2250)는 애플리케이션 프로세서(1100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 예시적인 실시 예에서, 워킹 메모리(2250)는 도 1 내지 도 17을 참조하여 설명된 메모리 장치일 수 있다. 또는 워킹 메모리(2250)는 도 1 내지 도 17을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
전자 시스템(2000)은 WIMAX(World Interoperability for Microwave Access; 2260), WLAN(Wireless Local Area Network; 2262), UWB(Ultra Wideband; 2264) 등을 통해 외부 시스템과 통신할 수 있다.
전자 시스템(2000)은 음성 정보를 처리하기 위한 스피커(2270) 및 마이크(2275)를 더 포함할 수 있다. 예시적으로, 전자 시스템(2000)은 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(2280)를 더 포함할 수 있다. 전자 시스템(2000)은 주변 장치들과의 연결을 관리하기 위한 브릿지(Bridge) 칩(2290)을 더 포함할 수 있다.
상술된 본 발명의 실시 예들에 따르면, 메모리 장치는 워드라인 활성 구간(tRAS) 동안, 선택 워드라인 또는 비선택 워드라인들로 제공되는 다양한 전압(예를 들어, 활성 전압 또는 비활성 전압)을 제어할 수 있다. 이에 따라, 고전압의 활성 전압이 인가되는 구간이 감소되거나 또는 비선택 워드라인들로 인가되는 전압이 낮아지기 때문에, 메모리 셀들에서 발생하는 열화가 감소될 수 있다. 따라서, 향상된 신뢰성 및 향상된 성능을 갖는 메모리 장치가 제공된다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

  1. 메모리 장치의 동작 방법에 있어서,
    외부 장치로부터 제1 활성 커맨드를 수신하는 단계;
    상기 제1 활성 커맨드에 응답하여, 선택 워드라인으로 제1 활성 전압을 인가하는 단계;
    상기 제1 활성 커맨드가 수신된 시점으로부터 제1 기준 시간이 경과한 이후에, 상기 선택 워드라인으로 제2 활성 전압을 인가하는 단계;
    상기 외부 장치로부터 프리차지 커맨드를 수신하는 단계; 및
    상기 프리차지 커맨드에 응답하여, 상기 선택 워드라인으로 제1 비활성 전압을 인가하는 단계를 포함하고,
    상기 제2 활성 전압은 상기 제1 활성 전압보다 낮고, 상기 제1 비활성 전압보다 높은 동작 방법.
  2. 제 1 항에 있어서,
    상기 선택 워드라인으로 상기 제2 활성 전압을 인가한 시점으로부터 제2 기준 시간이 경과한 이후에, 상기 선택 워드라인으로 상기 제1 활성 전압을 인가하는 단계를 더 포함하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 프리차지 커맨드에 응답하여, 상기 선택 워드라인으로 상기 제1 활성 전압이 인가되고, 상기 선택 워드라인으로 상기 제1 활성 전압이 인가된 이후에 상기 비활성 전압이 인가되는 동작 방법.
  4. 제 1 항에 있어서,
    상기 제1 활성 커맨드에 응답하여 비선택 워드라인들로 제2 비활성 전압을 인가하는 단계; 및
    상기 제1 활성 커맨드가 수신된 시점으로부터 상기 제1 기준 시간이 경과한 이후에, 상기 비선택 워드라인들로 상기 제1 비활성 전압보다 낮은 제3 비활성 전압을 인가하는 단계를 더 포함하는 동작 방법.
  5. 제 4 항에 있어서,
    상기 제3 비활성 전압이 인가된 시점으로부터 제2 기준 시간이 경과한 이후에, 상기 비선택 워드라인들로 상기 제3 비활성 전압보다 낮은 제4 비활성 전압을 인가하는 단계를 더 포함하는 동작 방법.
  6. 제 4 항에 있어서,
    상기 선택 워드라인에 대하여 누적된 활성 커맨드들의 개수를 판별하는 단계를 더 포함하고,
    상기 제2 내지 제4 비활성 전압들 각각은 상기 판별의 결과를 기반으로 조절되는 동작 방법.
  7. 제 6 항에 있어서,
    상기 누적된 활성 커맨드들의 상기 개수가 증가할수록 상기 제3 비활성 전압은 낮아지는 동작 방법.
  8. 제 4 항에 있어서,
    상기 프리차지 커맨드에 응답하여, 상기 비선택 워드라인들로 상기 비활성 전압을 인가하는 단계를 더 포함하는 동작 방법.
  9. 제 1 항에 있어서,
    상기 제1 활성 전압 및 상기 제2 활성 전압의 차이는 상기 제2 활성 전압 및 상기 제1 비활성 전압의 차이보다 작은 동작 방법.
  10. 제 1 항에 있어서,
    상기 제1 활성 커맨드를 수신한 시점으로부터 상기 프리차지 커맨드를 수신한 시점 사이에, 하나 또는 그 이상의 동작 커맨드를 수신하고, 상기 수신된 하나 또는 그 이상의 동작 커맨드에 대응하는 동작을 수행하는 단계를 더 포함하는 동작 방법.




KR1020180138085A 2018-11-12 2018-11-12 메모리 장치 및 그것의 동작 방법 KR102615012B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180138085A KR102615012B1 (ko) 2018-11-12 2018-11-12 메모리 장치 및 그것의 동작 방법
US16/432,124 US10726906B2 (en) 2018-11-12 2019-06-05 Memory device and operation method thereof
CN201911105608.XA CN111179989A (zh) 2018-11-12 2019-11-12 存储器设备及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180138085A KR102615012B1 (ko) 2018-11-12 2018-11-12 메모리 장치 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
KR20200055190A KR20200055190A (ko) 2020-05-21
KR102615012B1 true KR102615012B1 (ko) 2023-12-19

Family

ID=70550664

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180138085A KR102615012B1 (ko) 2018-11-12 2018-11-12 메모리 장치 및 그것의 동작 방법

Country Status (3)

Country Link
US (1) US10726906B2 (ko)
KR (1) KR102615012B1 (ko)
CN (1) CN111179989A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220069717A (ko) * 2020-11-20 2022-05-27 에스케이하이닉스 주식회사 휘발성 메모리 장치, 저장 장치 및 휘발성 메모리 장치의 동작 방법
KR20230041381A (ko) * 2021-09-17 2023-03-24 에스케이하이닉스 주식회사 액티브주기조절방법을 이용하여 액티브동작을 수행하는 반도체시스템
US20230267987A1 (en) * 2022-02-24 2023-08-24 Changxin Memory Technologies, Inc. Method and apparatus for intensifying current leakage between adjacent memory cells, and method and apparatus for current leakage detection

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160232961A1 (en) 2015-02-06 2016-08-11 SK Hynix Inc. Semiconductor device and operating method thereof

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100220939B1 (ko) 1995-12-29 1999-09-15 김영환 반도체 메모리 장치의 워드라인 구동방법
JPH09312097A (ja) 1996-05-22 1997-12-02 Nippon Telegr & Teleph Corp <Ntt> ワードドライバ
US20050036363A1 (en) 1996-05-24 2005-02-17 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US6504745B2 (en) 1996-05-24 2003-01-07 Uniram Technology, Inc. High performance erasable programmable read-only memory (EPROM) devices with multiple dimension first-level bit lines
US6343045B2 (en) 1996-05-24 2002-01-29 Uniram Technology, Inc. Methods to reduce the effects of leakage current for dynamic circuit elements
US5781483A (en) 1996-12-31 1998-07-14 Micron Technology, Inc. Device and method for repairing a memory array by storing each bit in multiple memory cells in the array
KR100307521B1 (ko) * 1998-09-25 2001-10-19 김영환 워드라인구동회로
JP2001067866A (ja) 1999-08-30 2001-03-16 Mitsubishi Electric Corp 同期型半導体記憶装置
CA2299991A1 (en) 2000-03-03 2001-09-03 Mosaid Technologies Incorporated A memory cell for embedded memories
US6856447B2 (en) 2000-08-30 2005-02-15 Reflectivity, Inc. Methods and apparatus for selectively updating memory cell arrays
JP2002083942A (ja) 2000-09-06 2002-03-22 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US6496402B1 (en) 2000-10-17 2002-12-17 Intel Corporation Noise suppression for open bit line DRAM architectures
JP3856424B2 (ja) * 2000-12-25 2006-12-13 株式会社東芝 半導体記憶装置
KR100379339B1 (ko) 2001-01-16 2003-04-10 주식회사 하이닉스반도체 멀티-뱅크 반도체 메모리장치
US6549476B2 (en) 2001-04-09 2003-04-15 Micron Technology, Inc. Device and method for using complementary bits in a memory array
KR100408719B1 (ko) 2001-06-25 2003-12-11 주식회사 하이닉스반도체 클럭을 이용한 ｔＲＡＳ 딜레이 제어 장치
US6606275B2 (en) 2001-08-23 2003-08-12 Jeng-Jye Shau High performance semiconductor memory devices
US20030235076A1 (en) 2002-06-21 2003-12-25 Micron Technology, Inc. Multistate NROM having a storage density much greater than 1 Bit per 1F2
AU2003263748A1 (en) 2002-06-21 2004-01-06 Micron Technology, Inc. Nrom memory cell, memory array, related devices and methods
US7092307B2 (en) 2003-04-02 2006-08-15 Qualcomm Inc. Leakage current reduction for CMOS memory circuits
US20050117429A1 (en) 2003-04-28 2005-06-02 Chin-Hsi Lin Nonvolatile memory structure with high speed high bandwidth and low voltage
DE10361718A1 (de) 2003-08-22 2005-03-17 Hynix Semiconductor Inc., Ichon Vorrichtung und Verfahren zum Steuern von nicht flüchtigem DRAM
KR100719178B1 (ko) 2003-08-29 2007-05-17 주식회사 하이닉스반도체 비휘발성 디램의 구동방법
EP1661137B1 (en) 2003-09-05 2009-08-12 Zmos Technology, Inc. Low voltage operation dram control circuits
JP4437710B2 (ja) 2003-10-30 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体メモリ
KR100551485B1 (ko) 2003-12-04 2006-02-13 삼성전자주식회사 메모리 장치의 타이밍 제어 방법
US6914841B1 (en) * 2004-01-30 2005-07-05 Infineon Technologies Ag System and method for refreshing a dynamic memory device
US6952366B2 (en) 2004-02-10 2005-10-04 Micron Technology, Inc. NROM flash memory cell with integrated DRAM
KR100674105B1 (ko) 2005-09-09 2007-01-30 주식회사 엑셀반도체 다치 디램
US7277315B2 (en) 2005-12-14 2007-10-02 Etron Technology, Inc. Multiple power supplies for the driving circuit of local word line driver of DRAM
KR20070097184A (ko) * 2006-03-28 2007-10-04 삼성전자주식회사 반도체 메모리 장치 및 상기 장치의 적응적 셀 바이어싱방법
KR101202537B1 (ko) 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
US7486550B2 (en) 2006-06-06 2009-02-03 Micron Technology, Inc. Semiconductor magnetic memory integrating a magnetic tunneling junction above a floating-gate memory cell
US7522464B2 (en) 2006-07-26 2009-04-21 Zmos Technology, Inc. Dynamic memory refresh configurations and leakage control methods
KR100801059B1 (ko) * 2006-08-02 2008-02-04 삼성전자주식회사 누설 전류를 감소시키기 위한 반도체 메모리 장치의드라이버 회로
JP5151106B2 (ja) 2006-09-27 2013-02-27 富士通セミコンダクター株式会社 半導体メモリおよびシステム
US7488082B2 (en) 2006-12-12 2009-02-10 Angstrom, Inc. Discretely controlled micromirror array device with segmented electrodes
KR20080060666A (ko) 2006-12-27 2008-07-02 삼성전자주식회사 메모리 셀 워드라인의 스트레스 시간을 줄이는 워드라인구동 방법 및 회로
US8059451B2 (en) 2007-01-16 2011-11-15 Nanochips, Inc. Multiple valued dynamic random access memory cell and thereof array using single electron transistor
JP2008251138A (ja) 2007-03-30 2008-10-16 Toshiba Corp 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード
US7675775B2 (en) 2007-12-05 2010-03-09 Cypress Semiconductor Corporation Combined volatile nonvolatile array
KR100933678B1 (ko) * 2008-06-30 2009-12-23 주식회사 하이닉스반도체 워드라인 오프전압 생성회로 및 생성방법
KR20100043490A (ko) * 2008-10-20 2010-04-29 삼성전자주식회사 반도체 메모리 장치의 프리차지 제어 회로 및 프리차지 제어 방법
KR101020285B1 (ko) 2008-12-05 2011-03-07 주식회사 하이닉스반도체 워드라인신호 생성회로
KR101041682B1 (ko) 2009-02-17 2011-06-14 고려대학교 산학협력단 캐쉬 메모리
KR101523677B1 (ko) * 2009-02-26 2015-05-28 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템
US8064256B2 (en) 2009-03-02 2011-11-22 Unity Semiconductor Corporation Non-volatile FIFO with third dimension memory
KR20140080307A (ko) * 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 셀 어레이, 메모리 및 이를 포함하는 메모리 시스템
US9183940B2 (en) 2013-05-21 2015-11-10 Aplus Flash Technology, Inc. Low disturbance, power-consumption, and latency in NAND read and program-verify operations
US9263137B2 (en) 2013-06-27 2016-02-16 Aplus Flash Technology, Inc. NAND array architecture for multiple simutaneous program and read
US9082466B2 (en) * 2013-07-23 2015-07-14 Micron Technology, Inc. Apparatuses and methods for adjusting deactivation voltages
WO2015013689A2 (en) 2013-07-25 2015-01-29 Aplus Flash Technology, Inc. Nand array hiarchical bl structures for multiple-wl and all -bl simultaneous erase, erase-verify, program, program-verify, and read operations
US9613704B2 (en) 2013-12-25 2017-04-04 Aplus Flash Technology, Inc 2D/3D NAND memory array with bit-line hierarchical structure for multi-page concurrent SLC/MLC program and program-verify
KR20150099092A (ko) * 2014-02-21 2015-08-31 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
JP6224483B2 (ja) 2014-02-26 2017-11-01 Ｎｅｃプラットフォームズ株式会社 半導体記憶装置、メモリアクセス制御方法、およびコンピュータ・プログラム
US10036162B2 (en) 2014-12-16 2018-07-31 Geigtech East Bay Llc Recessed shade and curtain storage and deployment system
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US10002657B2 (en) 2016-03-25 2018-06-19 The Regents Of The University Of Michigan Enhanced memory device
CN105895146B (zh) * 2016-03-31 2019-01-15 西安紫光国芯半导体有限公司 一种低漏电的本地字线驱动器控制电路及控制方法
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
KR102620813B1 (ko) * 2017-01-03 2024-01-04 에스케이하이닉스 주식회사 반도체 장치, 그 동작 방법 및 메모리 시스템

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160232961A1 (en) 2015-02-06 2016-08-11 SK Hynix Inc. Semiconductor device and operating method thereof

Also Published As

Publication number Publication date
KR20200055190A (ko) 2020-05-21
US20200152256A1 (en) 2020-05-14
US10726906B2 (en) 2020-07-28
CN111179989A (zh) 2020-05-19

Similar Documents

Publication Publication Date Title
US9613691B2 (en) Apparatus and method for drift cancellation in a memory
US10854275B2 (en) Memory device and operation method thereof
US20190051344A1 (en) Apparatuses and methods for selective row refreshes
US9653141B2 (en) Method of operating a volatile memory device and a memory controller
US9484079B2 (en) Memory device and memory system including the same
US9767050B2 (en) Memory systems that adjust an auto-refresh operation responsive to a self-refresh operation history
KR20170088502A (ko) 해머 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템
CN105654983B (zh) 半导体器件及包括半导体器件的存储系统
US10665287B2 (en) Method of refreshing memory using multiple operating voltages and memory device performing the same
KR102615012B1 (ko) 메모리 장치 및 그것의 동작 방법
KR20160094767A (ko) 아이들 구간에서 정보 전달 기능을 수행하는 메모리 장치 및 방법
US9460778B2 (en) Static random access memory with bitline boost
KR20140106770A (ko) 반도체 메모리 장치, 이의 테스트 방법 및 동작 방법
KR102396741B1 (ko) 임피던스 캘리브레이션 회로를 포함하는 메모리 시스템
US9390778B2 (en) Semiconductor memory devices and memory systems including the same
KR20180049502A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR20200067227A (ko) 메모리 채널 상호연결의 정보에 근거하여 스토리지 장치 타스크들을 개시하기 위한 시스템 및 방법
KR102172869B1 (ko) 기준 전압 발생기를 포함하는 메모리 장치
US20180330781A1 (en) Apparatuses and methods for accessing memory cells
KR20210010755A (ko) 메모리 셀의 멀티-턴 온을 방지하기 위한 메모리 장치 및 그것의 동작 방법
KR102455514B1 (ko) 데이터 출력 드라이버를 포함하는 메모리 시스템
US9082466B2 (en) Apparatuses and methods for adjusting deactivation voltages
US10998043B2 (en) Nonvolatile memory apparatus and memory system using the same
US9722597B2 (en) Initialization signal generation device and nonvolatile memory apparatus using the same
US20230045263A1 (en) Memory device and operation method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant