DE10361718A1

DE10361718A1 - Vorrichtung und Verfahren zum Steuern von nicht flüchtigem DRAM

Info

Publication number: DE10361718A1
Application number: DE10361718A
Authority: DE
Inventors: Jin-Hong Ichon Ahn; Sang-Hoon Ichon Hong; Young-June Ichon Park; Sang-Don Ichon Lee; Yil-Wook Ichon Kim; Gi-Hyun Ichon Bae
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2003-08-22
Filing date: 2003-12-30
Publication date: 2005-03-17
Also published as: US7224609B2; US20050041474A1; US20060083068A1; JP4589647B2; US6996007B2; JP2005071563A; CN100481260C; CN1585033A

Abstract

Eine Zelleinheit in einem nicht flüchtigen dynamischen Speicher mit wahlfreiem Zugriff (NVDRAM) weist Folgendes auf: eine mit einer Wortleitung verbundene Steuer-Gate-Schicht; einen Kondensator zum Speichern von Daten; einen Floating-Transistor zum Übertragen von in dem Kondensator gespeicherten Daten auf eine Bitleitung, wobei das Gate des Floating-Transistors eine Einzelschicht ist und als ein temporärer Datenspeicher dient; und eine zwischen der Steuer-Gate-Schicht und dem Gate des Floating-Transistors angeordnete erste Isolierschicht, wobei eine dem Körper des Floating-Transistors zugeführte Spannung steuerbar ausgebildet ist.

Description

Bereich der Erfindung
Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung; und insbesondere eine Vorrichtung und ein Verfahren zum Steuern eines nicht flüchtigen dynamischen Speichers mit wahlfreiem Zugriff

Im Allgemeinen kann eine Halbleiterspeichervorrichtung in einen Speicher mit wahlfreiem Zugriff (im Weiteren mit RAM bezeichnet) und in einen Nur-Lese-Speicher (im Weiteren mit ROM bezeichnet) klassifiziert werden. Das RAM ist ein flüchtiger, das ROM hingegen ein nicht flüchtiger Speicher. Das ROM kann nämlich gespeicherte Daten auch bei fehlender Versorgungsenergie halten, aber das RAM kann keine gespeicherten Daten halten, wenn die Versorgungsenergie entfernt beziehungsweise abgeschaltet wird.

Eine Vielzahl von RAMs ist entwickelt worden, welche aus der Fähigkeit von Feldeffekttransistoren zum Ladungsspeichern Nutzen ziehen und somit als Speicherzellen dienen. Solche Zellen können in ihrer Art entweder dynamisch oder statisch ausgeführt sein. Es ist wohlbekannt, dass die dynamischen Zellen nur aus einem Feldeffekttransistor bestehen können und die statischen Zellen in einer Flip-Flop-Ausführung angeordnet sein können. Diese Zelltypen können als flüchtige Zellen bezeichnet werden, da die in diesen Zellen gespeicherte Information verloren geht, wenn die an diesen Speicher angelegte Ver sorgungsspannung verschwindet oder abgeschaltet wird. In den Fällen, in denen gespeicherte flüchtige Information erhalten bleiben muss, muss eine alternative Energieversorgung, wie zum Beispiel ein Batteriesystem, zur Verwendung beim Auftreten eines Ausfalls der Hauptenergieversorgung an den Speicher angeschlossen werden.

1 ist eine schematische Darstellung einer dynamischen Zelle in einem herkömmlichen flüchtigen dynamischen RAM-Bauteil.

Wie dargestellt wird ein Kondensator Cap zum Speichern von Daten benutzt, das heißt von logischen hohen oder niedrigen beziehungsweise HIGH oder LOW Datenwerten „1" oder „0". Wenn ein MOS-Transistor MOS durch eine Wortleitungs-Spannung Vg eingeschaltet wird, wird der Kondensator Cap in Abhängigkeit von einer Bitleitungs-Spannung Vb1 geladen oder entladen. Wenn die Bitleitungs-Spannung Vb1 logisch hoch ist, wird der Kondensator Cap geladen, das heißt, er speichert eine „1". Wird der Kondensator Cap andererseits entladen, so heißt das, das er eine „0" speichert. Hierbei wird eine Plattenleitung des Kondensators Cap mit einer Plattenleitungs-Spannung Vcp versorgt. Gewöhnlich beträgt die Plattenleitungs-Spannung Vcp 0 V oder die Hälfte der Versorgungsspannung.

Um Information ohne die alternative Energiequelle zu halten, sind unterdessen Einrichtungen bekannt, welche zur Lieferung von variablen Schwellenspannungen geeignet sind, wie beispielsweise Feldeffekttransistoren mit Metall-Nitrid-Oxid-Silizium (MNOS) und Feldeffekttransistoren mit einem sogenannten Floating-Gate beziehungsweise einer elektrisch schwebenden Gate-/Steuerelektrode, und welche ebenfalls dazu geeignet sind, Information in einer nicht flüchtigen Weise über lange Zeitdauer zu speichern. Durch Einbauen solcher nicht flüchtigen Bauteile beziehungsweise Einrichtungen in Speicherzellen wurden normal arbeitende flüchtige Zellen vorgesehen, welche weder eine Backup- noch eine alternative Versorgungsenergie zum Halten von Information bei einem Auftreten von Energieunterbrechung oder Fehler in der Hauptenergieversorgung.

Die nicht flüchtigen Speicherzellen, welche nicht flüchtige NMOS-Transistoren oder relevante Einrichtungen verwenden, sind dazu geeignet, gespeicherte Information in einer Zelle über eine moderate Zeitdauer flüchtig zu speichern. Diese Einrichtungen erfordern jedoch hohe Spannungsimpulse zum Schreiben und Lesen der Information.

Im Folgenden werden mit Bezug auf US-Patente die herkömmlichen nicht flüchtigen dynamischen Zellen im Detail beschrieben.

Zum Beispiel offenbart das allgemein zugewiesene und am 28. Oktober 1975 erteilte Patent US-Nr. 3, 916, 390 von J. J. Chang und R. A. Kenyon mit dem Titel „DYNAMIC MEMORY WITH NON-VOLATILE BACK-UP MODE" die Verwendung einer doppelten Isolierung aus Siliziumdioxid und Siliziumnitrid zum nicht flüchtigen Speichern von Information während eines Energieausfalls. Weitere Beispiele der dynamischen Zellen, die zum nicht flüchtigen Speichern von Information mittels Verwendung von MNOS-Aufbauten geeignet sind, enthält das am 25. Oktober 1977 erteilte US-Patent Nr. 4, 055, 837 von K. U. Stein et al. mit dem Titel „DNAMIC SINGLE TRANSISTOR MEMORY ELEMENT FOR RELATIVELY PERMANENT MEMORIES" und das am 20. November 1979 erteilte US-Patent Nr. 4,175,291 von W. Spence mit dem Titel „NON-VOLATILE RANDOM ACCESS MEMORY CELL". Diese dynamischen Zellen mit nicht flüchtigen Eigenschaften können zufriedenstellend arbeiten. Im Allgemeinen erfordern sie jedoch größere Zellbereiche, höhere Spannungen für einen flüchtigen Arbeitsmodus oder Backup-Speicher.

Das am 11. September 1984 erteilte US-Patent Nr. 4,471,471 von DiMaria und Donelli J. mit dem Titel „NON-VOLATILE RAM DEVICE" sieht einen nicht flüchtigen dynamischen Speicher mit wahlfreiem Zugriff (NVDRAM) mit einer Vielfachheit von Floating-Gates in einem durch einen nicht flüchtigen Speicher gekennzeichneten Feldeffekttransistor-DRAM. Das NVDRAM benutzt das Floating-Gate zum nicht flüchtigen Speichern von Information während eines Energieausfalls und nutzt einen doppelten Elektronen-Injektor-Strukturstapel (DIES) über dem Transfergate zur Datenwiederherstellung nach zurückgekehrter Energieversorgung. Ein Hauptnachteil dieser Zelle besteht darin, dass von einem Kondensator zu einem Floating-Gate parallel in alle Zellen keine Daten übertragen werden können, da der DEIS-Stapel auf der Bitleitungsseite der Zelle angeordnet ist. Die Daten müssen zuerst durch Einschalten des Transistors und Messen beziehungsweise „Lesen" einer auf der Bitleitung liegenden Spannung ausgelesen werden.

Zur Lösung der oben genannten Nachteile offenbart das am 19. Juli 1994 erteilte US-Patent Nr. 5,331,188 von Acovic et al. mit dem Titel „NON-VOLATILE DRAM CELL" eine kompakte nicht flüchtige Ein-Transistor-DRAM-Zelle und ein Verfahren zum Herstellen derselben. Bei Acovic et al. weist die DRAM-Zelle ein Tunneloxid oder eine doppelte Elektronen-Injektor-Struktur auf, welche zwischen einem Speicherknoten und einem Floating-Gate für nicht flüchtige Datenzurückhaltung bei Energieunterbrechungen in einem kompakten Ein-Transistor-Aufbau angeordnet ist.

Jedoch ist eine Plattenleitungs-Spannung eines Kondensators in der oben genannten DRAM-Zelle an eine Spannungsmasse angekoppelt. Ein elektrisches Feld des Kondensators wird von nur einer Spannung erzeugt, die an einer Wortleitung und einer Bitleitung anliegt. Demgemäß sollte das Floating-Gate zwei Schichten aufweisen, und die Größe der DRAM-Zelle sollte ver größert werden. Ebenfalls kann ein Verfahren und Prozess zum Herstellen der DRAM-Zelle umfangreicher sein. Im Vergleich mit einer DRAM-Zelle, deren Plattenleitungs-Spannung eingestellt werden kann, kann das NVDRAM höhere Energie verbrauchen, da die Wortleitung und die Bitleitung mit einer relativ hohen Spannung versorgt werden sollten.

Zusammenfassung der Erfindung

Es ist daher ein Ziel der vorliegenden Erfindung, eine Vorrichtung und ein Verfahren zur Steuerung eines nicht flüchtigen dynamischen Speichers mit wahlfreiem Zugriff zu schaffen, der eine DRAM-Zelle aufweist, bei welcher eine Plattenleitungs-Spannung eingestellt werden kann.

In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist eine in einem nicht flüchtigen dynamischen Speicher mit wahlfreiem Zugriff (NVDRAM) enthaltene Zelleinheit vorgesehen, welche Folgendes aufweist: eine mit einer Wortleitung verbundene Steuer-Gate-Schicht; einen Kondensator zum Speichern von Daten; einen Floating-Transistor zum Übertragen von in dem Kondensator gespeicherten Daten auf eine Bitleitung, wobei das Gate des Floating-Transistors eine Einzelschicht ist und als ein temporärer Datenspeicher dient; und eine erste Isolierschicht zwischen der Steuer-Gate-Schicht und dem Gate des Floating-Transistors angeordnet ist, wobei eine an den Körper des Floating-Transistors angelegte Spannung steuerbar ausgebildet ist.

Gemäß einem anderen Aspekt der vorliegenden Erfindung ist eine in einem nicht flüchtigen dynamischen Speicher mit wahlfreiem Zugriff (NVDRAM) enthaltene Zelleinheit vorgesehen, welche Folgendes aufweist: eine mit einer Wortleitung verbundene Steuer-Gate-Schicht aus Metall, einen Kondensator zum Spei chern von Daten; und einen Floating-Transistor zum Übertragen von in dem Kondensator gespeicherten Daten auf eine Bitleitung, wobei das Gate des Floating-Transistors eine einzelne Nitridschicht ist und als ein temporärer Datenspeicher dient, wobei eine an den Körper des Floating-Transistors angelegte Spannung steuerbar ausgebildet ist.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist eine nicht flüchtige dynamische Speichervorrichtung mit wahlfreiem Zugriff (NVDRAM) zum Steuern einer Zelleinheit vorgesehen, welche Folgendes aufweist: einen internen Spannungserzeuger zum Aufnehmen einer externen Spannung und zum Erzeugen einer Vielzahl von internen Spannungen mit jeweils verschiedener Höhe; einen Schaltblock zum Versorgen einer Wortleitung, einer Bitleitung und einer Kondensator-Plattenleitung mit einer von der Vielzahl der internen Spannungen,; und eine Modussteuerung zum Steuern des Schaltblocks.

In Übereinstimmung mit einem anderen Aspekt der vorliegenden Erfindung ist ein Verfahren zum Betreiben einer nicht flüchtigen dynamischen Speichervorrichtung mit wahlfreiem Zugriff (NVDRAM) vorgesehen, welche eine Vielzahl von Speicherzellen aufweist, wobei jede Zelle einen Kondensator und einen Transistor mit einem Floating-Gate aufweist, wobei das Verfahren die folgenden Verfahrensschritte aufweist: (A) Laden der Kondensatoren aller Speicherzellen mit einem logischen HIGH-Datenwert; und (B) Entladen des Kondensators in der den Transistor aufweisenden Speicherzelle, wobei sein Floating-Gate einen hohen Datenwert speichert.

Gemäß einem anderen Aspekt der vorliegenden Erfindung ist ein Verfahren zum Betreiben einer nicht flüchtigen dynamischen Speichervorrichtung mit wahlfreiem Zugriff (NVDRAM) vorgesehen, welche eine Vielzahl von Speicherzellen aufweist, wobei jede Zelle einen Kondensator und einen Transistor mit einem Floating-Gate aufweist, wobei das Verfahren die folgenden Verfahrensschritte aufweist: (A) Versorgen einer Wortleitung mit einer Spannung, die durch die folgende Gleichung bestimmt ist: V_wl = V_blp + (V_th-H + V_th-H)/2, wobei V_blp eine Bitleitungs-Vorladungsspannung, V_th-H eine erste Ziel-Schwellenspannung und V_th-L eine zweite Ziel-Schwellenspannung ist; und (B) Schreiben von logischen HIGH- oder LOW-Datenwerten in den Kondensator in Abhängigkeit davon, ob die Schwellenspannung V_th-H oder V_th-L ist.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Betreiben einer nicht flüchtigen dynamischen Speichervorrichtung mit wahlfreiem Zugriff (NVDRAM) vorgesehen, welche eine Vielzahl von Speicherzellen aufweist, wobei jede Zelle einen Kondensator und einen Transistor mit einem Floating-Gate aufweist, wobei das Verfahren die folgenden Verfahrensschritte aufweist: (A) Versorgen aller Gates der Transistoren in allen Speicherzellen mit einer ersten vorher festgelegten Spannung zum Auffüllen von Elektronen in dem Floating-Gate; (B) Aufladen aller Kondensatoren in allen Speicherzellen; (C) Vermindern der Schwellenspannung der Transistoren auf die erste Schwellenspannung.

In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Betreiben einer nicht flüchtigen dynamischen Speichervorrichtung mit wahlfreiem Zugriff (NVDRAM) vorgesehen, welche eine Vielzahl von Speicherzellen aufweist, wobei jede Zelle einen Kondensator und einen Transistor mit einem Floating-Gate aufweist, wobei das Verfahren die folgenden Verfahrensschritte aufweist: (A) Entfernen von Elektronen in dem Floating-Gate der einen logischen HIGH-Datenwert speichernden Speicherzelle; (B) Entladen des Kondensators durch Versorgen des Gate des Transistors in allen Speicherzellen mit einer zweiten Schwellenspannung; und (C) Wiederholen der Verfahrensschritte (A) bis (B), bis dass alle Kondensatoren entladen sind.

Kurze Beschreibung der Zeichnungen
Die oben aufgeführten und weiteren Gegenstände und Besonderheiten der vorliegenden Erfindung werden in der folgenden Beschreibung von bevorzugten Ausführungsformen im Zusammenhang mit den beigefügten Zeichnungen verständlicher. Hierbei zeigt:
1 eine Querschnittsansicht, welche eine Zelleinheit eines nicht flüchtigen Speichers mit wahlfreiem Zugriff (NVDRAM) gemäß dem Stand der Technik darstellt;
2A eine Querschnittsansicht, welche eine Zelleinheit einer erfindungsgemäßen Ausführungsform eines NVDRAM darstellt;
2B ein schematischer Schaltplan der Zelleinheit des in 2A gezeigten NVDRAM;
3A eine Querschnittsansicht, welche eine Zelleinheit einer weiteren erfindungsgemäßen Ausführungsform eines NVDRAM darstellt;
3B ein schematischer Schaltplan der Zelleinheit des in 3A gezeigten NVDRAM;
4 ein Blockdiagramm, welches eine Bank einer weiteren erfindungsgemäßen Ausführungsform eines NVDRAM darstellt;
5 ein Blockdiagramm eines NVDRAM mit einem Backup-Speicherbereich in Übereinstimmung mit einer anderen Ausführungsform der vorliegenden Erfindung;
6 eine Querschnittsansicht, welche den Normalisierungs-Modus der NVDRAM-Vorrichtung gemäß 3A darstellt;
7 Kurvendiagramme, welche die Schwellenspannung des Floating-Gate in einem Normalisierungs-Modus des in 3A gezeigten NVDRAM darstellen;
8 eine Querschnittsansicht, welche eine Vorspannungsbedingung der Zelleinheit im Normalisierungs-Modus des in 3A gezeigten NVDRAM darstellt;
9 eine Querschnittsansicht, welche eine Vorspannungsbedingung der Zelleinheit im Normalisierungs-Modus des in 3A gezeigten NVDRAM darstellt;
10 eine Kurvendarstellung zur Beschreibung des Normalisierungs-Modus des in 3A gezeigten NVDRAM; und
11 eine Kurvendarstellung zur Beschreibung der Schwellenspannung im Programm-Modus des in 3A gezeigten NVDRAM.
Detaillierte Beschreibung der Erfindung
Im Folgenden wird eine nicht flüchtige dynamische Speichervorrichtung mit wahlfreiem Zugriff (NVDRAM) mit Bezug auf die beigefügten Zeichnungen im Detail beschrieben.
2A ist eine Querschnittsansicht, welche eine Zelleinheit einer erfindungsgemäßen Ausführungsform eines NVDRAM darstellt. 2B ist ein schematischer Schaltplan der Zelleinheit des in 2A gezeigten NVDRAM.
Wie in 2A gezeigt weist eine DRAM-Zelle im Allgemeinen einen Floating-Transistor und einen Kondensator 207 auf. Die Zelleinheit des NVDRAM weist jedoch weiterhin ein Steuer-Gate 201 auf einem Gate 202 des Floating-Transistors auf. Im weite ren Verlauf wird das Gate des Floating-Transistors Floating-Gate genannt.
In der vorliegenden Erfindung ist das Floating-Gate 202 mit einer Einzelschicht ausgerüstet. Auch wird eine Plattenleitung des Kondensators 207 mit einer Plattenleitungs-Spannung V_cp versorgt, nicht mit einer Spannungsmasse. Daraus ergibt sich, dass eine Größe der Zelleinheit verringert werden kann. Ebenso wird ein Verfahren und ein Prozess zum Herstellen der Zelleinheit mehr vereinfacht. Außerdem kann das NVDRAM durch Eingabe einer relativ kleinen Spannung auf einer Wortleitung und einer Bitleitung, angeschlossen an die Zelleinheit, betrieben werden, da der Kondensator 207 mit einer steuerbaren Plattenleitungs-Spannung versorgt wird. Das erfindunggemäße NVDRAM kann nämlich den Energieverbrauch reduzieren.
In Bezug auf 2A ist hierbei das Steuer-Gate 201 und das Floating-Gate 202 aus einem Poly-Silizium hergestellt; und zwischen dem Steuer-Gate 201 und dem Floating-Gate 202 ist eine Isolierschicht angeordnet.
3A ist eine Querschnittsansicht, welche eine Zelleinheit einer weiteren erfindungsgemäßen Ausführungsform eines NVDRAM darstellt. 3B ist ein schematischer Schaltplan der Zell– einheit des in 3A gezeigten NVDRAM.
Mit Bezug auf 3A ist ein Floating-Gate 303 aus einer Nitridschicht hergestellt. Und zwar weist die Zelleinheit einen Aufbau von Silizium-Oxid-Nitrid-Oxid-Silizium (SONOS) 301 bis 305 auf. Wenn jedoch ein Steuer-Gate 301 aus Metall hergestellt ist, ist eine erste Oxid-Isolierschicht 302 nicht notwendig. So kann die Zelleinheit einen Aufbau von Metall-Nitrid-Oxid-Silizium (MNOS) aufweisen.
4 ist ein Blockdiagramm, welches eine Bank einer weiteren erfindungsgemäßen Ausführungsform eines NVDRAM darstellt.
Das Segment weist Folgendes auf: eine Modus-Steuereinheit 401, einen internen Spannungserzeuger 402, einen Bitleitungs-Vorladungs-Spannungs-Schaltblock 403, einen Wortleitungsdekoder 404, einen Plattenleitungs-Spannungs-Schaltblock 405, einen Zellblock 406, einen Wortleitungs-Spannungs-Schaltblock 407, einen Bitleitungsdekoder 408, einen Leseverstärker 409 und einen Daten-Ein-/Ausgabepuffer 410.
Hierbei werden detaillierte Beschreibungen zu allgemeinen Blöcken ausgelassen, das heißt von Betriebsblöcken in einem allgemeinen DRAM. Beispielsweise werden der Bitleitungsdekoder 404 und der Wortleitungsdekodeer 408 gewöhnlich im üblichen DRAM verwendet. Somit sind Beschreibungen des Bitleitungsdekoders 404, des Daten-Ein-/Ausgabepuffers 410, des Leseverstärkers 409, des Zellblocks 406 und des Wortleitungsdekoders 408 ausgelassen. Aber jede Zelleinheit in dem Zellblock 406 ist eine nicht flüchtige Speicherzelle wie eine solche in 2A oder 3A dargestellte.
In der Bank weist ein Schaltkreis zum Steuern einer Vielzahl von Speicherzellblöcken mit einer Vielzahl von Zelleinheiten in einem nicht flüchtigen dynamischen Speicher mit wahlfreiem Zugriff (NVDRAM) Folgendes auf: einen internen Spannungserzeuger 402 zur Aufnahme einer externen Spannung und zur Erzeugung einer Vielzahl von internen Spannungen mit unterschiedlichen Spannungswerten; einen Schaltblock zum Versorgen einer Wortleitung, einer Bitleitung und einer Kondensator-Plattenleitung mit einer von der Vielzahl von internen Spannungen; und eine Modus-Steuereinheit 401 zur Steuerung der Schaltblöcke. Hierbei weist der Schaltblock Folgendes auf: einen Wortleitungs-Spannungs-Schaltblock 407 zur Versorgung der Wortleitung mit einer von der Vielzahl von internen Spannungen; einen Bitlei tungs-Vorladungs-Spannungs-Schaltblock 403 zur Versorgung der Bitleitung mit einer von der Vielzahl von internen Spannungen; und einen Plattenleitungs-Spannungs-Schaltblock 405 zur Versorgung der Kondensator-Plattenleitung mit einer von der Vielzahl von internen Spannungen.
Hiernach wird ein Betrieb des NVDRAM mit der Vielzahl von Zelleinheiten mit einem aus dem Poly-Silizium hergestellten Floating-Gate detailliert beschrieben. In dem Fall, in welchem der NVDRAM die Vielzahl von Zelleinheiten mit dem SONOS- oder MNOS-Aufbau aufweist, wird ein Unterschied des Betriebs erläutert.
Das NVDRAM hält Daten in jeder Zelle, wenn die externe Spannung entfällt; andererseits arbeitet das NVDRAM als ein flüchtiger Speicher, wenn die externe Spannung anliegt. Demgemäß weist in dem erfindungsgemäßen NVDRAM der Betriebsmodus vier Modi auf: einen Abruf-Modus, einen Normalisierungs-Modus, einen DRAM-Modus und einen Programm-Modus.
Im Abruf-Modus für das Übertragen von in dem Floating-Gate 303 gespeicherten Daten an den Kondensator Cap bei anliegender Versorgungsspannung wird geprüft, ob eine Schwellenspannung einer jeden Speicherzelle eine erste Schwellenspannung V_Hth oder eine zweite Schwellenspannung V_Lth zum Einschalten des Transistors ist. Hierbei bedeutet die erste Schwellenspannung V_Hth, dass das Floating-Gate Elektronen aufweist, das heißt, einen logischen LOW-Datenwert speichert; und die zweite Schwellenspannung V_Lth bedeutet, dass das Floating-Gate kein Elektron aufweist, das heißt, einen logischen HIGH-Datenwert speichert. Das bedeutet, dass die erste Schwellenspannung V_Hth, zum Beispiel 1 V, größer ist als die zweite Schwellenspannung V_Lth, zum Beispiel 0 V.
Noch spezieller wird, wie in 3A dargestellt, das Gate eines jeden Transistors in allen Speicherzellen mit einer höheren Spannung versorgt, zum Beispiel 4 V, um den Transistor einzuschalten. Dann werden alle Bitleitungen mit einer Versorgungsspannung VDD versorgt und als Ergebnis wird der logische HIGH-Datenwert in alle Speicherzellen eingeschrieben. Das bedeutet, dass der logische HIGH-Datenwert im Kondensator von allen Speicherzellen gespeichert wird.
Danach wird das Gate eines jeden Transistors mit der zweiten Schwellenspannung V_Lth beaufschlagt. Dann wird in einigend der Speicherzellen mit dem durch die zweiten Schwellenspannung V_Lth eingeschalteten Transistor der Kondensator Cap entladen. In den anderen Speicherzellen, das heißt, in jeder mit einem nicht durch die zweiten Schwellenspannung V_Lth eingeschalteten Transistor, wird der Kondensator Cap nicht entladen.
Wenn nämlich die Schwellenspannung des Transistors in der Speicherzelle höher ist als die zweite Schwellenspannung V_Lth, speichert der Kondensator Cap in der gleichen Speicherzelle den logischen HIGH-Datenwert. Wenn dieses jedoch nicht der Fall ist, speichert der Kondensator Cap den logischen LOW-Datenwert.
Wie oben beschrieben, speichert nach der Durchführung des Abruf-Modus der Kondensator Cap einen zu dem ursprünglichen Datenwert inversen Datenwert. Demgemäß sollte der in dem Kondensator Cap gespeicherte inverse Datenwert in den ursprünglichen Datenwert umgekehrt werden. In der vorliegenden Erfindung weist der Normalisierung-Modus den Schritt des Umkehrens des inversen Datenwerts in den ursprünglichen Datenwert auf.
Andererseits können die Daten in einem anderen Beispiel des Abruf-Modus in dem Kondensator Cap ohne eine Datenkonversion gespeichert werden.
Zuerst wird eine ausgewählte Wortleitung mit einer aus der folgenden Gleichung Eq-1 hergeleiten Wortleitungsspannung versorgt. Vwl = Vblp + (Vth-H + Vth-L)/2 [Eq-1]
Hierbei ist „V_blp" eine Bitleitungs-Vorladungsspannung, wenn die NVDRAM-Vorrichtung als ein flüchtiger NVDRAM arbeitet. „V_Hth" ist die erste Schwellenspannung der Speicherzelle mit dem logischen LOW-Datenwert, wenn das NVDRAM im Programm-Modus arbeitet, und „V_Lth" ist die zweite Ziel-Schwellenspannung der Zelle mit dem logischen LOW-Datenwert, wenn die NVDRAM-Vorrichtung im Programm-Modus arbeitet. Zusätzlich werden weitere Wortleitungen außer der ausgewählten Wortleitung mit einer vorher festgelegten negativen Spannung versorgt, um ein Spannungsleck zwischen dem Kondensator und der Bitleitung abzuschirmen.
Danach wird der oben beschriebene Prozess in allen Wortleitungen des Zellblocks aufeinanderfolgend durchgeführt. Im Ergebnis kann jeder Kondensator Cap den logischen HIGH- oder LOW-Datenwert durch eine Potentialdifferenz zwischen der ersten und zweiten Schwellenspannung V_Hth und V_Lth speichern. Der in dem Kondensator gespeicherte Datenwert ist durch die folgende Gleichung Eq-2 definiert. Vwl = Vblp ± (VHth – VLth)/2 [Eq-2]
Hierbei drücken die obigen Bezeichnungen dasselbe wie in Eq-1 aus.
Darauf werden als nächstes alle Speicherzellen durch die Versorgung der Wortleitung mit einer höheren Spannung aufgefrischt beziehungsweise refresht als die Spannung des logi schen HIGH-Datenwerts beträgt. Dann wird ein normaler Datenwert, das heißt das nicht der nicht inverse Datenwert, in dem Kondensator Cap gespeichert.
6 ist eine Querschnittsansicht, welche den Normalisierungs-Modus der NVDRAM-Vorrichtung gemäß 3A darstellt.
Nachdem der Abruf-Modus ausgeführt worden ist, ist die Schwellenspannung des Transistors in jeder Speicherzelle unterschiedlich, da der Datenwert in dem Floating-Gate 32 gespeichert ist. Dieses ist darin begründet, dass die Schwellenspannung des Transistors auf dem Datenwert basiert, das heißt, auf dem logischen HIGH-Datenwert oder auf dem logischen LOW-Datenwert, welcher im Floating-Gate der Speicherzelle gespeichert ist. Hierbei ist der Normalisierungs-Modus zum Einstellen der Schwellenspannung des Transistors in allen Speicherzellen auf den Wert der ersten Schwellenspannung V_Hth vorgesehen.
Im ersten Verfahrensschritt werden die in jedem Kondensator Cap aller Speicherzellen gespeicherten Daten jeweils einer Backup-Speicherung beziehungsweise Datensicherung unterzogen.
Im zweiten Verfahrensschritt, wie in 6 gezeigt, werden alle Wortleitungen, das heißt Gates der Transistoren in allen Speicherzellen mit über 5 V versorgt; und die Bitleitungen und die Körper aller Speicherzellen werden mit ungefähr –3 V beaufschlagt. Dann werden Elektronen unter der zweiten Isolierschicht 31 zum Floating-Gate 32 hin verschoben. Somit weist jede Speicherzelle eine Schwellenspannung auf, welche den Transistor einschaltet, die höher ist als die erste Schwellenspannung V_Hth (in 7 dargestellt).
7 zeigt Kurvendiagramme, welche die Schwellenspannung des Floating-Gate in dem Normalisierungs-Modus der in 3A ge zeigten NVDRAM-Vorrichtung darstellen. Im Detail beschreiben die Kurven in 7 die dritte Schwellenspannung eines Floating-Gate in der Speicherzelle. Mit (a) wird die Schwellenspannung dargestellt, bevor das Floating-Gate mit irgendeiner Ladung versehen ist. Die Schwellenspannung ist ebenso dargestellt, wie mit (b) gezeigt, nachdem das Floating-Gate mit einer Ladung versehen wurde. Mit Bezug auf 7(a) und (b) weist jede Speicherzelle eine höhere Schwellenspannung als die erste Ziel-Schwellenspannung V_th-H.
Im dritten Verfahrensschritt werden die Kondensatoren Caps aller Speicherzellen geladen, indem der logische HIGH-Datenwert in alle die Bitleitungen eingespeist wird, welche mit den Speicherzellen verbunden sind, wenn die Gates der Transistoren mit über 5 V beaufschlagt werden. Darauf werden die Kondensatoren Caps mit dem logischen HIGH-Datenwert geladen.
Unterdessen können die Kondensatoren geladen werden, indem die logischen HIGH-Datenwerte in alle Speicherzellen eingeschrieben werden, nachdem eine mit der Spannung V_bl versorgte Bitleitung auf die Spannung des logischen HIGH-Datenwerts angehoben wurde.
8 und 9 sind Querschnittsansichten, welche eine Vorspannungsbedingung der Zelleinheit im Normalisierungs-Modus der in 3A gezeigten NVDRAM-Vorrichtung darstellen.
Im vierten Verfahrensschritt wird die Schwellenspannung einer jeden Speicherzelle auf die erste Schwellenspannung V_Hth abgesenkt, das heißt auf 1 V. Im Detail weist der vierte Verfahrensschritt die folgenden Teilschritte auf: (a) Entfernen von Elektronen im Floating-Gate der Speicherzellen; (b) Entladen des Kondensators Cap durch Beaufschlagen des Gate des Transistors in den Speicherzellen mit der ersten Schwellenspannung V_Hth; und Wiederholen der Teilschritte (a) und (b) bis dass alle Kondensatoren Caps entladen sind.
Mit Bezug auf 5C wird die Spannung der Wortleitung beispielsweise mit der ersten Schwellenspannung V_Hth geliefert, zum Beispiel 1 V, und die Bitleitung ist mit ungefähr 0 V beaufschlagt. Wenn dann die Schwellenspannung der Speicherzelle niedriger ist als die erste Schwellenspannung V_Hth, wird der Transistor der Speicherzelle eingeschaltet und der Kondensator Cap der Speicherzelle entladen. Wenn jedoch die Schwellenspannung höher ist als die erste Schwellenspannung V_Hth, wird der Kondensator Cap nicht entladen.
In dem Teilschritt (a) des fünften Verfahrensschritts mit Bezug auf 5D wird die Wortleitung mit einer negativen Spannung beaufschlagt, zum Beispiel –3 V; die Bitleitung mit 0 V versorgt; der Bulk mit –3V versorgt; und die Plattenleitung des Kondensators Cap wird stufenweise von ungefähr 0 V bis über ungefähr 2,5 V versorgt. Hierbei ist der Kondensator ein Koppel-Kondensator, das heißt, ein Spannungslevel auf der einen Seite ist von einem Spannungslevel auf der anderen Seite abhängig, wenn der Kondensator nicht entladen ist und der Spannungsabstand gehalten wird. Dann wird ein Spannungslevel eines Speicherknotens in einer den logischen HIGH-Datenwert speichernden Speicherzelle auf ungefähr 5 V ansteigen, und eine Speicherknotenspannung einer den logischen HIGH-Datenwert speichernden Speicherzelle ungefähr 2,5 V halten. Hierbei liegt der Speicherknoten Vn zwischen dem Kondensator Cap und dem Transistor in der Speicherzelle. Daraus resultiert eine Potentialdifferenz zwischen dem Speicherknoten und dem Steuer-Gate von ungefähr 8 V. Die Potentialdifferenz ist genügend, um in dem Floating-Gate 32 gespeicherte Elektronen in den Kondensator Cap zu übertragen. Dann wird die Schwellenspannung stufenweise vermindert, bis dass die Schwellenspannung die erste Ziel-Schwellenspannung V_Hth (gezeigt in 5D) ist.
Danach wird das Gate des Transistors mit der ersten Schwellenspannung V_Hth beaufschlagt, das heißt mit 0 V. Wenn die Schwellenspannung auf die erste Schwellenspannung V_Hth verringert ist, ist der Kondensator Cap entladen; wenn jedoch das nicht zutrifft, so ist der Kondensator Cap nicht entladen. Wenn der Kondensator Cap nicht entladen ist, wird das Gate des Transistors mit der negativen Spannung versorgt, das heißt mit –3 V. Dann werden in dem Floating-Gate 32 gespeicherte Elektronen zum Kondensator Cap übertragen. Der oben beschriebene Vorgang wird in allen Speicherzellen wiederholt, bis dass der Kondensator Cap entladen ist.
Weiterhin können alle Speicherzellen zum Klären der gespeicherten Daten aufgefrischt werden, bevor das Gate des Transistors mit der negativen Spannung beaufschlagt wird, da das Gate des Transistors mit der ersten Schwellenspannung V_Hth versorgt ist.
Andererseits wird der Vorgang wiederholt, da die Kapazität des Kondensators Cap nicht genügt, um die von dem Floating-Gate ausgegebene Ladung aufzunehmen. Hierbei wird in der vorliegenden Erfindung ein Zyklus des wiederholten Vorgangs als ein Stress-Refresh-Check (SRC) definiert.
10 ist eine Kurvendarstellung zur Beschreibung des Normalisierungs-Modus des in 3A gezeigten NVDRAM.
Bei dem SRC-Vorgang wird die dritte Schwellenspannung in der den logischen LOW-Datenwert speichernden Speicherzelle, der aus dem logischen HIGH-Datenwert im vierten Verfahrensschritt invertiert wurde, davor geschützt, niedriger als die Ziel-Schwellenspannung zu sein, weil im fünften Verfahrensschritt keine Ladungen verschoben werden. Dieser Vorgang wird als ein Schwellenspannungs-Clamping beziehungsweise -Blockieren definiert.
Schließlich werden in einem achten Verfahrensschritt (nicht dargestellt) die Backup-Daten in die ursprünglichen Zellen regeneriert beziehungsweise rückgespeichert. Hierbei können die durch den Abruf-Modus umgewandelten Daten durch einen Inverter zurück in die ursprünglichen umgewandelt werden, wenn die Daten Backup-gespeichert oder regeneriert sind.
Indessen werden in der NVDRAM-Vorrichtung mit dem SONOS-Aufbau Ladungen nicht in der ganzen Nitrid-Schicht 32 aufgefangen, sondern in den Seiten der Nitrid-Schicht 32 dicht an der Source 35 und dem Drain 36. Hierbei sollten die in einer Seite der Nitrid-Schicht 32 dicht an der Source 35 aufgefangenen Ladungen entladen werden. Somit wird zwischen dem zweiten und dritten Verfahrensschritt die Wortleitung mit ungefähr –3 V und die Bitleitung mit ungefähr 5 V beaufschlagt.
In dem normalen DRAM-Modus arbeitet die NVDRAM-Vorrichtung als ein flüchtiges DRAM, somit wird eine Beschreibung des Vorgangs des normalen DRAM-Modus ausgelassen.
11 ist eine Kurvendarstellung zur Beschreibung der Schwellenspannung im Programm-Modus der in 3A gezeigten NVDRAM-Vorrichtung.
Wenn die externe Spannung instabil ist oder abgetrennt wird, wird der Programm-Modus zum Übertragen von in dem Kondensator gespeicherten Daten in das Floating-Gate durchgeführt.
In einem ersten Verfahrensschritt wird die Vielzahl von Speicherzellen zum Klären gespeicherter Daten aufgefrischt.
In einem zweiten Verfahrensschritt wird in der den logischen HIGH-Datenwert speichernden Speicherzelle die Schwellenspannung auf die zweite Schwellenspannung V_Lth festgelegt und gehalten. Auf Grund dieses Verfahrensschritts wird die Wortleitung mit der zweiten Schwellenspannung V_Lth beaufschlagt, das heißt mit 0 V, und die Bitleitung wird mit 0 V für eine vorbestimmte Zeit versorgt.
Danach wird in einem dritten Verfahrensschritt in Abhängigkeit von den in der Vielzahl von Speicherzellen gespeicherten Daten die Schwellenspannung verringert, indem selektiv in jedem Floating-Gate der Vielzahl von Speicherzellen Ladungen entladen werden. Wie in 9 dargestellt wird die Wortleitung mit ungefähr –3 V versorgt, und die Versorgung der Plattenleitung des Kondensators wird von ungefähr 0 V bis ungefähr 2,5 V angehoben. Daraus ergibt sich, dass eine Spannung des Speicherknotens der den logischen HIGH-Datenwert speichernden Speicherzelle ungefähr 5 V beträgt; und die des Speicherknotens der den logischen LOW-Datenwert speichernden Speicherzelle ungefähr 2,5 V beträgt. Mit Bezug auf 11 werden dann nur in den Speicherzellen, die den logischen HIGH-Datenwert speichern, in dem Floating-Gate aufgefangene Ladungen in den Kondensator Cap entladen, und somit wird die Schwellenspannung verringert.
Schließlich wird der zweite und dritte Verfahrensschritt so lange in Folge wiederholt, bis dass alle Speicherzellen den logischen LOW-Datenwert speichern. Dieser Verfahrensschritt ist ähnlich dem SRC des Normalisierungs-Modus. Nachdem die NVDRAM-Vorrichtung im Programm-Modus arbeitet, wird, wie in 11 dargestellt ist, die Schwellenspannung von Speicherzellen, die den logischen HIGH-Datenwert speichern, in die zweite Schwellenspannung V_LtH geändert, und die Schwellenspannung der anderen Speicherzellen, die den logischen LOW-Datenwert speichern, wird nicht geändert.
Folglich kann die NVDRAM-Vorrichtung auf der Grundlage der oben beschriebenen bevorzugten Ausführungsformen durch Beaufschlagen der Wortleitung, der Bitleitung und der Plattenleitung des Kondensators in der Speicherzelle mit jeder unterschiedlichen Spannung gesteuert werden. Insbesonders kann die NVDRAM-Vorrichtung mit einer relative niedrigen internen Spannung betrieben werden, da die Plattenleitung des Kondensators mit jeder unterschiedlichen Spannung in Abhängigkeit von dem Arbeitsmodus der NVDRAM-Vorrichtung versorgt werden kann. Daraus resultiert, dass die NVDRAM-Vorrichtung Energieverbrauch drastisch reduzieren kann.
Obwohl die vorangehende Beschreibung mit Bezug auf die bevorzugten Ausführungsformen gemacht wurde, versteht der Fachmann, dass verschiedene Änderungen und Modifikationen der vorliegenden Erfindung gemacht werden können, ohne vom Gedanken und Bereich der in den folgenden Patentansprüchen festgelegten Erfindung abzuweichen.

Claims

Zelleinheit in einem nicht flüchtigen dynamischen Speicher mit wahlfreiem Zugriff (NVDRAM), welche Folgendes aufweist: eine mit einer Wortleitung verbundene Steuer-Gate-Schicht; einen Kondensator zum Speichern von Daten; einen Floating-Transistor zum Übertragen von in dem Kondensator gespeicherten Daten auf eine Bitleitung, wobei ein Gate des Floating-Transistors eine Einzelschicht ist und als ein temporärer Datenspeicher dient; und eine erste Isolierschicht zwischen der Steuer-Gate-Schicht und dem Gate des Floating-Transistors angeordnet ist, wobei eine dem Körper des Floating-Transistors zugeführte Spannung steuerbar ausgebildet ist.
Zelleinheit in einem nicht flüchtigen dynamischen Speicher mit wahlfreiem Zugriff (NVDRAM), welche Folgendes aufweist: eine mit einer Wortleitung verbundene Steuer-Gate-Schicht aus Metall; einen Kondensator zum Speichern von Daten; und einen Floating-Transistor zum Übertragen von in dem Kondensator gespeicherten Daten auf eine Bitleitung, wobei das Gate des Floating-Transistors eine einzelne Nitridschicht ist und als ein temporärer Datenspeicher dient, wobei eine dem Körper des Floating-Transistors zugeführte Spannung steuerbar ausgebildet ist.
Nicht flüchtige dynamische Speichervorrichtung mit wahlfreiem Zugriff (NVDRAM) zum Steuern einer Zelleinheit, welche Folgendes aufweist: einen internen Spannungserzeuger zum Aufnehmen einer externen Spannung und zum Erzeugen einer Vielzahl von internen Spannungen mit jeweils verschiedener Höhe; eine Schalteinrichtung zum Versorgen einer Wortleitung, einer Bitleitung und einer Kondensator-Plattenleitung mit einer von der Vielzahl der internen Spannungen; und eine Modussteuereinrichtung zum Steuern des Schalteinrichtung.
Schaltkreis nach Anspruch 3, wobei die Schalteinrichtung Folgendes aufweist: einen Wortleitungs-Spannungs-Schaltblock zur Versorgung der Wortleitung mit einer von der Vielzahl von internen Spannungen; einen Bitleitungs-Vorladungs-Spannungs-Schaltblock zur Versorgung der Bitleitung mit einer von der Vielzahl von internen Spannungen; und einen Plattenleitungs-Spannungs-Schaltblock zur Versorgung der Kondensator-Plattenleitung mit einer von der Vielzahl von internen Spannungen.
Schaltkreis nach Anspruch 3, wobei die Vielzahl von internen Spannungen im Bereich von ungefähr –5 V bis ungefähr +5 V liegt.
Schaltkreis nach Anspruch 3, wobei die Modussteuereinrichtung die Schalteinrichtung zum Arbeiten in einem Normalisierung-Modus steuert, dass die Zelleinheit durch Einstellen einer Schwellenspannung eines Floating-Gate in der Zelleinheit als eine Zelleinheit eines dynamischen Speichers mit wahlfreiem Zugriff betrieben wird.
Schaltkreis nach Anspruch 6, wobei die Modussteuereinrichtung die Schalteinrichtung zum Arbeiten in einem Abruf-Modus steuert, dass in dem Floating-Gate in der Zelleinheit gespeicherte Daten in einen Kondensator in derselben Zelleinheit rückgespeichert werden, wenn eine externe Spannung zugeführt wird.
Schaltkreis nach Anspruch 7, wobei die Modussteuereinrichtung die Schalteinrichtung zum Arbeiten in einem Programm-Modus steuert, dass in dem Kondensator in der Zelleinheit gespeicherte Daten in das Floating-Gate in derselben Zelleinheit geladen werden, bevor die externe Spannung erschöpft ist, nachdem die externe Spannung abgetrennt wurde.
Schaltkreis nach Anspruch 8, welcher weiterhin Folgendes aufweist: eine Überwachungseinrichtung der externen Spannung zum direkten Ermitteln einer Abtrennung der externen Spannung; und eine Speicherbatterie zum Betreiben der Zelleinheit während einer vorher festgelegten Zeitdauer, wenn die externe Spannung abgetrennt ist.
Schaltkreis nach Anspruch 3, welcher weiterhin Folgendes aufweist: einen Backup-Speicherzellenblock zum Backup-Speichern von in jeden Zelleinheiten gespeicherten Daten.
Schaltkreis nach Anspruch 10, wobei eine Backup-Datengröße auf einer Größe des Backup-Speicherzellenblocks basiert.
Schaltkreis nach Anspruch 11, wobei die Größe des Backup-Speicherzellenblocks die gleiche ist die die eines jeden Speicherzellenblocks.
Schaltkreis nach Anspruch 3, wobei die Zelleinheit ein Floating-Gate zum Speichern von Daten aufweist, wenn die externe Spannung abgetrennt ist.
Schaltkreis nach Anspruch 3, wobei die Zelleinheit einen Aufbau von Silizium-Oxid-Nitrid-Oxid-Silizium (SONOS) aufweist.
Schaltkreis nach Anspruch 3, wobei die Zelleinheit einen Aufbau von Metall-Nitrid-Oxid-Silizium (MNOS) aufweist.
Verfahren zum Betreiben einer nicht flüchtigen dynamischen Speichervorrichtung mit wahlfreiem Zugriff (NVDRAM), welche eine Vielzahl von Speicherzellen aufweist, wobei jede Zelle einen Kondensator und einen Transistor mit einem Floating-Gate aufweist, wobei das Verfahren die folgenden Verfahrensschritte aufweist: (A) Laden der Kondensatoren aller Speicherzellen mit einem logischen HIGH-Datenwert; und (B) Entladen des Kondensators in der den Transistor aufweisenden Speicherzelle, wobei sein Floating-Gate einen logischen HIGH-Datenwert speichert.
Verfahren nach Anspruch 16, welches weiterhin den folgenden Verfahrensschritt aufweist: (C) Auffrischen bzw. Refreshing der Vielzahl von Kondensatoren.
Verfahren nach Anspruch 17, wobei die Vielzahl der Speicherzellen in einer Matrix unter Verwendung einer Anzahl von Wortleitungen und Bitleitungen angeordnet ist, und der Verfahrensschritt (C) auf einer Zeile-für-Zeile Grundlage ausgeführt wird.
Verfahren nach Anspruch 16, wobei der Verfahrensschritt (A) folgende Teilschritte aufweist: (A-1) Versorgen einer mit einer Vielzahl der Speicherzellen verbundenen Wortleitung mit einer ersten Schwellenspannung, um die Transistoren in allen Speicherzellen einzuschalten; (A-2) Schreiben des logischen HIGH-Datenwerts in die Kondensatoren der mit der Wortleitung verbundenen Speicherzellen; und (A-3) Wiederholen der Teilschritte (A-1-a) und (A-1-b), bis dass alle der Kondensatoren in der Vielzahl der Speicherzellen mit dem logischen HIGH-Datenwert geladen sind.
Verfahren zum Betreiben einer nicht flüchtigen dynamischen Speichervorrichtung mit wahlfreiem Zugriff (NVDRAM) vorgesehen, welche eine Vielzahl von Speicherzellen aufweist, wobei jede Zelle einen Kondensator und einen Transistor mit einem Floating-Gate aufweist, wobei das Verfahren die folgenden Verfahrensschritte aufweist: (A) Versorgen einer Wortleitung mit einer Spannung, die durch die folgende Gleichung bestimmt ist: Vwl = Vblp + (Vth-H + Vth-L)/2wobei V_blp eine Bitleitungs-Vorladungsspannung, V_th-H eine erste Ziel-Schwellenspannung und V_th-L eine zweite Ziel-Schwellenspannung ist; und (B) (B) Schreiben von logischen HIGH- oder LOW-Datenwerten in den Kondensator in Abhängigkeit davon, ob die Schwellenspannung V_th-H oder V_th-L ist.
Verfahren nach Anspruch 20, weiterhin mit dem folgenden Verfahrensschritt: (C) Auffrischen bzw. Refreshen der Vielzahl von Speicherzellen durch Versorgen einer jeden Wortleitung mit einer Spannung, die höher ist als der logische HIGH-Datenwert.
Verfahren nach Anspruch 20, wobei der Verfahrensschritt (A) den Teilschritt (A-1) Versorgen weiterer Wortleitungen mit einer vorher festgelegten negativen Spannung, mit Ausnahme der Wortleitung, die mit der „V_wl" versorgt ist.
Verfahren zum Betreiben einer nicht flüchtigen dynamischen Speichervorrichtung mit wahlfreiem Zugriff (NVDRAM) vorgesehen, welche eine Vielzahl von Speicherzellen aufweist, wobei jede Zelle einen Kondensator und einen Transistor mit einem Floating-Gate aufweist, wobei das Verfahren die folgenden Verfahrensschritte aufweist: (A) Versorgen aller Gates der Transistoren in allen Speicherzellen mit einer ersten vorher festgelegten Spannung zum Auffüllen von Elektronen in dem Floating-Gate; (B) Aufladen aller Kondensatoren in allen Speicherzellen; und (C) Vermindern der Schwellenspannung der Transistoren auf die erste Schwellenspannung.
Verfahren nach Anspruch 23, welches weiterhin die folgenden Verfahrensschritte aufweist: (C) Backup-Speichern der aufgefangenen Daten im Kondensator vor dem Verfahrensschritt (A); und (D) Rückspeichern der Backup-Daten im Kondensator nach dem Verfahrensschritt (C).
Verfahren nach Anspruch 23, wobei der Verfahrensschritt (B) die folgenden Teilschritte aufweist: (B-1) Versorgen der einen Seite des Kondensators mit ungefähr 0 V; und (B-2) Versorgen der Bitleitung mit dem logischen HIGH-Datenwert.
Verfahren nach Anspruch 23, wobei der Verfahrensschritt (C) die folgenden Teilschritte aufweist: (C-1) Entfernen von Elektronen in dem Floating-Gate der Speicherzellen; (C-2) Entladen des Kondensators durch Versorgen des Gate des Transistors in allen Speicherzellen mit der Schwellenspannung; und (C-3) Wiederholen der Verfahrensschritte (C-1) bis (C-2), bis dass alle Kondensatoren entladen sind.
Verfahren nach Anspruch 26, wobei der Verfahrensschritt (C-1) die folgenden Teilschritte aufweist: (C-1-a) Versorgen eines Gate des Transistors in allen Speicherzellen mit einer negativen Spannung; (C-1-b) Versorgen einer Platte des Kondensators in den Speicherzellen mit Spannungslevel eines logischen HIGH-Datenwerts; und (C-1-c) Verschieben von Elektronen in dem Floating-Gate zu dem den logischen HIGH-Datenwert speichernden Kondensator.
Verfahren nach Anspruch 26, wobei der Verfahrensschritt (C-2) die folgenden Teilschritte aufweist: (C-2-a) Versorgen eines Gate des Transistors mit einer zweiten Schwellenspannung; und (C-2-b) Entladen des Kondensators in einigen der Speicherzellen, die den durch die zweite Schwellenspannung eingeschalteten Transistor aufweisen.
Verfahren nach Anspruch 26, wobei der Verfahrensschritt (C) den folgenden Teilschritt aufweist: (C-4) Auffrischen bzw. Refreshen aller Speicherzellen.
Verfahren nach Anspruch 29, wobei die Vielzahl der Speicherzellen in einer Matrix unter Verwendung einer Anzahl von Wortleitungen und Bitleitungen angeordnet ist, und der Verfahrensschritt (C) auf einer Zeile-für-Zeile Grundlage ausgeführt wird.
Verfahren nach Anspruch 30, wobei der Kondensator ein Koppelkondensator ist.
Verfahren zum Betreiben einer nicht flüchtigen dynamischen Speichervorrichtung mit wahlfreiem Zugriff (NVDRAM) vorgesehen, welche eine Vielzahl von Speicherzellen aufweist, wobei jede Zelle einen Kondensator und einen Transistor mit einem Floating-Gate aufweist, wobei das Verfahren die folgenden Verfahrensschritte aufweist: (A) Entfernen von Elektronen in dem Floating-Gate der einen logischen HIGH-Datenwert speichernden Speicherzelle; (B) Entladen des Kondensators durch Versorgen des Gate des Transistors in allen Speicherzellen mit einer zweiten Schwellenspannung; und (C) Wiederholen der Verfahrensschritte (A) bis (B), bis dass alle Kondensatoren entladen sind.
Verfahren nach Anspruch 32, wobei der Verfahrensschritt (A) die folgenden Teilschritte aufweist: (A-1) Versorgen eines Gate des Transistors in allen Speicherzellen mit einer negativen Spannung; (A-2) Versorgen einer Platte des Kondensators in den Speicherzellen mit Spannungslevel eines logischen HIGH-Datenwerts; und (A-3) Selektives Verschieben von Elektronen in dem Floating-Gate zu dem den logischen HIGH-Datenwert speichernden Kondensator.
Verfahren nach Anspruch 33, wobei der Verfahrensschritt (B) die folgenden Teilschritte aufweist: (B-1) Versorgen des Gate des Transistors mit einer zweiten Schwellenspannung; und (B-2) Entladen des Kondensators in einigen der Speicherzellen, die den durch die zweite Schwellenspannung eingeschalteten Transistor aufweisen.
Verfahren nach Anspruch 34, wobei der Verfahrensschritt (B) den folgenden Teilschritt aufweist: (B-c) Auffrischen bzw. Refreshen der Speicherzellen.
Verfahren nach Anspruch 35, der Verfahrensschritt (B) auf einer Zeile-für-Zeile Grundlage ausgeführt wird.
Verfahren nach Anspruch 36, wobei der Kondensator ein Koppelkondensator ist.
Schaltkreis nach Anspruch 3, wobei die Zelleinheit einen Aufbau Silizium-Oxid-Nitrid-Oxid-Silizium (SONOS) aufweist.
Schaltkreis nach Anspruch 3, wobei die Zelleinheit einen Aufbau Metall-Nitrid-Oxid-Silizium (MNOS) aufweist.