JPH1050074A

JPH1050074A - 強誘電体シャドーｒａｍ及びデータ処理システム

Info

Publication number: JPH1050074A
Application number: JP8203455A
Authority: JP
Inventors: Hiroki Fujisawa; 宏樹藤澤; Takeshi Sakata; 健阪田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-08-01
Filing date: 1996-08-01
Publication date: 1998-02-20

Abstract

(57)【要約】【課題】揮発モードにおけるストレージキャパシタの
電圧ストレスの低下、ストレージキャパシタに保持され
た残留分極を電荷情報に変換するときの読み出し信号量
の増大、の双方を実現する強誘電体シャドーＲＡＭを提
供する。【解決手段】不揮発モードにおいてプレート線（ＰＬ
０）を接地電圧Ｖｓｓ又は電源電圧Ｖｄｄに駆動してリ
コール及びストア動作を行い、揮発モードではプレート
電圧（ＶＰＬ）を中間電圧（Ｖｃｃ／２）に固定するた
め、従来のプレート駆動形式シャドーＲＡＭに比べ揮発
モードでストレージキャパシタ（Ｃｓｔ，Ｃｓｂ）が受
ける電圧ストレスを約半分に低減でき、残留分極を電荷
情報に変換するリコールにおいて、残留分極の反転と非
反転相互間での電荷移動量の差をプレート駆動型シャド
ーＲＡＭと同様に比較的大きくできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体薄膜の分
極特性と電荷蓄積作用を利用した強誘電体シャドーＲＡ
Ｍに係り、ストレージキャパシタに利用された強誘電体
薄膜の電圧ストレスの低減と強誘電体薄膜の残留分極を
電荷情報に変換するときの信号量の増大との双方を改善
する技術に関し、例えば半導体集積回路化された強誘電
体シャドーＲＡＭに適用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】ＰＺＴ（lead zirconate titanate）に
代表される強誘電体薄膜は、自発分極した分域（domai
n）を持つ微結晶粒によって構成される。強誘電体の分
極は交流電界に対してヒステリシス特性を持っている。
例えば図２に例示されるように正の電界を印加すると、
分極の状態はＡ→Ｂのようにされ、その後、電界の印加
をやめてもＣ点に示されるように分極が残る。この分極
の向きを反転するには負の電界が必要になり、それによ
って分極の状態はＢ→Ｃ→Ｄと変化され、分極が反転さ
れる。その後にまた、分極の向きを反転するには再び正
の電界が必要になり、それによって分極の状態をＤ→Ｅ
→Ｂのように変化させることができる。印加電界がゼロ
の時の分極を残留分極（±Ｐｒ）、分極の向きを反転す
るために必要な電界を抗電界（±Ｅｃ）、そして、抗電
界に対応される印加電圧を抗電圧（±Ｖｃ）と称する。

【０００３】したがって、強誘電体を絶縁膜として使用
する強誘電体キャパシタは、その蓄積電極間に電界を印
加して分極させた後、その電界の印加をやめてもその分
極が維持されるという、分極特性を有し、正負の電界に
よる分極反転を利用した情報記憶機能は不揮発性とされ
る。

【０００４】更に、強誘電体キャパシは電荷蓄積機能に
よって情報を揮発性に保持する機能を有することは言う
までもない。すなわち、強誘電体の分極反転を積極的に
利用せず、例えば、外部電界による最大分極（例えば図
２のＢ点における分極）と外部電界ゼロの時の残留分極
（例えば図２のＰｒ）との差が電源電圧に対して比例的
な関係を持つことなどを利用する。

【０００５】そのような強誘電体キャパシタをメモリセ
ルのストレージキャパシタとして利用する強誘電体メモ
リとしては、動作電源が供給されている状態では通常の
ＤＲＡＭと同様にリード・ライト動作を行い、動作電源
の投入時及び遮断時には強誘電体の分極特性を利用して
不揮発性動作させるものがある。すなわち、当該メモリ
は、強誘電体の分極特性を利用して不揮発性動作させる
不揮発モードと、キャパシタの電荷蓄積機能を利用して
揮発性動作させる揮発モードとを有する。そのようなメ
モリを、強誘電体シャドーＲＡＭと称する。

【０００６】尚、強誘電体メモリについて記載された文
献の例としては、株式会社サイエンスフォーラム発行
（1995）の「強誘電体薄膜メモリ」、特開平７−２１７
８４号公報がある。

【０００７】強誘電体シャドーＲＡＭの不揮発モードに
おいて、分極反転のために強誘電体キャパシタに正負の
電界を作用させる方式として、プレート電位を変化させ
る方式（プレート駆動形式）がある。例えば、ビット線
の信号振幅が電源電圧（Ｖｄｄ）と接地電圧（Ｖｓｓ）
の範囲にあるとき、ビット線を接地電圧（Ｖｓｓ）にプ
リチャージした後、分極反転のためにプレート電圧を電
源電圧（Ｖｄｄ）と接地電圧（Ｖｓｓ）との間でパルス
状に変化させ、それによって強誘電体キャパシタに作用
される電界の向きを逆転させる。揮発モードでは、プレ
ート電圧は接地電圧（Ｖｓｓ）又は電源電圧（Ｖｄｄ）
の何れか一方に固定され、強誘電体キャパシタに作用さ
れる電界の向きを逆転させないようにしている。

【０００８】また、プレート電圧を固定にする強誘電体
シャドーＲＡＭがある。即ち、プレート電圧を相補ビッ
ト線の信号振幅の中間レベル、例えば電源電圧（Ｖｄ
ｄ）の半分の電圧（Ｖｄｄ／２）に固定する。不揮発モ
ードにおいてビット線の電位が電源電圧と接地電圧との
間で変化されると、強誘電体キャパシタに作用される電
界の向きも逆転される。同じく揮発モードでもプレート
電圧は電源電圧の半分（Ｖｄｄ／２）の電圧に固定され
る。

【０００９】

【発明が解決しようとする課題】しかしながら、前記プ
レート電圧駆動型の強誘電体シャドーＲＡＭでは、前述
の様に、揮発モード時はプレート電圧を電源電圧又は接
地電圧に固定するため、ストレージキャパシタの蓄積電
極間には電源電圧がかかる。ＤＲＡＭのストレージキャ
パシタの蓄積電極間には通常、電源電圧の半分の電圧
（±Ｖｄｄ／２）しか印加されない。この点において、
前記プレート電圧駆動型の強誘電体シャドーＲＡＭは、
ストレージキャパシタの電圧ストレスがＤＲＡＭの２倍
になり、ＤＲＡＭに比べて信頼性が低下する虞のあるこ
とが本発明者によって見出された。

【００１０】また、プレート電圧を電源電圧の半分の電
圧（Ｖｄｄ／２）に固定する形式の強誘電体シャドーＲ
ＡＭは、ストレージキャパシタの蓄積電極間に印加され
る電圧がＤＲＡＭと同じ電源電圧の半分の電圧（Ｖｄｄ
／２）であるから、揮発モード時にストレージキャパシ
タが受ける電圧ストレスに関しては問題ない。しかしな
がら、不揮発モード時にストレージキャパシタの蓄積電
極間に印加される電圧は電源電圧の半分の電圧（Ｖｄｄ
／２）に過ぎないから、動作電源投入直後、ストレージ
キャパシタに残留分極として保持されているデータを電
荷情報に変換する際の信号量は、前記プレート駆動型の
強誘電体シャドーＲＡＭに比べて著しく小さくなり、変
換に際して誤動作の虞のあることが本発明者によって明
らかにされた。

【００１１】また、強誘電体シャドーＲＡＭは、前述の
ように、動作電源投入直後、ストレージキャパシタに残
留分極として保持されているデータを電荷情報に変換す
る。この変換動作はワード線単位で行うので、プレート
線をワード線単位で個別的に敷設すると、それによるチ
ップ占有面積の増大を無視することができなくなり、メ
モリセルの集積度が低下する。それとは逆に、複数本の
ワード線に対応させてプレート線を共有させると、プレ
ート駆動型の強誘電体シャドーＲＡＭにおいて非選択メ
モリセルのプレート線も駆動されることによるディスタ
ーブの問題が顕在化される。すなわち、ストレージキャ
パシタに残留分極として保持されているデータをワード
線単位で電荷情報に変換していくとき、未変換の選択メ
モリセルに対してプレート線を共有している変換済みの
非選択メモリセルのストレージキャパシタにも、プレー
ト駆動電圧が印加され、当該非選択メモリセルの選択ト
ランジスタを介して、既に変換された電荷がストレージ
キャパシタからリークしたりする虞がある。

【００１２】本発明の目的は、揮発モードにおけるスト
レージキャパシタの電圧ストレスの低下、不揮発モード
でストレージキャパシタに保持された残留分極を電荷情
報に変換するときの読み出し信号量の増大、の双方を実
現することができる強誘電体シャドーＲＡＭを提供する
ことにある。

【００１３】本発明の別の目的は、プレート駆動型強誘
電体シャドーＲＡＭにおいて非選択メモリセルのプレー
ト線が駆動されることによって当該プレート線を共有す
るメモリセルの電荷情報に影響を与えてしまうディスタ
ーブの問題を解決することにある。

【００１４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１６】すなわち、強誘電体シャドーＲＡＭ（１）
は、強誘電体薄膜を絶縁膜として用いたストレージキャ
パシタ（Ｃｓｔ，Ｃｓｂ）を含み、このストレージキャ
パシタの一方の蓄積電極が選択トランジスタ（Ｑｓｔ，
Ｑｓｂ）を介してビット線（ＢＬｔ，ＢＬｂ）に接続さ
れ、前記ストレージキャパシタの他方の蓄積電極がプレ
ート線（ＰＬ０）に接続されたメモリセル（ＭＣ）を有
する。ビット線のプリチャージ電圧及びプレート線のプ
レート電圧などを制御する制御手段は、ストレージキャ
パシタに残留分極として保持されているデータを電荷情
報に変換するとき前記プレート線とビット線との間に当
該ビット線の信号振幅に応ずる上限と下限の相互に異な
る電圧（例えば電源電圧Ｖｄｄ、接地電圧Ｖｓｓ）によ
って電界を形成し、これによってストレージキャパシタ
に電荷情報を保持させ（リコール動作）、電荷情報を保
持したストレージキャパシタを用いる揮発性のダイナミ
ックメモリ動作（揮発モード）において前記プレート線
をビット線の信号振幅の中間の電圧（例えばＶｄｄ／
２）に固定し、また、ストレージキャパシタの電荷情報
に応ずるデータを分極情報としてストレージキャパシタ
に保持させるとき（ストア動作）前記プレート線をビッ
ト線の信号振幅下限と上限の電圧（例えば電源電圧Ｖｄ
ｄ、接地電圧Ｖｓｓ）に変化させる。上記ビット線の信
号振幅に応ずる上限及び下限の電圧は、センスアンプに
よるビット線の到達レベル（例えば電源電圧Ｖｄｄ、接
地電圧Ｖｓｓ）として把握することができる。

【００１７】前記強誘電体シャドーＲＡＭ（１）によれ
ば、不揮発モードにおいてプレート線を例えば接地電圧
Ｖｓｓ又は電源電圧Ｖｄｄに駆動してリコール及びスト
ア動作を行うプレート駆動型であるが、揮発モード時は
プレート線の電圧（例えばプレート電圧ＶＰＬ）を中間
電圧（Ｖｃｃ／２）に固定するため、ストレージキャパ
シタ（Ｃｓｔ，Ｃｓｂ）の蓄積電極間には±Ｖｄｄ／２
の電圧が印加されるだけである。したがって、従来のプ
レート駆動形式シャドーＲＡＭのように揮発モードにお
いてもプレートを接地電圧又は電源電圧に固定する形式
に比べると、揮発モードでストレージキャパシタが受け
る電圧ストレスを約半分に低減することができ、電圧ス
トレスによる寿命低下若しくはメモリセルの早期破壊等
の点において強誘電体シャドーＲＡＭの信頼性を向上さ
せることができる。

【００１８】また、上記強誘電体シャドーＲＡＭによれ
ば、揮発モードにおいてプレート電圧（ＶＰＬ）を中間
電圧（Ｖｄｄ／２）に固定しても、ストア動作において
は、ストレージキャパシタ（Ｃｓｔ，Ｃｓｂ）に±Ｖｄ
ｄの電界を作用して揮発性電荷情報に応ずるデータを不
揮発性の分極情報として保持するから、残留分極を電荷
情報に変換するリコールにおいて、残留分極の反転と非
反転相互間での電荷移動量の差を、不揮発モードにおけ
るプレート駆動型シャドーＲＡＭと同様に比較的大きく
することができる。プレート電圧を電源電圧の半分の電
圧（Ｖｄｄ／２）に固定する形式の強誘電体シャドーＲ
ＡＭに比べ、リコール動作時に残留分極を電荷情報に変
換するときの読出し信号量を大きくすることができる。
したがって、分極情報を電荷情報に変換するときの誤動
作（データの不所望な論理値反転）を抑制できる。

【００１９】強誘電体薄膜の残留分極特性は分極反転回
数の増加によって劣化するが、前記強誘電体シャドーＲ
ＡＭ（１）が採用する強誘電体の抗電圧を中間電圧（Ｖ
ｄｄ／２）以上とすれば、揮発モードにおけるリード／
ライト動作では強誘電体薄膜には理論上若しくは実質上
分極反転を生ぜず、前記残留分極特性の劣化の進行を抑
えることができる。

【００２０】別の観点による強誘電体シャドーＲＡＭ
（１Ａ）は、上記と同じメモリセルを有し、前記プレー
ト線（ＰＬ０）は、隣接する第１のワード線（ＷＬ０）
と第２のワード線（ＷＬ１）に接続された夫々のメモリ
セル（ＭＣ）に共有され、前記ビット線（ＢＬ０ｔ，Ｂ
Ｌ０ｂ）は当該ビット線に読出された情報を選択的に保
持する退避用ラッチセル（ＬＣ）を有する。

【００２１】この様な構造の強誘電体シャドーＲＡＭに
おいて、前記ストレージキャパシタに残留分極として保
持されているデータを電荷情報に変換するとき（リコー
ル動作）、前記第１のワード線によって選択されたメモ
リセルの残留分極を電荷情報に変換して当該電荷情報を
前記退避用ラッチセルに保持させ、次いで第２のワード
線によって選択されたメモリセルの残留分極を電荷情報
に変換して当該メモリセルのストレージキャパシタにそ
の電荷情報を保持させ、その後、前記退避用ラッチセル
に保持されている電荷情報を前記第１のワード線に接続
されたメモリセルに書込み制御する制御手段を採用す
る。

【００２２】更に、前記制御手段は、ストレージキャパ
シタの電荷情報に応ずるデータを残留分極としてストレ
ージキャパシタに保持させるとき（ストア動作）、前記
第１のワード線によって選択されたメモリセルのストレ
ージキャパシタの電荷情報をビット線に読出して前記退
避用ラッチセルに保持させ、次いで、第２のワード線に
よって選択されたメモリセルのストレージキャパシタが
保持している電荷情報をビット線に読出してそれに対応
される分極情報を当該ストレージキャパシタに書込み制
御し、その後、前記退避用ラッチセルが保持している電
荷情報をビット線に読出しそれに対応される分極情報を
前記第１のワード線によって選択されるメモリセルのス
トレージキャパシタに書込み制御する機能を備えること
ができる。

【００２３】上記別の観点による強誘電体シャドーＲＡ
Ｍ（１Ａ）によれば、２本のワード線毎にプレート線を
配置しているから、プレート線によるチップ占有面積は
低減される。

【００２４】また、リコール動作及びストア動作におい
て、プレート線（ＰＬ０）を共有する一方のワード線側
のメモリセルに対するリコール又はストアのためにプレ
ート線の電位を変化させたとき、当該他方のワード線側
のメモリセルの電荷情報は予め前記退避用ラッチセル
（ＬＣ）に退避され、その変化によって他方のワード線
側のメモリセルの電荷情報が破壊若しくはリークして
も、その情報を後から復帰させてリコール又はストアを
行うから、ディスターブの問題も解決される。

【００２５】

【発明の実施の形態】図１には本発明の一例に係る強誘
電体シャドーＲＡＭ１のブロック図が示される。この強
誘電体シャドーＲＡＭは、特に制限されないが、公知の
ＭＯＳ半導体集積回路製造技術によって、単結晶シリコ
ンのような１個の半導体基板に形成されている。

【００２６】同図において２はメモリマット、３はセン
スアンプ回路、４はプリチャージ回路、５はカラムスイ
ッチ回路、６はワードドライバ、７はプレートドライ
バ、８はメインアンプである。特に制限されないが、同
図において前記メモリマット２とこれに付帯する前記回
路３〜８は代表的にそれぞれ一つが図示されているが、
複数のメモリマットを構成するためにそれら回路は紙面
の表裏方向に複数組配置されているものと理解された
い。

【００２７】前記メモリマット２は、マトリクス配置さ
れた強誘電体メモリセル（単にメモリセルとも称する）
ＭＣを有する。メモリセルＭＣは、特に制限されない
が、図３に例示されるように、２キャパシタ・２トラン
ジスタ構成とされる。すなわち、１個のメモリセルＭＣ
は、強誘電体薄膜を絶縁膜として用いた一対のストレー
ジキャパシタＣｓｔ，Ｃｓｂを有する。強誘電体薄膜
は、その分極が交流電界に対して図２に示されるような
ヒステリシス特性を有する。一方のストレージキャパシ
タＣＳｔの一方の蓄積電極はＮチャンネル型の選択ＭＯ
ＳトランジスタＱｓｔを介してビット線ＢＬｔに接続さ
れ、他方のストレージキャパシタＣｓｂの一方の蓄積電
極はＮチャンネル型の選択ＭＯＳトランジスタＱｓｂを
介してビット線ＢＬｂに接続される。代表的に示された
ビット線ＢＬｔ，ＢＬｂは相補ビット線を構成する。前
記ストレージキャパシタＣｓｔ，Ｃｓｂの他方の蓄積電
極は代表的に示されたプレート線ＰＬ０に共通接続され
る。選択ＭＯＳトランジスタＱｓｔ，Ｑｓｂのゲートは
代表的に示されたワード線ＷＬ０に結合されている。こ
の例に従えば、プレート線ＰＬ０はワード線ＷＬ０に接
続されたメモリセルに共通化され、ワード線ＷＬ０に沿
って敷設されている。

【００２８】前記センスアンプ回路３は相補ビット線毎
に設けられたスタティックラッチとしてのセンスアンプ
によって構成される。センスアンプＳＡは、特に制限さ
れないが、図３に例示されるように、Ｎチャンネル型Ｍ
ＯＳトランジスタＱｎ１とＰチャンネル型ＭＯＳトラン
ジスタＱｐ２から成る一対のＣＭＯＳインバータを備
え、ＣＭＯＳインバータは相互に一方の入力端子が他方
の出力端子に交差結合され、一方のＣＭＯＳインバータ
の出力端子がビット線ＢＬ０ｔに、他方のＣＭＯＳイン
バータの出力端子がビット線ＢＬ０ｂに結合されてい
る。ＳＰ，ＳＮは各センスアンプＳＡに共通化された動
作電源線であり、センスアンプ回路３の活性化タイミン
グに同期して動作電源線ＳＰは電源電圧Ｖｄｄに。動作
電源線ＳＮは接地電圧Ｖｓｓに制御される。

【００２９】プリチャージ回路４は相補ビット線を所定
のプリチャージ電圧ＶＰＣにプリチャージする。例えば
図３に例示されるように、相補ビット線ＢＬ０ｔ，ＢＬ
０ｂをイコライズするＮチャンネル型ＭＯＳトランジス
タＱｎ２と、プリチャージ電圧ＶＰＣを相補ビット線Ｂ
Ｌ０ｔ，ＢＬ０ｂに供給するＮチャンネル型ＭＯＳトラ
ンジスタＱ４，Ｑ５とによって構成される。ＭＯＳトラ
ンジスタＱ３〜Ｑ５はプリチャージ制御信号ＰＣによっ
てスイッチ制御される。プリチャージ電圧ＶＰＣは、電
源電圧Ｖｄｄと接地電圧Ｖｓｓを動作電源とするプリチ
ャージ電圧発生回路１８によって形成され、その電圧は
Ｖｄｄ／２又はＶｓｓとされる。プリチャージ電圧ＶＰ
Ｃを選択する制御信号ＳＶＰＣはタイミングコントロー
ラ１７からプリチャージ電圧発生回路１８に供給され
る。プリチャージタイミングを規定する前記プリチャー
ジ制御信号ＰＣはタイミングコントローラ１７から出力
される。プリチャージ電圧ＶＰＣの選択制御態様は後で
詳述する。

【００３０】前記カラムスイッチ回路５は相補ビット線
を選択的に相補共通データ線ＩＯｔ，ＩＯｂに導通させ
るスイッチ回路である。例えば図３に例示されるよう
に、相補ビット線ＢＬｔ，ＢＬｂと相補共通データ線Ｉ
Ｏｔ，ＩＯｂとの間にＮチャンネル型スイッチＭＯＳト
ランジスタＱ６，Ｑ７が配置され、当該スイッチＭＯＳ
トランジスタＱ６，Ｑ７は前記相補ビット線ＢＬ０ｔ，
ＢＬ０ｂに対応されたカラム選択信号ＹＳ０によってス
イッチ制御される。

【００３１】尚、図３に代表的に示された構成は図示を
省略した相補ビット線も備えていることは言うまでもな
い。

【００３２】図１に示される前記メインアンプ８はマッ
ト選択信号９によってその動作が選択される。動作が選
択されたメインアンプ８は、リードアクセスに際して、
相補共通データ線ＩＯｔ，ＩＯｂの差動信号を増幅す
る。増幅された信号は、データ入出力バッファ１０を介
してリードデータとしてデータ入出力端子ＤＡＴＡから
外部に出力される。ライトアクセスに際して動作選択さ
れたメインアンプ８は、データ入出力端子ＤＡＴＡから
データ入出力バッファ１０に供給されたライトデータに
従って相補共通データ線ＩＯｔ，ＩＯｂを駆動する。

【００３３】図１に示される前記ワードドライバ６は、
ロウアドレスデコーダ１１から出力されるワード線選択
信号を受け、選択レベルのワード線選択信号に対応され
るワード線をメモリセルの選択レベルに駆動する。特に
制限されないが、ワード線選択レベルは電源電圧Ｖｄｄ
を昇圧した電圧とされ、ワード線非選択レベルは接地電
圧Ｖｓｓとされる。

【００３４】前記プレートドライバ７は、ワード線と対
を成すプレート線を所定のプレート電圧に駆動する。こ
のプレートドライバ７は、例えば図４に示されるよう
に、電源電圧Ｖｄｄ、接地電圧Ｖｓｓ及びその中間の電
圧Ｖｄｄ／２を動作電源とするドライブユニット７０が
プレート線ＰＬ０〜ＰＬｍ毎に設けられ、その動作電源
の何れかをプレート電圧ＶＰＬとして選択し、選択され
たプレート電圧ＶＰＬによって対応されるプレート線を
駆動する。ドライブユニット７０は初期状態として中間
電圧Ｖｄｄ／２をプレート電圧ＶＰＬとして選択する。
プレート制御信号ＰＬＣｄはプレート電圧ＶＰＬとして
電源電圧Ｖｄｄを選択することを指示し、プレート制御
信号ＰＬＣｓはプレート電圧ＶＰＬとして接地電圧Ｖｓ
ｓを選択することを指示する。前記プレート制御信号Ｐ
ＬＣｄ，ＰＬＣｓによる指示は、対応されるワード線選
択信号が選択レベルにされることを条件に有意とされ、
ワード線選択信号が非選択レベルにされているときは無
視される。プレートドライバ７の為の中間の電圧Ｖｄｄ
／２は中間電圧発生回路１９で形成される。プレート制
御信号ＰＬＣｄ，ＰＬＣｓはタイミングコントローラ１
７から出力され、それによるプレート電圧ＶＰＬの制御
態様は後で詳述する。

【００３５】図１において、前記ロウアドレスデコーダ
１１は、ロウアドレスラッチ１２にラッチされたロウア
ドレス信号をデコードして前記ワード線選択信号を形成
する。カラムアドレスデコーダ１３はカラムアドレスラ
ッチ１４にラッチされたカラムアドレス信号をデコード
して、前記カラム選択信号を形成する。アドレスバッフ
ァ１５は、アドレスマルチプレクスされて供給される外
部アドレス信号Ａ０〜Ａｉを内部アドレス信号に変換す
る。変換された信号がロウアドレス信号であるとき、そ
のアドレス信号はロウアドレスラッチ１２に供給され、
カラムアドレス信号であるときはカラムアドレスラッチ
１４に供給される。

【００３６】リフレッシュカウンタ１６はリフレッシュ
アドレス信号を順次生成し、これをロウアドレス信号と
してロウアドレスラッチ１２に供給する。

【００３７】タイミングコントローラ１７は、外部アク
セス制御信号としてＲＡＳ（ロウアドレスストローブ）
信号、ＣＡＳ（カラムアドレスストローブ）信号、ＯＥ
（アウトプットイネーブル）信号及びＷＥ（ライトイネ
ーブル信号）を入力する。ＲＡＳ信号はチップ選択とロ
ウアドレス系回路の動作を指示し、ＣＡＳ信号はカラム
アドレス系回路の動作を指示し、ＯＥ信号はデータの外
部出力動作を指示し、ＷＥ信号は外部からのデータ書込
み動作を指示する信号とされる。タイミングコントロー
ラ１７はそれら信号レベルの状態や変化タイミングに従
って内部動作を制御するための各種タイミング制御信号
を生成する。

【００３８】前記タイミングコントローラ１７による制
御態様は、揮発／不揮発モード判定回路２０から出力さ
れるモード制御信号ＭＤｒ，ＭＤｓによって、揮発モー
ドにおける制御と不揮発モードにおける制御に大別され
る。揮発／不揮発モード判定回路２０にはモード信号と
してリコール信号ＲＣＬとストア信号ＳＴＲが外部から
供給される。

【００３９】前記不揮発モードはストレージキャパシタ
Ｃｓｔ，Ｃｓｂが含むＰＺＴなどの強誘電体薄膜の分極
特性を利用した動作モードであり、揮発モードはストレ
ージキャパシタＣｓｔ，Ｃｓｂの電荷蓄積機能を利用し
た動作モードである。不揮発モードは、リコール信号Ｒ
ＣＬによって指示されるリコール動作と前記ストア信号
ＳＴＲによって指示されるストア動作に大別される。

【００４０】前記リコール動作は、ストレージキャパシ
タＣｓｔ，Ｃｓｂの強誘電体薄膜に残留分極として保持
されている情報を電荷情報に変換して当該ストレージキ
ャパシタＣｓｔ，Ｃｓｂに保持させる動作である。前記
ストア動作は、ストレージキャパシタＣｓｔ，Ｃｓｂが
保持している電荷情報を分極情報として当該ストレージ
キャパシタＣｓｔ，Ｃｓｂの強誘電体薄膜に保持させる
ための動作である。

【００４１】リコール信号ＲＣＬによってリコール動作
が指示されると、モード判定回路２０はモード制御信号
ＭＤｒを活性化し、これを受けるタイミングコントロー
ラ１７は、ＲＡＳ信号に同期し、ロウアドレス信号で指
定されるワード線単位でリコール動作の制御を行う。ま
た、ストア信号ＳＴＲによってストア動作が指示される
と、モード判定回路２０はモード制御信号ＭＤｓを活性
化し、これを受けるタイミングコントローラ１７は、Ｒ
ＡＳ信号に同期し、ロウアドレス信号で指定されるワー
ド線単位でストア動作の制御を行う。リコール動作又は
ストア動作の何れも指定されていない場合、タイミング
コントローラ１７はＤＲＡＭと同様の内部制御を行う。

【００４２】図５〜図７にはリコール動作の詳細が示さ
れている。それらの図面においては一つのメモリセルＭ
Ｃに含まれるストレージキャパシタＣｓｔ，Ｃｓｂに着
目している（選択ＭＯＳトランジスタは図示を省略して
ある）。

【００４３】ストレージキャパシタの前記分極特性と電
荷蓄積機能に対しては、例えば、分極特性に依存した容
量成分と電荷蓄積機能に依存した容量成分とを並列接続
した等価回路モデルを想定することができる。このと
き、動作電源の供給を断てば分極特性に依存した容量成
分によって情報を保持することができる。動作電源が供
給されている状態では、抗電圧以下の範囲でストレージ
キャパシタの蓄積電極間の極性を変化させれば、分極反
転を伴わずに蓄積電荷情報の極性を反転させることがで
き、ＤＲＡＭと同じ様なダイナミック動作が可能にな
る。

【００４４】図５においてＴ１はストレージキャパシタ
Ｃｓｔにおける強誘電体薄膜の残留分極、Ｂ１はストレ
ージキャパシタＣｓｔにおける強誘電体薄膜の残留分極
である。ストレージキャパシタＣｓｔ，Ｃｓｂにおける
電界の向き及び分極の向きはプレート線ＰＬ０からビッ
ト線ＢＬ０ｔ，ＢＬ０ｂの向きを正と考える。残留分極
は前述の通り動作電源が途絶えても保持されている。

【００４５】動作電源電圧Ｖｄｄ，Ｖｓｓの投入後、リ
コール動作が指示されると、図５に示されるように、ビ
ット線ＢＬ０ｔ，ＢＬ０ｂが接地電圧Ｖｓｓにプリチャ
ージされた後、プレート線ＰＬ０が電源電圧Ｖｄｄに駆
動される。そうすると、一対のストレージキャパシタＣ
ｓｔ，Ｃｓｂには正方向の電界が作用される。これによ
り、残留分極Ｂ１を有するストレージキャパシタＣｓｂ
の強誘電体薄膜の分極は分極反転を伴わずにＢ２に変化
し、残留分極Ｔ１を有する他方のストレージキャパシタ
Ｃｓｔの強誘電体薄膜の分極は分極反転を伴ってＴ２に
変化する。明らかに、分極反転する場合は分極反転を伴
わない場合に比べて、分極の状態変化に伴う電荷の移動
量が大きいから（Ｉｔ＞Ｉｂ）、分極反転するキャパシ
タＣｓｔのビット線ＢＬ０ｔは分極反転を伴わないキャ
パシタＣｓｂのビット線ＢＬ０ｂよりも、僅かにレベル
上昇する。

【００４６】この状態で差動増幅型のセンスアンプＳＡ
を駆動することにより、センスアンプＳＡは前記相補ビ
ット線ＢＬ０ｔ，ＢＬ０ｂの僅かな電位差を検出して、
読み出しデータをラッチすることができる。この状態は
図６に示される。この読み出しにおいて、一方のキャパ
シタＣｓｔは分極反転動作を伴い、記憶情報が破壊され
ることになる。

【００４７】その後、図７のように、プレート線ＰＬ０
は中間電圧Ｖｄｄ／２に固定され、これによって、スト
レージキャパシタＣｓｔ，Ｃｓｂには、ビット線の到達
電圧Ｖｄｄ，Ｖｓｓとプレート線ＰＬ０の電圧Ｖｄｄ／
２に応じた相補的な電荷情報が蓄積される。この時の電
荷情報は図７に示されるＴ３，Ｂ３とされる。

【００４８】この例では、前記ストレージキャパシタＣ
ｓｔ，Ｃｓｂの抗電圧はＶｄｄ／２以上とされている。
したがって、図７の状態において、ビット線ＢＬ０ｔ，
ＢＬ０ｂの状態が反転されればストレージキャパシタＣ
ｓｔ，Ｃｓｂの蓄積電荷情報の極性も反転されるが、強
誘電体薄膜には理論上若しくは実質上、分極反転を伴わ
ず、分極反転の繰り返しによる分極特性の著しい劣化を
生じない。

【００４９】尚、図７に破線で示されるヒステリシス特
性は、ストレージキャパシタＣｓｔ，Ｃｓｂ全体として
残留分極を維持することができな程度のごく僅かな一部
の強誘電体の分極の特性を示すものと理解されたい。す
なわち、実際には、一部の強誘電体の分極は抗電圧以下
の電圧によっても分極反転を生ずると考えられる。これ
はストレージキャパシタＣｓｔ，Ｃｓｂの分極特性を劣
化させる程ではない。逆に、これは、揮発モードにいお
てストレージキャパシタＣｓｔ，Ｃｓｂから得られる信
号電荷量を僅かではあるが増大させるように作用し、蓄
積電荷情報によるデータの読出しとうい点において好ま
しく作用する。

【００５０】図８には前記リコール動作の一例タイミン
グ図が示される。図５で説明したように、ビット線ＢＬ
０ｔ，ＢＬ０ｂのプリチャージレベルは接地電圧Ｖｓｓ
とされる。前記プリチャージ電圧発生回路１８は初期状
態として中間電圧Ｖｄｄ／２をプリチャージ電圧ＶＰＣ
として出力する。プリチャージ電圧発生回路１８は、リ
コール動作の指示に呼応してプリチャージ電圧ＶＰＣを
接地電圧Ｖｓｓとし、リコール動作の完了後に、再びプ
リチャージ電圧ＶＰＣを中間電圧Ｖｄｄ／２に戻す。Ｒ
ＡＳ信号がイネーブルにされた後、ワード線選択タイミ
ングの前に、プリチャージ信号ＰＣがディスエーブルに
される（時刻ｔ１）。

【００５１】図８では一例としてワード線ＷＬ０がワー
ド線選択レベルＶｃｈに駆動される（時刻ｔ２）。ワー
ド線選択タイミングに同期して、選択ワード線に対応さ
れたプレート線ＰＬ０のプレート電圧ＶＰＬが電源電圧
Ｖｄｄに変化される。すなわち、リコール動作が指示さ
れているとき、タイミングコントローラ１７はワード線
選択タイミングに同期して制御信号ＰＬＣｄをイネーブ
ルに変化させ、これにより、そのワード線選択信号によ
って選択されたワード線と対を成すドライブユニット７
０が、プレート線ＰＬ０を電源電圧Ｖｄｄに駆動する。

【００５２】これにより、図５でも説明したように、ワ
ード線ＷＬ０によって選択されるメモリセルＭＣの一対
のストレージキャパシタＣｓｔ，Ｃｓｂには正方向の電
界が作用され、分極反転を生ずるストレージキャパシタ
と分極反転を生じないストレージキャパシタとの電荷移
動量の差によって相補ビット線ＢＬ０ｔ，ＢＬ０ｂに微
小な電位差を生ずる。

【００５３】この状態でセンスアンプＳＡが駆動され
（時刻ｔ３）、これによって、相補ビット線ＢＬ０ｔ，
ＢＬ０ｂは、図６で説明したように、一方が電源電圧Ｖ
ｄｄ、他方が接地電圧Ｖｓｓに変化され、センスアンプ
ＳＡは読出し電荷情報をラッチする。時刻ｔ４にプレー
ト電圧ＶＰＬは初期状態の中間電圧Ｖｄｄ／２に戻され
る。これによって、ストレージキャパシタＣｓｔ，Ｃｓ
ｂには、図７で説明したように、ビット線の電圧Ｖｄ
ｄ，Ｖｓｓとプレート線ＰＬ０の電圧Ｖｄｄ／２に応じ
た相補的な電荷情報が蓄積される。このようにして、１
本分のワード線に接続されたメモリセルの分極情報が電
荷情報に変換される。上記の動作を全てにワード線に対
して行うことによって、リコール動作が完了される。
尚、この例に従えば、相補ビット線の到達レベルは電源
電圧Ｖｄｄと接地電圧Ｖｓｓである。

【００５４】リコール動作が完了された後、強誘電体シ
ャドーＲＡＭは揮発モードとされる。

【００５５】図９には揮発モードにおけるリード動作の
一例タイミングが示される。これは、通常のＤＲＡＭの
動作タイミングと同じであり、プリチャージ電圧ＶＰＣ
及びプレート電圧ＶＰＬは中間電圧Ｖｄｄ／２に固定さ
れている。ライト動作については特に図示していない
が、書込みデータに応じて相補ビット線の一方を電源電
圧Ｖｄｄ，他方を接地電圧Ｖｓｓに駆動すればよい。揮
発モードではストレージキャパシタＣｓｔ，Ｃｓｂの蓄
積電極間にはＶｄｄ／２の電位差が作用されるだけであ
る。

【００５６】図１０〜図１３にはストア動作の詳細が示
されている。それらの図面では一つのメモリセルＭＣに
含まれるストレージキャパシタＣｓｔ，Ｃｓｂに着目し
ている（選択ＭＯＳトランジスタは図示を省略してあ
る）。

【００５７】ストア動作は、揮発動作においてストレー
ジキャパシタＣｓｔ，Ｃｓｂが保持している電荷情報を
不揮発性の分極情報としてストレージキャパシタＣｓ
ｔ，Ｃｓｂに保持させるとき指示される。例えば、強誘
電体シャドーＲＡＭに対する動作電源の供給を停止する
場合に指示される。

【００５８】図１０においてＴ１０はストレージキャパ
シタＣｓｔの電荷情報、Ｂ１０はストレージキャパシタ
Ｃｓｔの電荷情報である。ストア動作が指示されると、
ストア対象メモリセルが選択され、選択されたメモリセ
ルの電荷情報によって相補ビット線に微小な電位差を生
じ、センスアンプＳＡがその電位差を増幅する。これに
より、当該相補ビット線は、読出データの論理値に応じ
て一方が電源電圧Ｖｄｄ、他方が接地電圧Ｖｓｓに到達
される。

【００５９】そして、図１１に示されるように、プレー
ト線ＰＬ０を電源電圧Ｖｄｄに変化させる。これによ
り、ストレージキャパシタＣｓｂには正の電界が作用さ
れるので、そのキャパシタＣｓｂの強誘電体薄膜には分
極Ｂ１１を得る。ストレージキャパシタＣｓｔには電界
は作用されない。

【００６０】今度は逆に、図１２に示されるように、プ
レート線ＰＬ０を接地電圧Ｖｓｓに変化させる。これに
より、ストレージキャパシタＣｓｔには負の電界が作用
されるので、そのキャパシタＣｓｔの強誘電体薄膜には
分極Ｔ１１を得る。ストレージキャパシタＣｓｂには電
界は作用されず、そのキャパシタＣｓｂの強誘電体薄膜
は残留分極Ｂ１２を維持する。

【００６１】この後、動作電源の供給が停止されても
（ビット線及びプレート線はフローティング）、双方の
ストレージキャパシタＣｓｔ，Ｃｓｂの強誘電体薄膜は
残留分極Ｔ１２，Ｂ１２を維持する。すなわち、揮発正
の電荷情報Ｔ１０，Ｂ１０が不揮発性の残留分極Ｔ１
２，Ｂ１２として維持される。尚、ストア動作における
プレート電圧ＶＰＬの変化の順番は、接地電圧Ｖｓｓ、
電源電圧Ｖｄｄの順であってもよい。

【００６２】図１４には前記ストア動作の一例タイミン
グ図が示される。ストア動作においてビット線ＢＬ０
ｔ，ＢＬ０ｂのプリチャージレベルは中間電圧Ｖｄｄ／
２に固定されている。ＲＡＳ信号がイネーブルにされた
後、ワード線選択タイミングの前にプリチャージ信号Ｐ
Ｃがディスエーブルにされ（時刻ｔ１）、その後、例え
ばワード線ＷＬ０がワード線選択レベルＶｃｈに駆動さ
れる（時刻ｔ２）。ワード線選択タイミングにおいてプ
レート電圧ＶＰＬは揮発モードの時と同じく中間電圧Ｖ
ｄｄ／２とされ、これによって、揮発モードにおけるリ
ード動作と同じように、ストレージキャパシタＣｓｔ，
Ｃｓｂの電荷情報によって相補ビット線ＢＬ０ｔ，ＢＬ
０ｂに微小な電位差を生じ、その後、時刻ｔ３にセンス
アンプＳＡが活性化されると、図１１で説明したよう
に、その電位差に応じて相補ビット線ＢＬ０ｔ，ＢＬ０
ｂが増幅され、一方が電源電圧Ｖｄｄ、他方が接地電圧
Ｖｓｓに到達される。

【００６３】そして時刻ｔ４にプレート線ＰＬ０のプレ
ート電圧ＶＰＬを電源電圧Ｖｄｄに変化させ、時刻ｔ５
に当該プレート線ＰＬ０のプレート電圧ＶＰＬを接地電
圧Ｖｓｓに変化させる。これによって、図１１及び図１
２で説明したように、メモリセルＭＣの一対のストレー
ジキャパシタＣｓｔ，Ｃｓｂには、相互に極性が相違す
る分極が形成され、揮発性の電荷情報を不揮発性の残留
分極として維持可能にされる。その後、プレート線ＰＬ
０のプレート電圧ＶＰＬは中間電圧Ｖｄｄ／２に戻され
る。

【００６４】ここで、前記時刻ｔ４〜ｔ６におけるプレ
ート電圧ＶＰＬの制御について説明する。ストア動作が
指示されたタイミングコントローラ１７は、センスアン
プＳＡを活性化した後、センスアンプＳＡによる増幅動
作を確定させることができる所定時間経過後のタイミン
グで、制御信号ＰＬＣｄをイネーブルに変化させ、この
時、ワード線選択信号によって選択されているワード線
と対を成すドライブユニット７０が、プレート線ＰＬ０
を電源電圧Ｖｄｄに駆動する（時刻ｔ４）。その後所定
の時間経過すると、タイミングコントローラ１７は、制
御信号ＰＬＣｄをディスエーブルに状態反転すると共に
制御信号ＰＬＣｓをイネーブルに変化させ、この時、ワ
ード線選択信号によって選択されているワード線と対を
成すドライブユニット７０が、プレート線ＰＬ０を接地
電圧Ｖｓｓに駆動する（時刻ｔ５）。そして、所定時間
経過すると、タイミングコントローラ１７は、制御信号
ＰＬＣｓをディスエーブル状態反転して、プレート線Ｐ
Ｌ０のプレート電圧ＶＰＬを中間電圧Ｖｄｄ／２に戻
す。

【００６５】このようにして、１本分のワード線に接続
されたメモリセルの電荷情報に応ずるデータが不揮発性
の分極情報として維持可能にされる。上記の動作を全て
のワード線に対して行うことによって、ストア動作が完
了される。ストア動作の完了後に、強誘電体シャドーＲ
ＡＭへの動作電源の供給が停止されても、その記憶情報
は前記不揮発性の分極情報として保持され、次に動作電
源が供給されたとき、前記リコール動作を経ることによ
って、その記憶情報を電荷情報として再生することがで
きる。

【００６６】図１５には前述の不揮発モードにおけるリ
コール動作及びストア動作、そして揮発モードにおける
通常のリード動作の夫々における強誘電体キャパシタの
ヒステリシス特性が示されている。

【００６７】上記強誘電体シャドーＲＡＭ１によれば以
下の作用効果を得る。

【００６８】〔１〕上記強誘電体シャドーＲＡＭ１は、
不揮発モードにおいてプレート線を接地電圧Ｖｓｓ又は
電源電圧Ｖｄｄに駆動してリコール及びストア動作を行
うプレート駆動型であるが、揮発モード時はプレート電
圧ＶＰＬを中間電圧Ｖｃｃ／２に固定するため、ストレ
ージキャパシタＣｓｔ，Ｃｓｂの蓄積電極間には±Ｖｄ
ｄ／２の電圧が印加されるだけである。したがって、従
来のプレート駆動形式シャドーＲＡＭのように揮発モー
ドにおいてもプレートを接地電圧又は電源電圧に固定す
る形式に比べると、揮発モードでストレージキャパシタ
が受ける電圧ストレスを約半分に低減することができ、
電圧ストレスによる寿命低下若しくはメモリセルの早期
破壊等の点において強誘電体シャドーＲＡＭの信頼性を
向上させることができる。

【００６９】〔２〕上記強誘電体シャドーＲＡＭは、揮
発モードにおいてプレート電圧ＶＰＬを中間電圧Ｖｄｄ
／２に固定しても、ストア動作においては、ストレージ
キャパシタＣｓｔ，Ｃｓｂに±Ｖｄｄの電界を作用して
揮発性電荷情報に応ずるデータを不揮発性の残留分極と
して保持するから、残留分極を電荷情報に変換するリコ
ールにおいて、残留分極の反転と非反転相互間での電荷
移動量の差を、不揮発モードにおけるプレート駆動型シ
ャドーＲＡＭと同様に比較的大きくすることができる。
プレート電圧を電源電圧の半分の電圧（Ｖｄｄ／２）に
固定する形式の強誘電体シャドーＲＡＭに比べ、リコー
ル動作時に残留分極を電荷情報に変換するときの読出し
信号量を大きくすることができる。したがって、分極情
報を電荷情報に変換するときの誤動作（データの不所望
な論理値反転など）を抑制することができる。

【００７０】〔３〕上記により、揮発モード時における
ストレージキャパシタの電圧ストレスの低下、不揮発モ
ード時にストレージキャパシタに残留分極として保持さ
れているデータを電荷情報に変換するときの読み出し信
号量の増大、の双方を実現することができる。

【００７１】〔４〕強誘電体薄膜の残留分極特性は分極
反転回数の増加によって劣化するが、この例の強誘電体
シャドーＲＡＭが採用する強誘電体の抗電圧は中間電圧
Ｖｄｄ／２以上とされるから、揮発モードにおけるリー
ド／ライト動作では強誘電体薄膜には理論上若しくは実
質上分極反転を生ぜず、前記残留分極特性の劣化の進行
を抑えることができる。

【００７２】次に、ワード線方向に延在されるプレート
線を同一ビット線上の複数のメモリセルに共有させてプ
レート線によるチップ占有面積を低減させたとき顕在化
されるディスターブを対策した強誘電体シャドーＲＡＭ
の例を説明する。

【００７３】図１６には第２の例に係る強誘電体シャド
ーＲＡＭ１Ａのブロック図が示される。同図に示される
強誘電体シャドーＲＡＭ１Ａは、図１に示される強誘電
体シャドーＲＡＭ１とは、メモリマット２Ａ及びタイミ
ングコントローラ１７Ａの構成が相違され、更に、退避
用ラッチセアレイ３０と、それを選択するためのドライ
バ３１を追加した点が相違される。その他の構成は図１
と同一であり、同一機能を有する回路ブロック及び信号
にはそれと同じ符号を付してその詳細な説明は省略す
る。

【００７４】メモリマット２Ａは図１７に例示されるよ
うに、ワード線に沿って延在されるプレート線が２本の
ワード線に対して１本ずつ設けられている。すなわち、
ＭＣ０は奇数番目のワード線ＷＬ０に選択端が結合され
たメモリセル、ＭＣ１は偶数番目のワード線に選択端子
が結合されたメモリセルである。プレート線ＰＬ０は左
右のメモリセルＭＣ０，ＭＣ１に共通化されたプレート
線である。メモリセルＭＣ０，ＭＣ１は前記メモリセル
ＭＣと同一の構成を有し、前述の通り相補ビット線とワ
ード線の交差部分にマトリクス配置されている。

【００７５】退避用ラッチセルアレイ３０は相補ビット
線ＢＬｔ，ＢＬｂ毎に退避用ラッチセルＬＣを有する。
退避用ラッチセルＬＣは、前記リコール動作やストア動
作において相補ビット線ＢＬｔ，ＢＬｂに読出された情
報を一時的に保持する記憶セルである。この退避用ラッ
チセルＬＣの回路構成は、特に制限されないが、メモリ
セルＭＣと同様に、強誘電体薄膜を含むストレージキャ
パシタＣｓｔ，Ｃｓｂと選択ＭＯＳトランジスタＱｓ
ｔ，Ｑｓｂによって構成される。但し、その機能は相補
ビット線ＢＬｔ，ＢＬｂ上の電荷情報の保持だけであ
る。すなわち前記揮発モード時のメモリセルの動作を実
現すればよいから、プレート線は中間電圧Ｖｄｄ／２に
固定される。また、退避用ラッチセルＬＣの選択端子は
１本のダミーワード線（選択信号線）ＤＷＬに共通接続
されている。このダミーワード線は前記ドライバ３１に
よって選択レベルに駆動される。ダミーワード線ＤＷＬ
の選択制御は、タイミングコントローラ１７Ａが出力す
るラッチセル選択信号ＳＬＣが行う。

【００７６】前記プレートドライバ７は、図１８に例示
されるようにオアゲート７１を追加した点が図４と相違
される。すなわち、２本のワード線に１本のプレート線
が割り当てられるので、２本のワード線選択信号をオア
ゲート７１で受け、このオアゲート７０の出力を、当該
２本のワード線に対応されるプレート線のドライブユニ
ット７０に供給する。そのほかの構成は図４と同じであ
り、同一回路ブロック及び信号には同一符号を付してそ
の詳細な説明を省略する。

【００７７】前記タイミングコントローラ１７Ａは前記
タイミングコントローラ１７の機能を全て備え、リコー
ル動作及びストア動作においては前述のようにプレート
電圧ＶＰＬ及びプリチャージ電圧ＶＰＣ等を制御する。
さらに、タイミングコントローラ１７Ａは、リコール動
作及びストア動作において、プレート線ＰＬ０を共有す
る一方のワード線側のメモリセルに対するリコール又は
ストアのためにプレート線の電位を変化させたとき、そ
の変化によって他方のワード線側のメモリセルの電荷情
報が破壊若しくはリークしても影響ないように、その
間、当該他方のワード線側のメモリセルの電荷情報を前
記退避用ラッチセルアレイ３０に退避し、後から書き戻
す制御を行う。

【００７８】図１９にはリコール動作の一例タイミング
図が示される。特に同図では１本のプレート線ＰＬ０に
対応される２本のワード線ＷＬ０，ＷＬ１のメモリセル
に対するリコール動作に着目している。最初にワード線
ＷＬ０によって選択されたメモリセルに対して前記リコ
ール動作を行うと共に、そのとき相補ビット線に読出さ
れた電荷情報を前記退避用ラッチセルにラッチさせる
（ＭＣ０リコール・ＬＣへの退避）。次いで、ワード線
ＷＬ１によって選択されたメモリセルに対して前記リコ
ール動作を行う（ＭＣ１リコール）。そして、前記退避
用ラッチセルが保持している電荷情報をビット線に読出
すと共に再びワード線ＷＬ０を選択して、その電荷情報
をワード線ＷＬ０で選択されたメモリセルＭＣ０に復帰
させる（ＬＣの退避情報をＭＣ０へ復帰）。この一連の
動作を各プレート線（２本のワード線）毎に順次繰り返
していく。

【００７９】更に詳しく説明すると、リコール動作に当
たり、ビット線ＢＬ０ｔ，ＢＬ０ｂのプリチャージレベ
ルは接地電圧Ｖｓｓとされる。プリチャージ電圧発生回
路１８は、リコール動作の指示に呼応してプリチャージ
電圧ＶＰＣを接地電圧Ｖｓｓとする。ＲＡＳ信号がイネ
ーブルにされた後、ワード線選択タイミングの前に、プ
リチャージ信号ＰＣがディスエーブルにされる（時刻ｔ
１）。図１９ではワード線ＷＬ０がワード線選択レベル
Ｖｃｈに駆動される（時刻ｔ２）。ワード線選択タイミ
ングに同期して、選択ワード線に対応されたプレート線
ＰＬ０のプレート電圧ＶＰＬが電源電圧Ｖｄｄに変化さ
れる。すなわち、リコール動作が指示されているとき、
タイミングコントローラ１７はワード線選択タイミング
に同期して制御信号ＰＬＣｄをイネーブルに変化させ、
これにより、そのワード線選択信号によって選択された
ワード線と対を成すドライブユニット７０が、プレート
線ＰＬ０を電源電圧Ｖｄｄに駆動する。そうするとワー
ド線ＷＬ０によって選択されるメモリセルＭＣの一対の
スレージキャパシタＣｓｔ，Ｃｓｂには正方向の電界が
作用され、これによって、相補ビット線ＢＬ０ｔ，ＢＬ
０ｂに微小な電位差を生ずる。この状態でセンスアンプ
ＳＡが駆動され（時刻ｔ３）、これによって、相補ビッ
ト線ＢＬ０ｔ，ＢＬ０ｂは、一方が電源電圧Ｖｄｄ、他
方が接地電圧Ｖｓｓに変化される。相補ビット線ＢＬ０
ｔ，ＢＬ０ｂの振幅が確定する所定のタイミングにおい
て（時刻ｔ４）、今度は前記ダミーワード線ＤＷＬが選
択レベルにされ、退避用ラッチセルＬＣが選択状態にさ
れ、選択状態にされた退避用ラッチセルＬＣはその記憶
ノードが相補ビット線ＢＬ０ｔ，ＢＬ０ｂに導通され
る。この状態で、時刻ｔ５にプレート電圧ＶＰＬは初期
状態の中間電圧Ｖｄｄ／２に戻される。これによって、
メモリセルＭＣ０及びラッチセルＬＣのストレージキャ
パシタＣｓｔ，Ｃｓｂには、ビット線の電圧Ｖｄｄ，Ｖ
ｓｓとプレート線ＰＬ０の電圧Ｖｄｄ／２に応じた相補
的な電荷情報が蓄積される。すなわち、ラッチセルＬＣ
には、リコールされたメモリセルＭＣ０の電荷情報が退
避される。

【００８０】メモリセルＭＣ１のリコール動作も、上記
同様に、接地電圧Ｖｓｓへのビット線プリチャージ停止
（時刻ｔ６）、ワード線ＷＬ１の選択（時刻ｔ７）、セ
ンスアンプ活性化（時刻ｔ８）を経て、ワード線ＷＬ１
のメモリセルＭＣ１が保持する残留分極が電荷情報とし
て当該メモリセルＭＣ１に保持される。このリコール動
作において、時刻ｔ７〜ｔ９の期間はプレート電圧ＶＰ
Ｌが変動されるので、プレート線ＰＬ０を共有し既に電
荷情報を保持するメモリセルＭＣ０においては、そのス
トレージキャパシタの保持する電荷情報がリークしたり
して、その電荷情報によって決まるデータの論理値が不
所望に反転され若しくはデータが破壊される虞がある。
このような虞の下において、当該メモリセルＭＣ０の電
荷情報はラッチセルＬＣに退避され保持されている。

【００８１】メモリセルＭＣ１のリコール動作の最後に
はプリチャージ電圧ＶＰＣが中間電圧Ｖｄｄ／２に変化
され（時刻ｔ１０）、この状態で、ダミーワード線ＤＷ
Ｌが選択レベルにされ（時刻ｔ１１）、退避用ラッチセ
ルＬＣが選択状態にされ、選択状態にされた退避用ラッ
チセルＬＣはその記憶ノードが相補ビット線ＢＬ０ｔ，
ＢＬ０ｂに導通される。この状態でセンスアンプが活性
化され（時刻ｔ１２）、退避用ラッチセルＬＣに退避さ
れていた電荷情報に従って相補ビット線ＢＬ０ｔ，ＢＬ
０ｂが電源電圧Ｖｄｄ、接地電圧Ｖｓｓに駆動される。
その状態が確定される時刻ｔ１３に、再度ワード線ＷＬ
０が選択され、これによって、ラッチセルＬＣに退避さ
れていた電荷情報がメモリセルＭＣ０に復帰される。し
たがって、メモリセルＭＣ１に対するリコール動作によ
り、既にリコール動作を終えて電荷情報を保持するメモ
リセルＭＣ０の電荷保持状態が変化しても、その後に、
退避用ラッチセルＬＣの電荷情報をメモリセルＭＣ０に
復帰させることができる。

【００８２】図２０には揮発モードにおけるリード動作
の一例タイミングが示される。この動作タイミングは図
９の場合と同じである。

【００８３】図２１にはストア動作の一例タイミング図
が示される。特に同図では１本のプレート線ＰＬ０に対
応される２本のワード線ＷＬ０，ＷＬ１のメモリセルに
対するリコール動作に着目している。最初にワード線Ｗ
Ｌ０によって選択されたメモリセルの電荷情報を相補ビ
ット線ＢＬ０ｔ，ＢＬ０ｂに読出して前記退避用ラッチ
セルＬＣに退避させる（ＭＣ０をＬＣへの退避）。次い
で、ワード線ＷＬ１によって選択されたメモリセルに対
してストア動作を行う（ＭＣ１ストア）。そして、前記
退避用ラッチセルＬＣが保持している電荷情報をビット
線ＢＬ０ｔ，ＢＬ０ｂに読出すと共に再びワード線ＷＬ
０を選択し、その電荷情報をメモリセルＭＣ０にストア
する（ＬＣの退避情報をＭＣ０へストア）。この一連の
動作を各プレート線（２本のワード線）毎に順次繰り返
していく。

【００８４】更に詳しく説明すると、ストア動作におい
てビット線ＢＬ０ｔ，ＢＬ０ｂのプリチャージレベルは
中間電圧Ｖｄｄ／２に固定されている。ＲＡＳ信号がイ
ネーブルにされた後、ワード線選択タイミングの前にプ
リチャージ信号ＰＣがディスエーブルにされ（時刻ｔ
１）、その後、例えばワード線ＷＬ０がワード線選択レ
ベルＶｃｈに駆動される（時刻ｔ２）。ワード線選択タ
イミングにおいてプレート電圧ＶＰＬは揮発モードの時
と同じく中間電圧Ｖｄｄ／２とされ、これによって、揮
発モードにおけるリード動作と同じように、ストレージ
キャパシタＣｓｔ，Ｃｓｂの電荷情報によって相補ビッ
ト線ＢＬ０ｔ，ＢＬ０ｂに微小な電位差を生じ、その
後、時刻ｔ３にセンスアンプＳＡが活性化されることに
より、その電位差に応じて相補ビット線ＢＬ０ｔ，ＢＬ
０ｂが増幅され、一方が電源電圧Ｖｄｄ、他方が接地電
圧Ｖｓｓに到達される。そして時刻ｔ４にダミーワード
線ＤＷＬによって退避用ラッチセルＬＣが選択され、そ
の電荷情報は退避用ラッチセルＬＣに退避される。

【００８５】退避用ラッチセルＬＣへの退避動作後のサ
イクルでは、プリチャージ信号ＰＣがディスエーブルに
され（時刻ｔ５）、その後、ワード線ＷＬ１がワード線
選択レベルＶｃｈに駆動される（時刻ｔ６）。ワード線
選択タイミングにおいてプレート電圧ＶＰＬは揮発モー
ドの時と同じく中間電圧Ｖｄｄ／２とされ、これによっ
て、揮発モードにおけるリード動作と同じように、スト
レージキャパシタＣｓｔ，Ｃｓｂの電荷情報によって相
補ビット線ＢＬ０ｔ，ＢＬ０ｂに微小な電位差を生じ、
その後、時刻ｔ７にセンスアンプＳＡが活性化されるこ
とにより、その電位差に応じて相補ビット線ＢＬ０ｔ，
ＢＬ０ｂが増幅され、一方が電源電圧Ｖｄｄ、他方が接
地電圧Ｖｓｓに到達される。そして時刻ｔ８にプレート
線ＰＬ０のプレート電圧ＶＰＬを電源電圧Ｖｄｄに変化
させ、時刻ｔ９に当該プレート線ＰＬ０のプレート電圧
ＶＰＬを接地電圧Ｖｓｓに変化させる。これによって、
図１１及び図１２で説明したように、メモリセルＭＣの
一対のストレージキャパシタＣｓｔ，Ｃｓｂには、相互
に極性が相違する分極が形成され、揮発性の電荷情報を
不揮発性の分極情報として維持可能にされる。その後、
プレート線ＰＬ０のプレート電圧ＶＰＬは中間電圧Ｖｄ
ｄ／２に戻される（時刻ｔ１０）。これによってメモリ
セルＭＣ１のストア動作が完了される。

【００８６】このストア動作において、時刻ｔ８〜ｔ１
０の期間はプレート電圧ＶＰＬが変動されるので、プレ
ート線ＰＬ０を共有し電荷情報を保持するメモリセルＭ
Ｃ０においては、そのストレージキャパシタの保持する
電荷情報がリークしたりして、その電荷情報によって決
まるデータの論理値が不所望に反転され若しくはデータ
が破壊される虞がある。このような虞の下において、当
該メモリセルＭＣ０の電荷情報は退避用ラッチセルＬＣ
に退避され保持されている。

【００８７】次のサイクルでは、プリチャージ信号ＰＣ
がディスエーブルにされ（時刻ｔ１１）、その後、ダミ
ーワード線ＤＷＬによって退避用ラッチセルＬＣが選択
され（時刻ｔ１２）、時刻ｔ１３にセンスアンプＳＡが
活性化されることにより、メモリセルＭＣ０の電荷情報
がビット線に復帰される。そして時刻ｔ１４にワード線
ＷＬ０が選択され、時刻ｔ１５にプレート線ＰＬ０のプ
レート電圧ＶＰＬを電源電圧Ｖｄｄに変化させ、時刻ｔ
１６に当該プレート線ＰＬ０のプレート電圧ＶＰＬを接
地電圧Ｖｓｓに変化させる。これによって、メモリセル
ＭＣ０の一対のストレージキャパシタＣｓｔ，Ｃｓｂ
は、相互に極性が相違する分極が形成され、揮発性の電
荷情報を不揮発性の分極情報として維持可能にされる。
その後、プレート線ＰＬ０のプレート電圧ＶＰＬは中間
電圧Ｖｄｄ／２に戻される（時刻ｔ１７）。これによっ
てメモリセルＭＣ０，ＭＣ１のストア動作が完了され
る。この一連の動作を各プレート線（２本のワード線）
毎に順次繰り返していく。

【００８８】上記強誘電体シャドーＲＡＭ１Ａによれば
以下の作用効果を得る。

【００８９】〔１〕上記強誘電体シャドーＲＡＭ１Ａは
２本のワード線毎にプレート線を配置しているから、プ
レート線によるチップ占有面積を低減することができ
る。

【００９０】〔２〕リコール動作及びストア動作におい
て、プレート線ＰＬ０を共有する一方のワード線側のメ
モリセルに対するリコール又はストアのためにプレート
線の電位を変化させたとき、当該他方のワード線側のメ
モリセルの電荷情報は予め前記退避用ラッチセルＬＣに
退避させるようにするので、その変化によって他方のワ
ード線側のメモリセルの電荷情報が破壊若しくはリーク
しても、その情報を後から復帰させてリコール又はスト
アを行うから、ディスターブの問題も解決することがで
きる。

【００９１】〔３〕上記強誘電体シャドーＲＡＭ１と同
様に、揮発モード時におけるストレージキャパシタの電
圧ストレスの低下、不揮発モード時にストレージキャパ
シタに残留分極として保持されているデータを電荷情報
に変換するときの読み出し信号量の増大、の双方を実現
することができる。

【００９２】図２２は強誘電体シャドーＲＡＭ１，１Ａ
を適用したパーソナルコンピュータ等のデータ処理装置
の一例を示すブロック図である。

【００９３】同図において４０はデータプロセッサの一
例であるマイクロコンピュータ、４３はＳＲＡＭであ
る。ＳＲＡＭ４３はマイクロコンピュータ４０の作業領
域やデータの一時記憶領域などに利用される。４４はマ
イクロコンピュータ４０の動作プログラムなどを保有す
るＲＯＭである。４５は周辺装置制御部であり、代表的
に示された外部記憶装置４６及びキーボード４７が接続
されている。４８はフレームバッファ４９や図示しない
描画及び表示制御論理回路を備えた表示コントローラで
あり、ディスプレイ５０に対する描画制御と表示制御を
行う。５１は電源回路、５２は代表的に示されたバスで
ある。強誘電体シャドーＲＡＭ１（１Ａ）はメモリ制御
部４２を介してバス５２に接続される。メモリ制御部４
２は、強誘電体シャドーＲＡＭ１（１Ａ）に対するアド
レスマルチプレクス制御やリフレッシュ制御を行い、或
いは電源投入時におけるリコール動作の指示とアドレス
制御、そして動作電源遮断時におけるストア動作の指示
をアドレス制御などを行う。前記強誘電体シャドーＲＡ
Ｍ１（１Ａ）を適用したデータ処理装置においては、当
該シャドーＲＡＭ１（１Ａ）によるデータ保持の信頼性
を向上させてシステムの低消費電力化に寄与することが
できる。

【００９４】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。

【００９５】例えば、上記の例では２キャパシタ・２ト
ランジスタ構成のメモリセルを一例としたが、１キャパ
シタ・１トランジスタ構成のメモリセルを採用してもよ
い。その場合には、参照レベルを形成するためのダミー
メモリセルを配置することが必要にされる。リコール動
作やストア動作は、動作電源電圧の変化を検出して、メ
モリそれ事態が自律的に行ってもよい。その場合には、
ストア及びリコールのためのロウアドレスを発生する為
のアドレスカウンタを内蔵することが望ましい。また、
強誘電体はＰＺＴに限定されず適宜の強誘電体を採用で
きる。また、本発明の強誘電体シャドーＲＡＭはメモリ
ＬＳＩだけでなく、論理ＬＳＩに内蔵させることも可能
である。

【００９６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９７】すなわち、本発明に係る強誘電体シャドー
ＲＡＭによれば、従来のプレート駆動形式シャドーＲＡ
Ｍのように揮発モードにおいてもプレートを接地電圧又
は電源電圧に固定する形式に比べると、揮発モードでス
トレージキャパシタが受ける電圧ストレスを約半分に低
減することができ、電圧ストレスによる寿命低下若しく
はメモリセルの早期破壊等の点において強誘電体シャド
ーＲＡＭの信頼性を向上させることができる。

【００９８】更に、本発明の強誘電体シャドーＲＡＭに
よれば、残留分極を電荷情報に変換するリコールにおい
て、残留分極の反転と非反転相互間での電荷移動量の差
を、不揮発モードにおけるプレート駆動型シャドーＲＡ
Ｍと同様に比較的大きくすることができる。プレート電
圧を電源電圧の半分の電圧（Ｖｄｄ／２）に固定する形
式の強誘電体シャドーＲＡＭに比べ、リコール動作時に
残留分極を電荷情報に変換するときの読出し信号量を大
きくすることができる。したがって、分極情報を電荷情
報に変換するときの誤動作（データの不所望な論理値反
転）を抑制できる。

【００９９】それらにより、揮発モードにおけるストレ
ージキャパシタの電圧ストレスの低下、不揮発モードで
ストレージキャパシタに保持された残留分極を電荷情報
に変換するときの読み出し信号量の増大、の双方を実現
することができる。

【０１００】強誘電体薄膜の残留分極特性は分極反転回
数の増加によって劣化するが、強誘電体シャドーＲＡＭ
が採用する強誘電体の抗電圧を中間電圧（Ｖｄｄ／２）
以上とすれば、揮発モードにおけるリード／ライト動作
では強誘電体薄膜には理論上若しくは実質上分極反転を
生ぜず、前記残留分極特性の劣化の進行を抑えることが
できる。

【０１０１】また、プレート線を複数のワード線毎に配
置する構成の強誘電体シャドーＲＡＭ（１Ａ）によれ
ば、プレート線によるチップ占有面積を低減できる。そ
して退避用ラッチセルを採用することにより、リコール
動作及びストア動作において、プレート線（ＰＬ０）を
共有する一方のワード線側のメモリセルに対するリコー
ル又はストアのためにプレート線の電位を変化させたと
き、当該他方のワード線側のメモリセルの電荷情報は予
め前記退避用ラッチセル（ＬＣ）に退避され、その変化
によって他方のワード線側のメモリセルの電荷情報が破
壊若しくはリークしても、その情報を後から復帰させて
リコール又はストアを行うから、ディスターブの問題も
解決することができる。

【図面の簡単な説明】

【図１】本発明の第１の例に係る強誘電体シャドーＲＡ
Ｍのブロック図である。

【図２】交流電界に対する強誘電体の分極の状態を示す
ヒステリシス特性の説明図である。

【図３】図１の強誘電体シャドーＲＡＭにおけるメモリ
セル及びセンスアンプ等の一例回路図である。

【図４】図１の強誘電体シャドーＲＡＭにおけるプレー
トドライバの一例ブロック図である。

【図５】リコール動作において同一方向の電界を作用さ
せて極性の異なる残留分極の一方を反転、他方を非反転
状態にする場合の初期的状態の説明図である。

【図６】リコール動作において同一方向の電界を作用さ
せて極性の異なる残留分極の一方を反転、他方を非反転
にして得られる状態の説明図である。

【図７】リコール動作において残留分極を電荷情報に変
換した後の状態を示す説明図である。

【図８】リコール動作の一例タイミング図である。

【図９】リード動作の一例タイミング図である。

【図１０】ストア動作開始直前の状態を示す説明図であ
る。

【図１１】ストア動作においてストレージキャパシタに
正方向の電界を作用したときの状態を示す説明図であ
る。

【図１２】ストア動作においてストレージキャパシタに
負方向の電界を作用したときの状態説明図である。

【図１３】ストア動作を完了したときの状態を示す説明
図である。

【図１４】ストア動作の一例タイミング図である。

【図１５】不揮発モードにおけるリコール動作及びスト
ア動作、そして揮発モードにおける通常のリード動作の
夫々における強誘電体キャパシタのヒステリシス特性を
例示的に示す説明図である。

【図１６】本発明の第２の例に係る強誘電体シャドーＲ
ＡＭのブロック図である。

【図１７】図１６の強誘電体シャドーＲＡＭに含まれる
メモリセル及び退避用ラッチセルの一例回路図である。

【図１８】図１６の強誘電体シャドーＲＡＭに含まれる
プレートドライバの一例ブロック図である。

【図１９】リコール動作の一例タイミング図である。

【図２０】リード動作の一例タイミング図である。

【図２１】ストア動作の一例タイミング図である。

【図２２】強誘電体シャドーＲＡＭを適用したパーソナ
ルコンピュータ等のデータ処理装置の一例ブロック図で
ある。

【符号の説明】

１強誘電体シャドーＲＡＭ１Ａ強誘電体シャドーＲＡＭ２メモリマット２Ａメモリマット３センスアンプ回路４プリチャージ回路５カラムスイッチ回路６ワードドライバ７プレートドライバ７Ａプレートドライバ１７タイミングコントローラ１７Ａタイミングコントローラ１８プリチャージ電圧発生回路１９中間電圧発生回路２０揮発／不揮発モード判定回路４０マイクロコンピュータＶｄｄ電源電圧Ｖｓｓ接地電圧Ｖｄｄ／２中間電圧ＲＣＬリコール信号ＳＴＲストア信号ＶＰＣプリチャージ電圧ＶＰＬプレート電圧ＭＣ，ＭＣ０，ＭＣ１メモリセルＬＣ退避用ラッチセルＣＳｔ，ＣｓｂストレージキャパシタＱｓｔ，Ｑｓｂ選択ＭＯＳトランジスタＢＬｔ，ＢＬｂ相補ビット線ＷＬ０ワード線ＰＬ０プレート線ＳＡセンスアンプ

Claims

【特許請求の範囲】

【請求項１】強誘電体薄膜を絶縁膜として用いたスト
レージキャパシタを含み、このストレージキャパシタの
一方の蓄積電極が選択トランジスタを介してビット線に
接続され、前記ストレージキャパシタの他方の蓄積電極
がプレート線に接続されたメモリセルを有する強誘電体
シャドーＲＡＭであって、ストレージキャパシタに残留分極として保持されている
データを電荷情報に変換するとき前記プレート線とビッ
ト線との間に当該ビット線の信号振幅に応ずる上限と下
限の相互に異なる電圧によって電界を形成し、これによ
ってストレージキャパシタに電荷情報を保持させ、電荷
情報を保持したストレージキャパシタを用いる揮発性の
ダイナミックメモリ動作において前記プレート線をビッ
ト線の信号振幅の中間の電圧に固定し、また、ストレー
ジキャパシタの電荷情報に応ずるデータを分極情報とし
てストレージキャパシタに保持させるとき前記プレート
線をビット線の信号振幅下限と上限の電圧に変化させ
る、制御手段を備えて成るものであることを特徴とする
強誘電体シャドーＲＡＭ。
【請求項２】強誘電体薄膜を絶縁膜として用いたスト
レージキャパシタを含み、このストレージキャパシタの
一方の蓄積電極が選択トランジスタを介してビット線に
接続され、前記ストレージキャパシタの他方の蓄積電極
がプレート線に接続されたメモリセルを有する強誘電体
シャドーＲＡＭであって、ストレージキャパシタに残留分極として保持されている
データを電荷情報に変換するとき接地電圧にてプリチャ
ージされたビット線に対して前記プレート線に電源電圧
を与えてストレージキャパシタに電荷情報を保持させ、
電荷情報を保持したストレージキャパシタを用いる揮発
性のダイナミックメモリ動作においてプレート線を電源
電圧と接地電圧の中間の電圧に固定すると共にビット線
のプリチャージレベルを前記中間の電圧とし、ストレー
ジキャパシタの電荷情報に応ずるデータを分極情報とし
てストレージキャパシタに保持させるときは前記プレー
ト線を電源電圧と接地電圧に変化させる、制御手段を備
えて成るものであることを特徴とする強誘電体シャドー
ＲＡＭ。
【請求項３】強誘電体薄膜を絶縁膜として用いたスト
レージキャパシタを含み、このストレージキャパシタの
一方の蓄積電極が選択トランジスタを介してビット線に
接続され、前記ストレージキャパシタの他方の蓄積電極
がプレート線に接続され、前記選択トランジスタの選択
端子がワード線に接続された複数個のメモリセルと、前
記ビット線のプリチャージ回路と、ビット線のセンスア
ンプと、前記プリチャージ回路のプリチャージ電圧及び
前記プレート線の電圧を制御する制御回路とを含み、前
記強誘電体薄膜によるストレージキャパシタの分極特性
を利用してメモリセルのリード・ライトを行う不揮発モ
ードと、前記ストレージキャパシタの電荷蓄積機能を利
用してメモリセルのリード・ライトを行う揮発モードと
を有する強誘電体シャドーＲＡＭであって、前記制御回路は、前記ストレージキャパシタに残留分極
として保持されているデータを電荷情報に変換すると
き、前記センスアンプが規定するビット線到達レベルの
一方の電圧を前記プレート線に与える電圧にすると共
に、前記センスアンプが規定するビット線到達レベルの
他方の電圧を前記プリチャージ電圧とし、この状態で前
記センスアンプを活性化し、これによってストレージキ
ャパシタに電荷情報を保持させた後にプレート電圧をビ
ット線到達レベルの中間の電圧に固定して前記揮発モー
ドでメモリセルのアクセスを可能にし、ストレージキャ
パシタの電荷情報に応ずるデータを分極情報としてスト
レージキャパシタに保持させるときは、前記プレート電
圧を、前記中間の電圧からビット線到達レベルの一方の
電圧に変化させ次いでビット線到達レベルの他方に電圧
に変化させるものであることを特徴とする強誘電体シャ
ドーＲＡＭ。
【請求項４】強誘電体薄膜を絶縁膜として用いたスト
レージキャパシタを含み、このストレージキャパシタの
一方の蓄積電極が選択トランジスタを介してビット線に
接続され、前記ストレージキャパシタの他方の蓄積電極
がプレート線に接続され、前記選択トランジスタの選択
端子がワード線に接続された複数個のメモリセルを有
し、前記強誘電体薄膜によるストレージキャパシタの分
極特性を利用してメモリセルのリード・ライトを行う不
揮発モードと、前記ストレージキャパシタの電荷蓄積機
能を利用してメモリセルのリード・ライトを行う揮発モ
ードとを有する強誘電体シャドーＲＡＭであって、前記プレート線は、隣接する第１のワード線と第２のワ
ード線に接続された夫々のメモリセルに共有され、前記
ビット線には当該ビット線に読出された情報を選択的に
保持する退避用ラッチセルを設け、前記ストレージキャパシタに残留分極として保持されて
いるデータを電荷情報に変換するとき、前記第１のワー
ド線によって選択されたメモリセルの残留分極を電荷情
報に変換して当該電荷情報を前記退避用ラッチセルに保
持させ、次いで第２のワード線によって選択されたメモ
リセルの残留分極を電荷情報に変換して当該メモリセル
のストレージキャパシタにその電荷情報を保持させ、そ
の後、前記退避用ラッチセルに保持されている電荷情報
を前記第１のワード線に接続されたメモリセルに書込み
制御する制御手段を備えて成るものであることを特徴と
する強誘電体シャドーＲＡＭ。
【請求項５】前記制御手段は、ストレージキャパシタ
の電荷情報に応ずるデータを分極情報としてストレージ
キャパシタに保持させるとき、前記第１のワード線によ
って選択されたメモリセルのストレージキャパシタの電
荷情報をビット線に読出して前記退避用ラッチセルに保
持させ、次いで、第２のワード線によって選択されたメ
モリセルのストレージキャパシタが保持している電荷情
報をビット線に読出してそれに対応される分極情報を当
該ストレージキャパシタに書込み制御し、その後、前記
退避用ラッチセルが保持している電荷情報をビット線に
読出しそれに対応される分極情報を前記第１のワード線
によって選択されるメモリセルのストレージキャパシタ
に書込み制御するものであることを特徴とする請求項４
記載の強誘電体シャドーＲＡＭ。
【請求項６】強誘電体薄膜を絶縁膜として用いたスト
レージキャパシタを含み、このストレージキャパシタの
一方の蓄積電極が選択トランジスタを介してビット線に
接続され、前記ストレージキャパシタの他方の蓄積電極
がプレート線に接続され、前記選択トランジスタの選択
端子がワード線に接続された複数個のメモリセルを有
し、前記強誘電体薄膜によるストレージキャパシタの分
極特性を利用してメモリセルのリード・ライトを行う不
揮発モードと、前記ストレージキャパシタの電荷蓄積機
能を利用してメモリセルのリード・ライトを行う揮発モ
ードとを有する強誘電体シャドーＲＡＭであって、前記プレート線は、隣接する第１のワード線と第２のワ
ード線に接続された夫々のメモリセルに共有され、前記
ビット線には当該ビット線に読出された情報を選択的に
保持する退避用ラッチセルを設け、前記ストレージキャパシタに残留分極として保持されて
いるデータを電荷情報に変換するとき、接地電圧でプリ
チャージされたビット線に対して前記プレート線に電源
電圧を与え、前記第１のワード線によって選択されたメ
モリセルの残留分極を電荷情報に変換して前記退避用ラ
ッチセルに保持させ、次いで前記プレート線に電源電圧
を与えると共にビット線に接地電圧を与えて第２のワー
ド線によって選択されたメモリセルの残留分極を電荷情
報に変換して当該メモリセルのストレージキャパシタに
その電荷情報を保持させ、その後、プレート線を電源電
圧と接地電圧の中間の電圧にすると共にビット線のプリ
チャージレベルを前記中間の電圧とし、前記前記退避用
ラッチセルに保持されている電荷情報をビット線に読出
して前記第１のワード線によって選択されたメモリセル
に書込み制御する制御手段を備えて成るものであること
を特徴とする強誘電体シャドーＲＡＭ。
【請求項７】前記制御手段は、ストレージキャパシタ
の電荷情報に応ずるデータを分極情報としてストレージ
キャパシタに保持させるとき、プレート線を電源電圧と
接地電圧の中間の電圧にすると共にビット線のプリチャ
ージレベルを前記中間の電圧とし、前記第１のワード線
によって選択されたメモリセルのストレージキャパシタ
の電荷情報をビット線に読出して前記退避用ラッチセル
に保持させ、次いで、第２のワード線によって選択され
たメモリセルのストレージキャパシタが保持している電
荷情報をビット線に読出した後、前記プレート線を電源
電圧と接地電圧に変化させてその読出し電荷情報に対応
される分極情報を当該ストレージキャパシタに書込み制
御し、その後、プレート線を電源電圧と接地電圧の中間
の電圧にすると共にビット線のプリチャージレベルを前
記中間の電圧として前記退避用ラッチセルが保持してい
る電荷情報をビット線に読出し、前記プレート線を電源
電圧と接地電圧に変化させてその読出し電荷情報に対応
される分極情報を前記第１のワード線によって選択され
たメモリセルのストレージキャパシタに書込み制御する
ものであることを特徴とする請求項６記載の強誘電体シ
ャドーＲＡＭ。
【請求項８】前記強誘電体薄膜の抗電圧は接地電圧と
電源電圧の中間電圧以上の電圧であることを特徴とする
請求項１乃至７の何れか１項記載の強誘電体シャドーＲ
ＡＭ。
【請求項９】請求項１乃至８の何れか１項記載の強誘
電体シャドーＲＡＭと、この強誘電体シャドーＲＡＭを
アクセス制御するデータプロセッサとを含んで成るもの
であることを特徴とするデータ処理システム。