KR0170008B1 - 강유전체 메모리 장치 - Google Patents

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KR0170008B1
KR0170008B1 KR1019950056929A KR19950056929A KR0170008B1 KR 0170008 B1 KR0170008 B1 KR 0170008B1 KR 1019950056929 A KR1019950056929 A KR 1019950056929A KR 19950056929 A KR19950056929 A KR 19950056929A KR 0170008 B1 KR0170008 B1 KR 0170008B1
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도루 기무라
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

플레이트 라인 PL의 전압은 중간 전압 Vm으로 고정된다. 프리차지·밸런스 회로(3)은 소정 워드 라인 WL이 외부 어드레스 신호에 의해 선택 레벨로 되기 전에 비트 라인 BL11 및 BL12를 접지 레벨로 프리차지한다. 그 다음, 메모리 셀로의 억세스가 이루어진다. 그 다음, 중간 전압 공급 회로(5)는 비트 라인 BL11 및 BL12를 중간 전압 Vm으로 유지한다. 그 후, 소정 워드 라인 WL은 교호로 선택 레벨로 되므로, 메모리 셀 MC의 트랜지스터 T가 활성화됨으로써, 셀 노드 Nmc의 전압을 중간 전압 Vm으로 보정한다. 본 발명에 따른 강유전체 메모리 장치는 고속 동작과 저소비 전적을 달성하고, 저장된 데이타의 파괴를 방지하며, 전압 제어와 워드 라인의 등작 제어를 단순화시킨다.

Description

강유전체 메모리 장치
제1a도는 강유전체 메모리 장치에 사용되는 메모리 셀 및 그 주변의 회로도.
제1b도는 강유전체 메모리 장치에 사용되는 메모리 셀 및 그 주변을 도시한 단면도.
제2a도는 제1a도 및 제1b도에 도시된 메모리 셀에 인가된 전계와 분극량 사이의 관계를 나타내는 히스테리시스 루프를 도시한 도면.
제2b도는 인가 전압과 이 전압에 의해 생성된 전계 사이의 관계를 설명하기 위한 개략도.
제3도는 종래의 불휘발성 강유전체 메모리 장치의 제1 예를 도시한 회로도.
제4도는 제3도에 도시된 강유전체 메모리 장치의 신호 전송 파형을 도시한 도면.
제5도는 종래의 불휘발성 강유전체 메모리 장치의 제2 예를 도시한 회로도.
제6도는 제5도에 도시된 강유전체 메모리 장치의 신호 전송의 타이밍차트.
제7도는 본 발명의 제1 실시예에 따른 강유전체 메모리 장치의 회로도.
제8도는 제7도에 도시된 강유전체 메모리 장치의 신호 전송의 타이밍차트.
제9도는 본 발명의 제2 실시예에 따른 강유전체 메모리 장치의 블럭도.
제10도는 제9도에 도시된 강유전체 메모리 장치의 신호 전송의 타이밍차트.
제11도는 본 발명의 제3 실시예에 따른 강유전체 메모리 장치의 블럭도.
제12도는 제11도에 도시된 강유전체 메모리 장치의 신호 전송의 타이밍차트.
* 도면의 주요부분에 대한 부호의 설명
1, Ix, Iy : 메모리 셀 어레이 2, 2x : 중간 전압 발생 회로
3 : 프리차지·밸런스 회로 4, 4x 기준 레벨 발생 회로
5 : 중간 전압 공급 회로 6 : 어드레스 버퍼 회로
7 : 어드레스 카운터 8 : 어드레스 선택 회로
9, 9a : X 디코더 10 : Y 디코더
11 : 감지 증폭·열 선택 회로 12 : 데이타 출력 회로
13 : 데이타 입력 회로 14 14a : 제어 회로
본 발명은 강유전체 메모리 장치에 관한 것으로, 특히 스위칭하는데 사용될 트랜지스터와 내부에 데이타를 저장하기 위한 캐패시터로 각각 구성된 다수의 메모리 셀을 포함하는 강유전체 메모리 장치에 관한 것이다.
종래의 강유전체 메모리 장치에 대해 설명하기 전에, 강유전체 메모리 장치에 사용될 메모리 셀의 구성과 동작 원리에 대해 제1a도 및 제1b도에 도시된 회로도 및 부분 단면도를 참조하여 설명하겠다.
제1a도에 도시된 메모리 셀 MC는 용량 소자 C와 트랜지스터 T로 구성된다. 용량 소자 C는 서로 대향하는 전극들 사이에 삽입된 강유전체막 FE를 갖고 있고, 2개의 전극 C1및 C2를 갖는다. 전극들 중 한 전극 C1은 플레이트 라인 PL에 전기적으로 접속된다. 트랜지스터 T는 게이트 G가 워드 라인 WL에 전기적으로 접속되고 소스 5와 드레인 D 중 하나가 비트 라인 BL에 전기적으로 접속되고 다른 하나가 용량 소자 C의 전극 C2에 접속된다.
일반적으로, 강유전체막은 자발 분극을 일으키고, 외부 전계가 인가될 때 야기된 분극이 제2a도에 도시된 바와 같은 루프를 형성하는 히스테리시스 특성을 갖는다. 히스테리시스 특성에 기인하여, 강유전체막 FE에 인가된 외부 전계가 없어졌을 때에 제2a도의 a와 c로 표시된 쌍안정점이 발생한다. 따라서, 강유전체막을 절연체로서 이용한 용량 소자 C는 2진 데이타를 보유할 수 있고, 또한 전원이 오프된 후에도 2진 데이타를 보유할 수 있다 즉, 강유전체 막 FE는 불휘발성 특성을 갖는다.
a점에 저장된 데이타를 c점에 저장된 데이타로 재기 입하기 위해, 워드 라인 WL은 먼저 하이 레벨로 됨으로써 트랜지스터 T를 온시킨다. 그 다음, 항전계(coercive electric field) Ec 보다 세기가 강한 정방향의 전계가 비트 라인 BL 및 워드 라인 WL에 의해 용량 소자 C의 강유전체 막 FE에 인가된다. 이와 반대로, c점에 저장된 데이타가 a점에 저장된 데이타로 재기입되는 경우에는, 항전계 -Ec보다 세기가 약한 부방향의 전계가 강유전체 막 FE에 인가된다.
용량 소자 C에 저장된 데이타를 독출하기 위해, 트랜지스터 T가 온되고, 정방향의 전계 Emax가 비트 라인 BL및 플레이트 라인 PL에 의해 강유전체 막 FE에 인가된다. (Pmax - Pr)에 대응하는 전하는 a점에 저장된 데이타로부터 취해질 수 있고, (Pmax + Pr)에 대응하는 전하는 c전에 저장된 데이타로부터 취해질 수 있다. 그러므로, 상술된 전하들 사이의 차를 검출함으로써 용량 소자 C 내에 저장된 데이타를 독출할 수 있다. 그러나, 이 독출 동작은 a점에 저장된 데이타를 파괴시킬 수 있다. 따라서, a점에 저장된 데이타가 특출된 후, 부방향의 전계 -Emax가 강유전체 막 FE에 인가됨으로써 데이타를 a점에 재기 입한다. 이리하여, 독출 동작이 종료된다.
제2b도에 도시된 바와 같이, 강유전체 막 FE의 막 두께를 dc라 하고, 전극 CP1과 CP2 양단에 인가된 전압을 V라 하면, 인가된 전압 V와 생성될 전계 E 사이의 관계는 V = E × dc의 식으로 표시된다. 따라서, 항전계 Ec와 항전압 Vc 사이의 관계는 Vc = Ec × dc 식으로 표시된다. 이러한 메모리 셀 MC를 포함하는 불휘발성 메모리가 단일 전원으로 동작될 때, 일반적으로 2진 데이타의 저 레벨은 d 점 (-Emax)에 대응되어 저전원 전압레벨로서 사용되며, 2진 데이타의 고레벨은 b 점 (Emax)에 대응되어 고전원 전압레벨로서 사용된다.
제3도는 단일 전원으로 구동되고 다수의 상기 메모리 셀 MC를 갖는 종래의 강유전체 메모리 장치의 제1 예를 도시한 것이다.
도시된 강유전체 메모리 장치는 메모리 셀 어레이(1x)와 플레이트 라인 전압공급 회로(16)으로 구성된다. 메모리 셀 어레이(1x)는 (a) 행 및 열 방향으로 배열된 다수의 메모리 셀로서, 서로 대향하는 전극들 사이에 삽입된 강유전체 막으로 구성된 용량 소자 C와, 소스와 드레인 중의 하나가 용량 소자 C의 전극들 중 한 전극에 전기적으로 접속된 트랜지스틴 T를 각각 갖고 있는 다수의 메모리 셀, (b) 메모리 셀 MC의 각 행과 각각 연관된 다수의 워드 라인 WLI 내지 WLn(제3도에 WL1과 WL2만 도시됨)으로서, 각각의 행에 배치된 메모리 셀 MC 내에 포함된 트랜지스터 T의 게이트에 각각 전기적으로 접속되고, 선택 레벨에서 메모리 셀 MC를 선택 상태로 있게 하는 다수의 워드 라인, (c) 메모리 셀 MC의 각 열과 각각 관련된 다수의 제1 비트 라인 BL11 내지 BLn1 및 제2 비트 라인 BL12 내지 BLn2로서, 각각의 열에 각각 배치된 기수번째 및 우수번째 메모리 셀 내에 포함된 트랜지스터 T의 소스와 드레인 중의 다른 쪽에 각각 전기적으로 접속된 다수의 제1 비트 라인 BL11 내지 BLn1 및 제2 비트 라인 BL12 내지 BLn2, (d) 메모리 셀 MC의 2행마다 각각 배치되어, 2열의 메모리 셀 MC 내에 포함된 용량 소자 C의 전극들 중 다른쪽 전극과 전기적으로 접속되는 다수의 플레이트 라인 PLI 내지 PLn(제3도에 PL1만 도시됨)을 포함한다. 플레이트 라인 전압 공급 회로(16)은 소정수의 워드 라인에 대응하여 제공된다. 예를 들어, 도시된 강유전체 메모리 장치에 있어서, 플레이트 라인 전압 공급 회로(16)은 워드 라인 WL1 및 WL2에 대응한다. 플레이트 라인 전압 공급 회로(16)은 다수의 트랜지스터, 예를 들어 도시된 강유전체 메모리 장치 내의 2개의 트랜지스터 T41 및 T42를 포함하고, 이 트랜지스터들은 각각 게이트가 관련된 워드라인에 전기적으로 접속되고, 소스와 드레인 중 한쪽이 관련된 플레이트 라인에 전기적으로 접속되며, 다른 쪽은 플레이트 라인용 전압 Vp1이 인가되기 위한 것이다. 플레이트 라인 전압 공급 회로(16)은 선택 레벨로 된 워드 라인에 대응하는 플레이트 라인에 플레이트 라인 전압 Vp1을 공급한다.
이하, 제4도에 도시된 파형을 참조하여 강유전체 메모리 장치의 독출 동작에 대해 설명하겠다.
대기 기간에 있어서, 즉 소정의 워드 라인, 예를 들어 WL1이 선택 레벨로 상승하기 전에는, 제1 비트 라인 BL11 내지 BLn1, 제2 비트 라인 BL12 내지 BLn2 및 플레이트 라인 PL1 내지 PLn은 접지 레벨 상태이다. 워드 라인 WL1이 선택 레벨로 되면, 워드 라인 WL1 전기적으로 접속된 메모리 셀도 또한 선택 상태로 되며, 플레이트 라인 전압 Vp1이 플레이트 라인 PL1에 공급되는 결과가 되어 트랜지스터가 활성화된다. 그 결과, 메모리 셀 MC 내에 저장된 데이타는 제1 비트 라인 BL11 내지 BLn1 상에 독출된다. 각각이 제1 비트 라인 BL11 내지 BLn1과 쌍을 각각 형성하는 제2 비트 라인 BL12 내지 BLn2의 레벨은 워드 라인 WL2가 비선택 레벨이고, 따라서 워드 라인 WL2에 접속된 메모리 셀도 비선택 레벨이기 때문에 거의 변화되지 않는다. 제1 비트 라인 BL11 내지 BLn1과 제2 비트 라인 BL12 내지 BLn2 사이의 전압 차를 증폭함으로써, 선택 레벨로 된 메모리 셀 내에 저장된 데이타를 독출할 수 있다.
예를 들어, 다쯔미 수미(Tatsumi Sumi)등에 의한 문헌, 1994년 IEEE International Solid-State Cricuits Conference, Digest of Tectmical Papers(1994. 2. 18)의 268-269 페이지의 FA16.2 : A 256 Kb Nonvolatile Ferroelectric Memory at 3V and l00ns에는 3.0V의 전원 전압과 3mA의 소비 전류시에 256 Kb의 메모리 용량으로 200ns의 억세스 사이클 시간이 얻어질 수 있다는 것이 기록되어 있다.
강유전체 메모리 장치에 있어서, 메모리 셀 MC의 용량 소자 C의 강유전체 막에 정부의 유발(誘發)분극을 줌으로써 데이타가 저장된다. 그러므로, 저장된 데이타는 용량 소자 C의 강유전체 막의 분극 상태를 검출함으로써 독출되기 때문에, 제3도에 도시된 예에서와 같이 강유전체 메모리 장치에서는 소정의 전압을 플레이트 라인 PL1 내지 PLn에 공급할 필요가 있다 부수적으로, 용량 소자 C가 강유전성 물질로 이루어지기 때문에, 용량 소자 C는 일반적으로 DRAM보다 큰 용량을 갖는다.
플레이트 라인 PL은 일반적으로 강유전성 물질과의 정합성(整合性)을 얻기 위해 Au, Pt 및 Ru 등의 귀금속으로 이루어진다. 그러나, 이들의 가공성으로 인해 이들 귀금속의 두께를 두껍게 하기가 곤란하고, 부수적으로 더 얇은 배선에 의해 야기된 메모리 용량의 고밀도화 관점에서 배선의 폭을 증가시키기가 불리하다. 따라서, 배선의 저항을 감소시키기가 곤란하다 그 결과, 플레이트 라인 PLI의 시정수가 증가되는 것을 방지할 수 없고, 따라서 플레이트 라인 PL1을 구동시키는데에 시간이 많이 걸린다. 예를 들어, 통상의 DRAM은 64 Mb의 메모리 용량으로 90 ns의 억세스 사이클 시간을 달성할 수 있다. 또한, 플레이트 라인 PL1의 충 ·방전은 소비 전력을 더 증가시킨다.
제5도는 플레이트 라인의 전압이 고정되게 배열된 종래의 강유전체 메모리 장치의 제2 예를 도시한 것이다. 이러한 강유전체 메모리 장치에 대해서는, 예를들어 일본국 특개평 제2-110895호 공보에 제안되어 있다.
도시된 강유전체 메모리 장치는 (a) 단일 플레이트 라인 PL이 다수의 플레이트 라인 PL1 내지 PLn 대신에 사용된 점을 제외하고는 제3도에 도시된 메모리 셀어레이(1x)와 동일한 구조를 갖는 메모리 셀 어레이(1y)(그러나, 명확하게 하기 위해 2개의 메모리 셀 MC 및 한 쌍의 비트 라인 BL11 및 BL12만이 도시될), (b) 소정시간에 제어 신호 SEP 및 SEN에 따라 비트 라인 쌍 BL11과 BL12 사이의 전압차를 증폭하기 위한 다수의 감지 증폭기 SA1 내지 SAn(SA1만이 도시될), (c) 비트 라인 프리차지 신호 BLP에 따라 비트 라인 BL11 및 BL12를 중간 전압으로 프리차지하기 위한 프리차지 회로(17), (d) 비트 라인의 논리 1 레벨과 논리 0 레벨 사이의 중간인 전압을 생성하여 이렇게 생성된 중간 전압을 플레이트 라인 PL과 프리차지회로(17)에 공급하는 중간 전압 발생 회로(2x), 및 (e) 소정의 워드 라인, 예를들어 WL1이 선택 레벨로 되기 직전에 비트 라인 전압 설정 신호 BLST에 따라 비트 라인 BL11 내지 BL1n을 접지 전압 레벨로 되게 하여, 워드 라인 WL1이 선택 레벨로 되는 것과 동기하여 선택 레벨로 되는 더미 워드 라인 DWL1에 의해 선택 메모리 셀 MC 내에 저장된 데이타가 특출되는 비트 라인 BL11과 쌍을 형성하는 비트 라인 BL12에 기준 레벨을 공급하는 기준 레벨 발생 회로(4x)를 포함한다.
이하, 제5도에 도시된 강유전체 메모리 장치의 독출 동작에 대하여 제6도의 파형도를 참조하여 설명하겠다.
대기 기간에 있어서, 즉 메모리 셀 MC로의 억세스가 개시되기 전에는 한쌍의 비트 라인 BL11 및 BL12는 플레이트 라인 PL과 거의 동일한 중간 전압 WL1으로 프리차지된다.
메모리 셀 MC로의 억세스가 개시된 후와 워드 라인 WL1이 선택 레벨로 되기 직전에는, 비트 라인 전압 설정 신호 BLST는 활성화되고, 비트 라인 BL11 및 BL12, 워드 라인 WL1 및 더미 워드 라인 DWL1은 접지 전압 레벨로 된다. 전원 전압 레벨은 접지 전압 레벨 대신에 사용될 수 있다. 그 후, 워드 라인 WLI 및 더미 워드 라인 DWL1은 선택 레벨로 되고, 따라서 선택 메모리 셀 MC 내에 저장된 데이타는 비트 라인 BL11에 독출되고, 기준 레벨은 기준 레벨 발생 회로(4x)로부터 비트 라인 BL12에 공급된다. 그 후, DRAM과 동일한 방식으로, 비트 라인 BL11과 BL12 사이의 전압차는 감지 증폭기 SA1에 의해 증폭되고, 이렇게 증폭된 전압차는 출력으로서 검출된다.
일반적으로, 셀 노드 Nmc, 즉 트랜지스터 T가 용량 소자 C에 접속된 접속점과 접지 전압 레벨 또는 전원 전압 레벨 상태인 기판 사이에는 매우 작긴 하지만 리크가 발생한다 그러므로, 대기 기간에 있어서 메모리 셀 MC의 트랜지스터 T가 오프 상태이고 셀 노드 Nmc가 플로팅 상태라면, 상술된 리크는 셀 노드 Nmc가 접지 전압 레벨 또는 전원 전압 레벨로 되게 하여, 메모리 셀 MC의 자발 분극을 반전시키는 결과가 된다. 그러므로, 제2 예에 있어서, 트랜지스트 T는 선택 레벨과 비선택 레벨 사이의 중간인 전압 Vt(트랜지스터 임계 전압)으로 유지되어 있는 워드 라인 WL1 내지 WLn으로 약간 온되므로, 비트 라인은 셀 노드 Nmc에서의 전하가 기판으로 리크하는 것을 보정하여 셀 노드 Nmc를 플레이트 라인 PL과 거의 동일한 중간 전압으로 유지시킨다. 그러므로, 자발 분극의 반전이 방지된다.
제2 예에 있어서는 소비 전력을 작게 할 수 있다. 그러나, 메모리 셀 MC의 트랜지스터 T는 제조시의 오차로 인해 온되지 않을 때도 있으므로, 셀 노드 Nmc의 리크를 보정할 수 없어서, 다음 억세스가 개시될 때까지 긴 시간이 걸리게 되면 자발 분극을 반전시켜 버린다. 그러므로, 트랜지스터 T는 자발 분극의 반전을 방지하기 위해 다시 온된다.
제1 예에 있어서는 억세스될 때마다 플레이트 라인 PL을 소정의 전압으로 감소시킬 필요가 있다. 그러므로, 제1 예는 플레이트 라인 PL을 구동시키는 시간이 길어져서, 고속 동작을 달성하기 곤란하고, 플레이트 라인 PL의 충·방전으로 인해 소비 전력이 증가한다는 문제가 있다.
제2 예는 플레이트 라인 PL에 소정 전압이 규칙적으로 공급되기 때문에 제1예의 문제점을 갖지 않는다. 제2예에 있어서, 셀 노드 Nmc에서 기판으로의 리크로 인한 메모리 셀 MC의 용량 소자 C의 강유전체 막의 자발 분극을 방지하기 위해, 트랜지스터 T는 대기 기간에서 선택 레벨과 비선택 레벨 사이의 중간인 소정 레벨로 유지되어 있는 워드 라인으로 약간 온되고, 그럼으로써 셀 노드 Nmc의 리크가 비트 라인에 의해 보정되어 셀노드 Nmc가 플레이트 라인 PL과 거의 동일한 전압으로 유지된다. 부수적으로, 제2 예는 제조 오차로 인해 트랜지스터가 온되지 못하고, 따라서 다음 억세스가 개시될 때까지 긴 시간이 걸리기 때문에, 셀 노드의 리크가 보정될 수 없는 경우를 방지하기 위해 메모리 셀 MC의 트랜지스터 T가 다시 온되도록 구성되어 있다. 그러므로, 제2 예에 있어서, 워드 라인 제어는 4단계의 전압 제어와 3단계의 동작 제어, 즉 억세스를 위한 선택/비선택 레벨의 제어, 셀 노드 Nmc에서의 전압 보정을 위해 메모리 셀 MC의 트랜지스터 T를 약간 온시키는 제어, 및 트랜지스터 T를 더욱 온시키는 제어를 포함해야 한다. 따라서, 제2 예는 워드 라인의 전압 제어와 동작 제어가 복잡해진다는 문제점이 있다.
일본국 특개평 제2-110895호 공보에는 또한 강유전성 물질을 이용한 반도체 메모리가 개시되어 있다. 개시된 반도체 메모리는 메모리 셀에 의해 야기된 비트 라인 쌍의 전압 변화를 검출하여 증폭하는 감지 증폭기를 포함한다. 메모리 셀은 전극들 사이에 삽입된 강유전성 물질로 구성된 강유전체 캐패시터를 갖는다. 강유전체 개패시터의 전극들 중의 한 전극의 전압은 비트 라인의 논리 1 과 0 레벨 사이의 중간인 레벨에 대응하는 전압으로 고정된다. 다른 전극과 비트 라인 사이에는 전하를 전달하는데 사용될 트랜지스터가 배치된다. 강유전체 캐패시터의 전극들 사이의 최대 갭을 d라 하고, 강유전성 물질의 자발 분극의 반전에 필요한 전계의 세기를 Et[V/cm]라 하면, 이들의 적 Et × d는 각각 비트 라인의 논리 1과 0 레벨에 대응하는 전압들 사이의 전압차의 거의 절반보다 작게 된다.
본 발명의 목적은 고속 동작 및 저소비 전력을 가지면서 워드 라인의 전압 제어와 동작 제어를 단순화할 수 있고, 대기 기간에서의 자발 분극의 반전을 방지할 수 있는 강유전체 메모리 장치를 제공하기 위한 것이다.
본 발명은 최소한 하나의 메모리 셀 어레이를 포함하는 강유전체 메모리 장치를 제공하는데, 메모리 셀 어레이는 (a) 행 및 열 방향으로 배열되어 있고 각각이 용량 소자와 트랜지스터를 갖고 있는 다수의 메모리 셀로서, 용량 소자가 서로 대향하는 전극들 사이에 삽입된 강유전체 막으로 구성되어 강유전체 막의 분극에 따라 2진 데이타를 저장하여 보유하고, 트랜지스터의 소스와 드레인 중의 한쪽이 용량 소자 전극들 중의 한 전극에 전기적으로 접속되어 있는 다수의 메모리 셀, (b)메모리 셀의 각 행과 각각 연관되어 있고, 각각의 행에 배치된 메모리 셀 내에 포함된 트랜지스터의 게이트에 각각 전기적으로 접속되고, 선택 레벨에서 메모리 셀을 선택 상태로 되게 하는 다수의 워드 라인, (c) 메모리 셀의 각 열과 각각 연관되어 있고, 각각의 열에 배치된 메모리 셀 내에 포함된 트랜지스터의 소스와 드레인중의 다른 쪽에 전기적으로 접속되는 다수의 비트 라인, (d) 메모리 셀 내에 포함된 용량 소자의 전극들 중 다른 전극에 전기적으로 접속되는 플레이트 라인을 포함하고, 강유전체 메모리 장치는 (A) 2진 데이타의 논리 레벨들 중에서 고레벨과 저레벨 사이의 중간인 레벨에 대응하는 중간 전압을 플레이트 라인에 공급하는 플레이트 라인 전압 공급 수단: (B) 외부 어드레스 신호에 응답하여 소정의 워드 라인이 선택 레벨로 되기 전에 2진 데이타의 논리 레벨들 중에서 고레벨과 저레벨중의 한 레벨에 대응하는 전압으로 비트 라인을 프리차지하기 위한 프리차지 수단; (c) 프리차지 수단에 의해 프리차지된 비트 라인으로 선택 메모리 셀에서 독출된 신호를 기준 레벨과 비교하여 이 신호를 증폭하는 다수의 감지 증폭기: (D) 감지 증폭기에 의한 증폭이 완료된 후 비트 라인을 중간 전압이 되도록 보유하는 비트 라인 전압 보유 수단; 및 (E) 비트 라인이 비트 라인 전압 보유 수단에 의해 중간 전압으로 보유되는 동안에 소정의 워드 라인을 선택 레벨로 되게하여 소정 워드 라인에 접속된 메모리 셀의 트랜지스터를 활성화시킴으로써 트랜지스터와 용량 소자의 접속점에서의 전압을 중간 전압으로 되게 하는 전극 전압 보정 수단을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 플레이트 라인의 전압이 고정되게 설정되고, 트랜지스터가 활성화되어 트랜지스터와 용량 소자의 접속점에서의 전압이 플레이트 라인의 전압과 동일하게 설정된다. 그러므로, 강유전체 메모리 장치는 고속 동작과 저소비 전력을 가능하게 하여, 저장된 데이타가 파괴되는 것을 방지하고, 워드 라인의 전압 제어와 동작 제어를 단순하게 한다.
본 발명의 상기 및 그밖의 다른 목적과 특징은 첨부된 도면을 참조한 다음 설명으로부터 명백해지고, 도면 중에서 동일하거나 유사한 부분에는 동일한 참조 부호를 붙였다.
이하, 첨부된 도면을 참조하여 본 발명의 양호한 실시예에 대해 설명하겠다.
제1 실시예에 따른 강유전체 메모리 장치는 메모리 셀 어레이(1), 중간 전압 발생 회로(2), 프리차지·밸런스 회로(3), 기준 레벨 발생 회로(4), 다수의 감지 증폭기 SA(제7도에 SA1만 도시됨), 중간 전압 공급 회로(5) 및 용량 소자 C의 전극 전압을 보정하기 위한 회로(19)로 구성된다.
메모리 셀 어레이(1)은 제1a도, 제1b도, 제3도 및 제5도에 도시된 메모리 셀 MC와 동일한 구조를 갖고 동일한 방식으로 배열된 다수의 메모리 셀 MC를 포함한다. 즉 메모리 셀 MC는 행 및 열 방향으로 배열된다. 각각의 메모리 셀 MC는 용량 소자 C와 트랜지스터 T를 갖는다. 용량 소자 C는 서로 대향하는 전극들 사이에 삽입된 강유전체 막으로 구성되어, 강유전체 막의 분극에 따라 2진 데이타를 저장하여 보유한다. 트랜지스터 T의 소스와 드레인 중 한쪽은 용량 소자 C의 전극들 중 한 전극에 전기적으로 접속된다. 이하, 메모리 셀 MC 중에서, 기수번째 메모리 셀을 제1 메모리 셀(제7도에서 MC11만이 도시됨)이라 하고, 우수번째 메모리 셀을 제2 메모리 셀(MCL2만 도시됨)이라 한다.
다수의 워드 라인 WL은 메모리 셀 MC11 및 MC12의 각 행과 관련된다. 각각의 워드 라인 WL은 각각의 행에 배치된 메모리 셀 MC 내에 포함된 트랜지스터 T의 게이트에 전기적으로 접속되어서 각각의 워드 라인 WL이 선택 레벨에서 메모리 셀을 선택 상태로 되게 한다. 이하, 워드 라인 WL 중에서, 우수번째 워드라인을 제 1 워드 라인(제7도에서 WL1만 도시됨)이라 하고, 기수번째 워드 라인을 제2 워드라인(WL2만 도시됨)이 라 한다.
다수의 비트 라인은 메모리 셀 MC11 및 MC12의 각 열과 관련된다. 각각의 비트 라인은 각각의 열에 배치된 메모리 셀 내에 포함된 트랜지스터의 소스와 드레인 중 다른 쪽에 전기적으로 접속된다. 이하, 비트 라인 BL 중에서, 기수번째 메모리 셀의 트랜지스터의 소스 또는 드레인에 접속된 비트 라인을 제1 비트 라인(B11만 도시됨)이라 하고, 우수번째 메모리 셀의 트랜지스터의 소스 또는 드레인에 접속된 비트 라인을 제2 비트 라인(BL12만 도시됨)이라 한다 제1 및 제2 비트라인은 쌍을 이룬다.
또한, 메모리 셀 어레이(1)은 모든 용량 소자 C의 전극들 중 다른 쪽 전극에 전기적으로 접속된 플레이트 라인 PL을 포함한다.
중간 전압 발생 회로(2)는 2진 데이타의 논리 레벨들 중에서 고레벨과 저레벨 사이의 중간인 레벨에 대응하는 중간 전압 Vm을 발생하여, 이 중간 전압 Vm을 플레이트 라인 PL에 규칙적으로 공급한다. 예를 들어, 중간 전압 Vm은 전원 전압의 절반으로 설정된다.
프리차지·밸런스 회로(3)은 트랜지스터 721, 722 및 723으로 구성된다. 프리차지 ·밸런스 회로(3)은 프라차지 신호 BLP의 찰성 레벨에 응답하여 2진 데이타의 논리 레빈들 중에서 고레벨과 저레벨 중의 한 레벨에 대응하는 전압으로 제1 및 제2 비트 라인 BL11 및 BL12를 프리차지하고, 비트 라인 밸런스 신호 BLB의 활성레벨에 응답하여 제1 및 제2 비트 라인 BL11 및 BL12가 동일 전압이 되도록 밸런스시킨다. 제1 실시예에 있어서, 제1 및 제2 비트 라인 BL11 및 BL12는 2진 데이타의 저레벨에 대응하는 접지 전압으로 프리차지된다.
제1 및 제2 비트 라인 중 한 라인(예를들어, BL11)에는 기준 레벨 발생 제어 회로 RLG1 및 RLG2의 선택 레벨에 응답하여 선택 메모리 셀 MC에서 독출된 신호가 전달된다. 기준 레벨 발생 회로(4)는 상기 비트 라인과 쌍을 이루게 되는 제1 및 제2 비트 라인 중 다른 라인(예를 들어, BL12)에 2진 데이타의 독출 레벨들 중 고레벨과 저레벨 사이의 중간 레벨인 기준 레벨을 공급한다.
감지 증폭기 SA1은 감지 증폭 활성 신호 SE의 활성 레벨에 응답하여 제1과 제2 비트 라인 BL11 및 BL12 사이의 전압차를 증폭한다.
중간 전압 공급 회로(5)는 T51과 T52로 구성되고, 중간 전압 공급 신호 MVS의 활성 레벨에 응답하여 중간 전압 발생 회로(2)로부터 제공된 중간 전압 Vm을 제1 및 제2 비트 라인 BL11 및 BL12에 공급한다.
용량 소자 C의 전극의 전압을 보정하는 회로(19)는 워드 라인 셀렉터(20) 및 타이밍 제어기(21)을 포함한다. 회로(19)는 규칙적으로 제1 및 제2 워드 라인 WL1 및 WL2를 소정수의 워드 라인에 의해 교대로 선택 레벨로 되게 하여, 선택 워드 라인에 접속된 메모리 셀의 트랜지스터를 활성화시킴으로써, 중간 전압 Vm이 중간 전압 공급 회로(5)에 의해 제1 및 제2 비트 라인 BL11 및 BL12에 공급되는 동안의 소정 기간에 셀 노드 Nmc에서의 전압, 즉 트랜지스터 T와 용량 소자 C의 접속점의 전압이 중간 전압 Vm으로 되게 한다.
이하, 제1 실시예에 따른 강유전체 메모리 장치의 동작에 대해 제8도에 도시된 신호 타이밍차트를 참조하여 설명하겠다.
다수의 워드 라인들 중에서 워드 라인 WL1이 외부 어드레스 신호에 응답하여 선택 레벨로 되는 기간 T2 바로 전의 기간 T1에 있어서, 프리차지 신호 BLP는 소정의 기간 T1a 동안에 활성 레벨 또는 고레벨로 됨으로써, 비트 라인 BL11 및 BL12를 접지 레벨로 프리차지한다. 부수적으로, 프리차지 신호 BLP가 상승하는 타이밍 t1에서, 밸런스 신호 BLB가 비트 라인에 공급됨으로써, 비트 라인을 비활성 레벨 또는 저레벨로 되게 한다. 즉, 기간 T1은 비트 라인을 프리차지하기 위한 기간이다.
다음 기간 T2에 있어서, 외부 어드레스 신호에 의해 지정된 워드 라인, 예를들어 WL1은 선택 레벨로 되고, 대응하는 기준 레벨 발생 제어 신호 RLG1은 활성 레벨로 되므로, 선택된 워드 라인 WL1에 접속된 메모리 셀 MC11이 선택 상태로 됨으로써, 메모리 셀 MC11 내에 저장된 데이타가 대응하는 비트 라인 BL11에 독출된다. 이와 동시에, 기준 레벨 발생 회로(4)는 비트 라인 BL12에 기준 레벨을 공급한다. 즉, 기간 T2는 저장된 데이타를 독출하기 위한 기간이다. 그러므로, 비트 라인 BL11이 프리차지 레벨의 접지 레벨로 유지되고 플레이트 라인 PL이 중간 전압 Vm으로 유지되기 때문에, 셀 노드 Nmc에는 플레이트 라인 PL의 전압에 기초하여 측정된 전압 -Vm이 인가되므로, 용량 소자 C의 강유전성 물질은 제2a도의 d점으로 구동 된다. 따라서, 독출되기 전의 용량 소자 C의 분극에 따라, 즉 분극이 제2a도의 a점 또는 c점으로 표시되느냐에 따라 신호의 상이한 레벨이 비트 라인 BL11에 독출된다. 제2a도에서의 c점의 분극은 저장된 데이타가 파괴되었다는 것을 의미하는 d점으로 변화된다.
다음 기간 T3에 있어서, 감지 증폭 활성 신호 SE는 활성 레벨로 되어 감지 증폭기 SA1을 활성화시킴으로써, 비트 라인 BL11과 BL12 사이의 전압 차가 증폭된다. 선택된 메모리 셀 MC11 내에 저장된 데이타가 1 레벨 상태이면, 비트 라인 BL11은 전원 전압 레벨들 중에서 고 레벨 상태이고(제8도는 이 경우를 도시한 것임), 선택된 메모리 셀 MC11에 저장된 데이타가 0 레벨 상태이면, 비트 라인 BL11은 접지 레벨 상태이다. 플레이트 라인 PL이 중간 전압 Vm으로 고정되기 때문에, 용량 소자 C의 강유전성 물질은 저장된 데이타가 1을 나타낼 때 b점으로 구동되고, 0일 때 d점으로 구동된다. 그러므로, 기간 T3은 감지 증폭을 위한 기간이다.
비트 라인 BL11 및 BL12의 전압이 안정 상태에 있는 기간 T4에 있어서, 메모리 셀 MC11에서 독출된 데이타는 출력되고, 외부로부터의 데이타에 의해 비트 라인 BL11 및 BL12의 전압을 제어하여 이 데이타를 메모리 셀 MC11 내에 기입할 수 있다. 그러므로, 기간 T4는 판독 및/또는 기입을 위한 기간이다.
다음의 기간 T5에 있어서, 감지 증폭 활성 신호 SE가 비활성 레벨로 됨으로써 감지 증폭기 SA1이 비활성 상태로 된다. 후속적으로, 비트 라인 밸런스 신호 BLB가 활성화됨으로써 비트 라인 BL11 및 BL12를 밸런스시키므로, 이들은 동일한 전압이다. 이러한 밸런싱은 각각 전원 레벨 또는 접지 레벨인 비트 라인 BL11 및 BL12를 동일한 레벨, 즉 전원 레벨과 접지 레벨 사이의 중간인 레벨, 특히 전원 레벨의 절반인 레벨로 되게 하기 때문에, 용량 소자 C의 전극 양단에 인가된 전압이 없다. 그러므로, 분극은 독출 동작 이전에 관찰된 분극 상태로 복귀되어, 이제 기입된 데이타에 따라 존재한다 즉, 기간 T5는 저장 동작 기간이다.
다음 기간 T6에 있어서, 선택 레벨로 되어 있는 워드 라인 WL1 및 활성 레벨로 되어 있는 대응하는 기준 레벨 발생 제어 신호 RLG1은 각각 비선택 레벨과 비활성 레벨로 됨으로써, 메모리 셀 MC11을 비선택 상태로 되게 한다. 이와 동시에, 비트 라인 BL11 및 BL12는 기준 레벨 발생 회로(4)로부터 단절되어 메모리 셀 MC11내에 저장된 데이타를 보유한다. 즉, 기간 T6은 저장된 데이타를 보유하기 위한 기간이다.
그러므로, 저장된 데이타의 독출, 재기입, 외부로부터의 데이타의 기입 및 데이타 보유 동작을 포함하는 일련의 동작들이 종료된다.
저장된 데이타의 독출 및 외부로부터의 데이타의 기입이 달성되지 않은 메모리 셀에 있어서, 또는 판독과 기입이 행해지지 않은 기간에 있어서는 기간 T8에서 용량 소자의 전극 양단의 전압을 보정하기 위한 동작이 행해진다. 제8도에 도시된 기간 T7은 생략될 수도 있다는 것을 주지하기 바란다.
기간 T8에 있어서, 중간 전압 Vm은 먼저 비트 라인 BL11 및 BL12에 공급된다. 중간 전압 Vm이 비트 라인 BL11 및 BL12에 공급되는 동안에, 워드 라인 WL2가 선택 레벨로 되고, 워드 라인 WL2에 접속된 메모리 셀 MC의 트랜지스터 T가 활성화된다. 이 동작은 메모리 셀 MC의 셀 노드 Nmc에서 변화하는 전압이 작아지게 하므로, 셀 노드 Nmc에서의 전압을 플레이트 라인 PL의 전압과 거의 동일하게 유지시킨다. 따라서, 메모리 셀 MC 내에 저장된 데이타의 파괴(즉, 용량 소자 C의 자발분극의 반전 또는 오동작)를 방지할 수 있다
소정의 워드 라인(예를들어, 워드 라인 WL2)를 기간 T8에서 규칙적으로 선택레벨로 되게 하기 위해, 외부 어드레스 신호가 워드 라인에 입력될 수 있고, 또는 내부 어드레스 신호가 생성될 수 있다.
제9도는 내부 어드레스 신호를 생성하는 방법이 이용된 제2 실시예의 블럭도이다.
제2 실시예에 따른 강유전체 메모리 장치는 제1 실시예와 동일한 메모리 셀 어레이(1), 프리차지·밸런스 회로(3), 기준 레벨 발생 회로(4) 및 중간 전압 공급 회로(5)는 포함하는데, 제1 실시예와 달리 중간 전압 발생 회로(2)는 포함하지 않는다. 감지 증폭기 5A는 감지 증곡 열 선택 회로(11)에 포함된다. 제2 실시예에 따른 강유전체 메모리 장치는 또한 X 디코더(9), Y 디코더(10), 데이타 출력 회로(12) 및 데이타 입력 회로(13)을 포함하고, 이들은 DRAM과 기본적으로 동일하다. 따라서, 이들에 대한 설명은 생략하겠다. 이와 유시하게, 감지 증폭·열 선택 회로(11) 내부의 열 선택 회로에 대응하는 부분에 대해서는 설명하지 않겠다.
어드레스 버퍼 회로(6)은 외부 어드레스 신호 AD를 수신하여, 제어 회로(14)의 제어 하에 어드레스 선택 회로(8) 및 Y 디코더(10)에 어드레스 신호를 출력한다. 어드레스 카운터(7)은 제어 회로(14)의 제어 하에 내부 어드레스 신호 ADI를 어드레스 선택 회로(8)에 출력한다. 어드레스 선택 회로(8)은 제어 회로(14)의 제어 하에 어드레스 버퍼 회로(6)으로부터 출력된 어드레스 신호와 내부 어드레스 신호 AD1 중 한 신호를 선택하여, 선택된 신호를 X 디코더(9)에 전달한다. X 디코더(9)는 다수의 워드 라인들 WL1 내지 WLm 중에서 소정의 워드 라인을 수신된 신호에 따라 선택 레벨로 되게 한다.
외부 어드레스 신호 AD에 의해 야기된 억세스는 DRAM과 동일하다. 용량 소자의 전극의 전압의 보정이 행해지는 기간 T8에 있어서, 소정의 워드 라인은 어드레스 카운터(7)로부터 출력된 내부 어드레스 신호 AD1에 따라 선택 레벨로 된다.
제10도는 워드 라인 WL1 내지 WLm이 내부 어드레스 신호 AD1에 따라 교대로 선택 레벨로 되는 것을 나타내는 타이밍차트이다. 제10도는 워드 라인 WLl 내지 WLm이 하나씩 교대로 선택 레벨로 되는 예를 도시했지만, 워드 라인들 WLI 내지 WLm 중에서 다수의 워드 라인이 동시에 선택 레벨로 될 수도 있다.
제1 및 제2 실시예에 있어서, 플레이트 라인 PL의 전압이 고정되기 때문에, 플레이트 라인에서 충·방전이 일어나지 않는다. 그러므로, 고속 동작 따라서 저소비 전력을 달성할 수 있다. 부수적으로, 셀 노드에서의 전압을 보정하기 위한 선택/비선택 레벨의 제어 및 전압과 동작 제어가 2단계로 이루어지므로, 4단계의 전압 제어와 3 단계의 동작 제어를 포함하는 종래 예에서 기술된 제2 예에 비해 이들 제어를 현저하게 간단하게 할 수 있다. 부수적으로, 메모리 셀 내에 저장된 데이타의 파괴를 방지할 수도 있다.
제11도는 제3 실시예에 따른 강유전체 메모리 장치를 도시한 블럭도이고, 제12도는 강유전체 메모리 장치의 동작을 설명하기 위한 신호의 타이밍차트이다.
제3 실시예는 용량 소자 C의 전극의 전압을 보정하기 위한 회로(19)가 어드레스 카운터(7), 어드레스 선택 회로(8), X 디코더(9) 및 제어 회로(14)의 결합 대신에 워드 라인 레벨 제어 회로(15), X 디코더(9a) 및 제어 회로(14a)로 구성된 점과, 비트 라인 BL11 및 BL12가 프리차지·밸런스 회로(3)에 의해 프리차지되는 프리차지 기간을 제외하고 또 소정의 워드 라인이 상기 외부 어드레스 신호 AD에 의해 선택 레벨로 되는 후속 기간을 제외한 기간에, 회로(19)가, 중간 전압 공급 회로(5)에 의해 비트 라인 BL11 및 BL12를 중간 전압 Vm으로 유지하여, 모든 워드 라인 WLl 내지 WLm을 중간 전압 Vm과 메모리 셀 MC의 트랜지스터 T의 임계 전압 Vt의 합보다 큰 소정의 전압이 되게 함으로써, 메모리 싣 어레이(1) 내에 포함된 메모리 셀 MC의 모든 트랜지스터 T를 활성화시키는 회로로 구성된 점만 제9도 및 제10도에 도시된 제2 실시예와 상이하다.
제3 실시예에 있어서, 메모리 셀로부터의 판독 및 메모리 셀로의 기입 동작이 종료된 후, 감지 증폭 활성 신호 SE는 기간 T5에서 비활성 레벨로 된다. 그 다음, 비트 라인 밸런스 신호 BLB 및 중간 전압 공급 신호 MVS가 활성 레벨로 됨으로써, 비트 라인 BL11 및 BL12를 중간 전압 Vm으로 유지한다. 그러므로, 선택 레벨 상태인 워드 라인을 포함하는 모든 워드 라인 WL1 내지 WLm은 모든 메모리 셀 MC의 트랜지스터 T가 활성화되는 레벨로 된다. 그 다음, 이 상태는 후속 억세스가 개시하기 위한 기간 T1의 타이밍 t1에서 프리차지 신호 BLP가 상승할 때까지 유지된다. 그 결과, 셀 노드 Nmc에는 비트 라인 프리차지 기간을 포함하는 메모리 셀로의 억세스를 위한 기간 이외의 기간에, 플레이트 라인 PL에서의 전압과 동일한 중간 전압 Vm이 공급됨으로써, 메모리 셀 내에 저장된 데이타의 파괴를 방지할 수 있다.
제3 실시예는 고속 동작과 저소비 전력을 달성하고, 제1 및 제2 실시예와 마찬가지로 데이타 파괴를 방지한다. 워드 라인의 전압 제어는 모든 메모리 셀의 트랜지스터 T가 활성화될 때 측정된 전압이 통상 억세스의 선택 레벨 상태이면 2단계를 포함하고, 또는 모든 메모리 셀의 트랜지스터 T가 활성화될 때 측정된 전압이 통상 억세스의 선택 레벨과 다른 레벨이면 3단계를 포함한다. 제1 및 제2 실시예보다 워드 라인 전압 제어가 더 복잡해질 수 있지만, 셀 노드 Nmc에서의 전압을 보정하는 기간에 워드 라인을 선택하는 동작이 더이상 필요하지 않으므로, 워드 라인 제어는 제1 및 제2 실시예에 비해 간단해진다. 부수적으로, 워드 라인 선택 동작이 불필요해진 만큼 동작 속도를 증가시킬 수 있다.

Claims (10)

  1. (a) 행 및 열 방향으로 배열되어 있고 용량 소자(C)와 트랜지스터(T)를 각각 갖고 있는 다수의 메모리 셀(MC)로서, 상기 용량 소자(C)는 서로 대향하는 전극들 사이에 삽입된 강유전체 막(FE)로 구성되어 이 강유전체 막(FE)의 분극에 따라 2진 데이타를 저장하여 보유하고, 상기 트랜지스터(T)는 소스와 드레인 중 한쪽이 상기 용량 소자(C)의 전극들 중 한쪽 전극에 전기적으로 접속되어 있는 다수의 메모리 셀(MC),(b) 상기 메모리 셀(MC)의 각 행과 각각 연관되어 있고, 각 행에 배치되어 있는 상기 메모리 셀(MC) 내에 포함된 트랜지스터(T)의 게이트에 각각 전기적으로 접속되며, 각각이 선택 레벨에서 상기 메모리 셀(MC)를 선택 상태로 되게 하는 다수의 워드 라인(WL), (c) 상기 메모리 셀(MC)의 각 열과 각각 연관되어 있고, 각 열에 배치되어 있는 상기 메모리 셀(MC) 내에 포함된 상기 트랜지스터(T)의 소스와 드레인 중 다른쪽에 전기적으로 접속되는 다수의 비트 라인(BL), (d) 상기 메모리 셀(MC) 내에 포함된 상기 용량 소자(C)의 전극들 중 다른쪽 전극에 전기적으로 접속되는 플레이트 라인(PL)을 포함하는 메모리 셀 어레이(1)을 최소한 하나 포함하는 강유전체 메모리 장치에 있어서 (A) 상기 2진 데이타의 논리 레벨들 중에서 고레벨과 저레벨 사이의 중간 레벨에 대응하는 중간 전압(Vm)을 상기 플레이트 라인(PL)에 공급하는 플레이트 라인 전압 공급 수단(2); (B) 외부 어드레스 신호에 응답하여 소정의 워드 라인(WL)이 선택 레벨로 되기 전에 상기 2진 데이타의 논리 레벨들 중에서 고레벨과 저레벨 중 한 레벨에 대응하는 전압으로 상기 비트 라인(BL)을 프리차지하는 프리차지 수단(3); (C) 선택된 메모리 셀(MC)에서 상기 프리차지 수단(3)에 의해 프리차지된 비트 라인(BL)로 독출된 신호를 기준 레벨과 비교하여 이 신호를 증폭시키는 다수의 감지 증폭기(SA); (D) 상기 감지 증폭기(SA)에 의한 증폭이 종료된 후에 상기 비트 라인(BL)을 상기 중간 전압(Vm)으로 보유하기 위한 비트 라인 전압 보유 수단(3,5), 및 (E) 상기 비트 라인(BL)이 상기 비트 라인 전압 보유 수단(3, 5)에 의해 중간 전압(Vm)으로 보유되는 동안에 소정의 워드 라인(WL)을 선택 레벨로 되게 하여 상기 소정의 워드 라인(WL)에 접속된 메모리 셀(MC)의 트랜지스터(T)를 활성화시킴으로써 상기 트랜지스터(T)와 상기 용량 소자(C)의 접속점에서의 전압을 상기 중간 전압(Vm)으로 되게 하기 위한 전극 전압 보정 수단(19)를 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
  2. 제1항에 있어서, 상기 각 비트 라인(BL)은 한쌍의 제1 및 제2 비트 라인(BL11, BL12)를 포함하고, 상기 각 메모리 셀(MC)는 상기 트랜지스터(T)의 소스와 드레인 중 다른쪽이 상기 제1 및 제2 비트 라인(BL11, BL12)에 각각 전기적으로 접속되는 제1 및 제2 메모리 셀(MC11, MC12)를 포함하며, 상기 각 워드 라인(WL)은 상기 제1 및 제2 메모리 셀(MC11, MC12)를 선택 상태로 되게 하는 제1 및 제2 워드라인(WL1, WL2)를 포함하고; 선택된 메모리 셀(MC)에서 독출된 신호가 전송되는 비트라인과 쌍을 형성하는 상기 제1 및 제2 비트 라인(BL11, BL12) 중 한 비트 라인에 기준 레벨을 전송하는 기준 레벨 발생 회로(4)를 더 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
  3. 제2항에 있어서, 상기 비트 라인 전압 보유 수단(3, 5)는 (a) 상기 제1 및 제2 비트 라인(BL11, BL12)를 동일한 전압이 되도록 밸런스시키는 밸런스 회로(3), 및 (b) 상기 중간 전압(Vm)을 상기 제1 및 제2 비트 라인(BL11, BL12)에 공급하는 중간 전압 공급 회로(5)를 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
  4. 제3항에 있어서, 상기 전극 전압 보정 수단(19)는 상기 중간 전압 공급 회로(5)가 중간 전압(Vm)을 상기 제1 및 제2 비트 라인(BL11, BL12)에 공급하는 동안의 소정 기간에 상기 제1 및 제2 워드 라인(WL1, WL2)을 선택 레벨로 되게 하는 워드 라인 선택 수단(20)을 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
  5. 제4항에 있어서, 상기 워드 라인 선택 수단(20)은 내부 어드레스 신호를 전송하는 어드레스 카운터(7) 및 외부와 내부 어드레스 신호들 중 한 신호를 선택하는 어드레스 스위칭 회로(8)을 포함하고, 상기 어드레스 스위칭 회로(8)은 상기 용량 소자(C)의 전극 전압이 보정될 때에 내부 어드레스 신호를 선택하도록 되어 있는 것을 특징으로 하는 강유전체 메모리 장치.
  6. 제5항에 있어서, 상기 전극 전압 보정 수단(19)는 상기 비트 라인(BL)이 상기 프리차지 수단(3)에 의해 프리차지되는 프리차지 기간을 제외하고 또 소정의 워드 라인(WL)이 상기 외부 어드레스 신호에 의해 선택 레벨에 있는 후속 기간을 제외한 기간에 상기 비트 라인(BL)을 상기 비트 라인 전압 보유 수단(5)에 의해 중간 전압(Vm)으로 보유하여 모든 메모리 셀(MC)의 트랜지스터(T)를 활성화시키는 회로를 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
  7. 제6항에 있어서, 상기 전극 전압 보정 수단(19)는 소정 전압을 모든 워드 라인(WL)에 인가하는 워드 라인 레벨 제어 회로(15)를 포함하고, 상기 소정 전압은 상기 중간 전압(Vm)과 상기 트랜지스터(T)의 임계 전압의 합보다 높은 것을 특징으로 하는 강유전체 메모리 장치.
  8. 제4항에 있어서, 상기 전극 전압 보정 수단(19)는 상기 제1 및 제2 워드 라인(WL1, WL2)를 소정수의 워드 라인(WL)에 의해 교호로 선택 레벨로 되게 하는 것을 특징으로 하는 강유전체 메모리 장치.
  9. 제1항에 있어서, 상기 중간 전압(Vm)은 전원 전압의 절반인 것을 특징으로 하는 강유전체 메모리 장치.
  10. 상기 항들 중 어느 한 항에 있어서, 상기 플레이트 라인(PL)의 전압은 고정되게 설정되어 있는 것을 특징으로 하는 강유전체 메모리 장치.
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