KR20010003223A - 강유전체 랜덤 억세스 메모리 장치 및 그의 기입 방법 - Google Patents

Abstract

여기에 개시된 강유전체 랜덤 억세스 메모리 장치는 워드 라인들, 상기 워드 라인들 각각에 대응하는 플레이트 라인들, 상기 워드 라인들과 교차되도록 배열된 비트 라인들, 그리고 각각이 스위칭 트랜지스터와 강유전체 커패시터를 포함하며, 상기 강유전체 커패시터의 일 전극이 상기 스위칭 트랜지스터를 통해 대응하는 비트 라인에 접속되고 그것의 타 전극이 대응하는 플레이트 라인에 접속되며, 상기 스위칭 트랜지스터의 제어 전극이 대응하는 워드 라인에 접속되는 메모리 셀들의 메모리 셀 어레이와, 상기 비트 라인들에 각각 대응하는 기준 비트 라인들, 기준 워드 라인, 상기 기준 워드 라인에 대응하는 기준 플레이트 라인, 그리고 상기 기준 비트 라인들에 각각 대응하는 기준 셀들을 구비한 기준 셀 어레이와, 상기 비트라인들의 전압레벨을 상기 기준 비트라인들에 전달하는 전달수단 및 상기 메모리 셀들 중 선택된 메모리 셀의 데이터 비트에 대응하는 레벨, 그리고 상기 선택된 메모리 셀에 대응하는 기준 셀로부터 데이터 비트들에 각각 대응하는 레벨들의 평균 레벨을 갖는 기준 레벨을 받아들여서 상기 선택된 데이터 비트의 레벨을 감지하기 위한 감지 증폭기를 포함한다.

Description

강유전체 랜덤 억세스 메모리 장치 및 그의 기입 방법{A FERROELECTRIC RANDOM ACCESS MEMORY DEVICE AND METHOD FOR WRITING THE SAME}

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 ㄱ비트 라인의 전압 레벨에 따라 기입 동작이 이루어지는 강유전체 랜덤 억세스 메모리 장치에 관한 것이다.

강유전체 랜덤 억세스 메모리(ferroelectric random access memory, 이하 FRAM 이라 칭함)는 비휘발성임과 동시에 고속, 저전압 동작이 가능하다. FRAM의 메모리 셀은 강유전체 커패시터(ferroelectric capacitor)의 전기적 분극 상태에 따라 데이터의 로직 상태 (논리 '0', 논리 '1')를 저장한다. 상기 강유전체 커패시터는 두 전극 사이에 PZT(lead ziconate titanate)와 같은 강유전체 물질을 사용한다. 상기 커패시터의 두 전극에 전압이 인가되면 전계의 방향에 따라 강유전 물질이 분극(polarization)된다. 상기 강유전 물질의 분극 상태가 변할 때의 스위칭 드레솔드 전압(switching threshold voltage)을 강제 전압(coercive voltage)이라 한다. 상기 커패시터는 도 2와 같이 히스테리시스(hysteresis) 특성을 갖고 분극 상태에 따라 커패시터에 흐르는 전류가 달라지게 된다. 상기 강 유전체 커패시터는 외부로부터의 전압 인가가 중단되어도 분극 상태를 그대로 유지한다.

메모리 셀에 저장된 데이터를 독출(read)하기 위해서는 커패시터 양단에 서로 다른 레벨의 전압을 인가하여 비트라인에 여기되는 전하량의 변화를 감지해야 한다. 메모리 셀에 플레이트 펄스를 인가하여 강유전체의 분극을 감지하므로서 데이터 '0'과 데이터 '1'을 독출하게 된다.

메모리 셀에 저장된 데이터를 독출하기 위해서는 두 개의 기준 셀들(reference cell)이 요구된다. 기준 셀들은 데이터 0과 데이터 1의 1/2 레벨을 유지하여 셀의 데이터를 감지하는 기준이 된다. 그러나, 상기 기준 셀들은 기입 동작시 외부 신호를 기입 데이터로 사용하기 때문에 로딩이 커져 기준 셀의 전체 기입 속도가 늦어지게 된다.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 기입 동작시 로딩 증가로 인한 속도 저하를 줄일 수 있는 강유전체 메모리 장치를 제공하는데 있다.

도 1은 본 발명에 따른 FRAM의 구성을 보여주는 회로도;

도 2는 FRAM의 히스테리시스 루프를 보여주는 도면;

도 3a는 도 1의 WL_0 선택시 기입 및 독출 동작 타이밍도 및;

도 3b는 도 1의 WL_255 선택시 기입 및 독출 동작 타이밍도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 메모리 셀 어레이 110 : 기준 셀 어레이

120 : 감지 증폭기

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 강유전체 메모리 장치는 워드 라인들, 상기 워드 라인들 각각에 대응하는 플레이트 라인들, 상기 워드 라인들과 교차되도록 배열된 비트 라인들, 그리고 각각이 스위칭 트랜지스터와 강유전체 커패시터를 포함하며, 상기 강유전체 커패시터의 일 전극이 상기 스위칭 트랜지스터를 통해 대응하는 비트 라인에 접속되고 그것의 타 전극이 대응하는 플레이트 라인에 접속되며, 상기 스위칭 트랜지스터의 제어 전극이 대응하는 워드 라인에 접속되는 메모리 셀들의 메모리 셀 어레이와, 상기 비트 라인들에 각각 대응하는 기준 비트 라인들, 기준 워드 라인, 상기 기준 워드 라인에 대응하는 기준 플레이트 라인, 그리고 상기 기준 비트 라인들에 각각 대응하는 기준 셀들을 구비한 기준 셀 어레이와, 상기 비트라인들의 전압레벨을 상기 기준 비트라인들에 전달하는 전달수단 및 상기 메모리 셀들 중 선택된 메모리 셀의 데이터 비트에 대응하는 레벨, 그리고 상기 선택된 메모리 셀에 대응하는 기준 셀로부터 데이터 비트들에 각각 대응하는 레벨들의 평균 레벨을 갖는 기준 레벨을 받아들여서 상기 선택된 데이터 비트의 레벨을 감지하기 위한 감지 증폭기를 포함한다.

본 발명의 또 다른 특징에 의하면, 강유전체 메모리 장치의 기입 방법은 메모리 셀 어레이, 기준 셀 어레이 및 감지 증폭기를 포함하며, 상기 기준 셀 어레이의 한쌍의 기준 셀들은 상보적인 데이터를 저장한다. 상기 한쌍의 기준 셀들 중 하나의 기준 셀에는 선택된 메모리 셀의 비트 라인에 여기된 전압이 기입되고 다른 하나의 기준 셀에는 자신의 비트 라인에 여기된 전압이 기입된다.

(작용)

본 발명에 따르면, 선택된 메모리 셀의 비트 라인에 여기된 전압은 하나의 기준 셀에 데이터로 기입되고, 다른 기준 셀은 자신의 비트 라인에 여기된 전압이 기입된다.

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 3을 참조하여 상세히 설명한다.

본 발명의 실시예에 따른 신규한 강유전체 메모리 장치는 외부 신호를 기입 데이터로 사용하지 않고 비트 라인의 전압 레벨 변화로 기준 셀과 메모리 셀에 데이터를 기입한다.

도 1은 본 발명의 실시예에 따른 강유전체 메모리 장치의 구성을 보여주는 회로도이다.

도 1을 참조하면, 강유전체 메모리 장치는 메모리 셀 어레이(100), 기준 셀 어레이(110) 및 감지 증폭기(120)로 구성된다.

메모리 셀 어레이(100)는 워드 라인들, 상기 워드 라인들 각각에 대응하는 플레이트 라인들, 상기 워드 라인들과 교차되도록 배열된 비트 라인들, 그리고 각각이 스위칭 트랜지스터와 강유전체 커패시터를 포함하며, 상기 강유전체 커패시터의 일 전극이 상기 스위칭 트랜지스터를 통해 대응하는 비트 라인에 접속되고 그것의 타 전극이 대응하는 플레이트 라인에 접속되며, 상기 스위칭 트랜지스터의 제어 전극이 대응하는 워드 라인에 접속되는 메모리 셀들로 구성된다. 상기 기준 셀 어레이(110)는 상기 비트 라인들에 각각 대응하는 기준 비트 라인들, 기준 워드 라인, 상기 기준 워드 라인에 대응하는 기준 플레이트 라인, 그리고 상기 기준 비트 라인들에 각각 대응하는 기준 셀들로 구성된다. 상기 감지 증폭기(120)는 구비한 기준 셀 어레이와, 상기 비트라인들의 전압레벨을 상기 기준 비트라인들에 전달하는 전달수단 및 상기 메모리 셀들 중 선택된 메모리 셀의 데이터 비트에 대응하는 레벨, 그리고 상기 선택된 메모리 셀에 대응하는 기준 셀로부터 데이터 비트들에 각각 대응하는 레벨들의 평균 레벨을 갖는 기준 레벨을 받아들여서 상기 선택된 데이터 비트의 레벨을 감지한다.

집적 회로 메모리에 있어서, 디지털 데이터가 매트릭스 메모리 셀들에 저장된다. 복수의 메모리 셀들은 로우들과 칼럼들이 배열되고 메모리의 비트 라인들과 워드라인들에 의해 억세스된다. 기준 셀들은 1T-1C(1 transistor 1 capacitor) 메모리 셀와 같은 특정 메모리 셀들을 위해 필요하다.

워드라인 WL_0가 선택될때 비트라인 BL1b 및 BL2b가 선택되고, 워드라인 WL255가 선택될 때 비트라인 BL1 및 BL2가 선택된다.

도 3a는 도 1의 워드라인 WL_0가 선택될 때의 기입 및 독출 동작 타이밍도이다.

도 1 및 도 3a를 참조하여 독출 동작을 설명하면 다음과 같다.

BLP가 'H'에서 'L'로 천이됨에 따라 접지레벨로 프리챠지된 비트라인이 플로팅된다. 워드라인 WL_0와 기준 워드라인 RWL_0에 'H'가 인가되고 REQ_0가 'H'로 천이하여 비트라인 BL1, BL2가 등화(equalize)된다. 상기 비트라인 BL1과 BL2의 등화는 기준 비트 라인에 로딩을 2배로 하기 위함이다.

다음, 플레이트 라인(PL0)이 'L'-'H'-'L'로 천이하여 도 2의 히스테리시스 곡선(hysteresis curve)에 의해 저장되는 데이터(1, 0)에 따라 전압 V(1)=Q(1)/(C_BL+C_S) 또는 V(0)=0이 비트라인(BL1b, BL2b)에 여기된다. 이때, 기준 비트라인 BL1, BL2에는 기준 플레이트 라인(RPL_0)에 인가된 펄스 신호와 REQ_0신호에 의해 기준 전압(V_REF=0.5Q(1)/(C_BL+C_S))이 여기된다.

감지 증폭기(120)는 SAN과 SAP 신호에 의해 선택된 메인 셀과 기준 셀의 비트라인 전압차를 증폭시킨다. 이어서, YSW가 'H'로 천이하게 되면 감지 증폭기(120)에 의해 증폭된 데이터가 SDL_0T, SDL_0B, SDL_1T, SDL_1B에 전달된다.

기준 셀 C1은 감지동작도 하면서 비트라인 BL1에 여기된 전압을 입력받는다. BL2는 REF_0가 L로 디스에이블되고, RPS_0가 인에이블될때 상기 BL1에 연기된 데이터와 상보적인 데이터를 BL1b를 통해 전달받아 기준 셀 C2에 기입하므로서, 기준 셀들 C1, C2에는 '0'과 '1'의 데이터가 저장된다.

다음, WL_0가 선택되는 경우의 기입 동작은 YSW가 'H'로 천이될때 SDL_0B, SDL_1B를 받아들여 메인셀 C5과 C6에 데이터를 기입하며, 기준 셀들의 기입 동작을 상기 독출 동작과 동일하다.

도 3b는 도 1의 워드라인 WL_255가 선택될 때의 기입 및 독출 동작 타이밍도이다.

도 1 및 도 3b를 참조하여 독출 동작을 설명하면 다음과 같다.

먼저, 접지레벨로 프리챠지된 비트라인이 BLP에 의해서 플로팅되고, WL_255와 RWL_1이 H가 되어 메인셀들(C7, C8)과 기준 셀들(C3, C4)이 선택된다. 이때, REQ_1도 H로 천이하여 기준 비트라인 BL1b, BL2b를 등화시키므로서 기준 비트라인의 로딩이 2배로 커지게 된다.

다음, 플레이트 라인 PL_255가 L-H-L로 천이함에 따라 셀 커패시터에 저장된 데이터 (1 또는 0)에 따라 전압 V(1)=Q(1)/(C_BL+C_S) 또는 V(0)=0이 비트라인(BL1, BL2)에 여기된다. 이때, 기준 셀에 연결되는 기준 비트 라인들 BL1b, BL2b에는 기준 플레이트 라인(RPL_1)에 인가된 펄스 신호와 REQ_1신호에 의해 기준 전압(V_REF=0.5Q(1)/(C_BL+C_S))이 여기된다.

감지 증폭기(120)는 SAN과 SAP 신호에 의해, 선택된 메인 셀과 기준 셀의 비트라인 전압차를 증폭시킨다. 이어서, YSW가 'H'로 천이하게 되면 감지 증폭기(120)에 의해 증폭된 데이터가 SDL_0T, SDL_0B, SDL_1T, SDL_1B에 전달된다.

상기 기준 셀 C3은 감지동작도 하면서 비트라인 BL1b에 여기된 전압을 입력받는다. BL2는 REF_1가 'L'로 디스에이블되고, RPS_1이 인에이블될때 상기 BL1b에 연기된 데이터와 상보적인 데이터를 BL1을 통해 전달받아 기준 셀 C4에 기입하므로서, 기준 셀들 C3, C4 각각에는 상보적인 데이터 '0'과 '1'이 저장된다.

다음 WL_255가 선택될 경우의 기입 동작은, YSW가 'H'가 될때 SDL_0T와 SDL_1T로부터 전달되는 신호를 메인 셀 C7과 C8에 기입하는 것으로 이루어지고 기준 셀들의 기입 동작은 독출 동작과 동일하게 이루어진다.

이상과 같은 본 발명에 의하면, 기준 셀에 데이터를 기입할 때 외부 신호를 사용하지 않으므로서 로딩을 줄일 수 있고, 한쌍의 기준 셀들에 상보적인 데이터를 기입할 수 있다. 즉, 한쪽 기준 셀에 데이터 '0'이 기입되고 다른 기준 셀에는 데이터 '1'이 기입되어 비트라인의 전압레벨이 변화하게 되면 한쪽 기준 셀에는 데이터르 '1'을 다른 기준 셀에는 데이터 '0'이 기입되어 기준 셀에 데이터를 상보적으로 바꾸어 가면서 저장할 수 있다.

Claims (3)

1. 워드 라인들, 상기 워드 라인들 각각에 대응하는 플레이트 라인들, 상기 워드 라인들과 교차되도록 배열된 비트 라인들, 그리고 각각이 스위칭 트랜지스터와 강유전체 커패시터를 포함하며, 상기 강유전체 커패시터의 일 전극이 상기 스위칭 트랜지스터를 통해 대응하는 비트 라인에 접속되고 그것의 타 전극이 대응하는 플레이트 라인에 접속되며, 상기 스위칭 트랜지스터의 제어 전극이 대응하는 워드 라인에 접속되는 메모리 셀들의 메모리 셀 어레이와;

   상기 비트 라인들에 각각 대응하는 기준 비트 라인들, 기준 워드 라인, 상기 기준 워드 라인에 대응하는 기준 플레이트 라인, 그리고 상기 기준 비트 라인들에 각각 대응하는 기준 셀들을 구비한 기준 셀 어레이와;

   상기 기준 비트 라인 대 상기 기준 셀의 비는 1 : 1이고;

   상기 비트라인들의 전압레벨을 상기 기준 비트라인들에 전달하는 전달수단 및;

   상기 메모리 셀들 중 선택된 메모리 셀의 데이터 비트에 대응하는 레벨, 그리고 상기 선택된 메모리 셀에 대응하는 기준 셀로부터 데이터 비트들에 각각 대응하는 레벨들의 평균 레벨을 갖는 기준 레벨을 받아들여서 상기 선택된 데이터 비트의 레벨을 감지하기 위한 감지 증폭기를 포함하는 불휘발성 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 전달 수단은 게이트가 상기 비트 라인들에 각각 연결되고 채널이 상기 레퍼런트 비트 라인들에 연결되는 MOS 트랜지스터들을 포함하는 불휘발성 반도체 메모리 장치.
3. 복수개의 메모리 셀들을 갖는 메모리 셀 어레이와 적어도 한쌍의 기준 셀들을 갖는 기준 셀 어레이 및 감지 증폭기를 구비하는 강유전체 메모리 장치의 기준 셀 기입 방법에 있어서,

   상기 한쌍의 기준 셀들중 하나의 기준 셀에는 상기 기준 셀에 연결되는 비트라인에 유기된 전압을 기입하고, 나머지 기준 셀에는 상기 복수개의 메모리 셀들중 상기 기준 셀의 비트라인과 반대 레벨로서 선택된 메모리 셀의 비트라인에 유기

   전압을 기입하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 기입 방법.