KR19990002657A

KR19990002657A - 강유전 메모리 장치

Info

Publication number: KR19990002657A
Application number: KR1019970026328A
Authority: KR
Inventors: 최자문
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-20
Filing date: 1997-06-20
Publication date: 1999-01-15
Also published as: US6044008A; KR100276569B1

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 강유전 메모리 장치에 관한 것임.

2. 발명이 해결하고자 하는 기술적 과제

다수의 메모리 셀이 배열된 비트 라인에 하나의 기준전압 발생기를 사용했을 경우 기준 셀의 사용 횟수가 증가함에 따라 전하량이 감소되고 기준전압이 변화함에 따라 센싱 마진 확보가 어려워지는 문제점을 해결하기 위함.

3. 발명의 해결 방법의 요지

어드레스 신호의 변화에 따라 기준 셀에 0과 1이 교대로 저장되게 하므로써 기준 셀의 전하량 감소를 줄이고 그 수명을 연장시킬 수 있음.

4. 발명의 중요한 용도

메모리 장치.

Description

강유전 메모리 장치

본 발명은 강유전 메모리(Ferroelectric RAM) 장치에 관한 것이다.

일반적으로 강유전 메모리에 저장된 정보를 읽는 과정은 다음과 같다. 먼저 워드라인(word line)이 열리면 메모리 셀에 저장된 0 또는 1의 정보에 따라서 비트라인(bit line)은 서로 다른 전압 V0와 V1을 갖게 된다. 비트라인의 전압 V0와 V1은 소신호이기 때문에 센스엠프(sense Amp.)를 이용하여 증폭시켜 주어야 한다. 비트라인의 전압 V0와 V1을 증폭시켜 주기 위해서는 V0와 V1 사이의 값을 갖으며 비트라인바(bit line bar)에 인가되는 기준전압(Vref)이 필요하다. 즉, 비트라인바에 인가된 기준전압(Vref)에 비하여 비트라인의 전압 V0 또는 V1이 더 낮은지 또는 더 높은지를 센스 앰프로 증폭하여 그 셀의 정보가 0인지 1인지를 판별하게 된다. 또한 기준전압과 비트라인의 전압을 비교하기 위해서는 비트라인과 비트라인바 사이에 전압차, 즉 센싱 마진이 필요하며 이 전압차 및 기준전압은 기준전압 발생기에 사용되는 기준 셀의 전하량에 따라 달라진다.

그러나 종래에는 2개의 기준 셀에 0과 1을 각각 고정적으로 저장하였기 때문에 기준 셀의 사용 횟수가 메모리 셀의 사용 횟수보다 증가하여 기준 셀에 차지되는 전하량이 메모리 셀에 차지되는 전하량보다 감소되었다. 전하량의 감소는 기준전압의 변화를 가져오며 이에 따라 센싱 마진의 확보가 어려워지는 문제점이 있었다.

따라서, 본 발명은 메모리 셀 어레이의 워드라인을 선택하는데 사용되는 어드레스 신호의 변화에 따라 2개의 기준 셀에 0과 1을 교대로 저장되게 하므로써 기준 셀의 전하량 감소를 줄이고 그 수명을 연장시켜 신뢰성을 확보할 수 있는 강유전 메모리 장치를 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 강유전 메모리 장치는 워드라인 및 비트라인 간에 다수의 메모리 셀로 구성된 셀 어레이와, 다수의 어드레스 입력에 따라 상기 워드라인을 선택하기 위한 디코더와, 상기 디코더를 통해 출력되는 어드레스 신호의 입력에 따라 기준전압을 출력하도록 하는 기준전압 발생 회로와, 상기 비트라인에 접속되며 상기 디코더에 의해 선택된 워드라인의 메모리 셀에 저장된 전압 및 상기 기준전압 발생 회로의 출력전압을 각각 입력으로 하여 센싱하도록 하는 센스앰프 회로로 구성된 것을 특징으로 한다.

도 1(a) 내지 1(c)는 종래의 강유전 메모리 장치를 도시한 회로도.

도 2(a) 내지 2(c)는 본 발명에 따른 강유전 메모리 장치를 도시한 회로도.

도 3은 메모리 셀과 기준 셀을 구동하기 위한 각 펄스의 타이밍도.

도 4(a) 및 4(b)는 도 2(a)에 도시된 디코더의 개략도 및 진리표.

도 5(a) 및 5(b)는 종래의 기준전압 발생 회로에 대한 히스테리시스 커브의 상태도.

도 6(a) 및 6(b)는 본 발명에 따른 기준전압 발생 회로에 대한 히스테리시스 커브의 상태도.

도 7은 기준 셀의 사용 횟수에 따른 차지량의 감소를 보여주는 Q-V 커브의 개략도.

도면의 주요 부분에 대한 부호 설명

11 및 21 : 기준전압 발생 회로 12 및 22 : 메모리 셀 어레이

13 및 23 : 센스앰프 14 및 24 : 디코더

C1, C2, C3, C4 : 기준 셀 C11, C12, C21, C22 : 메모리 셀

T11, T12, T21, T22 : 전달 게이트 G11, G22 : 인버터

G21 : EXOR 게이트

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1(a) 내지 1(c)는 종래의 강유전 메모리 장치를 도시한 회로도이다. 기준전압 발생 회로(11)의 기준 셀(C1 및 C2)에 고정적으로 0과 1이 저장되는 과정은 다음과 같다. RWL(Reference Word Line)이 열리고 전달 게이트(T11)에 인버터(G11)를 지나 반전된 Vdd가 입력전압으로 인가되며, 전달 게이트(T12)에는 Vdd가 입력전압으로 인가된다. 전달 게이트(T11 및 T12)의 NMOS 및 PMOS 단자에는 R_write (Reference_write) 신호 및 인버터(G12)에 의해 반전된 R_write 신호가 각각 인가된다. R_write 신호가 High가 되면 전달 게이트(T11 및 T12)의 PMOS 입력이 Low가 되어 PMOS 트랜지스터가 턴온되게 되고 전달 게이트(T11 및 T12)의 NMOS 입력은 하이(High) 상태가 되어 NMOS 역시 턴온된다. 이에 따라 전달 게이트(T11)에는 로우(Low) 상태인 전압이 통과되어 기준 셀(C1)에 0이 저장된다. 또한 전달 게이트(T12)에는 High 상태인 전압이 통과되고 기준 셀(C2)에는 1이 저장된다.

강유전 메모리에 저장된 정보를 읽는 과정에 대하여 설명하기로 한다.

디코더(14)에 의해 WL0 신호가 구동되면 트랜지스터(Q11 및 Q12)가 턴온된다(메모리 셀 어레이(12) 중에서 메모리 셀(C11)에는 0, 메모리 셀(C12)에는 1이 저장되어 있는 것으로 가정). PBL(Precharge Bit Line) 신호를 구동하여 대기 상태에 있는 비트라인을 그라운드(ground)로 프리차지(precharge) 시키고 PRL(Precharge Reference Line) 신호를 구동시켜 RBL 및 RBLB를 그라운드로 프리차지 시킨다. WL0 신호 및 플레이트(plate) 신호에 따라 메모리 셀(C11 및 C12)에 저장되어 있는 전하가 BL0와 BL1에 실린다. 또한 RWL 과 RPL(Reference Plate Line)을 인에이블 시켜서 기준전압 발생 회로(11)의 기준 셀 C1 및 C2에 각각 고정적으로 저장되어 있는 0과 1 값을 RBL 및 RBLB에 실어 주고 EQ_RL(EQualize_Reference Line) 신호를 구동하여 RBL 및 RBLB에 차지되는 전하량을 균등화한다. 이렇게 균등화한 전압을 DTGN 신호에 의해 BL0_bar와 BL1_bar에 전달한다. BL0_bar와 BL1_bar에 전달된 전압은 메모리 셀에 저장되어 있던 0과 1의 값에 의한 비트라인 전압의 중간 값을 갖게 된다. 즉, C11에는 0이 저장되어 있으므로 BL0는 BL0_bar 보다 낮은 전압이 되고, C12에는 1이 저장되어 있으므로 BL1은 BL1_bar보다 높은 전압이 되게 된다. 이러한 두 전압의 차를 센스앰프(13)에 의해 센싱하게 되는데, sap 단자에는 Vdd, san 단자는 그라운드 시킨 후 read1 신호를 구동시키면 data0에는 Low data, data1에는 High data가 실려서 출력 버퍼로 보내진다. read1 신호가 디스에이블된 후 메모리 셀에 읽기 전의 값을 다시 저장하기 위해 플레이트(plate) 신호를 디스에이블 시키고, sap 및 san을 디스에이블 시킨다. 이후 PRL 신호를 인에이블 시켜 RBL을 그라운드로 프리차지 시킨 다음 RWL을 닫아주고 WL0 신호를 닫아주면 메모리 셀에 저장된 정보를 읽는 한 사이클이 완료된다.

기준 셀의 재저장(restore) 동작은 다음과 같다.

R_write 신호에 의해 C1 및 C2에 읽기 전의 data, 즉 0과 1을 저장한다. 이후 RPL 신호를 디스에이블 시키고 R_write 신호를 디스에이블 시킨다. 이후 PRL 신호를 인에이블 시켜 RBL을 그라운드로 프리차지 시킨다음 RWL을 닫아주면 기준 셀의 동작도 한 사이클을 마치게 된다.

그러나 종래에는 다수의 메모리 셀이 어레이된 비트라인에 하나의 기준전압 발생 회로(11)가 사용되기 때문에 기준 셀의 사용 횟수가 메모리 셀 어레이(12) 수만큼 많아지게 된다. 즉, 2개의 기준 셀(C1 및 C2)에 0과 1을 고정적으로 저장하므로써 기준 셀의 사용 횟수 증가에 따른 전하량이 감소되고 기준전압이 변화함에 따라 센싱 마진의 확보가 어려워져 소자의 신뢰성이 저하되었다.

도 2(a) 및 2(b)는 본 발명에 따른 강유전 메모리 장치를 도시한 회로도이며, 도 3은 메모리 셀과 기준 셀을 구동하기 위한 각 펄스의 타이밍도이다. 디코더(24)를 통해 들어오는 다수의 어드레스 신호 중 최하위 두 비트를 익스클루시브 오알(EXclusive OR ;이하 EXOR) 게이트(G21)의 입력으로 하여 2입력 EXORing하면 두 어드레스 신호가 같은 경우에는 EXOR 게이트(G21)의 출력이 0이 되고, 두 어드레스 신호가 다른 경우에는 EXOR 게이트(G21)의 출력이 1이 된다. EXOR 게이트(G21)의 출력은 전달 게이트(T21 및 T22)의 입력전압으로 사용된다. 즉, EXOR 게이트(G21)의 출력이 인버터(G22)를 지나 반전되어 전달 게이트(T21)의 입력전압으로 인가되고 인버터를 거치지 않고 전달 게이트(T22)의 입력전압으로 인가된다. 전달 게이트(T21 및 T22)의 NMOS 및 PMOS 단자에는 R_write 신호 및 인버터(G22)를 지나 반전된 R_write 신호가 인가된다. R_write 신호가 켜짐에 따라, 두 어드레스 신호가 같은 경우에는 C3에 1, C4에는 0의 정보가 저장되고 두 신호가 다를 경우에는 C3에 0, C4에는 1의 정보가 저장되게 된다.

이와 같은 기준 셀의 전하량에 의해 기준전압을 발생시켜 강유전 메모리에 저장된 정보를 읽는 과정을 제 3도의 타이밍도와 관련하여 설명하면 다음과 같다. 디코더(24)에 의해 WL0 신호가 구동되어 트랜지스터(Q21 및 Q22)가 턴온되므로써 메모리 셀 C21과 C22가 선택되고 C21에는 0, C22에는 1이 저장되어 있는 예로써 설명하기로 한다. 먼저 PBL 신호를 구동하여 대기 상태에 있는 비트라인을 그라운드(ground)로 프리차지(precharge) 시키고 PRL 신호를 구동시켜 RBL 및 RBLB를 그라운드로 프리차지 시킨다. 이후, 제 3도의 t1 시간에, WL0 신호와 플레이트(plate) 신호를 인에이블 시켜서 셀에 저장되어 있는 정보에 따른 전하량을 BL0와 BL1에 실어준다. 또한 RWL 과 RPL을 인에이블 시켜서 기준전압 발생 회로(21)의 기준 셀 (C3 및 C4)에 저장되어 있는 값을 RBL 및 RBLB에 실어 준다. 기준 셀(C3 및 C4)에 저장된 값은 이미 설명한 것처럼 디코더(24)를 통한 어드레스 신호의 최하위 두 비트에 따라 달라진다. 이후 RBL 및 RBLB의 전압은 균등화 회로로 전달되어 EQ_RL 신호가 구동되어 균등화되고, 이 전압을 NMOS 스위치의 DTGN 신호에 의해 BL0_bar와 BL1_bar에 전달한다. BL0_bar와 BL1_bar에 전달된 전압은 메모리 셀에 저장되어 있던 0과 1의 값에 의한 비트라인 전압의 중간값을 갖게 된다. 즉, C21에는 0이 저장되어 있으므로 BL0는 BL0_bar 보다 낮은 전압이 되고, C22에는 1이 저장되어 있으므로 BL1은 BL1_bar보다 높은 전압이 되게 된다. 이후 제 3도의 t2시간에, 이러한 두 전압의 차를 sap에는 Vdd, san에는 그라운드를 인가하여 센스앰프(23)로 증폭한 후 read1 신호를 구동시키면 data0에는 Low data, data1에는 High data가 실려서 출력버퍼로 보내진다. read1 신호가 디스에이블된 후 메모리 셀에 읽기 전의 값을 다시 저장하기 위해 제 3도의 t3 시간에, 플레이트(plate) 신호를 디스에이블 시키고, sap 및 san을 디스에이블 시킨다. 이후 제 3도의 t4 시간에, PRL 신호를 인에이블 시켜 RBL을 그라운드로 프리차지 시킨다음 RWL을 닫아주고 WL0 신호를 닫아주면 메모리 셀에 저장된 정보를 읽는 한 사이클이 완료된다.

기준 셀의 재저장(restore) 동작은 다음과 같다. 제 3 도의 t1에서 WL이 어떤 번지를 선택하였느냐에 따라 두 개의 최하위 비트 신호가 입력되는 EXOR의 출력에 의해 C3 및 C4에 저장되어진 데이터를 결정하여 대기하게 되고, R_write 신호가 구동되면 전달 게이트(T21 및 T22)를 통해 C3 및 C4에 데이터가 저장된다. 그리고 난 후 제 3 도의 t3 시간에, RPL 신호를 디스에이블 시키고 R_write 신호를 디스에이블 시킨다. 이후 제 3 도의 t4 시간에, PRL 신호를 인에이블 시켜 RBL을 그라운드로 프리차지 시킨다음 RWL을 닫아주면 기준 셀의 동작도 한 사이클을 마치게 된다.

도 4(a) 및 4(b)는 도 2(a)에 도시된 디코더의 개략도 및 진리표이다. 디코더를 통해 입력되는 어드레스 신호가 여러 개인 경우에도 두 개의 최하위 비트는 입력 신호가 같은 경우와 다른 경우의 수가 똑같이 발생하게 된다. 따라서 2 입력 EXOR의 출력을 통해 기준 셀에 저장되는 정보는 C3나 C4 모두 0과 1이 같은 회수로 저장되게 된다.

다음의 [표]는 본 발명에 따른 기준 셀의 진리표이다. 입력되는 어드레스 신호 중 두 개이 최하위 비트를 제외한 나머지 신호는 don't care 항으로 간주되며 두 개의 최하위 비트는 입력신호가 같은 경우와 다른 경우가 같은 횟수로 발생한다. 또한 두 개의 입력 신호가 같은 경우 C3에는 1, C4에는 0이 저장되며, 두 개의 입력 신호가 다른 경우 C3에는 0, C4에는 1이 저장됨을 알 수 있다.

[표]

A2	A1	A0	C3	C4
0	0	0	1	0
0	0	1	0	1
0	1	0	0	1
0	1	1	1	0
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	0

도 5(a) 및 5(b)는 종래의 기준전압 발생 회로에 대한 히스테리시스 커브의 상태도이다. 히스테리시스 커브 하단에 강유전체 양단에 인가되는 전위를 나타내었으며 강유전체 양단에는 RPL(Reference Plate Line) 및 STN(STorage Node)의 두 노드가 있다. 이때 0값은 논리 low, 1값은 논리 high를 의미한다. 먼저, 도 5(a)와 같이 기준 셀에 항상 0이 저장되어 있는 경우 초기의 분극 상태는 c점에 위치하게 된다. t1 시간에 RWL 신호가 열리고 RPL 신호가 구동되면 강유전체의 분극 상태는 c에서 b점으로 되고 t3까지 그 상태를 유지한다. t3 시간에 RPL신호가 디스에이블(disable)되면 강유전체 양단의 전압이 각각 0V가 되어 분극 상태는 다시 c점으로 된다. 이후 t4 시간에 RWL 신호가 하이(high)인 상태를 유지하고 PRL 신호가 인에이블되어 RBL의 전위를 0V로 하여도 계속 c점의 상태를 유지하게 된다. 이와 같이 강유전 기억소자에 저장된 정보를 읽거나 쓸때(read/write) 0을 저장하고 있는 cell(C1)은 c→b→c 상태만을 반복하며 따라서 사용 횟수에 의한 셀의 감쇠는 거의 발생되지 않는다.

다음으로 도 5(b)와 같이 기준 셀에 항상 1이 저장되어 있는 경우, 초기의 분극 상태는 a점에 위치하게 된다. t1 시간에 RWL이 열리고 RPL 신호가 구동되면 분극 상태는 b 점으로 되고 시점 t2까지 그 상태를 유지한다. t2 시간에 R_write 신호가 열려 STN(STorage Node)에 고전압(high voltage)이 인가되면 분극 상태는 c점에 위치하게 된다. 이후 t3 시간에 RPL 신호가 디스에이블되고 R_write 신호가 하이(high)로 유지되면 분극 상태는 d점에 위치하게 된다. t4 시간에, 디스에이블되어있는 R_write 신호와 PRL 신호에 의해 RBL이 0V가 되면 분극 상태는 다시 a점으로 되돌아 가서 1이 저장되게 된다. 이와 같이 1을 저장하고 있는 cell(C2)은 한 번 읽거나 쓸때마다 a→b→c→d→a 상태를 반복하기 때문에 C1에 비해 전하량의 감쇠가 발생되기 쉽고 사용 횟수가 증가함에 따라 센싱 마진 확보가 어렵게 되어 셀의 신뢰성이 저하되는 문제를 야기시킨다.

도 6(a) 및 6(b)는 본 발명에 따른 기준전압 발생 회로에 대한 히스테리시스 커브의 상태도이다. 히스테리시스 커브 하단에 강유전체 양단에 인가되는 전위를 나타내었으며 강유전체 양단에는 RPL(Reference Plate Line) 및 STN(STorage Node)의 두 노드가 있다. 이때 0값은 논리 low, 1값은 논리 high를 의미한다. case1에서와 같이 write 하기 전 기준 셀에 0이 저장되어 있고 다시 0이 저장되는 경우 초기의 분극 상태는 c점에 위치하게 된다. t1 시간에 RWL 신호가 열리고 RPL 신호가 구동되면 강유전체의 분극 상태는 c에서 b점으로 되고 t3 시간까지 그 상태를 유지한다. 이후 t3 시간에 RPL신호가 디스에이블(disable)되면 강유전체 양단의 전압이 각각 0V가 되어 분극 상태는 다시 c점으로 된다. t4 시간에 RWL 신호가 하이(high)인 상태에서 PRL 신호가 인에이블되어 RBL의 전위를 0V로 하여도 계속 c점의 상태를 유지하게 된다.

다음으로 case2에서와 같이 write 하기 전 기준 셀에 1이 저장되어 있고 다시 1이 저장되는 경우, 초기의 분극 상태는 a점에 위치하게 된다. t1 시간에 RWL이 열리고 RPL 신호가 구동되면 분극 상태는 b 점으로 되고 시점 t2까지 그 상태를 유지한다. t2 시간에 R_write 신호가 열려 STN(STorage Node)에 고전압(high voltage)이 인가되면 분극 상태는 c점에 위치하게 된다. 이후 시점 t3에서, RPL 신호가 디스에이블되고 R_write 신호가 하이(high)로 유지되면 분극 상태는 d점으로 올라가게 된다. t4 시간에 디스에이블된 R_write 신호와 PRL 신호에 의해 RBL이 0V가 되면 분극 상태는 다시 a점으로 되돌아 가서 1이 저장되게 된다.

case3의 경우는 write 하기 전 기준 셀에 0이 저장되어 있고, 1을 write 하는 경우를 나타낸다. 초기에는 0이 저장되어 있으므로 초기의 분극 상태는 c 점에 위치한다. 시점 t1에서 RWL이 열리고 RPL이 구동되면 분극 상태는 b점으로 되고 t2 시간까지 그 상태를 유지한다. 시점 t2에서 R_write 신호에 의해 STN에 1이 저장되면 양단의 전압차가 없어지게 되어 분극 상태는 다시 c점으로 된다. 이후 t3 시간에 RPL 신호는 디스에이블되고 R_write 신호는 하이(high)로 유지되면 분극 상태는 d점에 위치하게 된다. t4 시간에 PRL 신호에 의해 RBL을 0V로 해주면 분극 상태는 a 점으로 가게 되고 기준 셀은 1을 저장하고 있게 된다.

마지막으로 case4의 경우는 기준 셀의 초기 값이 1을 저장하고 있다가 0을 write하는 경우이다. 초기 상태는 1이므로 분극 상태는 a점에 위치하고 있다. 시점 t1에서 RWL이 열리고 RPL이 구동되면 분극 상태는 b점으로 된다. 이후 t2 시간에 R_write에 의해 STN이 0으로 되어도 그 전의 전위가 역시 0V였으므로 분극에는 변화가 없어 b점을 유지한다. 이후 시점 t3에서 RPL 신호가 디스에이블되면 강유전체의 양단이 모두 0V가 되어 분극 상태는 c점으로 가게 되고, t4 시간에 RBL이 PRL에 의해 0V가 되어도 양단의 전압은 변화가 없기 때문에 분극의 상태 역시 변화 없이 c를 유지하게 된다.

이와 같이 각 셀에 0과 1을 교대로 써주게 되면 case1과 같이 반복(looping)이 전혀 일어나지 않는 경우, case3 및 case 4와 같이 반 사이클 구간만 반복하는 경우 그리고 case2와 같이 전 구간을 반복하는 경우의 네가지 경우가 발생하여, 한쪽 셀의 지나친 감쇠가 두 셀에 양분되게 되므로 센싱 마진의 감소가 적어진게 된다. 그러므로 센싱 마진 감소로 인한 칩 수명의 단축을 2배정도 개선하여 줄 수 있다.

도 7은 사용 횟수에 따른 차지량의 감소를 보여주는 Q-V 커브의 개략도이다. 도면에서 수평축은 캐패시터에 차지된 전하량을 나타내고 수직축은 전압을 나타낸다. 곡선 a는 초기 자기 이력 곡선을 나타내고 곡선 b는 캐패시터를 여러 차례 사용한 후의 자기 이력 곡선을 나타낸다. 도면에서 보여지는 바와 같이 강유전 기억소자는 사용 횟수가 누적됨에 따라 캐패시터에 충전되는 전하량이 점차 감소하게 되고 이로 인하여 전압값 또한 변화하게 됨을 알 수 있다.

상술한 바와 같이 본 발명에 따르면 기준 셀에 0과 1의 정보를 교대로 저장하게 되므로써 기준 셀의 편협한 전하량의 감소로 인한 센싱 마진의 감소를 줄일 수 있고 기준 셀의 수명을 연장시켜 소자의 신뢰성을 개선할 수 있는 탁월한 효과가 있다.

Claims

다수의 워드라인 및 비트라인 간에 다수의 메모리 셀로 구성된 셀 어레이와,

다수의 어드레스 입력에 따라 상기 워드라인을 선택하기 위한 디코더와,

상기 디코더를 통해 출력되는 어드레스 신호 중 2개의 어드레스가 같은지의 여부에 따라 2개의 기준 셀에 서로 다른 신호가 저장되는 기준전압 발생 회로와,

상기 기준전압 발생 회로의 출력 전압을 이용하여 상기 비트라인을 통해 선택된 메모리 셀에 저장된 데이터를 센싱하기 위한 센스앰프 회로로 구성된 것을 특징으로 하는 강유전 메모리 장치.
제 1 항에 있어서, 상기 기준전압 발생 회로는 상기 어드레스 신호의 최하위 두 비트를 입력으로 하는 익스클루시브-오알 회로와,

상기 익스클루시브-오알 회로의 출력에 연결되며 상기 기준전압 발생회로를 인에이블 시키기 위한 제 1 제어 신호에 따라 상기 2개의 기준 셀에 전달되는 정보를 제어하기 위한 전달 게이트 회로와,

상기 기준전압 발생기의 한 쌍의 비트라인을 균등화하기 위한 균등화 회로와,

상기 균등화 회로에 의해 균등해진 전압을 선택된 비트라인에 실어주기 위한 스위치로 구성된 것을 특징으로 하는 강유전 메모리 장치.
메모리 셀 어레이,

상기 메모리 셀 어레이에 접속되며 상기 메모리 셀 어레이의 선택된 비트라인에 기준전압을 공급하되 한 쌍의 기준 셀을 갖는 기준전압 발생기,

상기 메모리 셀 어레이에 접속된 센스 앰프로 구성된 강유전 메모리 장치에 있어서, 상기 메모리 셀 어레이 중 특정 메모리 셀을 선택하기 위한 어드레스 신호 중 적어도 2개의 어드레스 신호가 같은지의 여부에 따라 상기 한 쌍의 기준 셀에 서로 상반된 정보가 저장되도록 한 제어 수단으로 구성되는 것을 특징으로 하는 강유전 메모리 장치.
메모리 셀 어레이,

어드레스 신호에 따라 상기 메모리 셀을 선택하기 위한 디코더,

선택된 메모리 셀에 저장된 데이터를 독출하기 위한 한 쌍의 기준 셀,

상기 디코더에서 출력되는 어드레스의 천이에 응답하여 상기 한 쌍의 기준 셀에 교호로 데이터를 기록하기 위한 수단으로 구성된 것을 특징으로 하는 강유전 메모리 장치.