JP3426693B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に強誘電体キャパシタとアドレス選択用ＭＯＳＦ
ＥＴからなるメモリセルを用いるものに利用して有効な
技術に関するものである。

【０００２】

【従来の技術】強誘電体キャパシタを記憶素子として用
い、不揮発性モードと揮発性モードとを選択できるよう
にした例として、特開平３−５９９６号公報、特開平３
−２８３０７９号公報及び特開平３−２８３１７６号公
報がある。

【０００３】

【発明が解決しようとする課題】本願発明者にあって
は、一方においてＤＲＡＭ（ダイナミック型ＲＡＭ）に
おける消費電流の大半がリフレッシュ動作にあること、
他方において強誘電体キャパシタを用いた強誘電体メモ
リでは書き換え回数の増加により分極特性が劣化してし
まうというそれぞれの欠点に着目し、これらを結び付け
ることによりそれぞれの問題を解決した新規な機能を持
つ半導体記憶装置を考えた。

【０００４】この発明の目的は、低消費電力で実質的に
書き換え回数の制限を無くした新規な半導体記憶装置を
提供することにある。

【０００５】この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、強誘電体キャパシタとアド
レス選択用ＭＯＳＦＥＴとからなるメモリセルがマトリ
ックス配置されてなるメモリマットをワード線の単位で
複数に分割してメモリブロックを構成し、各メモリブロ
ックに一対一に対応してＤＲＡＭモード（揮発モード）
又はＮＶモード（不揮発モード）の記憶を行うモード記
憶回路と、上記各メモリブロックに対して連続して行わ
れるリフレッシュ回数を計数するリフレッシュ計数回路
を設け、一定回数でのリフレッシュ動作のときに強誘電
体キャパシタのプレート電圧を一方の電圧から他方の電
圧に一時的に変化させるメモリアクセスを行うとともに
モード記憶回路をＤＲＡＭモードからＮＶモードに変更
し、メモリブロック内のいずれかのメモリセルに対する
リード又はライト動作によってモード記憶回路をＮＶモ
ードからＤＲＡＭモードに変更し、上記モード記憶回路
の記憶情報に従ってＮＶモードにされたメモリブロック
に対してリフレッシュ動作を省略する。

【０００７】

【作用】上記した手段によれば、メモリアクセスが行わ
れないメモリブロックはＮＶモードとしてリフレッシュ
動作が省略されるので、大幅な低消費電力化が可能にな
るとともに、このようなＮＶモードに切り換える際のみ
分極の反転が行われるので書き換え回数の制限を実質的
に無くすことができる。

【０００８】

【実施例】図１には、この発明に係る半導体記憶装置の
機能的な一実施例のブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、単結晶シリコンのような１個の半導体基板上に
おいて形成される。この実施例の半導体記憶装置は、基
本的にはメモリマット（又はメモリアレイ）、Ｘデコー
ダ、Ｙデコーダ、Ｙスイッチ、リフレッシュ活性化回
路、Ｘ系アドレス選択回路及びＹ系アドレス選択回路等
からなる従来のダイナミック型ＲＡＭ（以下、単にＤＲ
ＡＭという）に対して、メモリセルの情報記憶キャパシ
タに強誘電体キャパシタを用いるとともに、連続リフレ
ッシュ回数制御回路、モード変更回路及びモード記憶メ
モリとモード判定回路が付加される。

【０００９】メモリマットは、メモリセルを構成する情
報記憶用キャパシタが強誘電体キャパシタとされるもの
であり、他の構成は公知のダイナミック型ＲＡＭのメモ
リマット又はメモリアレイと同様である。なお、かかる
メモリマットには、センスアンプやビット線プリチャー
ジ回路等も含まれると理解されたい。

【００１０】強誘電体キャパシタは、公知の方法により
ダイナミック型メモリセルを構成するキャパシタの蓄積
ノードを構成する電極の上部にＰＺＴ等からなる強誘電
体がディポジションされ、その上にＰｔ等からなる上部
電極が形成される。上記強誘電体は、ＢａＭｇＦ₄ のよ
うな強誘電体であってもよい。このような強誘電体層の
形成方法に関しては、例えば、雑誌『セミコンダクタ・
ワールド』１９９１年１２月号、ＰＰ．１２２−１２５
に詳しく述べられている。

【００１１】Ｘ系アドレス選択回路は、Ｘ系アドレスバ
ッファであり、ロウアドレスストローブ信号により同期
して入力されたアドレス信号を取り込んで保持する。Ｙ
系アドレス選択回路は、Ｙ系アドレスバッファであり、
カラムアドレスストローブ信号に同期して入力されたア
ドレス信号を取り込んで保持する。

【００１２】Ｘデコーダは、Ｘ系のアドレス信号を解読
してメモリマットのワード線の選択動作を行う。このＸ
デコーダには、ワード線を駆動するワードドライバも含
まれる。Ｙデコーダは、Ｙ系のアドレス信号を解読して
メモリマットの相補データ線（又はビット線）のカラム
選択信号を形成してＹスイッチを制御する。Ｙスイッチ
は、上記カラム選択信号により選択された相補データ線
を入出力回路ＩＯＢに接続する。

【００１３】タイミング制御回路は、ロウアドレススト
ローブ信号、カラムアドレスストローブ信号及びライト
イネーブル信号を受けて、書き込み、読み出し又はリフ
レッシュの動作モードの識別と、それに対応した内部タ
イミング信号を形成する。リフレッシュ活性回路は、ア
ドレスカウンタを含んでおり、リフレッシュモードのと
きにはリフレッシュ用アドレスをＸデコーダに出力す
る。

【００１４】外部インターフェイスをダイナミック型Ｒ
ＡＭのようにアドレスマルチプレックス方式を採らない
で、スタティック型ＲＡＭと同様にＸ系アドレス信号と
Ｙ系アドレス信号とをそれぞれ独立した外部端子から入
力するものでは、タイミング制御回路には、チップセレ
クト信号、ライトイネーブル信号及びアウトプットイネ
ーブル信号が入力される。また、リフレッシュ活性回路
には、タイマー回路が設けられて、リフレッシュ制御端
子がアクティブレベルに固定されたときには、タイマー
回路により形成されたパルスにより周期的にリフレッシ
ュの起動がかかるようにされる。つまり、このような構
成は、メモリマットにダイナミック型メモリセルを用い
つつ、外部インターフェイスをスタティック型ＲＡＭと
互換性を持たせるようにした公知の擬似スタティック型
ＲＡＭと同様である。

【００１５】以上のようなダイナミック型ＲＡＭ又は擬
似スタティック型ＲＡＭと同様な構成の半導体記憶装置
に対して、メモリセルとして強誘電体キャパシタを用い
るようにするとともに次のような回路を付加することに
より、強誘電体キャパシタにおける分極の反転を伴う書
き換え回数の制限を実質的に無くし、かつダイナミック
型ＲＡＭにおけるリフレッシュに要する消費電流を大幅
に削減する。

【００１６】上記のように強誘電体キャパシタとアドレ
ス選択用ＭＯＳＦＥＴとからなるメモリセルがマトリッ
クス配置されてなるメモリマットは、１ないし複数のワ
ード線の単位で複数のメモリブロックに分割される。か
かるメモリブロックに一対一に対応してモード記憶メモ
リが設けられる。モードは、ＤＲＡＭモード（揮発性モ
ード）とＮＶモード（不揮発性モード）の２通りである
ので、上記１つのメモリブロックに対して１ビットの情
報が割り当てられる。このモード記憶メモリは、特に制
限されないが、スタティック型記憶回路により構成され
る。

【００１７】連続リフレッシュ回数制御回路は、各メモ
リブロックに対するリフレッシュ動作をそれぞれ計数す
る動作を行う。上記のリフレッシュ回数の計数値は、各
メモリブロックに含まれるメモリセルに対して書き込み
又は読み出し動作が行われるとリセット（クリア）され
る。つまり、リフレッシュ回数制御回路では、各メモリ
ブロックにおいて、リフレッシュが何回連続して行われ
ているかを計数するという動作を行う。

【００１８】モード判定回路は、リフレッシュ活性回路
によりリフレッシュが行われるときに、そのリフレッシ
ュアドレス信号によりモード記憶メモリに記憶されたモ
ード情報を読み出して該当するリフレッシュを行うとす
るワード線が含まれるメモリブロックがＤＲＡＭモード
かＮＶモードかの判定を行う。もしも、ＤＲＡＭモード
ならそのままリフレッシュ動作を行うとともに、連続リ
フレッシュ回数制御回路に＋１の計数動作を行わせる。
ＮＶモードならリフレッシュ動作を省略させる。つま
り、Ｘデコーダによるワード線の選択動作や、センスア
ンプを活性化させる動作が省略される。

【００１９】モード判定回路は、Ｘ系アドレス選択回路
からの書き込み又は読み出しのメモリアクセスが行われ
ると、連続リフレッシュ回数制御回路に対して該当する
メモリブロックのリフレッシュ回数を０にリッセットさ
せるとともに、モード変更回路を介してモード記憶メモ
リをＤＲＡＭモードにする。このモード変更は、ＤＲＡ
Ｍモードであるときには省略させることができる。上記
の書き込み又は読み出しのメモリアクセスは、従来のダ
イナミック型ＲＡＭ又は擬似スタティック型ＲＡＭと同
様に、Ｘデコーダによりメモリマットのワード線の選択
動作、センスアンプの活性化、ＹデコーダによるＹスイ
ッチの選択動作、及び入出力バッファＩＯＢを通して書
き込み動作なら選択されたメモリセルの強誘電体キャパ
シタに書き込み情報に対応したハイレベル又はロウレベ
ルにチャージアップし、読み出し動作ならセンスアンプ
により増幅された信号を入出力バッファＩＯＢを通して
出力させる。

【００２０】連続リフレッシュ回数制御回路は、予め決
められた回数だけリフレッシュが行われると、モード変
更回路にモード変更を指示する。モード変更回路は、そ
のリフレッシュ動作のときにメモリマットのプレート電
圧を例えば回路の接地電位のようなロウレベルから電源
電圧ＶＣＣのようなハイレベルに一時的に立ち上げてリ
フレッシュによる再書き込み時に強誘電体キャパシタの
分極の反転を伴う書き込みを行う。そして、モード記憶
メモリに対してＮＶモードを記憶させる。メモリブロッ
クが複数のワード線を含むものでは、全てのリフレッシ
ュ動作によるワード線の選択動作において、上記のよう
にプレート電圧が一時的に変化させられて、全てのメモ
リセルがＮＶモードにされる。

【００２１】図２には、この発明に係る半導体記憶装置
におけるモード変更動作を説明するための状態遷移図が
示されている。複数に分割されなるメモリブロックのう
ちのｉ番目のメモリブロック、ワード線単位でメモリブ
ロックを構成したときにはｉ番目のワード線に対応した
モード記憶メモリの記憶情報ＦＮ（ｉ）はＤＲＡＭモー
ドなら例えば１（ハイレベル）にされ、ＮＶモードなら
上記ＤＲＡＭモードとは逆の０（ロウレベル）にされ
る。

【００２２】ＤＲＡＭモードでは、Ｒ／Ｗ（リード／ラ
イト）動作が行われると、連続リフレッシュ回数ＦＴ
（ｉ）は、その都度＝０にリセット又はクリアされる。
ＲＥＦ（リフレッシュ）動作が行われると、連続リフレ
ッシュ回路数ＦＴ（ｉ）は＋１のインクリメントが行わ
れる。リフレッシュ動作と次のリフレッシュ動作の間に
Ｒ／Ｗ動作がなければ、連続リフレッシュ回数ＦＴ
（ｉ）が順次増加することになる。この間、ＤＲＡＭモ
ードであるので、かかるリフレッシュ動作は通常のよう
に行われる。すなわち、ワード線を選択状態にし、メモ
リセルの記憶情報を相補データ線に読み出し、センスア
ンプを活性化させて上記相補データ線の微小な電位差を
電源電圧と回路の接地電位のような電位に拡大させ、も
とのメモリセルの情報記憶キャパシタに再度書き込むよ
うにするものである。

【００２３】連続リフレッシュ回数ＦＴ（ｉ）が予め決
められたＮ値になると、ＮＶモードに変更される。すな
わち、モード情報ＦＮ（ｉ）は１から０に変更される。
なお、このＮ回目のリフレッシュ動作においては、ＮＶ
モードへの変更に伴い、後述するようにワード線が選択
され、センスアンプが活性化されて、メモリセルが接続
された相補データ線の電位が電源電圧のようなハイレベ
ルと回路の接地電位のようなロウレベルにされた状態
で、強誘電体キャパシタのプレート電圧が一時的に回路
の接地電位から電源電圧に変化させられて、記憶情報に
応じて分極の反転を伴う書き込み動作が行われる。

【００２４】以後、ｉ番目のメモリブロック（ワード
線）に対するリフレッシュの起動がかかっても、かのメ
モリブロック（ワード線）に対してはリフレッシュ動作
は省略される。すなわち、ワード線の選択動作もセンス
アンプの活性化も行われないで、単にリフレッシュアド
レスの更新が行われるだけである。同図では、このＮＶ
モードにおいて連続リフレッシュ回数ＦＴ（ｉ）がＮの
ように維持されているが、実質的には意味がなく、記憶
回路としてダイナミック型メモリセルを用いたものでは
時間の経過とともに実質的に０にクリアされても問題な
い。

【００２５】このようにＮＶモードにされたｉ番目のメ
モリブロック（又はワード線）にＲ／Ｗのメモリアクセ
スが行われると、ＤＲＡＭモードに変更されるととも
に、連続リフレッシュ回数ＦＴ（ｉ）＝０にされる。そ
して、前記同様な書き込み又は読み出しが行われる。

【００２６】図３には、この発明に係る半導体記憶装置
におけるメモリマットと連続リフレッシュ回数制御回路
の一実施例の概略ブロック図が示されている。この実施
例では、メモリマットがワード線の単位で分割される場
合に適用され、ｉ番目のワード線ＷＬｉに対応した回路
が代表として例示的に示されている。

【００２７】この実施例では、連続リフレッシュ回数制
御回路は、メモリマットのワード線ＷＬｉと同じワード
線ＷＬｉにダイナミック型メモリセルを複数個設けて連
続リフレッシュ回数記憶回路として用いるようにするも
のである。例えば、連続リフレッシュ回数を３回とする
と、連続リフレッシュ回数ＦＴ（ｉ）記憶用メモリとし
て、２つのメモリセルＭ１ｉとＭ２ｉが設けられる。こ
れらのメモリセルＭ１ｉとＭ２ｉは、アドレス選択用Ｍ
ＯＳＦＥＴと記憶用キャパシタから構成される。この実
施例では、ダイナミック型メモリセルとして用いるもの
であるので、キャパシタＣ１ｉやＣ２ｉは、強誘電体キ
ャパシタである必要ないが、メモリマットの記憶用キャ
パシタＣｍｉの製造工程が利用できるので、強誘電体キ
ャパシタが用いられる。

【００２８】上記メモリセルＭ１ｉとＭ２ｉは、一方の
相補データ線ＤＬ１とＤＬ２に接続される。上記一方の
相補データ線ＤＬ１とＤＬ２には、メモリマットの相補
データ線と同様にそれぞれ平行に他方の相補データ線／
ＤＬ１と／ＤＬ２が設けられるが、同図では省略されて
いる。ＦＴＲＷ回路は、上記メモリセルＭ１ｉとＭ２ｉ
に記憶された回数を読み出して、それに＋１の加算を行
って再びメモリセルＭ１ｉとＭ２ｉに書き込むという制
御回路である。上記のような読み出し動作のために、相
補データ線にはメモリマットと同様なセンスアンプが設
けられる。

【００２９】つまり、ＦＴＲＷ回路に含まれるセンスア
ンプは、リフレッシュ動作時のワード線ＷＬｉの選択状
態によってメモリセルＭ１ｉとＭ２ｉから相補データ線
ＤＬ１とＤＬ２に読み出された微小電圧を、図示しない
他方の相補データ線／ＤＬ１と／ＤＬ２のハーフプリチ
ャージ電圧を参照電圧としてセンスし、前記のような増
幅動作を行う。この増幅信号は、加算回路により＋１の
インクリメント動作が行われ、再び上記メモリセルＭ１
ｉとＭ２ｉに書き込まれる。これに対して、ＦＴＲＷ回
路は、書き込み／読み出し動作時においてワード線が選
択されると、上記読み出し信号を無視してメモリセルＭ
１ｉＭ２ｉに共に０（ロウレベル）を書き込んでリセッ
ト（リクア）を行う。

【００３０】メモリセルＭ１ｉとＭ２ｉの記憶情報が共
に１になる３回目のリフレッシュ動作のときには、タイ
ミングパルスφＶＰＬが発生されて、一方の入力にワー
ド線ＷＬｉの選択信号が供給されたゲート回路Ｇを通し
てリフレッシュが行われているワード線ＷＬｉに対応し
た強誘電体キャパシタＣｍｉ等のプレート電圧ＶＰＬｉ
が、上記タイミングパルスφＶＰＬに対応して一時的に
ハイレベルに変化させられる。これにより、連続した３
番目のリフレッシュ動作のときに、ワード線ＷＬｉに結
合されたメモリセルは、再書き込みの際に記憶情報に対
応して分極の向きが決定される。つまり、かかるワード
線ＷＬｉに接続されたメモリセルはＦＲＡＭとしての書
き込み動作が行われる。以後、リフレッシュ動作のみが
継続して行われる限り、上記のような不揮発化に伴いリ
フレッシュ動作が省略される。

【００３１】実際には、連続３回のリフレッシュ動作に
よって直ちにＮＶモードにするのは、頻繁にＤＲＡＭモ
ードとＮＶモードの変更が行われてしまう結果、ＮＶモ
ードへの変更時に行われる分極の反転に伴う特性劣化が
無視できなくなるので、実際には１２７、２５５又は５
１１回のように比較的多くの数に設定される。例えば、
１２７回のときには、ＦＴ（ｉ）記憶用メモリ部には、
上記のようなメモリセルが７個、２５５回のときには８
個、５１１回のときには９個それぞれ設けられる。

【００３２】図４には、この発明が適用される半導体記
憶装置の一実施例のブロック図が示されている。この実
施例では、外部インターフェイスがダイナミック型ＲＡ
Ｍと互換性を持つようにされる例である。

【００３３】この実施例では、メモリマットは４つのメ
モリアレイ(Memory Cell Array) から構成される。メモ
リアレイを挟んでセンスアンプを構成するＮチャンネル
ＭＯＳＦＥＴ（ＮＭＯＳ）とＰチャンネルＭＯＳＦＥＴ
（ＰＭＯＳ）が分かれて配置される。４つのメモリアレ
イは２個ずつに分けられて、それぞれの間には、かかる
２つのメモリアレイに共通に用いられるカラムデコーダ
(Column Decoder)とドライバ(Driver)が設けられる。こ
れらカラムデコーダとドライバに隣接して、入出力線
（I/O Bus)が設けられる。この入出力線は前記Ｙスイッ
チも含まれると理解されたい。

【００３４】ロウアドレスバッファ(Row Address Buffe
r)は、ロウアドレスストローブ信号／ＲＡＳに同期して
入力されたアドレス信号Ａ０〜Ａ８を取り込んで、ロウ
デコーダ(Row decoder) に伝える。上記４つのメモリア
レイに対応して４つのロウデコーダが設けられる。上記
ロウアドレスバッファからデコーダに伝えられるアドレ
ス信号は、同図では省略されているが、かかる４つのロ
ウデコーダを串刺しにするようなアドレスバスを通して
伝えられる。ワードドライバ(Word Driver) は、上記ロ
ウデコーダの出力信号により選択されたワード線を駆動
する。

【００３５】カラムアドレスバッファ(Column Address
Buffer) は、カラムアドレスストローブ信号／ＣＡＳに
同期して入力されたアドレス信号Ａ０〜Ａ８を取り込ん
で、上記カラムデコーダに伝える。カラムデコーダは、
ドライバを通してＹスイッチを制御して選択されたメモ
リアレイの相補データ線と入出力線とを接続させる。書
き込み動作においては、外部端子Ｉ／Ｏ１〜Ｉ／Ｏ４か
ら入力された書き込み信号は、入出力バッファ(I/O Buf
fer)−入出力線−及びＹスイッチ−相補データ線を通し
てそれぞれのメモリアレイにおいて選択され１個ずつの
メモリセルに書き込まれる。読み出し動作においては、
各メモリアレイにおいて選択されたメモリセルの記憶情
報が、相補データ線、センスアンプ−Ｙスイッチ−入出
力線−入出力バッファ−外部端子Ｉ／Ｏ１〜Ｉ／Ｏ４を
通して出力される。

【００３６】制御回路(Control circuit) は、上記制御
信号／ＲＡＳ、／ＣＡＳの他、ライトイネーブル信号／
ＷＥと、アウトプットイネーブル信号／ＯＥを受けて、
書き込み又は読み出し或いはリフレッシュ等の動作モー
ドの判定と、それぞれに対応したタイミングパルスを発
生させる。

【００３７】上記制御回路には、前記のようなリフレッ
シュ活性回路、モード判定回路及び連続リフレッシュ回
数制御回路、モード記憶メモリ及びモード変更回路設け
られる。また、ワードドライバには、モード変更回路の
一部としてのプレート電圧駆動回路が含まれる。

【００３８】図５には、この発明に係る半導体記憶装置
の一実施例の全体ブロック図が示されている。同図の各
回路ブロックは、前記同様に公知の半導体集積回路の製
造技術により、単結晶シリコンのような半導体基板上に
おいて形成される。

【００３９】メモリマットは、特に制限されないが、１
０２４×１０２４（約１Ｍビット）のような記憶容量を
持つようにされる。つまり、メモリマットは、１０２４
本のワード線と１０２４対の相補データ線から構成され
る。上記のような１０２４対の相補データ線に対応して
１０２４個のセンスアンプが設けられる。ＹスイッチＹ
ＳＷは、１０２４対の相補データ線の中から一対の相補
データ線を選択して入出力バッファＩＯＢに接続する。

【００４０】この実施例では、前記図３の実施例と同様
に、メモリマットに隣接して連続リフレッシュ回数を記
憶させるＦＴメモリマットが設けられる。この実施例で
は、メモリマットはワード線ＷＬの単位で分割されてメ
モリブロックが構成される。そのため、各ワード線に対
応して連続リフレッシュ回数を記憶するＦＴメモリが設
けられる。この実施例では、２５５回連続してリフレッ
シュ動作が行われると、ＮＶモードとするためにＦＴメ
モリは８ビットから構成される。そのため、ＦＴメモリ
マットは、１０２４×８のような構成とされ、メモリマ
ットと同様に８個のセンスアンプＳＡが設けられる。

【００４１】上記ＦＴメモリマットの読み出し信号は、
リフレッシュ動作のときには制御回路ＦＴＣＯＮＴに入
力されて＋１の加算動作が行われて同じメモリセルに書
き込まれて連続リフレッシュ回数の更新が行われる。書
き込み又は読み出し動作のときには、制御回路ＦＴＣＯ
ＮＴは、対応するメモリセルの記憶情報を全て０にクリ
アする。８個のメモリセルの記憶情報が全て１のとき、
言い換えるならば、２５５回連続してリフレッシュ動作
が行われるなら、次に説明するモード判定制御回路ＦＮ
ＣＯＮＴに対してＮＶモードへの変更を指示し、Ｘデコ
ーダＸＤＥＣに対して１ショットパルスを発生させて強
誘電体キャパシタのプレート電圧を一時的に電源電圧の
ようなハイレベルとしてＮＶモードによるリフレッシュ
の再書き込みを行う。

【００４２】リフレッシュ制御回路ＲＥＦＣＴに含まれ
るリフレッシュアドレスカウンタにより形成されたアド
レス信号と、外部から入力されたＸ系のアドレス信号を
取り込むＸアドレスバッファＸＡＢの出力信号とは、マ
ルチプレクサＭＰＸを通して内部に取り込まれる。つま
り、通常の書き込み／読み出し動作のときには、マルチ
プレクサＭＰＸはアドレスバッファＸＡＢから入力され
たアドレス信号をＸデコーダＸＤＥＣに伝える。また、
リフレッシュ動作のときには、マルチプレクサＭＰＸは
リフレッシュ制御回路ＲＥＦＣＴにより形成されたリフ
レッシュ用アドレス信号をＸデコーダＸＤＥＣに伝え
る。

【００４３】この実施例では、マルチプレクサＭＰＸの
出力には、各ワード線に接続されたメモリセルのモード
情報を記憶するＦＮメモリが設けられる。この実施例で
は、ＦＮメモリとしてスタティック型メモリセル（スタ
ティック型のフリップフロップ回路）が用いられる。前
記のようにワード線単位でのモード設定を行う場合に
は、ワード線の数に対応して１０２４個のメモリセル
と、それを選択する選択回路が設けられる。

【００４４】ＦＮメモリは、リフレッシュモードにおい
てマルチプレクサＭＰＸを通して入力されたアドレス信
号を解読して、それに対応したモード情報を読み出して
モード判定制御回路ＦＮＣＯＮＴに伝える。モード判定
制御回路ＦＮＣＯＮＴは、読み出し信号が０のＮＶモー
ドならＸデコーダに対して動作を無効にする信号を出力
させる。これにより、ＮＶモードの対応したワード線の
選択動作やセンスアンプの活性化動作が無効にされる。

【００４５】モード判定制御回路ＦＮＣＯＮＴは、上記
制御回路ＦＴＣＯＮＴからＮＶモードへの変更が指示さ
れたなら、選択されているＦＮメモリに対して０を書き
込むようにする。また、モード判定制御回路ＦＮＣＯＮ
Ｔは、タイミング制御回路ＣＯＮＴにより、リード又は
ライトが指示されたなら、それに対応したＦＮメモリに
１の書き込みを行うようにして、ＤＲＡＭモードへの変
更を行う。タイミング制御回路ＣＯＮＴは、上記動作の
他に外部から入力された制御信号によりリード、ライト
又はリフレッシュのモード判定と、それに対応したタイ
ミング信号を発生させる。

【００４６】ＹアドレスバッファＹＡＢは、Ｙ系のアド
レス信号を取り込み、それをＹデコーダＹＤＥＣに伝え
る。ＹデコーダＹＤＥＣは、Ｙ系のアドレス信号を解読
してＹ選択信号を形成してＹスイッチの制御を行い、前
記のように書き込み動作のときには入出力バッファＩＯ
Ｂを通して入力された書き込み信号をメモリマットの選
択されたメモリセルに書き込み、読み出し動作のときに
は選択されたセンスアンプにより増幅されたメモリセル
の記憶情報を入出力バッファＩＯＢを通して出力させ
る。

【００４７】次に、図６ないし図１０を用いて上記のＤ
ＲＡＭモードからＮＶモードへの切り替え動作を説明す
る。

【００４８】図６には、この発明に半導体記憶装置にお
ける強誘電体キャパシタを用いたメモリセルの回路図が
示されている。同図のメモリセルは、基本的には公知の
ダイナミック型メモリセルにおける情報記憶用キャパシ
タが強誘電体キャパシタにより構成される。ただし、プ
レート電圧ＶＰＬが固定の電圧ではなく動作モードに応
じて変化させられる。強誘電体キャパシタの分極の向き
は、同図に矢印で示すようにスイッチＭＯＳＦＥＴＱｍ
側、言い換えるならば、蓄積ノード側からみた方向を正
極性として説明する。

【００４９】図７には、ハイレベルが記憶された状態で
不揮発化させる場合の動作波形図が示され、図８には強
誘電体膜のヒステリシス特性上での分極の動作が示され
ている。上記のようにメモリセルにハイレベルが記憶さ
れた状態では、ワード線を選択状態にすると、ビット線
（又はデータ線）ＢＬに現れた微小な記憶情報をセンス
アンプが増幅してリフレッシュ動作と同様に５Ｖのよう
なハイレベルに増幅する。この状態は、図８（Ａ）の特
性図の状態１に示すように強誘電体膜には５Ｖに対応し
た分極が生じている。

【００５０】上記のようにビット線ＢＬがハイレベルに
された状態で、プレート電圧ＶＰＬを同じ５Ｖのような
ハイレベルに変化させる。この状態２では、強誘電体膜
には同電位が供給されるので、図８（Ｂ）のように電圧
が０Ｖのときに対応した分極が生じている。

【００５１】プレート電圧ＶＰＬをもとのロウレベルに
戻すと、強誘電体膜には再び５Ｖが加わるので状態３の
ような分極が生じている。これはワード線ＷＬをロウレ
ベルの非選択状態にさせても、蓄積ノードに保持された
電圧によって同様な分極が生じるものである。つまり、
ＮＶモードに変更しても、前の分極の状態と同じである
ので、分極の向きが逆になるという分極反転が生じない
例である。

【００５２】このようなＮＶモードでは、以後リフレッ
シュ動作が行われないから、リーク電流によって上記蓄
積ノードの電位が状態４のようなロウレベルに下がり、
強誘電体膜には電圧が印加されなくなって図８（Ｂ）の
状態４のように残留分極により情報が保持されている。

【００５３】図９には、ロウレベルが記憶された状態で
ＮＶモード化させる場合の動作波形図が示され、図１０
には強誘電体膜のヒステリシス特性上での分極の動作が
示されている。上記のような正方向の分極を持つメモリ
セルにをＤＲＡＭモードで動作させる場合において、ロ
ウレベルが記憶された状態では、ワード線を選択状態に
すると、ビット線ＢＬに現れた微小な記憶情報をセンス
アンプが増幅してリフレッシュ動作と同様に０Ｖのよう
なロウレベルに増幅する。この状態１では、強誘電体膜
には同じ０Ｖが印加されるから、図１０（Ａ）の特性図
の状態１のように０Ｖに対応した分極が生じている。

【００５４】上記のようにビット線ＢＬがロウレベルに
された状態で、プレート電圧ＶＰＬを同じ５Ｖのような
ハイレベルに変化させる。この状態２では、強誘電体膜
には蓄積ノード側から見て−５Ｖが印加されるので、図
１０（Ｂ）のように電圧が−５Ｖのときに対応して分極
の反転が行われる。

【００５５】プレート電圧ＶＰＬをもとのロウレベルに
戻すと、強誘電体膜には同じ０Ｖが加わるが、上記のよ
うな分極の反転により正ではなく負側の残留分極に対応
した状態３のような分極が生じている。これはワード線
ＷＬをロウレベルの非選択状態にさせても、蓄積ノード
に保持された電圧の０Ｖによって同様な分極が生じるも
のである。このようなＮＶモードでは、以後リフレッシ
ュ動作が行われないから、リーク電流によって上記蓄積
ノードの電位が状態４のようにロウレベルにまで下が
り、強誘電体膜には電圧が印加されなくなって、図１０
（Ｂ）の状態４のように負極性の残留分極が保持されて
いる。

【００５６】したがって、リード動作によってワード線
を選択状態にすると、図７の状態４ならビット線には残
留分極に対応して基準電圧としてのハーフプリチャージ
電圧２．５Ｖに対して微小なハイレベルが出力され、図
９の状態４なら微小なロウレベルが出力されて、それを
センスアンプが増幅して強誘電体キャパシタに対してハ
イレベル／ロウレベルの再書き込みが実施されるので、
図８（Ａ）の状態１は又は図１０（Ｂ）の状態２のよう
に分極の向きに対応した読み出し信号を得ることが可能
になるとともに、以後はＤＲＡＭモードとしての動作を
行う。

【００５７】ＤＲＡＭモードでは、プレート電圧ＶＰＬ
の電圧が回路の接地電位に固定されているので、前の正
又は負の分極の向の状態で、ハイレベル／ロウレベルの
情報記憶動作を行うものである。つまり、強誘電体キャ
パシタは単なるキャパシタとしての動作を行うものであ
る。

【００５８】この実施例では、上記のように一定期間メ
モリアクセスを行わないと全てのワード線がＮＶモード
にされるので、全くリフレッシュを行わなくても情報保
持動作が可能である。このため、バッテリーバックアッ
プ時における消費電流を実質的に零にできるものとな
る。また、上記のように一定期間リード／ライトを行わ
ないようにして全てのワード線をＮＶモードにすると、
電源遮断を行っても情報が保持させることができる。な
お、前記のように一定時間を待つまでもなく、１廻りの
リフレッシュ動作によって強制的にＮＶモードにする動
作モードを設けて、電源遮断を行うようにするものであ
ってもよい。

【００５９】図１１には、この発明が適用される半導体
記憶装置の他の一実施例のブロック図が示されている。
この実施例は、外部インターフェイスがスタティック型
ＲＡＭと互換性を持つようにされた、いわゆる擬似スタ
ティック型ＲＡＭに向けられた例である。

【００６０】この実施例では、アドレス信号Ａ０〜Ａ１
０は、アドレスラッチコントロール回路(Address Latch
Control) に取り込まれる。このアドレス信号Ａ０〜Ａ
１０は、Ｘ系アドレス信号としてロウデコーダ(Row Dec
oder) に供給されて、ここでワード線の選択信号が形成
される。アドレス信号Ａ１１〜Ａ１８は、アドレスラッ
チコントロール回路に取り込まれる。このアドレス信号
Ａ１１〜Ａ１８は、Ｙ系アドレス信号としてカラムデコ
ーダ(Column Decoder)に供給されて、ここでカラムスイ
ッチを含むカラム入出力回路(Colunm I/O)の選択信号が
形成される。このようにスタティック型ＲＡＭに対応し
た外部インターフェイスでは、Ｘ系とＹ系のアドレス信
号が別々の外部端子から入力される。

【００６１】メモリマット(Memory Matrix) は、前記同
様にアドレス選択用ＭＯＳＦＥＴと強誘電体キャパシタ
を用いた情報記憶キャパシタとにより構成される。そし
て、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力された書き
込み信号は、入力データ制御回路(Input Data Control)
に取り込まれ、上記カラム入出力回路を通してメモリマ
ットの選択されたメモリセルに書き込まれる。カラム入
出力回路を通して読み出された信号は、出力バッファを
通して上記外部端子Ｉ／Ｏ０〜Ｉ／Ｏ７へ出力される。

【００６２】タイミングパルス発生回路(Timing Pulse
Gen.) と、リード／ライト制御回路(Read Write Contro
l)は、外部端子から供給される制御信号／ＯＥ（アウト
プットイネーブル信号）＊／ＲＦＳＨ（リフレッシュ制
御信号）、／ＣＥ（チップイネーブル信号）、／ＷＥ
（ライトイネーブル信号）を受けて、動作モードの判定
とそれに対応したタイミングパルスを発生する。／ＯＥ
＊／ＲＦＳＨは、１つの外部端子がアウトプットイネー
ブル信号とリフレッシュ制御信号との２つの機能を持た
せられる。

【００６３】リフレッシュ制御回路(Refresh Control)
は、特に制限されないが、／ＣＥがハイレベルのチップ
非選択状態のときに、／ＯＥ＊／ＲＦＳＨがリフレッシ
ュ制御信号として入力されて、短い時間だけロウレベル
であるとその都度リフレッシュアドレスをインクリメン
トさせて行うリフレッシュ動作と、長い時間ロウレベル
にされると、その間内部のタイマー回路により形成され
たパルスにより行うリフレッシュ動作を実施する。

【００６４】上記リフレッシュ制御回路及びリード／ラ
イト制御回路には、前記のようなリフレッシュ活性回
路、モード判定回路及び連続リフレッシュ回数制御回
路、モード記憶メモリ及びモード変更回路が設けられ
る。また、Ｘデコーダには、モード変更回路の一部とし
てのプレート電圧駆動回路が含まれる。このようにし
て、擬似スタティック型ＲＡＭでも、リフレッシュ動作
が一定回数連続して行われると自動的にＮＶモードにさ
れて、そのワード線のリフレッシュ動作が停止させられ
る。もしも、全てのワード線がＮＶモードとされたな
ら、実質的にリフレッシュ用のタイマー回路とアドレス
カウンタのみが動作するのみとなる。これより、擬似ス
タティック型ＲＡＭが情報保持状態にされるときには、
大幅な低消費電力とすることができる。なお、情報保持
モードを設定し、上記ＮＶモードにするとともに、タイ
マー回路自体も動作を停止させるようにしてもよい。

【００６５】図１２に、本発明に係る半導体記憶装置
（Ｄ＆ＦＲＡＭ）を用いたコンピュータシステムの要部
概略図を示す。このコンピュータシステムは、本情報機
器としての中央処理装置ＣＰＵ，上記情報処理システム
内に構築したＩ／Ｏバス，ＢＵＳ Ｕｎｉｔ，主記憶メ
モリや拡張メモリなど高速メモリをアクセスするメモリ
制御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌｌ Ｕｎｉ
ｔ、主記憶メモリとしてのＤ＆ＦＲＡＭ，基本制御プロ
グラムが格納されたＲＯＭ、先端にキーボードが接続さ
れたキーボードコントローラＫＢＤＣ等によって構成さ
れる。

【００６６】表示アダプタとしてのＤｉｓｐｌａｙ ａ
ｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄｉｓｐｌ
ａｙ ａｄａｐｔｅｒの先端にはディスプレイが接続さ
れている。上記Ｉ／ＯバスにはパラレルポートＰａｒａ
ｌｌｅｌ ＰｏｒｔＩ／Ｆ，マウス等のシリアルポート
Ｓｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロッピーディスク
ドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤＩ／Ｆに
変換するバッファコントローラＨＤＤ ｂｕｆｆｅｒが
接続される。上記メモリ制御ユニットＭｅｍｏｒｙ Ｃ
ｏｎｔｒｏｌ Ｕｎｉｔからのバスと接続されて拡張Ｒ
ＡＭ及び主記憶メモリとしてのＤ＆ＦＲＡＭが接続され
ている。

【００６７】このコンピュータシステムの動作について
説明する。電源が投入されて、動作を開始するとまず上
記中央処理装置ＣＰＵは、上記ＲＯＭを上記Ｉ／Ｏバス
を通してアクセスし、初期診断、初期設定を行なう。補
助記憶装置からシステムプログラムを主記憶メモリとし
てのＤ＆ＲＡＭにロードする。また、上記中央処理装置
ＣＰＵは、上記Ｉ／Ｏバスを通してＨＤＤコントローラ
にＨＤＤをアクセスするものとして動作する。そして、
システムプログラムのロードが終了すると、ユーザーの
処理要求に従い、処理を進めていく。

【００６８】ユーザーは上記Ｉ／Ｏバス上のキーボード
コントローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ
ａｄａｐｔｅｒにより処理の入出力を行ないながら作業
を進める。そして、必要に応じてパラレルポートＰａｒ
ａｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒ
ｉａｌ Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を活
用する。

【００６９】本体上の主記憶メモリとしてのＤ＆ＲＡＭ
では主記憶容量が不足する場合は、拡張ＲＡＭにより主
記憶を補う。ユーザーがファイルを読み書きしたい場合
には、ユーザーは上記ＨＤＤが補助記憶装置であるもの
として補助記憶装置へのアクセスを要求する。そして、
本発明のＤ＆ＦＲＡＭによって構成されたファイルメモ
リシステムはそれを受けてファイルデータのアクセスを
行なう。

【００７０】主記憶メモリＤ＆ＦＲＡＭにあっては、常
に全エリアがアクセスされることなく、プログラムが格
納された極く一部のエリアが頻繁にアクセスされ、他の
エリアは多くの場合殆どアクセスされないことが多い。
この場合、上記大半の部分では自動的にＮＶモードとさ
れてリフレッシュが省略されるから、大幅な低消費電力
化を図ることができる。また、ファイルメモリに使用さ
れるＤ＆ＦＲＡＭにあっては、いっそうメモリアクセス
が行われる機会が少ない。それ故、ほぼ全てのエリアが
ＮＶモードとされてリフレッシュが省略されているか
ら、ここでの電流消費も大幅に低減させることができ
る。

【００７１】ペン入力やパームトップ型マイクロコンピ
ュータ等のように電池駆動されるものでは、そのメモリ
として上記Ｄ＆ＦＲＡＭを用いた場合には、その動作状
態においても大幅な低消費電力化できることから、電池
寿命を長くすることができるものとなる。

【００７２】図１３に本発明に係る半導体記憶装置（Ｄ
＆ＦＲＡＭ）を内蔵したコードレス電話器システムの要
部概略図を示す。アンテナによって入力された電波はア
ナログフロントエンド部を介して、ベースバンド部のデ
ジタル変調回路に入力され、波形等化及びアナログ−デ
ジタル変換される。そして、上記デジタル変調回路の出
力信号は上記チャンネルコーディング回路へ入力され、
誤り訂正及びフレームの分解が行われる。上記のチャン
ネルコーディング回路の出力信号は音声コーデック回路
に入力され、デジタル−アナログ変換及び音声伸長が行
われ、コードレス電話器のスピーカーに伝送される。

【００７３】以下に、本発明に係るＤ＆ＦＲＡＭを内蔵
したコードレス電話器システムの音声の発信について説
明する。上記コードレス電話器のマイクに入力された音
声は、上記ベースバンド部の音声コーデック回路に入力
され、音声のアナログ−ディジタル変換及び音声圧縮を
行い、上記チャンネルコーディング回路を介して誤り訂
正及びフレーム組立てを行う。そして、上記デジタル変
調回路を介して、波形等化及びデジタル−アナログ変換
を行い、上記アナログ・フロントエンド部を介して、上
記アンテナへ転送される。

【００７４】マイクロプロセッサと本発明のＤ＆ＦＲＡ
Ｍにより構成された制御部において、上記マイクロプロ
セッサと本発明のＤ＆ＦＲＡＭは双方向的に接続されて
いる。そして、上記コードレス電話器に備えられたキー
による信号の入力によって、上記マイクロプロセッサの
制御により、本発明のＤ＆ＦＲＡＭへの短縮ダイヤル番
号及びコード等の書き込みを行っている。そしてさら
に、本発明のＤ＆ＦＲＡＭに記憶された上記短縮ダイヤ
ル番号及びコード等の読み出しをも行っている。

【００７５】上記マイクロプロセッサにより、デジタル
変調回路及び音声コーデック回路は制御されている。こ
のようにコードレス電話器の制御部に本発明のＦＲＡＭ
を用いることによって、上記制御部の小型化並びにコー
ドレス電話器システムの小型化，軽量化、低消費電力化
が図れ、さらに大容量の情報を高速に読み書きできるの
で、システム全体としての処理能力が向上する。さら
に、携帯用電話器として問題となっている耐衝撃性が向
上でき、コードレス電話器システムとしての信頼性が向
上する。

【００７６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 強誘電体キャパシタとアドレス選択用ＭＯＳＦ
ＥＴとからなるメモリセルがマトリックス配置されてな
るメモリマットをワード線の単位で複数に分割してメモ
リブロックを構成し、各メモリブロックに一対一に対応
してＤＲＡＭモード又はＮＶモードの記憶を行うモード
記憶回路と、上記各メモリブロックに対して連続して行
われるリフレッシュ回数を計数するリフレッシュ計数回
路を設け、予め決められた一定回数でのリフレッシュ動
作のときに強誘電体キャパシタのプレート電圧を一方の
電圧から他方の電圧に一時的に変化させるメモリアクセ
スを行うとともにモード記憶回路をＤＲＡＭモードから
ＮＶモードに変更し、メモリブロック内のいずれかのメ
モリセルに対するリード又はライト動作によってモード
記憶回路をＮＶモードからＤＲＡＭモードに変更し、上
記モード記憶回路の記憶情報に従ってＮＶモードにされ
たメモリブロックに対してリフレッシュ動作を省略する
ことにより、大幅な低消費電力化が可能になるととも
に、このようなＮＶモードに切り換える際のみ分極の反
転が行われるので書き換え回数の制限を実質的に無くす
ことができるという効果が得られる。

【００７７】（２） 上記メモリブロックをリフレッシ
ュ動作に対応した１本のワード線の単位とし、モード記
憶回路をかかるワード線の数に対応して１ビットずつの
記憶ビットを持つようにされたスタティック型メモリに
より構成することにより、リフレッシュアドレス単位で
のモード設定が可能となり、大幅な低消費電力化が可能
になるという効果が得られる。

【００７８】（３） リフレッシュ計数回路は、上記メ
モリマットとワード線が共通化された複数のメモリセル
からなる記憶回路と、リフレッシュ動作によるワード線
選択動作の毎にかかる記憶回路から読み出された読み出
し信号に＋１を加算して再びもとのメモリセルに書き込
み、リード又はライト動作によるワード線選択動作の時
にかかる記憶回路の記憶情報をリセットさせる制御回路
とすることにより、Ｘデコーダ回路の共用化ができ簡単
な構成によりワード線単位でのモード設定が可能になる
という効果が得られる。

【００７９】（４） 上記メモリブロックに対応してプ
レートも分割し、ＤＲＡＭモードからＮＶモードに変更
する際に対応するプレートのみが一時的に電源電圧に変
化させるようにすることにより、簡単な構成によりプレ
ート電圧駆動回路が構成でき、電流消費も低減できると
いう効果が得られる。

【００８０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、半導
体基板上でのメモリアレイ又はメモリマットの幾何学的
な配置や構成は、種々の実施形態を採ることができる。
メモリアレイ又はメモリマットが幾何学的に複数に分割
して構成されることにより、物理的にワード線が複数に
分割されるとき、物理的なワード線ではなくリフレッシ
ュ動作に着目して同時に選択されるワード線を最小単位
としてメモリブロックの分割を行うようにする。このよ
うにすることにより、ＮＶモードによるリフレッシュ動
作の省略による低消費電力化を回路的に効率よく行うよ
うにすることができる。ＮＶモードにするときのプレー
ト電圧は、電源電圧にしておいて、それを一時的に回路
の接地電位にするものであってもよい。

【００８１】この発明は、ダイナミック型ＲＡＭ又はダ
イナミック型メモリセルを用いて外部インターフェイス
をスタティック型ＲＡＭと互換性を持たせた擬似スタテ
ィック型ＲＡＭを基本構成として、メモリセルの部分に
強誘電体キャパシタを用いたものに広く利用することが
できる。

【００８２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、強誘電体キャパシタとアド
レス選択用ＭＯＳＦＥＴとからなるメモリセルがマトリ
ックス配置されてなるメモリマットをワード線の単位で
複数に分割してメモリブロックを構成し、各メモリブロ
ックに一対一に対応してＤＲＡＭモード又はＮＶモード
の記憶を行うモード記憶回路と、上記各メモリブロック
に対して連続して行われるリフレッシュ回数を計数する
リフレッシュ計数回路を設け、一定回数でのリフレッシ
ュ動作のときに強誘電体キャパシタのプレート電圧を一
方の電圧から他方の電圧に一時的に変化させるメモリア
クセスを行うとともにモード記憶回路をＤＲＡＭモード
からＮＶモードに変更し、メモリブロック内のいずれか
のメモリセルに対するリード又はライト動作によってモ
ード記憶回路をＮＶモードからＤＲＡＭモードに変更
し、上記モード記憶回路の記憶情報に従ってＮＶモード
にされたメモリブロックに対してリフレッシュ動作を省
略することにより、大幅な低消費電力化が可能になると
ともに、このようなＮＶモードに切り換える際のみ分極
の反転が行われるので書き換え回数の制限を実質的に無
くすことができる。

【００８３】上記メモリブロックをリフレッシュ動作に
対応した１本のワード線の単位とし、モード記憶回路を
かかるワード線の数に対応して１ビットずつの記憶ビッ
トを持つようにされたスタティック型メモリにより構成
することにより、リフレッシュアドレス単位でのＤＲＡ
ＭモードとＮＶモードの設定が可能となり、大幅な低消
費電力化が可能になる。

【００８４】リフレッシュ計数回路は、上記メモリマッ
トとワード線が共通化された複数のメモリセルからなる
記憶回路と、リフレッシュ動作によるワード線選択動作
の毎にかかる記憶回路から読み出された読み出し信号に
＋１を加算して再びもとのメモリセルに書き込み、リー
ド又はライト動作によるワード線選択動作の時にかかる
記憶回路の記憶情報をリセットさせる制御回路とするこ
とにより、Ｘデコーダ回路の共用化ができ簡単な構成に
よりワード線単位での上記ＤＲＡＭ又はＮＶモード設定
が可能になる。

【００８５】上記メモリブロックに対応してプレートも
分割し、ＤＲＡＭモードからＮＶモードに変更する際に
対応するプレートのみが一時的に電源電圧に変化させる
ようにすることにより、簡単な構成によりプレート電圧
駆動回路が構成でき、電流消費も低減できる。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の機能的な一実
施例を示すブロック図である。

【図２】この発明に係る半導体記憶装置におけるモード
変更動作を説明するための状態遷移図である。

【図３】この発明に係る半導体記憶装置におけるメモリ
マットと連続リフレッシュ回数制御回路の一実施例を示
す概略ブロック図である。

【図４】この発明が適用される半導体記憶装置の一実施
例を示すブロック図である。

【図５】この発明に係る半導体記憶装置の一実施例を示
す全体ブロック図である。

【図６】この発明に半導体記憶装置における強誘電体キ
ャパシタを用いたメモリセルの回路図である。

【図７】図６のメモリセルにハイレベルが記憶された状
態で不揮発化させる場合の動作の一例を説明するための
波形図である。

【図８】図７に対応した強誘電体膜のヒステリシス特性
上での分極の動作図である。

【図９】図６のメモリセルにロウレベルが記憶された状
態で不揮発化させる場合の動作の一例を説明するための
波形図である。

【図１０】図９に対応した強誘電体膜のヒステリシス特
性上での分極の動作図である。

【図１１】この発明が適用される半導体記憶装置の他の
一実施例を示すブロック図である。

【図１２】本発明に係る半導体記憶装置を用いたコンピ
ュータシステムの要部概略図である。

【図１３】本発明に係る半導体記憶装置を内蔵したコー
ドレス電話器システムの要部概略図である。

【符号の説明】

Ｑｍｉ〜Ｑ２ｉ…ＭＯＳＦＥＴ、Ｃｍｉ〜Ｃ２ｉ…強誘
電体キャパシタ、ＹＡＢ…Ｙ系アドレスバッファ、ＹＤ
ＥＣ…Ｙデコーダ、ＹＳＷ…Ｙスイッチ、ＳＡ…センス
アンプ、ＸＡＢ…Ｘ系アドレスバッファ、ＭＰＸ…マル
チプレクサ、ＲＥＦＣＴ…リフレッシュ制御回路、ＸＤ
ＥＣ…Ｘデコーダ、ＣＯＮＴ…タイミング制御回路、Ｆ
ＴＣＯＮＴ，ＦＮＣＯＮＴ…制御回路、ＣＰＵ…中央処
理装置、ＢＵＳ Ｕｎｉｔ…バスニット、Ｍｅｍｏｒｙ
Ｃｏｎｔｒｏｌｌ Ｕｎｉｔ…メモリ制御ユニット、
Ｄ＆ＦＲＡＭ…主記憶メモリ、ＲＯＭ…リード・オンリ
ー・メモリ、ＫＢＣＤ…キーボードコントローラ、Ｄｉ
ｓｐｌａｙ ａｄａｐｔｅｒ…表示アダプタ、ＦＤＤ…
フロッピーディスクドライブ、ＨＤＤ ｂｕｆｆｅｒ…
バッファコントローラ、Ｐａｒａｌｌｅｌ Ｐｏｒｔ
Ｉ／Ｆ…パラレルポート、Ｓｅｒｉａｌ Ｐｏｒｔ Ｉ
／Ｆ…シリアルポート、

フロントページの続き (56)参考文献 特開 平７−122077（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/22 G11C 11/403

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 強誘電体キャパシタとアドレス選択用Ｍ
   ＯＳＦＥＴとからなるメモリセルがマトリックス配置さ
   れてなるメモリマットと、 かかるメモリマットが１ないし複数のワード線の単位で
   複数に分割されてなるメモリブロックと、 各メモリブロックに一対一に対応して設けられ、ＤＲＡ
   Ｍモード又はＮＶモードの記憶を行うモード記憶回路
   と、 上記各メモリブロックに対して連続して行われるリフレ
   ッシュ回数を計数するリフレッシュ計数回路と、 予め決められた回数でのリフレッシュ動作のときに強誘
   電体キャパシタのプレート電圧を一方の電圧から他方の
   電圧に一時的に変化させるメモリアクセスを行うととも
   にモード記憶回路をＤＲＡＭモードからＮＶモードに変
   更し、メモリブロック内のいずれかのメモリセルに対す
   るリード又はライト動作によってモード記憶回路をＮＶ
   モードからＤＲＡＭモードに変更するモード変更回路
   と、 上記モード記憶回路の記憶情報に従ってＮＶモードにさ
   れたメモリブロックに対してリフレッシュ動作を省略す
   るリフレッシュ制御回路とを備えてなることを特徴とす
   る半導体記憶装置。
2. 【請求項２】 請求項１において、 上記メモリブロックは、リフレッシュ動作に対応した１
   本のワード線の単位で分割されたものであり、モード記
   憶回路はかかるワード線の数に対応して１ビットずつの
   記憶ビットを持つようにされたスタティック型メモリに
   より構成されるものであることを特徴とする半導体記憶
   装置。
3. 【請求項３】 請求項２において、 上記リフレッシュ計数回路は、上記メモリマットとワー
   ド線が共通化された複数のメモリセルからなる記憶回路
   と、リフレッシュ動作によるワード線選択動作の毎にか
   かる記憶回路から読み出された読み出し信号に＋１を加
   算して再びもとのメモリセルに書き込み、リード又はラ
   イト動作によるワード線選択動作の時にかかる記憶回路
   の記憶情報をリセットさせる制御回路とからなるもので
   あることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１ないし３のいずれかにおいて、 外部入力インターフェイスは、ダイナミック型ＲＡＭと
   互換性を持つようにされるものであることを特徴とする
   半導体記憶装置。
5. 【請求項５】 請求項１ないし３のいずれかにおいて、 外部入力インターフェイスは、スタティック型ＲＡＭと
   互換性を持つようにされるものであることを特徴とする
   半導体記憶装置。
6. 【請求項６】 請求項１ないし５のいずれかにおいて、 上記メモリブロックに対応してプレートも分割され、Ｄ
   ＲＡＭモードからＮＶモードに変更する際に対応するプ
   レートのみが一時的に電源電圧に変化させられるもので
   あることを特徴とする半導体記憶装置。