-
Die
Erfindung betrifft das Gebiet der Halbleiterspeicher und insbesondere
eine Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers.
-
Der
ferroelektrische Speicher, d. h. ein ferroelektrischer Schreib-Lese-Speicher
(FRAM), der im allgemeinen eine Datenverarbeitungsgeschwindigkeit
besitzt, die ähnlich
jener eines als Halbleiterspeicher in großem Umfang verwendeten dynamischen Schreib-Lese-Speichers
(DRAM) ist, der Daten selbst ohne Spannungsversorgung halten kann,
findet als Speicher der nächsten
Generation Beachtung. Der FRAM, d. h. ein Speicher mit einer Struktur ähnlich derjenigen
des DRAM, besitzt einen Kondensator aus einem ferroelektrischen
Material, um die hohe Restpolarisation des ferroelektrischen Materials
zu nutzen. Die Restpolarisation ermöglicht das Halten von Daten
selbst dann, wenn kein elektrisches Feld mehr anliegt. 1 zeigt eine Kennlinie einer Hystereseschleife
eines allgemeinen ferroelektrischen Materials. Es ist bekannt, daß eine durch
ein elektrisches Feld induzierte Polarisation nicht gelöscht wird,
sondern daß ein
bestimmter Betrag (d- und a-Zustände)
zurückbleibt,
selbst wenn das elektrische Feld nicht mehr anliegt, weil die Restpolarisation
(oder spontane Polarisation) vorhanden ist. Die d- und a-Zustände entsprechen
bei einer Anwendung auf Speicher den Werten "1" bzw. "0".
-
Mit
Bezug auf die Zeichnung wird ein herkömmlicher nichtflüchtiger
ferroelektrischer Speicher erläutert.
-
2 zeigt ein System einer
Einheitszelle des herkömmlichen
nichtflüchtigen
ferroelektrischen Speichers. Wie in 2 gezeigt
ist, ist das System der Einheitszelle des herkömmlichen nichtflüchtigen ferroelektrischen
Speichers mit einer Bitleitung B/L, die in einer Richtung verläuft, mit
einer Wortleitung W/L, die zur Bitleitung senkrecht ist, mit einer
Plattenleitung P/L, die in einem Abstand von der Wortleitung W/L
und parallel zu dieser verläuft,
einem Transistor T1, dessen Gate mit der Wortleitung verbunden ist und
dessen Source mit der Bitleitung verbunden ist, und einem ferroelektrischen
Kondensator FC1, wovon ein erster Anschluß mit einem Drain des Transistors
T1 verbunden ist und ein zweiter Anschluß mit der Plattenleitung P/L
verbunden ist, versehen.
-
Nun
wird eine Schaltung zum Ansteuern des herkömmlichen ferroelektrischen
Speichers erläutert. Die 3A und 3B zeigen eine Schaltung zum Ansteuern
des herkömmlichen
ferroelektrischen Speichers. Die Schaltung zum Ansteuern des herkömmlichen
ferroelektrischen Speichers mit 1T/1C-Struktur (Struktur mit einem
Transistor und einem ferroelektrischen Kondensator) ist versehen
mit einem Referenzspannungsgenerator 1 zum Erzeugen einer
Referenzspannung, einem Referenzspannungsstabilisator 2 mit
mehreren Transistoren Q1–Q4
und einem Kondensator C1 zum Stabilisieren der Referenzspannungen
auf zwei benachbarten Bitleitungen, einem ersten Referenzspannungsspeicher 3 mit
mehreren Transistoren Q6–Q7
und mit Kondensatoren C2–C3,
auf deren benachbarten Bitleitungen logische Werte "1" bzw. "0" gespeichert
sind, einem ersten Entzerrer 4 mit einem Transistor Q5
zum Entzerren zweier benachbarter Bitleitungen, einer ersten Hauptzellenmatrix 5,
die mit unterschiedlichen Wortleitungen und Plattenleitungen zum
Speichern von Daten verbunden ist, einem ersten Leseverstärker 6 mit
mehreren Transistoren Q10–Q15,
einem P-Leseverstärker PSA
und dergleichen zum Lesen von Daten in Zellen, die aus den mehreren
Zellen in der ersten Hauptzellenmatrix 5 durch die Wortleitung
ausgewählt
werden, einer zweiten Hauptzellenmatrix 7, die mit verschiedenen
Wortleitungen und Plattenleitungen verbunden ist, um Daten zu speichern,
einem zweiten Referenzspannungsspeicher 8 mit mehreren Transistoren
Q28–Q29
und Kondensatoren C9–C10, die
Referenzspannungen mit logischen Werten "1" bzw. "0", die in benachbarten Bitleitungen gespeichert
sind, besitzen, einem zweiten Leseverstärker 9 mit mehreren
Transistoren Q16–Q25,
und einem N-Leseverstärker
NSA und dergleichen zum Lesen und Weiterleiten von in der zweiten
Hauptzellenmatrix 7 befindlichen Daten.
-
Die
Dateneingabe-/Datenausgabeoperation des herkömmlichen ferroelektrischen
Speichers wird nun erläutert. 4 zeigt einen Zeitablaufplan
einer Schreibmodus-Operation des ferroelektrischen Speichers, während 5 einen Zeitablaufplan einer
Lesemodus-Operation des herkömmlichen
ferroelektrischen Speichers zeigt.
-
Wenn
beim Schreiben ein externes Chipfreigabesignal (CSBpad) von "hoch" nach "tief" freigegeben wird
und gleichzeitig ein Schreibfreigabesignal (WEBpad) von "hoch" nach "tief" übergeht, wird der Schreibmodus
gestartet. Wenn eine Adressendecodierung im Schreibmodus beginnt,
geht ein an eine betreffende Wortleitung angelegter Impuls von "tief" nach "hoch" über, um eine Zelle aus zuwählen. Während einer
Periode, in der die Wortleitung auf "hoch" gehalten
wird, wird daher an eine betreffende Plattenleitung für eine Periode
ein "Hoch"-Signal angelegt, woraufhin in der folgende
Periode ein "Tief"-Signal angelegt
wird. Um in die ausgewählte
Zelle einen logischen Wert "1" oder "0" zu schreiben, wird an eine betreffende
Bitleitung ein "Hoch"- oder "Tief"-Signal, das mit
dem Schreibfreigabesignal WEBpad synchronisiert ist, angelegt. Das
heißt,
falls in einer Periode, in der ein an die Wortleitung angelegtes
Signal "hoch" ist, an die Bitleitung
ein "Hoch"-Signal angelegt
wird und das an die Plattenleitung angelegte Signal "tief" ist, wird in den
ferroelektrischen Kondensator ein logischer Wert "1" geschrieben. Falls hingegen an die
Bitleitung ein "Tief"-Signal angelegt
wird und das an die Plattenleitung angelegte Signal "hoch" ist, wird in den
ferroelektrischen Kondensator ein logischer Wert "0" geschrieben.
-
Nun
wird die Leseoperation für
Daten, die in der Zelle durch die obenbeschriebene Schreibmodus-Operation
gespeichert wurden, erläutert.
-
Falls
das externe Chipfreigabesignal CSBpad von "hoch" nach "tief" freigegeben wird,
werden sämtliche
Bitleitungen auf "tiefe" Spannung gelegt, bevor
eine betreffende Wortleitung gewählt
wird. Das heißt,
wie in 3A und 3B gezeigt ist, falls an
den Entzerrer 4 ein "Hoch"-Signal angelegt
wird und an die Transistoren Q18 und Q19 ein "Hoch"-Signal
angelegt wird, werden die Bitleitungen auf eine "tiefe" Spannung Vss gelegt, da die Bitleitungen über den Transistor
Q19 geerdet sind. Ferner sperren die Transistoren Q5, Q18 und Q19,
so daß die
Bitleitungen gesperrt werden, ferner wird eine Adresse decodiert,
die auf einer betreffenden Wortleitung ein "Tief"-Signal
hervorruft, um ein "Hoch"-Signal zu übertragen,
um eine betreffende Zelle zu wählen.
An die Plattenleitung der ausgewählten
Zelle wird ein "Hoch"-Signal angelegt,
um eine Dateneinheit, die einem logischen Wert "1" entspricht
und im ferroelektrischen Speicher gespeichert ist, zu öffnen. Falls
sich im ferroelektrischen Speicher ein logischer Wert "0" befindet, wird ein dem logischen Wert "0" entsprechendes Datum nicht geöffnet. Die
nicht geöffneten Daten
und die geöffneten
Daten schaffen Werte, die gemäß der obengenannten
Hystereseschleife voneinander verschieden sind, so daß der Leseverstärker einen
logischen Wert "1" oder "0" liest. Der Fall geöffneter Daten ist ein Fall,
in dem sich der Wert in der Hystereseschleife von 1 von "d" nach "f" ändert,
während
der Fall nicht geöffneter
Daten ein Fall ist, in dem sich der Wert in der Hystereschleife
von 1 von "a" nach "f" ändert. Falls
daher der Leseverstärker
nach Verstreichen einer bestimmten Zeitperiode freigegeben wird,
wird im Fall der geöffneten Daten
ein logischer Wert "1" verstärkt bereitgestellt, während im
Fall nicht geöffneter
Daten ein logischer Wert "0" bereitgestellt wird.
Nachdem der Leseverstärker
in dieser Weise Daten bereitgestellt hat, wird, da ursprüngliche
Daten wiedergewonnen werden sollen, die Plattenleitung in einem
Zustand, indem an eine betreffende Wortleitung ein "Hoch"-Signal angelegt
wird, von "hoch" nach "tief" gesperrt.
-
Bei
dem obenbeschriebenen herkömmlichen ferroelektrischen
Speicher besteht das folgende Problem: Die häufige Verwendung einer Referenzzelle, die
beim Lesen von Hauptzellen mehrere hundert Mal häufiger als die Hauptzellen
erforderlich ist, in einem Zustand, in dem die ferroelektrische
Eigenschaft nicht vollkommen sichergestellt ist, so dass die Referenzzelle
viel häufiger
als die Hauptzellen betrieben wird, hat eine schnelle Verschlechterung
der Referenzzelle zur Folge, was eine Spannungsinstabilität, eine
Verschlechterung der Funktionseigenschaften der Vorrichtung und
eine kurze Lebensdauer zur Folge hat.
-
Die
DE 198 46 264 A1 (Stand
der Technik nach PatG § 3(2))
zeigt einen nichtflüchtigen
ferroelektrischen Speicher, der eine Zellenmatrix mit mehreren Einheitszellen
umfasst, wobei jede Einheitszelle einen ersten Schalttransistor,
der mit seinem Sourceanschluss mit einer ersten Bitleitung verbunden
ist, und einen zweiten Schalttransistor, der mit seinem Sourceanschluss
mit einer zweiten Bitleitung verbunden ist, aufweist, wobei der
Drainanschluss des ersten Schalttransistors mit einem Anschluss
eines ersten ferroelektrischen Kondensators und der Drainanschluss
des zweiten Schalttransistors mit einem Anschluss eines zweiten
ferroelektrischen Kondensators verbunden ist, und wobei das Gate
des ersten Schalttransistors und der andere Anschluss des zweiten
ferroelektrischen Kondensators mit einer ersten Wortleitung eines
Splitwortleitungspaares verbunden ist und das Gate des zweiten Schalttransistors
und der andere Anschluss des ersten ferroelektrischen Kondensators
mit einer zweiten Wortleitung des Splitwortleitungspaares verbunden
ist.
-
Die
DE 198 46 264 A1 beschreibt
darüber
hinaus einen Wortleitungs-Treibersteuersignal-Generator zum Erzeugen
von Treibersignalen, die an die erste bzw. zweite Wortleitung eines
Split-Wortleitungspaares direkt angelegt werden. Eine Schaltung des
Wortleitungs-Treibersteuersignal-Generators umfasst einen ersten
Wortleitungs-Treibersignal-Generator, der am ersten und zweiten
Adressendecodiersignal eine NAND-Operator ausführt und durch Invertieren des
Ausgangssignals dieser NAND-Operation das erste Treibersignal erzeugt,
das an die erste Wortleitung eines Split-Wortleitungspaares anzulegen
ist, und einen zweiten Wortleitungs-Treibersignal-Generator, der
am ersten und dritten Adressendecodiersignal eine NAND-Operation
durchführt
und durch Invertieren des Ausgangssignals dieser NAND-Operation
das zweite Treibersignal erzeugt, dass an die zweite Wortleitung
eines Split-Wortleitungspaares anzulegen ist. Sowohl der erste als
auch der zweite Wortleitungs-Treibersignal-Generator sind mit einem
NAND-Gatter und einem Inverter in Verbindung mit dem Ausgangsanschluss
desselben versehen.
-
Die
DE 199 54 845 A1 (Stand
der Technik nach PatG § 3(2))
beschreibt eine nichtflüchtige
Speicherzelle vom NAND-Typ, wobei die Speicherzelle eine Anzahl
N von in Reihe geschalteten Transistoren, eine Bitleitung, mit der
ein Eingangsschluss eines ersten Transistors und ein Ausgangsanschluss eines
N-ten Transistors unter den N Transistoren verbunden sind, Wortleitungen,
die jeweils mit Gates der Transistoren mit Ausnahme des N-ten Transistors verbunden
sind, eine Signalleitung, die mit dem Gate des N-ten Transistors
verbunden ist und so angeschlossen ist, dass an sie nur in einem
Schreib- oder in einem Wiedereinspeichermodus ein Aktivierungssignal
angelegt wird und ferroelektrische Kondensatoren, die jeweils sowohl
mit den Wortleitungen als auch den Ausgangsanschlüssen der
Transistoren verbunden sind, aufweist. Hierbei werden zum Ansteuern
der Speicherzellen vom NAND-Typ jeweils Hilfstreiber verwendet,
wobei ein Hilfstreiber eine erste Steuerung mit einer Reihenschaltung
von NMOS-Transistoren, die mit einer globalen Wortleitung verbunden
ist, und eine zweite Steuerung mit NMOS-Transistoren zum Weiterleiten
von Ansteuersignalen vom X-Lokaldecodierer an die Wortleitungen,
die aufeinanderfolgend durch Drainspannungen der Transistoren der
ersten Steuerung gesteuert werden, beinhaltet.
-
Die
US 5,148,401 A beschreibt
Split-Wortleitungspaare für
konventionelle DRAMs. Der Begriff Split-Wortleitungspaar wird in
dieser Schrift jedoch für
einen anderen Typ von Wortleitungspaaren als in der vorliegenden
Erfindung gebraucht. Bei diesem DRAM ersetzt die Verwendung einer
zweiten Wortleitung eines Split-Wortleitungspaares nicht die Plattenleitung,
sondern diese dient zur Ansteuerung eines zweiten Speicherzellenarrays,
wobei die Speicherzellen jeweils mit ungeradzahligen Wortleitungsabschnitten
und ersten Bitleitungen der Bitleitungspaare bzw. mit geradzahligen
Wortleitungsabschnitten und zweiten Bitleitungen der Bitleitungspaare
sowie der Plattenleitung verbunden sind. Hierbei kann beispielsweise
eine Wortleitung durch eine entsprechende Ausgabeleitung von einem
Reihendecoder mittels PMOS-Transistoren auf ein festes Potential, das
höher als
die Versorgungsspannung ist, gehoben werden.
-
Die
US 5,706,245 A beschreibt
eine Wortleitungsdecodierschaltung eines Halbleiterspeichers. Hierbei
wird mit Bezug auf den Artikel von K. Noda et al., "A boosted dual word-line
decoding scheme for 256 MB DRAMs",
Symposium on VLSI Circuits Digest of Technical Papers, 1992, Seiten
112–113
ein konventioneller DRAM mit einer zugehörigen üblichen Wortleitungstreiberanordnung
beschrieben. Die Schaltung eines Unterwortleitungstreibers weist
hierbei Transistoren auf, die durch eine Hauptwortleitung und eine
zweite Hauptwortleitung gesteuert werden, um das Potential einer
Bitleitung und einer inversen Bitleitung auf ein definiertes Potential
zu ziehen.
-
Die
US 5,751,626 A beschreibt
einen ferroelektrischen Speicher unter Verwendung von ferroelektrischen
Referenzzellen. Hierbei werden Ausgleichstransistoren verwendet,
um das Potential von Bitleitungspaaren durch Steuerung des Plattenelektrodenpotentials
aneinander anzugleichen. Darüber hinaus
werden N-Kanaltransistoren verwendet, um die Bitleitungen mittels
der Steuerung des Plattenelektrodenpotentials entweder auf Masse
herunterzuziehen oder einen bestimmten Abschnitt der Bitleitungen
elektrisch zu isolieren.
-
Der
Erfindung liegt die Aufgabe zugrunde, eine Schaltung zum Ansteuern
eines nichtflüchtigen ferroelektrischen
Speichers zu schaffen, durch die eine fälschliche Auswahl oder Ansteuerung
der Speicherzellen durch Restspannungen auf den Wortleitungen vermieden
und die Layoutfläche
effektiv genutzt wird.
-
Diese
Aufgabe wird gelöst
durch die Schaltung nach Anspruch 1. Weiterbildungen der Erfindung
sind in den abhängigen
Ansprüchen
angegeben.
-
Weitere
Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der
folgenden Beschreibung bevorzugter Ausführungsformen, die auf die Zeichnung
Bezug nimmt; es zeigen:
-
1 die
bereits erwähnte
Kennlinie einer allgemeinen ferroelektrischen Hystereseschleife;
-
2 das
bereits erwähnte
Einheitszellen-System eines herkömmlichen
nichtflüchtigen
ferroelektrischen Speichers;
-
3A, 3B die
bereits erwähnte
Schaltungsanordnung zum Ansteuern des herkömmlichen nichtflüchtigen
ferroelektrischen Speichers;
-
4 den
bereits erwähnten
Zeitablaufplan zur Erläuterung
des Schreibmodus eines herkömmlichen
nichtflüchtigen
ferroelektrischen Speichers;
-
5 den
bereits erwähnten
Zeitablaufplan zur Erläuterung
des Lesemodus eines nichtflüchtigen ferroelektrischen
Speichers;
-
6 ein
herkömmliches
Zellenmatrixsystem zur Erläuterung
einer Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers
gemäß einer
ersten bevorzugten Ausführungsform
der Erfin dung;
-
7 ein
herkömmliches
Einheitszellensystem in der Hauptzellenmatrix nach 6;
-
8A, 8B herkömmliche
Einheitszellen einer 1T/1C-Struktur, die von einer in 7 gezeigten
2T/2C-Struktur getrennt ist;
-
9 ein
herkömmliches
System für
eine effektive Nutzung eines Layouts auf der Basis des in 6 gezeigten
Systems;
-
10 eine
Einzelheit des Systems nach 9, wobei
das System auf den Split-Wortleitungstreiber nach 6 zentriert
ist;
-
11 eine
Beziehung zwischen den Signalen LC1 und LC2 vom lokalen Controller
und vom Neben-Treiber nach 9;
-
12 den "A"-Teil in 11 im
einzelnen, wobei eine Schaltung zum Ansteuern eines nichtflüchtigen
ferroelektrischen Speichers gemäß einer ersten
bevorzugten Ausführungsform
der Erfindung gezeigt ist;
-
13 einen
Zeitablaufplan zur Erläuterung der
Funktionsweise der Schaltung nach 12;
-
14 eine
erfindungsgemäße Schaltung zum
Ansteuern eines nichtflüchtigen
ferroelektrischen Speichers mit mehreren Split-Wortleitungspaaren;
-
15 eine
Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers
gemäß einer
zweiten bevorzugten Ausführungsform
der Erfindung;
-
16 eine
Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers
gemäß einer
dritten bevorzugten Ausführungsform
der Erfindung;
-
17 ein
System einer bekannten allgemeinen 4-NAND-Zelle;
-
18 ein
herkömmliches
Zellenmatrixsystem eines nichtflüchtigen
ferroelektrischen Speichers des 4-NAND-Typs;
-
19 eine
Einzelheit von 18, wobei das gezeigte Zellenmatrixsystem
auf den Wortleitungstreiber zentriert ist;
-
20 eine
Einzelheit des "B"-Teils in 19,
wobei Verbindungen zwischen Signalen vom lokalen X-Decodierer und
einem Neben-Treiber
gezeigt sind;
-
21 eine
Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers
gemäß einer
vierten bevorzugten Ausführungsform
der Erfindung;
-
22 eine
Beziehung zwischen der Schaltung zum Ansteuern eines nichtflüchtigen
ferroelektrischen Speichers gemäß der vierten
Ausführungsform
der Erfindung und der Zellenmatrix im einzelnen; und
-
23 eine
Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers
gemäß einer
fünften
bevorzugten Ausführungsform
der Erfindung.
-
Nun
werden bevorzugte Ausführungsformen der
Erfindung, wovon in der beigefügten
Zeichnung Beispiele gezeigt sind, im einzelnen beschrieben. 6 zeigt
ein herkömmliches
Zellenmatrixsystem zur Erläuterung
einer Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers
gemäß einer
ersten bevorzugten Ausführungsform
der Erfindung.
-
In 6 enthält eine
herkömmliche
Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers
eine Hauptzellenmatrix 61 mit mehreren Nebenzellenmatrizen,
einen globalen X-Decodierer 63 auf einer Seite der Hauptzellenmatrix 61,
einen Split-Wortleitungstreiber 65 auf der anderen Seite
der Hauptzellenmatrix 61, einen Bitleitungs-Controller 67 unter
der Hauptzellenmatrix 61 sowie einen lokalen Con troller 69 unter
dem Split-Wortleitungstreiber 65, der LC1- und LC2-Signale
erzeugt, die an die Split-Wortleitung angelegt werden. Die Hauptzellenmatrix 61 enthält eine
Referenzzellenmatrix und besitzt mehrere Einheitszellen.
-
In 7 ist
eine herkömmliche
Einheitszelle gezeigt. Die Einheitszelle enthält eine erste Split-Wortleitung
SWL1, die in einer Richtung verläuft,
eine zweite Split-Wortleitung SWL2, die in einem Abstand von der
ersten Split-Wortleitung SWL1 und parallel zu dieser verläuft, eine
erste Bitleitung Bit_n und eine zweite Bitleitung Bit_n+1, die in
einer die ersten und zweiten Split-Wortleitungen SWL1 bzw. SWL2
kreuzenden Richtung verlaufen, einen ersten Schalttransistor T1,
dessen Gateanschluß mit der
ersten Split-Wortleitung SWL1 verbunden ist, dessen Sourceanschluß mit der
ersten Bitleitung Bit_n verbunden ist und dessen Drainanschluß mit einer
Seite des ersten ferroelektrischen Kondensators FC1 (wovon ein Anschluß auf der
anderen Seite mit der zweiten Split-Wortleitung SWL2 verbunden ist) verbunden
ist, sowie einen zweiten Schalttransistor T2, dessen Gateanschluß mit der
zweiten Split-Wortleitung SWL2 verbunden ist, dessen Sourceanschluß mit der
zweiten Bitleitung Bit_n+1 verbunden ist und dessen Drainanschluß mit einem
Anschluß eines zweiten
ferroelektrischen Kondensators FC2 verbunden ist. Der andere Anschluß des zweiten
ferroelektrischen Kondensators FC2 ist mit der ersten Split-Wortleitung
SWL1 verbunden. Daher enthält
die Einheitszelle zwei Split-Wortleitungen,
zwei Bitleitungen sowie zwei Schalttransistoren und zwei ferroelektrische
Kondensatoren, die zwischen die Bitleitungen und die Split-Wortleitungen
geschaltet sind.
-
Die 8A und 8B zeigen
herkömmliche
Einheitszellen einer 1T/1C-Struktur, die von der in 7 gezeigten
2T/2C-Struktur getrennt ist. Wenn die Einheitszellen in den 8A und 8B kombiniert
werden, wird eine Speicherzelle mit zwei ein Paar bildenden Einheitszellen
erhalten.
-
In 8A enthält eine
der Einheitszellen C111 in dem einen Paar Speicherzellen eine erste Split-Wortleitung
SWL1, eine zweite Split-Wortleitung SWL2, die in einem Abstand von
der ersten Split-Wortleitung SWL1 und parallel zu dieser verläuft, eine
erste Bitleitung Bit_n, die in einer die ersten und zweiten Split-Wortleitungen SWL1
und SWL2 kreuzenden Richtung verläuft, einen ersten Schalttransistor
T1, dessen Gateanschluß mit
der ersten Split-Wortleitung SWL1 verbunden ist und dessen Sourceanschluß mit der
ersten Bitleitung Bit_n verbunden ist, sowie einen ersten ferroelektrischen
Kondensator FC1, der zwischen den Drainanschluß des ersten Schalttransistors
T1 und der zweiten Split-Wortleitung SWL2 geschaltet ist.
-
In 8B enthält die andere
der Einheitszellen C121 in dem einen Paar Speicherzellen eine erste
Split-Wortleitung SWL1 und eine zweite Split-Wortleitung SWL2, eine
zweite Bitleitung Bit_n+1, die in einer die ersten und zweiten Split-Wortleitungen kreuzenden
Richtung angeordnet ist, einen zweiten Schalttransistor T2, dessen
Gateanschluß mit
der zweiten Split-Wortleitung SWL2 verbunden ist und dessen Sourceanschluß mit der
zweiten Bitleitung Bit_n+1 verbunden ist, sowie einen zweiten ferroelektrischen
Kondensator FC2, der zwischen dem Drain des zweiten Schalttransistors
T2 und der ersten Split-Wortleitung SWL1 angeordnet ist.
-
Durch
Verdoppeln des in 6 gezeigten herkömmlichen
Systems kann das in 9 gezeigte System erhalten werden. 9 zeigt
ein System, das auf dem in 6 gezeigten
System basiert und die Layoutfläche
effektiv nutzt.
-
Wie
in 9 gezeigt ist, enthält das herkömmliche System einen globalen
X-Decodierer 63, eine
erste Hauptzellenmatrix 61, die auf einer Seite des globalen
X-Decodierers 63 gebildet ist, einen ersten Split-Wortleitungstreiber 65,
der auf einer Seite der ersten Hauptzellenmatrix 61 gebildet
ist, einen zweiten Split-Wortleitungstreiber 65a,
der auf einer Seite des ersten Split-Wortleitungstreibers 65 gebildet
ist, eine zweite Hauptzellenmatrix 61a, die auf einer Seite
des zweiten Split-Wortleitungstreibers 65a gebildet ist,
einen ersten Bitleitungs-Controller 67, der
unter der ersten Hauptzellenmatrix 61 gebildet ist, einen
ersten lokalen Controller 69, der unter dem ersten Split-Wortleitungstreiber 65 gebildet
ist, einen zweiten lokalen Controller 69a, der unter dem
zweiten Split-Wortleitungstreiber 65a gebildet
ist, und einen zweiten Bitleitungs-Controller 67a, der
unter der zweiten Hauptzellenmatrix 61a gebildet ist; dieses System
ist mehrfach vorgesehen. Daher ist ein globaler X-Decodierer 63 für die beiden
Hauptzellenmatrizen 61 und 61a und die beiden
Split-Wortleitungstreiber 65 und 65a vorgesehen.
-
10 zeigt
eine Einzelheit des in 9 gezeigten Systems, wobei das
System genauer so gezeigt ist, dass es auf den Split-Wortleitungstreiber von 6 zentriert.
Wie gezeigt ist, sind die beiden Split-Wortleitungstreiber 65 und 65a nebeneinander angeordnet.
Jeder der ersten und zweiten Split-Wortleitungs treiber 65 und 65a besitzen
mehrere Neben-Treiber SD. Die Schaltung zum Ansteuern eines nichtflüchtigen
ferroelektrischen Speichers der Erfindung steht mit dem Neben-Treiber
in Beziehung. Der globale X-Decodierer 63 steuert mehrere
globale Wortleitungen GWL1, GWL2, ..., GWLn. Der Neben-Treiber SD
ist mit jeder globalen Wortleitung verbunden. Jeder der Split-Wortleitungstreiber 65 und 65a ist
mit so vielen Neben-Treibern SD versehen, wie globale Wortleitungen
vorhanden sind. Jede globale Wortleitung GWL1–GWLn ist sowohl mit dem Neben-Treiber
des ersten Split-Wortleitungstreibers 65 als auch mit dem
Neben-Treiber des zweiten Split-Wortleitungstreibers 65a verbunden.
-
11 zeigt
eine Beziehung zwischen den Signalen LC1 und LC2 vom lokalen Controller
und vom Neben-Treiber SD, die in 9 gezeigt
sind. In 11 geben die Neben-Treiber SD
des ersten Split-Wortleitungstreibers 65 und des zweiten Split-Wortleitungstreibers 65a als
Antwort auf ein Signal auf einer globalen Wortleitung GWL vom (nicht gezeigten)
globalen X-Decodierer Signale LC1 und LC2 vom ersten lokalen Controller 69 in
die ersten bzw. zweiten Split-Wortleitungen
SWL1 und SWL2 der ersten Hauptzellenmatrix 61 ein und geben
Signale LC1 und LC2 vom zweiten lokalen Controller 69a in
die ersten und zweiten Split-Wortleitungen SWL1 und SWL2 der zweiten
Hauptzellenmatrix 61a ein.
-
Eine
Schaltung zum Ansteuern des nichtflüchtigen ferroelektrischen Speichers
gemäß einer ersten
bevorzugten Ausführungsform
der Erfindung wird nun im einzelnen erläutert. 12 zeigt
den "A"-Teil in 11 genauer,
wobei eine Schaltung zum Ansteuern des nichtflüchtigen ferroelektrischen Speichers
gemäß der ersten
bevorzugten Ausführungsform
der Erfindung gezeigt ist. Die Ansteuerungsschaltung nach 12 ist
eine von mehreren Ansteuerungsschaltungen in dem Split-Wortleitungstreiber.
-
In 12 enthält die Ansteuerungsschaltung eine
X-Adressensignal-Weiterleitungseinrichtung 120 mit einem
ersten Transistor T1 und einem zweiten Transistor T2, die mit der
globalen Wortleitung GWLn vom globalen X-Decodierer 63 verbunden
ist, eine Split-Wortleitungs-Ansteuerungssignal-Weiterleitungseinrichtung 121 mit
einem dritten Transistor T3 und einem vierten Transistor T4, die
so beschaffen sind, daß sie
durch Drain-Spannungen entsprechender Transistoren in einer Reihe
gesteuert werden, um zwei Steuersignale LC1 und LC2 vom zweiten
lokalen Controller 69a in die erste Split-Wortleitung SWL1
bzw. in die zweite Split-Wortleitung SWL2 in einer Reihe einzugeben,
sowie eine Nebenleitung 123 mit einem fünften Transistor T5, der zwischen
die erste Split-Wortleitung
SWL1 und die globale Wortleitung GWL geschaltet ist, sowie einem
sechsten Transistor T6, der zwischen die zweite Split-Wortleitung SWL2
und die globale Wortleitung GWL geschaltet ist. Die Gates der ersten
und zweiten Transistoren T1 und T2 und der fünften und sechsten Transistoren
T5 und T6 werden durch eine Leistungsquellenspannung PWR versorgt,
wobei jeder Transistor einen NMOS-Transistor aufweist.
-
Nun
wird die Funktionsweise der obenbeschriebenen Schaltung zum Ansteuern
eines nichtflüchtigen
ferroelektrischen Speichers gemäß der ersten
bevorzugten Ausführungsform
der Erfindung erläutert.
-
Wenn
die globale Wortleitung GWL hoch ist und sämtliche Signale LC1 und LC2
vom zweiten lokalen Controller 69a "hoch" sind,
wird der dritte Transistor T3 durchgeschaltet, falls ein Drain-Knoten
N1 des ersten Transistors T1 nach "hoch" übergeht.
Daher wird an die erste Split-Wortleitung SWL1 über den dritten Transistor
T3 ein Hochpegelsignal LC1 angelegt. Falls dann der Drain-Knoten N2 des zweiten
Transistors T2 zu hohem Pegel übergeht,
wird der vierte Transistor T4 durchgeschaltet, um das LC2-Signal
an die zweite Split-Wortleitung SWL2 anzulegen. Die Nebenleitung 122,
die den fünften
Transistor T5 und den sechsten Transistor T6 enthält, dient
dazu, ein schwebendes Potential der ersten Split-Wortleitung SWL1
und der zweiten Split-Wortleitung SWL2 umzuleiten. Das heißt, dass
sowohl die globale Wortleitung GWL1 als auch die Signale LC1 und
LC2 Tiefpegel besitzen und dass die erste Split-Wortleitung SWL1
und die zweite Split-Wortleitung SWL2 in einem schwebenden Zustand
sind, wenn das in den ersten und zweiten Split-Wortleitungen induzierte
schwebende Potential durch die fünften
und sechsten Transistoren T5 bzw. T6 zur globalen Wortleitung GWL
umgeleitet wird. Die fünften
und sechsten Transistoren T5 und T6, die NMOS-Transistoren mit sehr
niedrigen Treiberströmen
sind, werden stets durchgeschaltet gehalten. Indem somit verhindert
wird, dass die ersten und zweiten Split-Wortleitungen SWL1 und SWL2
einen schwebenden Zustand annehmen, kann eine unnötige Wahl
der Zellendaten vermieden werden, um die Möglichkeit zu beseitigen, dass
die unnötig
gewählten
Zellendaten für
tatsächliche
Daten als Rauschen wirken.
-
13 zeigt
einen Zeitablaufplan zur Erläuterung
der Funktionsweise der Schaltung nach 12.
-
Unter
der Annahme, daß ein
globales Wortleitungssignal GWL vom globalen X-Decodierer 63 von der Periode
t1 bis zur Periode t5 einen hohen Pegel besitzt, wodurch die ersten
und zweiten Transistoren T1 und T2 in der X-Adressensignal-Weiterleitungseinrichtung 120 durchgeschaltet
werden, wird für
die Drain-Knoten N1 und N2 der ersten und zweiten Transistoren T1
und T2 ein Hochpegel-Signal bereitgestellt. Da die LC1 und LC2-Signale
in der Periode t1 Tiefpegel besitzen, haben die LC1- und LC2-Signale
keinerlei Einfluß auf
den Drain-Knoten N1 des ersten Transistors T1 bzw. auf den Drain-Knoten
N2 des zweiten Transistors T2. Falls dann die LC1- und LC2-Signale
in der Periode t2 zum Hochpegel wechseln, werden die dritten und
vierten Transistoren T3 bzw. T4 durch die Drain-Knoten N1 und N2
der ersten und zweiten Transistoren T1 bzw. T2 durchgeschaltet.
Daher werden die LC1- und LC2-Signale mit Hochpegel über die
dritten und vierten Transistoren T3 und T4 an die erste Split-Wortleitung SWL1
bzw. an die zweite Split-Wortleitung SWL2 angelegt. Da zwischen
den Sources der dritten und vierten Transistoren T3 und T4 in der
Split-Wortleitungsansteuerungssignal-Weiterleitungseinrichtung 121 und
dem Drain-Knoten N1 und N2 der ersten und zweiten Transistoren T1
und T2 jeweils eine Kapazitätskomponente
vorhanden ist, werden hierbei Spannungen an den Drain-Knoten N1
und N2 als Spannungen auf LC1 und LC2 erhöht, so daß eine Spannungserhöhung für die ersten
und zweiten Split-Wortleitungen SWL1 und SWL2 erfolgt. Da die ersten
und zweiten Transistoren T1 bzw. T2 für die erhöhten Spannungen des Drain-Knotens
N1 und des Drain-Knotens N2 gesperrt sind, bleiben die erhöhten Spannungen
unverändert,
selbst wenn die Spannungen an den Drain-Knoten N1 und N2 erhöht werden.
Wenn die erhöhten
Spannungen Vboost genannt werden, kann am
dritten und am vierten Transistor T3 bzw. T4 eine Spannung bereitgestellt
werden, die durch Vboost–Vtn gegeben
ist. Die Spannung Vtn ist eine Schwellenspannung
eines NMOS-Transistors.
Am Ende können
das LC1-Signal und das LC2-Signal für die ersten und zweiten Split-Wortleitungen
SWL1 und SWL2 ohne Verlust von Vtn und unabhängig von
den LC1- und LC2-Spannungen bereitgestellt werden. Falls in der
Periode t3 nur das LC1-Signal auf Tiefpegel übergeht, geht auch der Pegel
der ersten Split-Wortleitung SWL1 auf Tiefpegel über, wodurch die Spannung am
Drain-Knoten N1 des ersten Transistors T1 in den Zustand der Periode t1
zurückkehrt.
Da der zweite Transistor T2 gegenüber der Spannung des Drain-Knotens
N2 gesperrt gehalten wird, wird die erhöhte Spannung Vboost selbst
in diesem Zustand unverändert
gehalten, wodurch das LC2-Signal für die zweite Split-Wortleitung SWL2
ohne Spannungsverlust bereitgestellt werden kann. Dann geht in der
Periode t4 das LC1-Signal erneut zum Hochpegel über, während das LC2-Signal zu Tiefpegel übergeht.
Falls das LC2-Signal zum Tiefpegel übergeht, geht auch die Spannung
der zweiten Split-Wortleitung SWL2 zum Tiefpegel über. Falls
das LC1-Signal zum Hochpegel übergeht,
geht auch die Spannung der ersten Split-Wortleitung SWL1 von Tiefpegel
zu Hochpegel über.
Daher wird der Drain-Knoten N1 des ersten Transistors T1 erneut
auf die erhöhte
Spannung Vboost erhöht. Da die Spannung des Drain-Knotens
N1, die den Pegel der erhöhten
Spannung besitzt, durch die ersten und zweiten Transistoren T1 und
T2 blockiert wird, wird das LC1-Signal für die erste Split-Wortleitung
SWL1 ohne Spannungsverlust bereitgestellt. In einer Periode t5 gehen
beide Signale LC1 und LC2 auf Tiefpegel über, wodurch die ersten und
zweiten Split-Wortleitungen SWL1 und SWL2 gesperrt werden. Falls
die LC1- und LC2-Signale
auf Tiefpegel übergehen,
gehen die Spannungen der Drain-Knoten N1 und N2 auf Tiefpegel über, was
erneut durch die globale Wortleitung GWL gesteuert wird. Dann geht
in einer Periode t6 eine ausgewählte
globale Wortleitung auf Tiefpegel über, wodurch die betreffende
Zeilenadresse gesperrt wird.
-
Falls
das in 12 gezeigte System mehrfach
vorgesehen ist, kann ein System wie in 14 gezeigt
erhalten werden. 14 zeigt eine Schaltung zum
Ansteuern eines nichtflüchtigen
ferroelektrischen Speichers mit mehreren Split-Wortleitungspaaren.
-
In 14 enthält die Schaltung
eine X-Adressensignal-Weiterleitungseinrichtung 120 mit mehreren
NMOS-Transistoren T1, T2, ..., Tn, die mit einer globalen Wortleitung
GWL in Reihe geschaltet sind, eine Split-Wortleitungs-Ansteuerungssignal-Weiterleitungseinrichtung 121 mit
mehreren NMOS-Transistoren zum Weiterleiten von Steuersignalen LC1_1,
LC2_1, LC1_2, LC2_2, ..., LC1_n, LC2_n vom lokalen Controller an
mehrere Paare erster und zweiter Split-Wortleitungen SWL_1, SWL2_1, SWL1_2,
SWL2_2, ..., SWL1_n, SWL2_n unter der Steuerung von Drain-Spannungen
der jeweiligen NMOS-Transistoren T1, T2, ..., Tn, sowie eine Nebenleitung 122 mit
mehreren NMOS-Transistoren, die zwischen die Drains der NMOS-Transistoren
in der Split-Wortleitungs-Ansteuerungssignal-Weiterleitungseinrichtung 121 und
die globale Wortleitung GWL geschaltet sind, um ein auf der jeweiligen Split-Wortleitung
vorhandenes schwebendes Potential umzuleiten.
-
15 zeigt
eine Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers
gemäß einer
zweiten bevorzugten Ausführungsform
der Erfindung. Während
in der ersten Ausführungsform die
ersten und die zweiten Transistoren T1 und T2 mit der globalen Wortleitung
GWL in Serie geschaltet sind, sind in der zweiten Ausführungsform
die ersten und die zweiten Transistoren T1 und T2 mit der globalen
Wortleitung GWL parallelgeschaltet. Eine Erläuterung des Systems der zweiten
Ausführungsform wird
weggelassen, da das System mit demjenigen der ersten Ausführungsform
mit Ausnahme der ersten und zweiten Transistoren T1 und T2 übereinstimmt.
Da somit die ersten und zweiten Transistoren T1 und T2 mit der globalen
Wortleitung GWL parallelgeschaltet sind, ist dafür gesorgt, daß die Spannung am
Drain-Knoten N2 des zweiten Transistors T2 hoch genug ist, um den
vierten Transistor T4 durchzuschalten. Falls die Spannung des Drain-Knotens N2
durch den zweiten Transistor T2 nicht weit genug erhöht wird,
kann der vierte Transistor T4 nicht geeignet durchgeschaltet werden,
so daß das
LC2-Signal nicht geeignet an die zweite Split-Wortleitung angelegt
werden kann.
-
Obwohl
nicht gezeigt, ist die Schaltung zum Ansteuern eines nichtflüchtigen
ferroelektrischen Speichers gemäß der zweiten
bevorzugten Ausführungsform
der Erfindung auf einen nichtflüchtigen
ferroelektrischen Speicher mit mehreren Split-Wortleitungspaaren
wie in 14 gezeigt anwendbar.
-
Die
obigen Schaltungen zum Ansteuern eines nichtflüchtigen Speichers gemäß den ersten
und zweiten Ausführungsformen
der Erfindung stellen den Fall dar, in dem der erste Split-Wortleitungstreiber 65 und
der zweite Split-Wortleitungstreiber 65a wie in 11 gezeigt
getrennt vorhanden sind. Falls die ersten und zweiten Split-Wortleitungstreiber 65 und 65a nicht
getrennt vorhanden sind, sondern als ein einziger Split-Wortleitungstreiber
vorhanden sind, der sowohl die erste Hauptzellenmatrix 61 als
auch die zweite Hauptzellenmatrix 61a bedient, können die
Neben-Treiber in einem System wie in 16 gezeigt
angeordnet sein. 16 zeigt eine Schaltung zum
Ansteuern eines nichtflüchtigen
ferroelektrischen Speichers gemäß einer
dritten bevorzugten Ausführungsform
der Erfindung. Vor der Erläuterung dieser
Zeichnung wird darauf hingewiesen, daß SWL1_L, SWL2_L Split-Wortleitungen
bezeichnen, die mit der ersten Hauptzellenmatrix 61 in
dem System nach 11 verbunden sind, während SWL1_R, SWL2_R
Split-Wortleitungen bezeichnen, die mit der zweiten Hauptzellenmatrix 61a verbunden
sind. Ferner bezeichnen LC1_L und LC2_L Steuersignale vom ersten
lokalen Controller 69, während LC1_R und LC2_R Steuersignale
vom zweiten lokalen Controller 69a bezeichnen.
-
In 16 enthält die Schaltung
zum Ansteuern eines nichtflüchtigen
ferroelektrischen Speichers gemäß einer
dritten bevorzugten Ausführungsform der
Erfindung eine globale Wortleitung GWL, die in einer Richtung verläuft und
mit dem globalen X-Decodierer 63 verbunden ist, eine X-Adressensignal-Weiterleitungseinrichtung 120 mit
einem ersten Transistor T1 und einem zweiten Transistor T2, die mit
der globalen Wortleitung GWL in Reihe geschaltet sind, eine erste
Split-Wortleitungs-Ansteuerungsignal-Weiterleitungseinrichtung (121)
mit einem dritten Transistor T3 zum Anlegen des LC1_L-Signals an
SWL1_L durch Steuern der Spannung des Drain-Knotens N1 des ersten
Transistors T1 und einem vierten Transistor T3 zum Anlegen des LC2_L-Signals
an SWL2_L durch Steuern der Spannung am Drain-Knoten N2 des zweiten
Transistors T2, eine zweite Split-Wortleitungs-Ansteuerungssignal-Weiterleitungseinrichtung 121b mit
einem fünften Transistor
T5 zum Anlegen des LC1_R-Signals an SWL1_R durch Steuern der Spannung
am Drain-Knoten N1 des ersten Transistors T1 und einem sechsten
Transistor T6 zum Anlegen des LC2_R-Signals an SWL2_R durch Steuern
der Spannung am Drain-Knoten N2 des zweiten Transistors T2, eine
erste Nebenleitung 122a mit einem siebten Transistor, der
zwischen die globale Wortleitung GWL und SWL1_L geschaltet ist,
und einem achten Transistor, der zwischen die globale Wortleitung GWL
und SWL2_L geschaltet ist, eine zweite Nebenleitung 122b mit
einem neunten Transistor T9, der zwischen die globale Wortleitung
GWL und SWL1_R geschaltet ist, und einen zehnten Transistor, der
zwischen die globale Wortleitung GWL und SWL2_R geschaltet ist.
Die erste und die zweite Nebenleitung besitzen NMOS-Transistoren,
die sehr niedrige Treiberströme
besitzen, um jeweilige schwebende Potentiale der Split-Wortleitungen umzuleiten.
Da die obige Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen
Speichers gemäß der dritten
bevorzugten Ausführungsform
der Erfindung auf ihren beiden Seiten zwei Hauptzellenmatrizen besitzt
(eine erste Hauptzellenmatrix und eine zweite Hauptzellenmatrix),
kann das Layout effektiver genutzt werden. Da die Signale LC1_L,
LC2_2, LC1_R und LC2_R nicht gleichzeitig zum Hochpegel übergehen können, kann
an die Split-Wortleitungen
SWL1_L, SWL2_L, SWL1_R und SWL2_R nicht gleichzeitig das Hochpegel-Signal
angelegt werden. Die Schaltung zum Ansteuern des Speichers gemäß der dritten Ausführungsform
kann auch auf einen nichtflüchtigen ferroelektrischen
Speicher mit mehreren Split-Wortleitungspaaren
wie in 14 gezeigt angewendet werden.
-
Die
obigen Schaltungen zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers
gemäß den ersten
bis dritten bevorzugten Ausführungsformen
der Erfindung stellen Fälle
dar, in denen die Schaltungen auf einen nichtflüchtigen ferroelektrischen Speicher
mit Split-Wortleitungen angewendet werden.
-
17 zeigt
ein herkömmliches
System einer Zelle eines nichtflüchtigen
ferroelektrischen Speichers des NAND-Typs, um eine Schaltung zum
Ansteuern eines nichtflüchtigen
ferroelektrischen Speichers gemäß einer
vierten bevorzugten Ausführungsform
der Erfindung zu erläutern.
Während
die Schaltungen gemäß den ersten
bis dritten Ausführungsformen
Fälle darstellen,
in denen die Schaltungen auf einen nichtflüchtigen ferroelektrischen Speicher
mit Split-Wortleitungen
angewendet werden, stellt die Schaltung gemäß der vierten bevorzugten Ausführungsform
den Fall dar, in dem die Schaltung auf einen nichtflüchtigen
ferroelektrischen Speicher mit herkömmlichen Zellen des NAND-Typs
angewendet wird. 17 zeigt eine Zelle des NAND-Typs
eines nichtflüchtigen
ferroelektrischen Speichers, etwa eine Zelle eines nichtflüchtigen
ferroelektrischen Speichers eines 4-NAND-Typs.
-
In 17 sind
NMOS-Transistoren T1, T2, ..., T5 in Reihe geschaltet, ferner verläuft in einer Richtung,
längs derer
die Transistoren ausgebildet sind, eine Bitleitung B/L. Die Source
des ersten Transistors T1 und der Drain des letzten Transistors
T5 sind mit der Bitleitung B/L verbunden. Eine Wortleitung W/L ist
mit dem Gate jedes der Transistoren verbunden, ferner ist eine WEC-Signalleitung
mit einem Gate des letzten Transistors T5 verbunden. Das WEC-Signal ist im Lesemodus
im gesperrten Zustand und lediglich im Schreibmodus in einem freigegebenen
Zustand. Zwischen die Wortleitungen W/L1, ..., WL/4, die mit den
Gates der Transistoren T1, T2, T3 und T4 verbunden sind, und die
Drains derselben Transistoren sind ferroelektrische Kondensatoren FC1,
..., FC4 geschaltet, wobei der letzte Transistor T5 keinen ferroelektrischen
Kondensator besitzt. Eine Speicherzellenmatrix kann geschaffen werden durch
mehrfaches Vorsehen von nichtflüchtigen Speicherzellen
des 4-NAND-Typs. Statt des in 17 gezeigten
4-NAND-Typs kann die Speicherzelle durch einen 2-NAND-Typ, einen 3-NAND-Typ oder
einen n-NAND-Typ geschaffen werden. Um die Schaltung zum Ansteuern
eines nichtflüchtigen
ferroelektrischen Speichers gemäß der vierten
Ausführungsform
der Erfindung zu erläutern,
wird ein System einer Zellenmatrix aus Zellen des 4-NAND-Typs beschrieben.
-
18 zeigt
ein herkömmliches
Zellenmatrixsystem eines nichtflüchtigen
ferroelektrischen Speichers des 4-NAND-Typs. In 18 enthält das Zellenmatrixsystem
des nichtflüchtigen
ferroelektrischen Speichers des 4-NAND-Typs einen globalen X-Decodierer 81,
eine erste Speicherzellenmatrix 83, die auf einer Seite
des globalen X-Decodierers 81 gebildet ist, einen ersten
Wortleitungstreiber 85, der auf einer Seite der ersten
Hauptzellenmatrix 83 gebildet ist, einen zweiten Wortleitungstreiber 85a,
der auf einer Seite des ersten Wortleitungstreibers 85 gebildet ist,
eine zweite Hauptzellenmatrix 83a, die auf einer Seite
des zweiten Wortleitungstreibers 85a gebildet ist, einen
Bitleitungs-Controller 87, der unter der ersten Hauptzellenmatrix 83 gebildet
ist, einen ersten lokalen X-Decodierer 89, der unter dem
ersten Wortleitungstreiber 85 auf einer Seite des ersten
Bitleitungs-Controllers 87 gebildet ist, einen zweiten
lokalen X-Decodierer 89a,
der auf einer Seite des ersten X-Decodierers 89 gebildet
ist, und einen zweiten Bitleitungs-Controller 87a, der
unter der zweiten Hauptzellenmatrix 83a auf einer Seite
des zweiten lokalen X-Decodierers 89a gebildet ist. Das
System ist mehrfach vorgesehen, wobei die ersten und zweiten Hauptzellenmatrizen 83 und 83a als
eine Hauptzellenmatrix bzw. als eine Referenzzellenmatrix dienen, wovon
jede mehrere Einheitszellen besitzt. Die Einheitszelle ist eine
nichtflüchtige
ferroelektrische Speicherzelle des NAND-Typs wie etwa des 4-NAND-Typs
oder des Mehrfach-NAND-Typs. Der globale X-Decodierer 81 steuert
mehrere globale Wortleitungen GWL. Die ersten und zweiten lokalen X-Decodierer 89 und 89a stellen
Freigabesignale LXDEC1–LXDECn
für die
Freigabe der Wortleitungen der Zelle des NAND-Typs in einer Folge
sowie ein WEC-Signal bereit. Die ersten und zweiten Wortleitungstreiber 85 bzw. 85a besitzen
mehrere Neben-Treiber, wovon jeder mit der globalen Wortleitung
GWL verbunden ist.
-
19 zeigt
eine Einzelheit von 18, wobei das Zellenmatrixsystem
genauer so gezeigt ist, dass es auf den Wortleitungstreiber zentriert
ist. In 19 sind der erste Wortleitungstreiber 85 und
der zweite Wortleitungstreiber 85a parallel angeordnet, wobei
auf ihren gegenüberliegenden
Seiten die erste Hauptzellenmatrix 83 und die zweite Hauptzellenmatrix 83a angeordnet
sind, um das Layout effektiv zu nutzen. Wie in der Zeichnung gezeigt
ist, besitzen die ersten und zweiten Wortleitungstreiber 85 und 85a mehrere
Neben-Treiber. Der globale X-Decodierer 81 besitzt
mehrere globale Wortleitungen GWL1, GWL2, ..., GWL_n, die mit ihm
verbunden sind. Jede der globalen Wortleitungen ist mit einem Neben-Treiber
SD verbunden. Die ersten und zweiten Wortleitungstreiber 85 und 85a besitzen
so viele Neben-Treiber, wie globale Wortleitungen vorhanden sind.
Ferner ist jede globale Wortleitung sowohl mit dem Neben-Treiber
des ersten Wortleitungstreibers 85 als auch mit dem Neben-Treiber
des zweiten Wortleitungstreibers 85a verbunden.
-
20 zeigt
eine Einzelheit des "B"-Teils in 19,
wobei Verbindungen zwischen Signalen von einem lokalen X-Decodierer
und einem Neben-Treiber gemäß der vierten
Ausführungsform
der Erfindung gezeigt sind.
-
In 20 arbeitet
der Neben-Treiber gemäß der vierten
Ausführungsform
der Erfindung als Antwort auf das Signal auf der globalen Wortleitung GWL
vom globalen X-Decodierer, um die Signale LXDEC1–LXDEC4 und WEC vom lokalen
X-Decodierer an die Wortleitungen WL1–WL4 in einer Folge anzulegen.
Das WEC-Signal ist ein Signal, das nur in einem Schreibmodus oder
in einem Neuspeichermodus freigegeben ist.
-
21 zeigt
eine Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers
gemäß einer
vierten bevorzugten Ausführungsform
der Erfindung. Die in 21 gezeigte Treiberschaltung ist
ein genaues System des in 20 gezeigten
Neben-Treibers. In 21 enthält der Neben-Treiber eine X-Adressensignal-Weiterleitungseinrichtung 210 mit
vier NMOS-Transistoren T1, T2, T3 und T4, die mit der globalen Wortleitung
GWL, die ihrerseits mit dem (nicht gezeigten) globalen X-Decodierer
verbunden ist, in Reihe geschaltet sind, eine Wortleitungs-Ansteuerungssignal-Weiterleitungseinrichtung 211 mit
NMOS-Transistoren T5, T6, T7 und T8, die durch eine Drain-Spannung
der jeweiligen Transistoren in einer Folge gesteuert werden können, um an
die Wortleitungen WL1–WL4
in einer Folge die Signale LXDEC1–LXDEC4 vom lokalen X-Decodierer (nicht
gezeigt) anzulegen, und eine Nebenleitung 212 mit NMOS-Transistoren
T9, T10, T11 und T12, die zwischen den Drain-Anschluß jedes
der NMOS-Transistoren T5, T6, T7 und T8 und die globale Wortleitung
GWL geschaltet sind, um das schwebende Potential auf jeder Wortleitung
umzuleiten. Der lokale X-Decodierer stellt ein WEC-Signal zusammen
mit den Signalen LXDEC1 bis LXDEC4 bereit. Der Drain des NMOS-Transistors
T4 in der X-Adressensignal-Weiterleitungseinrichtung 210 ist mit
einem ersten Schalttransistor TS1 verbunden,
ferner ist ein zweiter Schalttransistor TS2 vor gesehen, um
das WEC-Signal unter der Steuerung der Drain-Spannung des ersten
Schalttransistors TS1 zu schalten.
-
In
der Schaltung eines nichtflüchtigen
ferroelektrischen Speichers gemäß der vierten
bevorzugten Ausführungsform
der Erfindung werden die NMOS-Transistoren T5–T8 in der Wortleitungs-Ansteuerungssignal-Weiterleitungseinrichtung 211,
die mit dem Drains der NMOS-Transistoren T1–T4 verbunden sind, in einer
Folge durchgeschaltet, da die NMOS-Transistoren T1–T4 in der
X-Adressensignal-Weiterleitungseinrichtung 210 in einer
Folge durchgeschaltet werden, wodurch die Signale LXDEC1 bis LXDEC4
im lokalen X-Decodierer an die Wortleitungen WL1–WL4 in einer Folge angelegt werden
und schließlich
das WEC-Signal angelegt wird. Die Nebenleitung 212 mit
den NMOS-Transistoren T9–T12,
die zwischen die globalen Wortleitungen GWL und jede der Wortleitungen
WL1–WL4
geschaltet sind, leitet ein schwebendes Potential auf jede Wortleitung
WL1–WL4
um. Das heißt,
wenn sowohl die globale Wortleitung GWL als auch die Signale LXDEC1
bis LXDEC4 Tiefpegel besitzen, sind die Wortleitungen WL1–WL4 schwebend,
wenn die Nebenleitung 212 das in der Wortleitung induzierte schwebende
Potential über
die NMOS-Transistoren T9, T10, T11 und T12 zur globalen Wortleitung
GWL umleitet. Die NMOS-Transistoren T9–T12 besitzen sehr niedrige
Treiberströme
und werden stets durchgeschaltet gehalten. Somit kann dadurch, dass
verhindert wird, dass die Wortleitungen WL1–WL4 schwebend sind, eine unerwünschte Wahl
von Zellendaten verhindert werden, so dass im voraus verhindert
wird, dass unerwünschte
Daten als Rauschen auf wirkliche Daten einwirken. Da 21 den
Fall darstellt, in dem die Einheitszelle vom 4-NAND-Typ ist, stellt
der lokale X-Decodierer dann, wenn die Einheitszelle vom n-NAND-Typ
ist, die Signale LXDEC1 bis LXDECn zusammen mit dem WEC-Signal bereit. Außerdem sind
in der X-Adressensignal-Weiterleitungseinrichtung 210 n
NMOS-Transistoren, die mit der globalen Wortleitung GWL in Reihe
geschaltet sind, vorgesehen; in der Wortleitungs-Ansteuerungssignal-Weiterleitungseinrichtung 211 sind
n NMOS-Transistoren, die mit den Drains der obigen n NMOS-Transistoren
verbunden sind, vorgesehen.
-
Nun
wird die Funktionsweise der Schaltung zum Ansteuern eines nichtflüchtigen
ferroelektrischen Speichers gemäß der vierten
bevorzugten Ausführungsform
der Erfindung erläutert.
-
Wenn
die globale Wortleitung GWL freigegeben ist, wird der Transistor
T1 durchgeschaltet, wodurch der Drain des Transistors T1 zum Hochpegel übergeht
und der Transistor T5 durchgeschaltet wird. Daher wird das LXDEC1-Signal
vom lokalen X-Decodierer für
die Wortleitung WL1 über
den Transistor T5 bereitgestellt, wodurch die Wortleitung WL1 freigeben
wird. Hierbei werden die restlichen Transistoren in einem gesperrten
Zustand gehalten. Da die Wortleitung WL1 freigegeben ist, werden
die im ferroelektrischen Kondensator FC1 gespeicherten Daten über den
NMOS-Transistor T1 an die Bitleitung geliefert. Gemäß dem gleichen
Prozeß werden
die Transistoren T2, T3 und T4 nacheinander durchgeschaltet und werden
Daten, die in den ferroelektrischen Kondensatoren FC2, FC3 und FC4
gespeichert sind, nacheinander gelesen.
-
22 zeigt
die Beziehung zwischen der Schaltung zum Ansteuern eines nichtflüchtigen
ferroelektrischen Speichers gemäß der vierten
Ausführungsform
und der Zellenmatrix im einzelnen. In 22 verläuft eine
globale Wortleitung GWL_n in einer Zeilenrichtung, ferner verlaufen
mehrere Bitleitungen ..., B/L_n–1,
B/L_n in einer die globale Wortleitung kreuzenden Richtung. Eine
4-NAND-Zelle ist entsprechend
mit jeder Bitleitung verbunden, ferner ist eine X-Adressensignal-Weiterleitungseinrichtung 210 mit
vier NMOS-Transistoren T1–T4
mit der globalen Wortleitung GWL_n verbunden. Mit den Drains der
NMOS-Transistoren
T1–T4
ist eine Wortleitungs-Ansteuerungssignal-Weiterleitungseinrichtung 211 mit
vier NMOS-Transistoren T5–T8,
die Steuersignale vom lokalen X-Decodierer an die Wortleitungen
WL1–WL4
der Hauptzellenmatrix anlegen, verbunden. Ferner ist eine Nebenleitung 212 mit
vier NMOS-Transistoren T9–T12
zwischen die globale Wortleitung GWL und die Drains der NMOS-Transistoren
T5–T8
in der Wortleitungs-Ansteuerungssignal-Weiterleitungseinrichtung 211 geschaltet,
um die schwebenden Potentiale der Wortleitungen WL1–WL4 umzuleiten.
Wie in der Zeichnung gezeigt ist, wird vom lokalen X-Decodierer
ein WEC-Signal zusammen mit den Signalen LXDEC1 bis LXDEC4 bereitgestellt,
das in einem Lesemodus gesperrt und nur in einem Schreibmodus freigegeben
ist. Der Drain des vierten NMOS-Transistors T4 in der X-Adressensignal-Weiterleitungseinrichtung 210 ist mit
einem ersten Schalttransistor TS1 verbunden,
ferner ist ein weiterer, zweiter Schalttransistor TS2 vorgesehen,
der das WEC-Signal unter der Steuerung der Drain-Spannung des ersten
Schalttransistors TS1 an eine WEC-Leitung
der Hauptzellenmatrix schaltet.
-
23 zeigt
eine Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers
gemäß einer
fünften
bevorzugten Ausführungsform
der Erfindung. In 23 enthält die Schaltung zum Ansteuern
eines nichtflüchtigen
ferroelektrischen Speichers gemäß einer
fünften
bevorzugten Ausführungsform
der Erfindung eine globale Wortleitung GWL, eine X-Adressensignal-Weiterleitungseinrichtung 210 mit
vier NMOS-Transistoren T1 bis T4, die zur globalen Wortleitung GWL
parallelgeschaltet sind und nacheinander durchgeschaltet werden
können, eine
Wortleitungs-Ansteuerungssignal-Weiterleitungseinrichtung 211 mit
vier NMOS-Transistoren T5–T8,
deren Gates mit den Drains der obigen NMOS-Transistoren T1–T4 verbunden
sind, um Signale LXDEC1 bis LXDEC4 vom lokalen X-Decodierer durch
die Drain-Spannungen nacheinander an die Wortleitungen WL1–WL4 anzulegen,
eine Nebenleitung 212 mit vier NMOS-Transistoren T9–T12 zwischen
den Wortleitungen und der globalen Wortleitung GWL, um schwebende
Potentiale auf den Wortleitungen umzuleiten, einen ersten Schalttransistor TS1, der mit der globalen Wortleitung GWL
und mit den vier NMOS-Transistoren T1–T4 verbunden ist, und einen
zweiten Schalttransistor TS2, der ein WEC-Signal
durch die Steuerung einer Drain-Spannung
des ersten Schalttransistors TS1 schaltet.
Die NMOS-Transistoren T1–T4,
T9–T12,
TS1 und TS2 werden
stets durchgeschaltet gehalten. Im Vergleich zu der vierten Ausführungsform
sind in der fünften
Ausführungsform
die NMOS-Transistoren T1–T4
zur globalen Wortleitung GWL parallelgeschaltet, so dass der Drain-Knoten
N4 des Transistors T4 eine ausreichend hohe Spannung besitzt, um
den Transistor T8 durchzuschalten. Falls der Drain-Knoten N2 durch den
Transistor T4 nicht auf einen ausreichend hohen Pegel angehoben
wird, kann der Transistor T8 nicht angemessen durchgeschaltet werden,
was verhindert, dass das LXDEC4-Signal an die Wortleitung WL4 geeignet
angelegt wird.
-
Wie
erläutert
worden ist, besitzt die Schaltung zum Ansteuern eines nichtflüchtigen
ferroelektrischen Speichers gemäß der Erfindung
die folgenden Vorteile:
- 1. Durch Decodieren
von Zeilen-Adressensignalen beim globalen X-Decodierer, durch Vorsehen, dass
sämtliche
Zeilen in den Zellenmatrizen gemeinsame Adressensignale besitzen,
und durch Vorsehen, dass die Zeilen-Controller (erste, zweite oder dritte
Ausführungsform)
oder der Zeilen-X-Decodierer
(vierte oder fünfte
Ausführungsform)
eine Zellen-Wortleitung wählen,
kann das System des Wortleitungstreibers vereinfacht werden.
- 2. Die effektive Nutzung eines Layoutbereichs ermöglicht die
Minimierung der Gesamtfläche,
was für
die Integration günstig
ist.
- 3. Die Wortleitungstreiber, die ausschließlich aus NMOS-Transistoren
aufgebaut sind, können
die Stromtreiberfähigkeit
bei gleicher Größe im Vergleich
zu dem Fall, in dem PMOS-Transistoren verwendet werden, verbessern.
- 4. Die lokalen Steuersignale LC1, LC2, LC3, ... oder die Steuersignale
LXDEC1, LXDEC2, ... vom lokalen X-Decodierer können an die Wortleitungen unverändert ohne
Verlust lediglich mittels der NMOS-Transistoren ohne Verlust von
Vtn angelegt werden.