DE4101396A1

DE4101396A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE4101396A1
Application number: DE4101396A
Authority: DE
Inventors: Yun-Ho Choi
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1990-09-04
Filing date: 1991-01-18
Publication date: 1992-03-05
Anticipated expiration: 2011-01-19
Also published as: JPH04232692A; FR2666436B1; GB2247759B; GB2247759A; ITMI910107A1; IT1246232B; DE4101396C2; KR930006622B1; KR920006976A; US5062082A; FR2666436A1; ITMI910107A0; GB9101265D0

Description

Die Erfindung betrifft eine Halbleiterspeichervorrich tung, insbesondere mit hoher Speicherzugriffsgeschwindigkeit. Im Zusammenhang mit der höheren Dichte und höheren Geschwindigkeit von Halbleiterspeichervorrichtungen wurden Maßnahmen vorgeschlagen, der Verzögerung in der Zugriffszeit infolge der Zunahme der Speicherkapazität zu begegnen. Bei einer Adressenpuffer- und Dekodierschaltung nimmt beispiels weise die Anzahl der anzusteuernden Gatter zu und steigt die parasitäre Kapazität mit einer Zunahme der Speicherkapazität und einer Zunahme der Anzahl der separaten Speicherfelder an. Zwischen dem Adressenpuffer und dem Dekodierer wird daher eine höhere Arbeitsgeschwindigkeit dadurch erreicht, daß eine Adressenvordekodierschaltung vorgesehen wird und die parasitäre Kapazität unterdrückt wird. Die Adressenvor dekodierschaltung stellt eine Arbeit mit hoher Geschwindig keit dadurch sicher, daß Vordekodiersignale für die Eingabe des Dekodierers verwandt werden und die Eingangskapazität herabgesetzt wird.

Bei einer herkömmlichen Halbleiterspeichervorrichtung mit Vordekodierschaltung wird ein Adressenübergangserfas sungsimpuls ATD einer Eingabe/Ausgabeleitungsvorladeschaltung geliefert, um die Eingangs- und Ausgangsleitungen während der Zeit des ATD-Impulses vorzuladen. Der Vordekodierer wird am Ende des ATD-Impulses aktiviert, wenn ein Paar von Eingangs und Ausgangsleitungen vollständig vorgeladen und abgeglichen ist, bevor ein Datenpaar auf das Paar von Eingangs- und Ausgangsleitungen übertragen wird, um das Datenpaar fehler frei genau und schnell zu übertragen. Der Vordekodierer wird gleichzeitig mit dem Ende des ATD-Impulses aktiviert, um die Ausgänge des Adressenpuffers zu kombinieren, wobei die kombinierten Ausgänge schließlich mit einem Hauptdekodierer kombiniert werden, so daß ein Eingangs- und ein Ausgangsgat ter gewählt wird, um die Datenübertragung durchzuführen. Der ATD-Impuls wird der Vorladeschaltung der Eingangs- und Ausgangsleitung zugeführt und an dieser Vorladeschaltung vorgeladen, bevor der ATD-Impuls endet, woraufhin der Vorde kodierer wartet, bis der ATD-Impuls endet. Danach wird der Vordekodierer aktiviert, um die Ausgänge des Adressenpuffers zu kombinieren, wobei durch den Hauptdekodierer schließlich das Eingangs- und Ausgangsgatter gewählt wird.

Das hat zur Folge, daß die gesamte Zugriffszeit der Spaltenadresse gleich der Summe der Dauer des ATD-Impulses und der Dekodierzeiten des Vordekodierers und des Hauptdeko dierers ist. Die Zugriffszeit der Spaltenadresse ist daher um die Dauer des ATD-Impulses verzögert. Es kann versucht werden, die Breite des ATD-Impulses zu verkürzen, um die Zugriffszeit der Spaltenadresse zu verringern, das hat jedoch in der Praxis gewisse Grenzen. Das heißt mit anderen Worten, daß die ATD-Schaltung als eine Einrichtung zum Erfassen der Flanke des Adressensignals dient und den Impuls mit einer verzögerten zeitlichen Breite über eine Exklusiv-ODER- Verknüpfung des ursprünglichen Adressensignals, d. h. durch eine logische Summation dieser Signale erzeugt, so daß es schwierig ist, die Impulsbreite auf weniger als 10 ns aufgrund der Schaltungserfordernisse zu verkürzen.

Durch die Erfindung soll daher eine mit hoher Geschwin digkeit arbeitende Halbleiterspeichervorrichtung geschaffen werden, bei der die Zugriffszeit der Spaltenadresse dadurch herabgesetzt ist, daß ein Spaltendekodierer mit einer bestimmten Verzögerungscharakteristik unabhängig von einem ATD-Impuls vorgesehen ist, um dadurch die oben genannten Schwierigkeiten der herkömmlichen Vorrichtungen zu besei tigen.

Durch die Erfindung soll insbesondere eine Halbleiter speichervorrichtung geschaffen werden, deren Schaltung einfach ausgelegt ist und deren Herstellung unter geringeren Kosten möglich ist, da eine Verdrahtung zwischen der ATD- Schaltung und dem Spaltendekodierer fehlt.

Dazu umfaßt die erfindungsgemäße Halbleiterspeichervor richtung eine Adressenübergangsdetektoreinrichtung, die den Übergangszustand der Adressensignale erfaßt und einen Impuls mit einer bestimmten Impulsbreite erzeugt, eine Vorladeein richtung zum Vorladen und Abgleichen eines Paares von Eingangs- und Ausgangsleitungen auf den Ausgangsimpuls der Adressenübergangsdetektoreinrichtung, eine Spaltendekodier einrichtung zum Dekodieren der Adressensignale und zum Erzeugen eines Spaltenwählsignals und eine Gattereinrichtung zum Verbinden des gewählten Paares von Eingangs- und Ausgangsleitungen mit einem Paar von Bitleitungen auf das Spaltenwählsignal der Spaltendekodiereinrichtung, wobei die Spaltendekodiereinrichtung eine Signalverzögerungscha rakteristik zum Verzögern der Signale vom Übergangszustand der Adressensignale bis zum Abschluß der Vorladung und des Abgleichens der Eingangs- und Ausgangsleitungen hat.

Die Dekodierung erfolgt daher unabhängig vom ATD-Impuls dadurch, daß der Spaltendekodiereinrichtung die bestimmte Signalverzögerungscharakteristik gegeben ist, so daß die erfindungsgemäße Halbleiterspeichervorrichtung den Vorteil hat, daß die Zugriffszeit der Spaltenadressen verkürzt ist und die Verdrahtung zwischen der ATD-Schaltung und der Spaltendekodiereinrichtung fehlen kann.

Im folgenden werden anhand der zugehörigen Zeichnung besonders bevorzugte Ausführungsbeispiele näher beschrieben. Es zeigen

Fig. 1 das Schaltbild der Spaltenadressenschaltung einer herkömmlichen Halbleiterspeichervorrichtung,

Fig. 2 ein Zeitdiagramm zur Erläuterung der Arbeitsweise der in Fig. 1 dargestellten Vorrichtung,

Fig. 3 das Schaltbild einer Spaltenadressenschaltung eines Ausführungsbeispiels der erfindungsgemäßen Halbleiter speichervorrichtung,

Fig. 4 ein Zeitdiagramm zur Erläuterung der Arbeitsweise der in Fig. 3 dargestellten Schaltung,

Fig. 5 das Schaltbild einer Schaltungseinheit des in Fig. 3 dargestellten Vordekodierers im einzelnen und

Fig. 6 ein Zeitdiagramm zur Erläuterung der Arbeit der in Fig. 5 dargestellten Schaltung.

Zum Verständnis der erfindungsgemäßen Ausbildung wird zunächst anhand der Fig. 1 und 2 eine Spaltenadressenschal tung einer herkömmlichen Halbleiterspeichervorrichtung im einzelnen beschrieben.

Gemäß Fig. 1 umfaßt eine herkömmliche Halbleiterspei chervorrichtung, beispielsweise eine dynamische Speichervor richtung mit direktem Zugriff oder DRAM-Speichervorrichtung, mehrere Speicherzellenanordnungen oder -gruppen 10. Jede Speicherzellengruppe 10 umfaßt mehrere Speicherzellen CE und wenigstens einen oder mehrere Leseverstärker zwischen 2 Bitleitungen B/L und . Die beiden Bitleitungen B/L und sind mit zwei Eingangs- und Ausgangsleitungen I/O und über eine Eingangs- und Ausgangsgattereinrichtung 20 verbunden. Wenn daher eine nicht dargestellte Wortleitung durch ein Zeilenadressensignal und eine Eingangs- und Ausgangsgattereinrichtung 20 durch ein Spaltenadressensignal gewählt wird, dann wird eine Speicherzelle CE gewählt, um Daten in die Speicherzelle über die beiden Eingangs- und Ausgangsleitungen I/O und einschreiben oder davon auslesen zu können. Da das Paar von Eingangs- und Ausgangs leitungen I/O und als gemeinsame Datensammelleitung für alle Speicherzellen der Speicherzellengruppe dient, führt eine zunehmende Dichte zu einer zunehmenden Belastung oder Belastungskapazität, wodurch die Arbeitsgeschwindigkeit der Vorrichtung abnimmt. Die Eingangs- und Ausgangsleitungen I/O und sind daher mit einer Vorladeeinrichtung 30 versehen, um die Eingangs- und Ausgangsleitungen vor dem Aktivieren der Eingangs- und Ausgangsgattereinrichtung 20 vorzuladen und den Spannungspegel zwischen den beiden Eingangs- und Ausgangslei tungen I/O und abzugleichen. Die Vorladeeinrichtung 30 besteht aus zwei NMOS-Transistor M3 und M4 zum Anlegen einer Versorgungsspannung Vcc an die Eingangs- und Ausgangsleitung I/O und und aus einem NMOS-Transistor M5 zum Verbinden der Eingangs- und der Ausgangsleitung I/O und miteinan der. Die drei NMOS-Transistoren M3, M4 und M5 werden über einen ATD-Impuls ATS angesteuert, der von einer ATD-Schaltung 40 kommt. Spaltenadressensignale CA1 bis CA9 unter den Eingangsadressen XA0 bis XA9 werden in der Adressenpufferein richtung über ein Spaltenadressentastsignal CAS verriegelt. Zu diesem Zeitpunkt erfaßt die ATD-Schaltung 40 den Über gangszustand der Spaltenadressensignale und erzeugt die Schaltung 40 dann den ATD-Impuls ATS mit einer bestimmten Impulsbreite. Die herkömmliche Halbleiterspeichervorrichtung enthält eine Spaltendekodiereinrichtung 60, an der die Spal tenadressensignale von der Adressenpuffereinrichtung 50 liegen, um die Eingangs- und Ausgangsgattereinrichtung 20 zu wählen. Im allgemeinen verwendet die Spaltendekodiereinrich tung 60 ein internes CMOS-Synchronisierschaltungssystem, so daß sie aus einer Vordekodierergruppe 61 und einer Hauptdeko dierergruppe 62 besteht, um den schnellen Zugriff dadurch zu fördern, daß die Anzahl der Bauelemente verringert ist, und die Gatterbelastung herabzusetzen, die auf die Adressen leitungen wirkt. Die Vordekodierergruppe 61 weist vier Gruppen von Vordekodierern 61A bis 61D mit jeweils vier 2-Bit-Signalen (CA1, CA2), (CA3, CA4), (CA5, CA6) und (CA7, CA8) , die aus den 8-Bit-Eingangsspaltenadressen CA1-CA8 gewählt sind, und einen Vordekodierer 61E mit einem 1-Bit- Spaltenadresseneingang CA9 auf. Jeder Vordekodierer 61A-61D weist jeweils vier Schaltungseinheiten auf, während der Vordekodierer 61E zwei Schaltungseinheiten hat. Die Hauptde kodierergruppe 62 umfaßt fünf Hauptdekodierer 62A-62E, die jeweils den Vordekodierern 61A-61E entsprechen und die Ausgangssignale der jeweiligen Vordekodierer 61A-61E dekodieren.

Die Schaltungseinheit A1 des Vordekodierer 61A umfaßt zwei Inverter INT1 und INT2, die jeweils die beiden Eingangs spaltenadressen CA1 und CA2 invertieren, ein NAND-Glied NA1, das die Ausgänge der Inverter INT1 und INT2 kombiniert, einen Inverter INT3, der das Ausgngssignal des NAND-Gliedes NA1 invertiert, ein NAND-Glied NA2 und ein NOR-Glied NA1 mit jeweils drei Eingängen, die eine Gattereinrichtung bilden, um die Ausgangssignale des Inverters INT3 und die anderen drei Kombinationssignale (CA1, CA2), (CA, CA2) und (CA1, CA) exklusiv zu verknüpfen und den Vordekodierer während der Dauer des ATD-Impulses inaktiv zu halten, und zwei Inverter INT4 und INT5, die eine Puffereinrichtung bilden, um durch Puffern des Ausgangssignals des NAND-Gliedes NA2 ein Vordekodiererausgangssignal (DCA1, 2) zu erzeugen.

Der Aufbau der anderen Schaltungseinheit A2, A3 und A4 ist ähnlich wie der der Schaltungseinheit A1 mit der Ausnahme, daß einer oder beide Inverter INT1 und INT2 der Schaltungseinheit A1 fehlen, um die Spaltenadresse CA2 der Schaltungseinheit A2, die Spaltenadresse CA1 der Schaltungs einheit A2 und die Spaltenadressen CA1 und CA2 der Schal tungseinheit A4 ohne Inversion zuzuführen.

Die Ausgangssignale der Schaltungseinheiten jeder Gruppe mit dem oben beschriebenen Aufbau liegen an den Hauptdekodie rern 62A-62E. Der Hauptdekodierer 62A besteht aus vier NOR- Gliedern mit zwei Eingängen und einem NAND-Glied NA3 mit vier Eingängen, um die vier vorkodierten Signale (DCA·), (DCA·2), (DCA1·) und (DCA1·2) bezüglich der anderen Gruppen DCA(3, 4), DCA(5, 6), DCA(7, 8) und DCA(9) exklusiv zu verknüp fen. Die Ausgangssignale CSL0-CSL3 jedes NOR-Gliedes NR2-NR5 liegen jeweils an der entsprechenden Eingangs- und Ausgangs gattereinrichtung. Das heißt, daß das Hauptdekodiersignal CSL0 an der Eingangs- und Ausgangsgattereinrichtung 20 liegt und die beiden NMOS-Transistoren M1 und M2 durchschaltet.

In dieser Weise können 512 Dekodierer für 9-Bit- Eingangsspaltenadressen CA1-CA9 maximal gebildet werden.

Der Spaltenadressierungsvorgang der in Fig. 1 darge stellten Vorrichtung wird im folgenden anhand von Fig. 2 beschrieben, wobei das Adressensignal XA an der Adressenpuf fereinrichtung 50 an der nachlaufenden Flanke des Spalten adressentastwählsignals verriegelt wird. Die ATD- Schaltung 40 erfaßt den Übergangszustand des an der Adressen puffereinrichtung 50 verriegelten Spaltenadressensignals und erzeugt dann den ATD-Impuls ATS mit einer bestimmten Impulsbreite W. Der ATD-Impuls ATS liegt an der Vorladeein richtung 30 und der invertierte ATD-Impuls liegt am Vordekodierer 61. Die drei Transistoren M3 bis M5 der Vorladeeinrichtung 30 werden an der Vorderflanke des ATD- Impulses ATS durchgeschaltet und die Versorgungsspannung Vcc liegt der Reihe nach an den beiden Eingangs- und Ausgangslei tungen I/O und , die vorzuladen sind. Die beiden Eingangs und Ausgangsleitungen I/O und werden weiterhin durch den Transistor M5 auf den Spannungspegel Vcc-VT abgeglichen, wobei mit VT die Schwellenspannung des NMOS-Transistors bezeichnet ist. Das heißt mit anderen Worten, daß das Spaltenadressensignal CA durch den invertierten ATD-Impuls am NAND-Glied NA2 des Vordekodierers 61A inaktiv gehalten wird und an der Vorderflanke des invertierten ATD-Impulses aktiviert wird, um das Vordekodiersignal DCA zu erzeugen. Der Hauptdekodierer 62A liefert das Spaltenwählsignal CSL nacheinander der Eingangs- und Ausgangsgattereinrichtung 20. Die Eingangs- und Ausgangsgattereinrichtung 20 wird durch das Spaltenwählsignal CSL durchgeschaltet. Es werden daher Daten mit den logischen Werten "Null" und "Eins" auf die beiden Eingangs- und Ausgangsleitungen I/O und übertragen.

Wie es oben beschrieben wurde, wird bei der Spalten adressierung der herkömmlichen Halbleiterspeichervorrichtung die Spaltendekodiereinrichtung 60 im inaktiven Zustand während der Dauer des ATD-Impulses gehalten und zur Durchfüh rung der Spaltendekodierung unmittelbar nach dem Ende des ATD-Impulses aktiviert. Die Spaltenzugriffszeit ist daher um die Dauer des ATD-Impulses verzögert, was einen Zugriff mit hoher Geschwindigkeit beeinträchtigt.

Im folgenden wird anhand der Fig. 3 bis 6 das bevorzugte Ausführungsbeispiel der erfindungsgemäße Halbleiterspeicher vorrichtung beschrieben.

Das in Fig. 3 dargestellte Ausführungsbeispiel der erfindungsgemäßen Vorrichtung ist mit einer Verzögerungsein richtung versehen, die zusätzlich an der Schaltungseinheit der Vordekodierergruppe 61 vorgesehen ist und das Zuführen der invertierten ATD-Impulse verhindert. Im übrigen ist die in Fig. 3 dargestellte Vorrichtung der in Fig. 1 darge stellten Vorrichtung ähnlich, so daß für gleiche oder ähnliche Bauteile gleiche Bezugszeichen verwandt sind.

Das in Fig. 3 dargestellte Ausführungsbeispiel der erfindungsgemäßen Vorrichtung weist einen Kondensator C, der zwischen den Ausgang des NAND-Gliedes NA1 und Masse geschal tet ist, um den Schaltungseinheiten des Vordekodierers eine bestimmte Verzögerungscharakteristik zu geben, und eine Verzögerungseinrichtung auf. Die Verzögerungseinrichtung enthält einen ersten Widerstand R1, der zwischen den Masseanschluß des NAND-Gliedes NA1 und Masse geschaltet ist, um die Entladezeit des Kondensators C zu verzögern, und einen zweiten Widerstand R2, der zwischen den Energieversor gungsanschluß des Inverters INT3 und eine Energiequelle geschaltet ist, um den Anstieg des Ausgangssignals des Inverters INT3 zu verzögern. Es wird verhindert, daß der invertierte ATD-Impuls am NAND-Glied NA2 der Schal tungseinheiten liegt.

Die Spaltenadressierung des obigen Ausführungsbeispiels der Erfindung wird im folgenden im einzelnen anhand von Fig. 4 beschrieben.

Eine Eingangsadresse XA wird an der Adressenpufferein richtung 50 an der nachlaufenden Flanke des Spaltenadressen tastsignals verriegelt. Die ATD-Schaltung 40 erfaßt den Übergangszustand des Spaltenadressensignals CA, das an der Adressenpuffereinrichtung 50 verriegelt ist, und erzeugt dann den ATD-Impuls ATS. Da die Transistoren M3 bis M5 der Vorladeeinrichtung 30 an der Vorderflanke des ATD-Impulses ATS durchgeschaltet werden, liegt die Versorgungsspannung Vcc an den beiden Eingangs- und Ausgangsleitungen I/O und , die vorzuladen und auf den Spannungspegel von Vcc -VT abzugleichen sind. Das Spaltenadressensignal CA liegt am Vordekodierer 61A, um mit dem Anstieg des ATD-Impulses ATS vordekodiert zu werden, und ein Vordekodiersignal DCA, das für ein bestimmtes Zeitintervall durch die Verzögerungsein richtung verzögert wird, liegt am Hauptdekodierer 62A. Durch den Hauptdekodierer 62A wird ein Spaltenwählsignal CSL erzeugt, um die Eingangs- und Ausgangsgattereinrichtung 20 durchzuschalten. Die Verzögerungscharakteristik des Vor dekodierers 61 ist so gewählt, daß die Eingangs- und Ausgangsgattereinrichtung 20 unmittelbar nach Abschluß der Vorladung und des Abgleichs der Eingangs- und Ausgangsleitun gen I/O und durch den ATD-Impuls ATS durchgeschaltet wird. Wenn somit die Eingangs- und Ausgangsgattereinrichtung 20 mit dem an der Vorladeeinrichtung 30 liegenden ATD-Impuls durchgeschaltet wird, dann wird die Belastungskapazität der Eingangs- und Ausgangsleitungen geändert und werden nachein ander die gewünschten Daten an der nachlaufenden Flanke des ATD-Impulses ATS auf die Eingangs- und Ausgangsleitungen I/O und übertragen.

Aufgrund dieser Ausbildung erfolgt die Spaltendekodie rung unabhängig vom ATD-Impuls ATS, so daß somit die Spaltendekodierung gleichzeitig mit dem Vorladen der Eingangs- und Ausgangsleitungen und dem Leitungsabgleich dadurch abgeschlossen werden kann, daß die Verzögerungscha rakteristik des Vordekodierers in entsprechender Weise einge stellt wird, was zur Folge hat, daß die Spaltenzugriffszeit ta drastisch auf etwa 10 ns beispielsweise verkürzt werden kann.

Im folgenden wird anhand der Fig. 5 und 6 die Signalver zögerungscharakteristik des Vordekodierers im einzelnen beschrieben.

Der Kondensator C wird mit der Versorgungsspannung Vcc durch die Hochziehtransistoren M6 und M7 aufgeladen, bevor die beiden Spaltenadressensignale CA1 und CA2, die am NAND- Glied NA1 mit zwei Eingängen des Vordekodierers liegen, auf den hohen Pegel kommen. Wenn die beiden Spaltenadressensig nale CA1 und CA2 einen hohen Pegel haben, dann werden die Herunterziehtransistoren M6 und M7 gesperrt, so daß die im Kondensator C gespeicherte Ladung über die Hochziehtransis toren M8 und M9 und den ersten Widerstand R1 zur Masse Vss entladen wird. Die Entladezeitkonstante hängt dabei vom Wert des Kondensators C und des Widerstandes R1 ab, wenn der Durchschaltwiderstand der Herunterziehtransistoren M8 und M9 ignoriert werden kann. Der Spannungspegel eines Knotenpunktes N1 nimmt somit allmählich nach Maßgabe der Entladezeit konstanten ab. Ein Inverter INT3, an dem das Spannungssignal des Knotenpunktes N1 liegt, wird mit der Versorgungsspannung Vcc über den zweiten Widerstand R2 versorgt, so daß das Ausgangssignal des Inverters INT3, d. h. ein Signal mit dem Spannungspegel VN₂ eines Knotenpunktes N2 allmählich auf den hohen Pegel beim Niedrigpegelübergang der Knotenspannung VN₁ ansteigt.

Die Knotenspannung VN₃ des Ausgangsknotenpunktes N3 des NAND-Gliedes NA2, die durch eine ausgezogene Linie im Signalwellenmuster dargestellt ist, ist um ein bestimmtes Zeitintervall gegenüber der gestrichelten Linie in Fig. 6 verzögert. Daher hat ein Vordekodiersignal DCA1·2 eine längere Verzögerungszeit td₂ als die herkömmliche Verzöge rungszeit td₁. Die Verzögerungszeit td₂ kann dadurch optimiert werden, daß der Widerstandswert des zweiten Widerstandes R2 entsprechend eingestellt wird.

Bei der erfindungsgemäßen Ausbildung ist die Gesamtdeko dierzeit der Spaltendekodiereinrichtung 60 so angepaßt, daß die Eingangs- und Ausgangsgattereinrichtung unmittelbar nach dem Abschluß der Vorladung und des Abgleichs der Eingangs und Ausgangsleitungen durchgeschaltet wird, indem das Vorde kodiersignal um ein bestimmtes Zeitintervall durch den Kondensator C und die Widerstände R1 und R2 verzögert wird, so daß die Spaltenadressenauswahl unabhängig vom ATD-Impuls erfolgen kann. Das NAND-Glied NA2 der Schaltungseinheiten des Vordekodierers kann daher aus einem Verknüpfungsglied mit zwei Eingängen statt eines Verknüpfungsgliedes mit drei Eingängen wie bisher gebildet werden. Das hat zur Folge, daß die Anzahl der Transistoren um zwei für ein Verknüpfungsglied herabgesetzt werden kann und daß die Verdrahtung für den invertierten ATD-Impuls zwischen der ATD-Schaltung und dem Vordekodierer fehlen kann. Das macht es möglich, die Schaltung einfacher auszulegen, spart Herstellungskosten und verkürzt die gewünschte Spaltenzugriffszeit, so daß ein Zugriff mit hoher Geschwindigkeit möglich ist.

Im obigen wurde ein besonders bevorzugtes Ausführungs beispiel der Erfindung beschrieben, bei der eine Verzöge rungseinrichtung bei dem Vordekodierer vorgesehen ist. Diese Ausbildung kann jedoch auch abgewandelt werden.

Claims

1. Halbleiterspeichervorrichtung mit

- einer Adressenübergangsdetektoreinrichtung (40), die den Zustandsübergang der Adressensignale erfaßt und einen Impuls mit einer bestimmten Breite erzeugt,
- einer Vorladeeinrichtung (30), die zwei Eingangs- und Ausgangsleitungen auf den Ausgangsimpuls der Adressenüber gangsdetektoreinrichtung (40) ansprechend vorlädt und abgleicht,
- einer Spaltendekodiereinrichtung (60), die die Adressensignale dekodiert und ein Spaltenwählsignal erzeugt, und
- einer Gattereinrichtung, die die beiden Eingangs- und Ausgangsleitungen mit einem gewählten Paar von Bit-Leitungen auf das Spaltenwählsignal der Spaltendekodiereinrichtung (60) ansprechend verbindet,

dadurch gekennzeichnet, daß die Spaltendekodiereinrichtung (60) so ausgebildet ist, daß sie eine derartige Signalverzögerungscharakteristik hat, daß die Spaltendekodiereinrichtung (60) beim Zustandsübergang der Adressensignale mit dem Dekodieren der Adresseneingangssig nale beginnt und das Spaltenwählsignal unmittelbar nach Abschluß der Vorladung und des Abgleiches der beiden Eingangs- und Ausgangsleitungen ausgibt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Spaltendekodiereinrichtung (60) eine Vordekodierergruppe und eine Hauptdekodierergruppe aufweist, und die Vordekodierergruppe die Signalverzögerungs charakteristik hat.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß jeder Vordekodierer der Vor dekodierergruppe

- ein NAND-Glied zum Erzeugen eines Kombinationssignals aus q Gruppen von Kombinationssignalen für p-Bit-Eingangs adressen der Adressensignale,
- einen Inverter zum Invertieren der Adressensignale des NAND-Gliedes,
- eine Gattereinrichtung zur Exklusivverknüpfung des Adressensignals des Inverters mit den verbleibenden Kom binationssignalen aus den q Gruppen von Kombinationssignalen,
- eine Puffereinrichtung zum Puffern des Ausgangssignals der Gattereinrichtung und
- r Gruppen von Schaltungseinheiten umfaßt, wobei jede Gruppe von Schaltungseinheiten aus q Schaltungseinheiten besteht und jede Schaltungseinheit eine Verzögerungseinrich tung aufweist, die ein Kombinationssignal um ein bestimmtes Zeitintervall verzögert, wobei q×r=2p.

4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Verzögerungseinrichtung

- einen Kondensator, der zwischen den Ausgang des NAND- Gliedes und Masse geschaltet ist,
- einen ersten Widerstand, der zwischen den Massean schluß des NAND-Gliedes und Masse geschaltet ist, um die Entladezeit des Kondensators zu verzögern, und
- einen zweiten Widerstand umfaßt, der zwischen den Versorgungsspannungsanschluß des Inverters und eine Energie quelle geschaltet ist, um den Anstieg des Ausgangssignals des Inverters zu verzögern.

5. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Verzögerungszeit der Verzögerungseinrichtung durch eine Änderung des Widerstands wertes des zweiten Widerstandes eingestellt werden kann.