DE4141478C2 - - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung sowie ein Verfahren zum Betreiben einer solchen Halbleiterspeichereinrichtung.

Mit der Weiterentwicklung der Halbleitertechnik hat die Speicherkapazität der Halbleiterspeichereinrichtungen bemerkenswert zugenommen. Die Speicherkapazität hat alle drei Jahre um den Faktor vier zugenommen. Solche Halbleiterspeichereinrichtungen erfordern vom Standpunkt der Qualitätssicherung einen Test, um zu ermitteln, ob sie nach der Herstellung normal arbeiten. Die Zeitspanne (Testzeit), die für diesen Test notwendig ist, hat mit dem Anstieg der Speicherkapazität der Halbleiterspeichereinrichtungen steil (exponentiell) zugenommen. Der Anstieg der Testzeit bewirkt eine Zunahme der Kosten nicht nur der Halbleiterspeichereinrichtung selbst, sondern auch eines Systems, das sie verwendet. Daher ist die Einführung von Techniken zur Verkürzung der Testzeit wesentlich und unentbehrlich geworden. Eine solche Testzeitverkürzungstechnik ist das Multibit-Paralleltestschema, bei dem die Speicherzellen einer Mehrzahl von Bits gleichzeitig geprüft werden.

Fig. 1 zeigt ein schematisches Diagramm der Gesamtstruktur einer herkömmlichen Halbleiterspeichereinrichtung mit einer Multibit-Pa­ ralleltestfunktion. Wie in Fig. 1 gezeigt ist, weist die herkömmliche Halbleiterspeichereinrichtung ein Speicherzellenfeld 100 mit einer Mehrzahl von Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind, einen Adreßpuffer 102 zum Empfangen einer extern angelegten Adresse A0 bis An und zum Erzeugen einer internen Adresse, einen Zeilendekoder 104 zum Auswählen einer entsprechenden Zeile des Speicherzellenfeldes 100 entsprechend der internen Zeilenadresse vom Adreßpuffer 102, einen Spaltendekoder 106, der von einer internen Spaltenadresse vom Adreßpuffer 102 abhängig ist, zum Erzeugen eines Signals zum Auswählen einer entsprechenden Spalte des Speicherzellenfeldes 100, und ein I/O- Gatter 110, das von einem Spaltenauswahlsignal vom Spaltendekoder 106 abhängig ist, zum Verbinden der ausgewählten Spalte innerhalb des Speicherzellenfeldes 100 mit einem gemeinsamen Datenbus 108, auf.

Das Speicherzellenfeld 100 ist in vier Blöcke MB1, MB2, MB3 und MB4 unterteilt. Es wird ein Bit aus jedem der Speicherzellenblöcke MB1 bis MB4, d. h. es werden Speicherzellen von zusammen vier Bit gleichzeitig ausgewählt und mit dem gemeinsamen Datenbus 108 verbunden. Der Zeilendekoder 104 wählt eine Zeile in jedem der Speicherzellenblöcke MB1 bis MB4 aus. Der Spaltendekoder 106 erzeugt ein Spaltenauswahlsignal zum Auswählen einer Spalte in jedem der Speicherzellenblöcke MB1 bis MB4. Der gemeinsame Datenbus 108 weist vier Datenbusleitungen 108a, 108b, 108c und 108d, die entsprechend dem jeweiligen Speicherzellenblock gebildet sind, um Daten von vier Bit parallel zu übertragen.

Die Halbleiterspeichereinrichtung weist ferner einen Schreibschalt­ kreis 112, der in Abhängigkeit von einem internen Schreibbestim­ mungssignal W beim Datenschreiben aktiviert wird, zum Empfangen extern angelegter Schreibdaten Din und zum Erzeugen interner Schreibdaten, einen Blockdekoder 114 zum Dekodieren eines Blockbe­ stimmungssignals vom Adreßpuffer 102 und zum Auswählen eines Blocks der Speicherzellenblöcke MB1 bis MB4, einen Ausleseschaltkreis 116 zum Empfangen der aus dem Speicherzellenblock, der vom Blockdekoder 114 ausgewählt worden ist, ausgelesenen Daten und zum Erzeugen externer Auslesedaten Dout, und einen Testschaltkreis 118 zum gleichzeitigen Empfangen von Speicherzellendaten aus vier Bit, die auf den gemeinsamen Datenbus 108 ausgelesen worden sind, zum Ausführen einer vorbestimmten Verarbeitung mit den Daten und zum Erzeugen eines Signals, das angibt, ob die Speicherzellen von vier Bit normal sind oder nicht, auf.

Der Testschaltkreis 118 wird in Abhängigkeit von einem Testmodus- Bestimmungssignal T aktiviert und führt eine vorbestimmte Verarbeitung bezüglich der Daten von vier Bit auf dem gemeinsamen Datenbus 108 aus. Der Ausleseschaltkreis 116 wird beim Testmodus in Abhängigkeit von einem invertierten Signal /T des Testmodus- Bestimmungssignals in einen Zustand hoher Ausgangsimpedanz versetzt. Der Blockdekoder 114 verbindet den internen Datenbus 120 mit vier Datenbusleitungen 108a bis 108d in Abhängigkeit von einem logischen Produktsignal W_*T des internen Schreibbestimmungssignals W, das das Datenschreiben im Testmodus angibt, und des Testmodus-Be­ stimmungssignals T. Das Datenschreiben wird im Testmodus auf einer 4-Bit-Basis ausgeführt. Die Halbleiterspeichereinrichtung weist eine _*1-Bit-Struktur auf, bei der die Ein-/Ausgabe von Daten auf der Basis von einem Bit ausgeführt wird. Nun wird deren Betrieb beschrieben.

Zuerst wird der Betrieb im Normalmodus erläutert. Der Adreßpuffer 102 erzeugt eine interne Zeilenadresse und eine interne Spaltenadresse in Abhängigkeit von einer extern angelegten Adresse A0 bis An. Der Zeilendekoder 104 dekodiert diese interne Zeilenadresse und wählt eine Zeile aus jedem der Speicherzellen­ blöcke MB1 bis MB4 des Speicherzellenfeldes 100 aus. Der Spaltende­ koder 106 empfängt und dekodiert eine interne Spaltenadresse mit Ausnahme von z. B. den zwei niederwertigsten Bit der Adresse und erzeugt ein Signal zum Auswählen einer Spalte der jeweiligen Speicherzellenblöcke MB1 bis MB4. Das I/O-Gatter 110 verbindet eine Spalte aus den jeweiligen Speicherzellenblöcken MB1 bis MB4 mit den Datenbusleitungen 108a bis 108d in Abhängigkeit vom Spaltenauswahl­ signal vom Spaltendekoder 106. Damit werden die Speicherzellen von vier Bit, die durch den Zeilendekoder 104 und den Spaltendekoder 106 ausgewählt worden sind, mit den Datenbusleitungen 108a bis 108d verbunden.

Beim Datenschreiben wird der Schreibschaltkreis 112 in Abhängigkeit vom internen Schreibbestimmungssignal W aktiviert, er erzeugt interne Schreibdaten aus den extern angelegten Schreibdaten Din und überträgt sie an den internen Datenbus 120. Der Blockdekoder 114 dekodiert eine Blockadresse einschließlich z. B. der zwei niederwer­ tigsten Bit der internen Spaltenadresse vom Adreßpuffer 102 und verbindet eine der Datenbusleitungen 108a bis 108d mit dem internen Datenbus 120. Damit werden Daten in eine Speicherzelle desjenigen Blocks unter den gleichzeitig ausgewählten Speicherzellen von vier Bit geschrieben, der vom Blockdekoder 114 ausgewählt worden ist.

Beim Datenlesen befindet sich das interne Schreibbestimmungssignal W in einem inaktiven Zustand und der Schreibschaltkreis 112 wird in einen Zustand hoher Ausgangsimpedanz gebracht. Der Ausleseschalt­ kreis 116 verstärkt die ausgelesenen Daten, die von einer vom Block­ dekoder 114 ausgewählten Datenbusleitung übertragen werden, und erzeugt externe Auslesedaten Dout. Damit ist das Lesen von Daten einer Speicherzelle mit einem Bit abgeschlossen. Dieser Auslese­ schaltkreis 116 kann zum Zeitpunkt des Datenschreibens arbeiten oder er kann beim Datenschreiben in einen Ausgabedeaktivierungszustand oder einen Zustand hoher Impedanz versetzt werden. Für den Test­ schaltkreis 118 befindet sich das Testmodus-Bestimmungssignal T im Normalbetriebsmodus in einem inaktiven Zustand und sein Ausgang ist auf einen Zustand hoher Impedanz gesetzt.

Nun wird der Betrieb im Testmodus beschrieben. Im Testmodus werden externe Schreibdaten Din mit vorbestimmtem Logikwert ("1" oder "0") angelegt. Die vom Schreibschaltkreis 112 im Testmodus erzeugten internen Schreibdaten werden dem Blockdekoder 114 zugeführt. Der Blockdekoder 114 überträgt die Daten auf dem internen Datenbus 120 in Abhängigkeit vom Signal W_*T im aktiven Zustand auf vier Daten­ busleitungen 108a bis 108d. Damit werden dieselben Daten gleichzeitig in die Speicherzellen von vier Bit geschrieben, die auf dieselbe Weise wie beim Normalbetriebsmodus ausgewählt worden sind. Wenn diese Operation bezüglich aller Speicherzellen innerhalb des Speicherzellenfeldes 100 ausgeführt worden ist, sind in alle Speicherzellen des Speicherzellenfeldes 100 dieselben Daten eingeschrieben worden.

In der Funktionsprüfung der Halbleiterspeichereinrichtung wird ein Test ausgeführt, um zu ermitteln, ob jede Speicherzelle innerhalb des Speicherzellenfeldes 100 exakt die zugeführten Daten speichert.

Nachdem das Schreiben derselben Daten in alle Speicherzellen inner­ halb des Speicherzellenfeldes abgeschlossen ist, werden Daten der Speicherzellen zu vier Bit in derselben Weise wie im Normalbetriebs­ modus aus den Speicherzellenblöcken MB1 bis MB4 ausgelesen und auf die vier Datenbusleitungen 108a bis 108d übertragen. Der Testschalt­ kreis 118 wird in Abhängigkeit vom Testmodus-Bestimmungssignal T aktiviert, und er führt eine vorbestimmte Verarbeitung für die Speicherzellendaten von vier Bit auf den Datenbusleitungen 108a bis 108d aus und gibt ein Signal ab, das das Ergebnis der Verarbeitung anzeigt. Das Ausgangssignal vom Testschaltkreis 118 wird als externer Wert Dout abgegeben. Ein defektes Bit (z. B. eine Inversion der gespeicherten Daten) etc. in der Halbleiterspeichereinrichtung wird durch Überwachen der externen Daten Dout außerhalb der Einrichtung erkannt.

Im Testmodus wird der Ausleseschaltkreis 116 in Abhängigkeit vom invertierten Signal /T in einen Zustand hoher Ausgangsimpedanz versetzt. Bei der in Fig. 1 dargestellten Struktur kann ein Multiplexer zum Empfangen der Ausgangssignale des Testschaltkreises 118 und des Ausleseschaltkreises 116 gebildet sein, der in Abhängig­ keit vom Testmodus-Bestimmungssignal T selektiv eines der Signale durchläßt und als externe Daten Dout abgibt. Für den Testschaltkreis 118 sind vielfältige auszuführende Betriebsfunktionen vorgeschlagen worden.

Fig. 2, gezeigt in IEEE Journal of Solid-State Cirenits, Vol. 25, No. 5, Oktober 1990, S. 1071, zeigt ein schematisches Diagramm der Struktur eines Testschaltkreises 118 zur Implementierung einer Testfunktion mit "1/0/Hi-Z"-Schema. Wie in Fig. 2 gezeigt ist, weist der Testschalt­ kreis 118 einen UND-Gatterschaltkreis G1 zum Empfangen der Daten D0 bis D3 zu vier Bit auf dem Datenbus 108 und zum Empfangen eines Testmodus-Bestimmungssignals T, einen Inverterschaltkreis G2 zum Invertieren des Testmodus-Bestimmungssignals T, einen NOR-Gatter­ schaltkreis G3 zum Empfangen der Daten D0 bis D3 zu vier Bit auf dem Datenbus 108 und des Ausgangssignals vom Inverterschaltkreis G2, einen ersten Ausgabetransistor OT1 zum Empfangen des Ausgangssignals des Gatterschaltkreises G1 an seinem Gate, und einen zweiten Ausga­ betransistor OT2 zum Empfangen des Ausgangssignals des Gatterschalt­ kreises G3 an seinem Gate, auf.

Der Gatterschaltkreis G1 gibt ein Signal mit Pegel "H" ab, wenn alle zugeführten Signale auf "H" liegen. Der Gatterschaltkreis G3 gibt ein Signal "H" aus, wenn alle zugeführten Signale auf "L" liegen. Die Ausgabetransistoren OT1 und OT2 werden jeweils durchgeschaltet, wenn das dem Gate zugeführte Signal den Pegel "H" annimmt. Der erste Ausgabetransistor OT1 lädt den Ausgangsknoten NA auf den Pegel "H" des Betriebsversorgungspotentials Vcc auf, wenn er durchgeschaltet wird. Der zweite Ausgabetransistor OT2 entlädt den Ausgangsknoten NA auf den "L"-Pegel des Potentials Vss, das z. B. das Massepotential darstellt, wenn er durchgeschaltet wird. Das Potential "H" soll dem Logikwert "1" und das Potential "L" dem Logikwert "0" entsprechen. Nun wird der Betrieb des in Fig. 2 gezeigten Testschaltkreises 118 beschrieben.

Im Testmodus wird das Testmodus-Bestimmungssignal T auf "H" gesetzt und das Ausgangssignal des Inverterschaltkreises G2 erreicht den Pegel "L". Wenn alle ausgelesenen Daten D0 bis D3 zu vier Bit gleich logisch "1" sind, nimmt das Ausgangspotential des Gatterschaltkreises G1 den Pegel "H" und das Ausgangspotential des Gatterschaltkreises G3 den Pegel "L" an. Der erste Ausgabetransistor OT1 wird durchgeschaltet, der zweite Ausgabetransistor OT2 gesperrt und der Ausgangsknoten NA auf das Potential "H" aufgeladen. Damit werden Ausgabedaten Dout mit dem Logikwert "1" erhalten.

Wenn alle ausgelesenen Daten D0 bis D3 zu vier Bit auf logisch "0" liegen, nimmt das Ausgangspotential des Gatterschaltkreises G3 den Pegel "H" an. Dadurch wird der erste Ausgabetransistor OT1 nicht durchge­ schaltet, der zweite Ausgabetransistor OT2 durchgeschaltet, der Ausgabeknoten NA auf den Wert "L" des Vss-Pegels entladen, und Ausgabedaten Dout mit dem Logikwert "0" werden erzeugt.

Wenn die 4-Bit-Speicherzellendaten D0 bis D3 Daten mit den Logikwerten "0" und "1" in gemischter Weise enthalten, nehmen die Ausgangspotentiale der Gatterschaltkreise G1 und G3 beide den Wert "L" an. In diesem Fall werden die Ausgabetransistoren OT1 und OT2 beide gesperrt und der Ausgangsknoten NA wird in einen Zustand hoher Impedanz gebracht. Es sind dieselben Daten in alle Speicherzellen innerhalb des Speicherzellenfeldes 100 geschrieben worden. Existiert in den gleichzeitig ausgewählten Speicherzellen zu vier Bit ein defektes Bit, werden entsprechend die Patenausgänge Dout in einen Zustand hoher Impedanz gebracht. Stimmen die Logikwerte der Speicherzellendaten D0 bis D3 zu vier Bit miteinander überein, erhält man Ausgabedaten Dout desselben Logikwerts wie der Speicher­ zellendaten. Weisen die Daten D0 bis D3 der gleichzeitig ausgewählten Speicherzellen zu vier Bit alle einen Logikwert auf, der gegenüber dem der Schreibdaten invertiert ist, nehmen die Ausgabedaten Dout einen Logikwert an, der dem erwarteten Wert (auszulesende Daten) entgegengesetzt ist, und der Defekt kann erkannt werden.

Fig. 3 zeigt ein schematisches Diagramm eines Testschaltkreises mit einer Testfunktion entsprechend einem "Übereinstimmungs-/Nicht­ übereinstimmungs"-Schema. Wie in Fig. 3 dargestellt ist, weist der Testschaltkreis 118 einen Übereinstimmungs-Erfassungsschaltkreis G4 zum Empfangen der ausgelesenen Daten D0 bis D3 zu vier Bit und ein Übertragungsgatter TM auf, das in Abhängigkeit vom Testmodus- Bestimmungssignal T durchgeschaltet wird, um das Ausgangssignal des Übereinstimmungs-Erfassungs-Schaltkreises G4 durchzulassen. Bei der in Fig. 3 dargestellten Struktur wird vom Übereinstimmungs- Erfassungsschaltkreis G4 ein Logikwert "1" ausgegeben, wenn alle Logikwerte der ausgelesenen Daten D0 bis D3 zu vier Bit miteinander übereinstimmen. Weisen die 4-Bit-Auslesedaten D0 bis D3 Daten mit den Logikwerten "1" und "0" in gemischter Weise auf, gibt der Übereinstimmungs-Erfassungs-Schaltkreis G4 einen Logikwert "0" aus.

Es werden Daten desselben Logikwerts in alle Speicherzellen des Speicherzellenfeldes 100 eingeschrieben. Nehmen die Ausgabedaten Dout den Logikwert "0" an, so bedeutet das eine Fehlfunktion der Halbleiterspeichereinrichtung.

Ein spezielles Beispiel für eine Struktur zur Verkürzung der Testzeit einer Halbeiterspeichereinrichtung findet sich z. B. in M. Kumanoya, "A 90 ns 1 Mb DRAM with Multi-Bit Test Mode", 1985 IEEE, ISSCC, Digest of Technical Papers, S. 240. Der Artikel von Kumanoya beschreibt ein Verfahren zur gleichzeitigen Prüfung von Speicherzellen zu vier Bit in einem dynamischen Direktzugriffsspeicher (DRAM) mit einem Adreßmultiplexingschema einer 1 M (Mega) Wort_*1-Bit-Struktur.

Ein weiteres Beispiel für eine Halbleiterspeichervorrichtung, die das Testen gleichzeitig ausgelesener Daten gestattet, ist in der DE 36 39 169 A1 offenbart.

Obwohl ein Paralleltest von Speicherzellen zu vier Bit in der Beschreibung des oben angeführten Standes der Technik gezeigt ist, kann dieses Verfahren im Prinzip auf ein Verfahren zur gleichzeitigen Prüfung von mehr Speicherzellen ausgedehnt werden. Für diese Erweiterung ist es aber notwendig, dieselbe Zahl von Datenbusleitungen wie gleichzeitig zu prüfenden Speicherzellen zu bilden. Normalerweise wird ein Verstärkungsschaltkreis, wie z. B. ein Vorverstärker, zum Verstärken eines Signalpotentials für die Daten­ busleitungen geschaffen. Um so viele Speicherzellen wie möglich gleichzeitig zu prüfen und dadurch die Testzeit zu verkürzen, ist es daher notwendig, Datenbusleitungen und Verstärkungsschaltkreise hinzuzufügen, wodurch das Problem des Anstiegs der Chipfläche und der Leistungsaufnahme auftritt.

Neben der Halbleiterspeichereinrichtung, bei der die Ein-/Ausgabe von Daten über gemeinsame Datenleitungen ausgeführt wird, gibt es eine Halbleiterspeichereinrichtung, bei der ein Datenschreibbus und ein Datenlesebus getrennt gebildet sind, um Daten mit hoher Geschwindig­ keit auszulesen. Selbst bei dieser Speichereinrichtung mit getrennter I/O-Struktur ist ein Auslesedaten-Verstärkungsschaltkreis für den Datenauslesebus gebildet und es tritt dasselbe Problem wie oben beschrieben auf. Ein Beispiel für eine Halbleiterspeicherein­ richtung mit getrenntem I/O-Bus ist in Y. Nakagome et al, "A 1.5 V Circuit Technology for 64 Mb DRAMs", IEEE, The Procedings of 1990 Symposium on VLSI Circuits, S. 17-18, Feb. 1990 beschrieben.

Betrachtet man die Testzeit, die Chipfläche und die Leitungsaufnahme zusammen, so werden in der Praxis im allgemeinen Speicherzellen zu vier Bit in einem DRAM mit 1 MBit, Speicherzellen zu acht Bit in einem DRAM mit 4 MBit, und Speicherzellen zu 16 Bit in einem DRAM mit 16 MBit gleichzeitig geprüft. Wie aus der Beziehung zwischen der Speicherkapazität der Halbleiterspeichereinrichtung und der Anzahl der Bit der Speicherzellen, die gleichzeitig geprüft werden sollen, ersichtlich ist, ist es in der Praxis schwierig, die Anzahl der gleichzeitig geprüften Speicherzellen proportional zum Anstieg der Speicherkapazität zu erhöhen. Die Testzeit hat sich nachteilig steil mit dem Anstieg der Speicherkapazität erhöht. Während z. B. die Speicherkapazität eines DRAM mit 16 MBit 16mal größer als die eines DRAM mit 1 MBit ist, hat sich die Anzahl der Speicherzellen, die gleichzeitig geprüft wird, nur um den Faktor vier erhöht. Entsprechend ist die Testzeit des DRAM mit 16 MBit einfach berechnet viermal länger als die des DRAM mit 1 MBit.

Daher ist es Aufgabe der Erfindung, eine Halbleiterspeichereinrichtung zu schaffen, bei der eine Mehrzahl von Speicherzellen gleichzeitig getestet werden kann, ohne die Chipfläche und die Leitungsaufnahme zu erhöhen, sowie ein entsprechendes Betriebsverfahren. Die Aufgabe wird durch die Halbleiterspeichereinrichtung nach dem Patentanspruch 1 sowie das Verfahren nach dem Patentanspruch 15 gelöst. Bevorzugte Ausführungsformen sind in den Unteransprüchen beschrieben.

Im Testmodus werden die Daten der Mehrzahl von Speicherzellen gleichzeitig auf die gemeinsame Auslesedaten-Übertragungsleitung übertragen. Das Signalpotential auf der gemeinsamen Auslesedaten-Übertragungsleitung ändert sich in Übereinstimmung mit den Speicherdaten der gleichzeitig ausgewählten Mehrzahl von Speicherzellen. Die Bestimmungsschaltung bestimmt in Übereinstimmung mit der Beziehung zwischen einem Referenzpotential und dem Signalpotential auf der Auslesedaten- Übertragungsleitung, ob in der gleichzeitig ausgewählten Mehrzahl von Speicherzellen ein defektes Bit existiert.

Im Normalmodus werden die Daten einer Speicherzelle, die aus dem Speicherzellenfeld ausgewählt worden ist, auf die Auslesedaten- Übertragungsleitung übertragen. Damit ist es möglich, auf einmal zu ermitteln, ob die Mehrzahl von Speicherzellen in Ordnung oder defekt ist, ohne eine zusätzlichen Auslesedaten-Übertragungsleitung hinzuzufügen.

Durch Umschalten der Anzahl von auszuwählenden Speicherzellen zwischen dem Normal- und dem Testmodus kann eine beliebige Zahl von Speicherzellen im Testmodus gleichzeitig ausgewählt werden, und die Anzahl der gleichzeitig zu prüfenden Speicherzellen kann auf einfache Weise erhöht werden.

Es folgt die Beschreibung von Ausführungsbeispielen an Hand der Figuren. Von den Figuren zeigt

Fig. 1 ein schematisches Diagramm der Gesamtstruktur einer herkömmlichen Halbleiterspeichereinrichtung;

Fig. 2 ein Diagramm eines Beispiels für die Struktur eines Testschaltkreises, der in der herkömmlichen Halbleiterspeichereinrichtung verwendet wird;

Fig. 3 ein Diagramm eines anderen Beispiels für die Struktur eines Testschaltkreises, der in der herkömmlichen Halbleiterspeichereinrichtung verwendet wird;

Fig. 4 ein Diagramm der Gesamtstruktur einer Halbleiterspeichereinrichtung nach einer Ausführungsform der Erfindung;

Fig. 5 ein Diagramm der Struktur des Hauptabschnitts der Halbleiterspeichereinrichtung von Fig. 4;

Fig. 6 ein Diagramm, das besonders die Struktur eines Schaltkreises darstellt, der zu einem Paar von Bitleitungen der Fig. 5 gehört;

Fig. 7 ein Diagramm, das besonders die Struktur eines zweiten Vorlade-/Ausgleichsschaltkreises, eines Testschaltkreises, eines Ausleseschaltkreises und eines Auswahlschaltkreises darstellt, die Fig. gezeigt sind;

Fig. 8 ein Signaldiagramm des Betriebs zum Auslesen von Daten im Normalbetriebsmodus der Halbleiterspeichereinrichtung der Fig. 4 bis 7;

Fig. 9 ein Signaldiagramm, wenn bei der Bestimmung des Vorhandenseins/Nichtvorhandenseins eines defekten Bits im Testbetriebsmodus der Halbleiterspeichereinrichtung der Fig. 4 bis 7 kein defektes Bit auftritt;

Fig. 10 ein Signaldiagramm einer Bestimmungsoperation, wenn im Testmodusbetrieb ein defektes Bit auftritt;

Fig. 11 ein Diagramm der Struktur eines Einheits- Spaltendekoderschaltkreises, der in einem Spaltendekoder gebildet ist;

Fig. 12 ein Diagramm eines Beispiels für eine spezielle Struktur des Adreßumschalt-Schaltkreises und des Spaltendekoders, die in Fig. 4 dargestellt sind;

Fig. 13 ein Diagramm eines weiteren Beispiels für eine spezielle Struktur des Adreßumschalt-Schaltkreises und des Spaltendekoders, die in Fig. 4 dargestellt sind;

Fig. 14 ein Diagramm eines weiteren Beispiels für die Struktur der Spaltenauswahlsignal-Erzeugungsschaltung in einer Halbleiterspeichereinrichtung;

Fig. 15 ein Diagramm eines weiteren Beispiels für die Struktur der Spaltenauswahlsignal-Erzeugungsschaltung nach einer Halbleiterspeichereinrichtung;

Fig. 16 ein Diagramm eines Beispiels für die Struktur des Ausgabegatterschaltkreises von Fig. 5;

Fig. 17 ein Diagramm eines weiteren Beispiels für die Struktur des Ausgabegatterschaltkreises von Fig. 5;

Fig. 18 ein Diagramm eines weiteren Beispiels für die Struktur eines Referenzpotential-Erzeugungsschaltkreises, der in den Fig. 4 und 5 dargestellt ist;

Fig. 19 ein Diagramm der Beziehung zwischen einem Signalpotential auf der Auslesedaten-Übertragungsleitung und einem Referenzpotential, wenn der Referenzpotential-Er­ zeugungsschaltkreis der Fig. 18 verwendet wird;

Fig. 20 ein Diagramm eines weiteren Beispiels für die Struktur des Eingabegatterschaltkreises von Fig. 5;

Fig. 21 die Umrißstruktur in einer weiteren Ausführungsform der vorliegenden Erfindung;

Fig. 22 eine schematische Struktur in einer weiteren Ausführungsform der vorliegenden Erfindung; und

Fig. 23 schematisch die Struktur des Hauptabschnitts des Speichers in einer weiteren Ausführungsform der vorliegenden Erfindung.

Fig. 4 zeigt ein schematisches Diagramm der Gesamtstruktur einer Halbleiterspeichereinrichtung nach einer Ausführungsform der vorliegenden Erfindung. Wie in Fig. 4 dargestellt ist, weist eine Halbleiterspeichereinrichtung 200 ein Speicherzellenfeld 1 mit einer Mehrzahl von Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind, einen Adreßpuffer 2 zum Empfangen einer extern angelegten Adresse A0 bis An und zum Erzeugen einer internen Adresse, einen Zeilendekoder 3 zum Dekodieren der internen Zeilenadresse vom Adreßpuffer 2 und zum Auswählen einer Zeile des Speicherzellenfeldes 1, einen Adreßumschalt-Schaltkreis 4, der von einem Testmodus-Bestimmungssignal T abhängig ist, zum Umschalten einer internen Spaltenadresse vom Adreßpuffer 2 in eine Blockbestimmungsadresse und eine Spaltenbestimmungsadresse, und einen Spaltendekoder 5 zum Dekodieren einer Adresse vom Adreßumschalt-Schaltkreis 4 und zum Erzeugen eines Signals zum Auswählen einer Spalte oder einer Mehrzahl von Spalten des Speicher­ zellenfeldes 1, auf.

Obwohl die dargestellte Halbleiterspeichereinrichtung eine _*1-Bit-Struk­ tur aufweist, bei der die Ein-/Ausgabe von Daten auf der Basis von einem Bit ausgeführt wird, kann die vorliegende Erfindung auch auf eine Halbleiterspeichereinrichtung angewandt werden, die Daten auf der Basis einer Mehrzahl von Bit ein- und ausgibt. Im Fall der Struktur, bei der die Ein-/Ausgabe von Daten auf der Basis einer Mehrzahl von Bit ausgeführt wird, ist eine Mehrzahl von Blöcken gebildet, wobei das Speicherzellenfeld 1 einen Block darstellt. Die Struktur einer Halbleiterspeichereinrichtung, bei der Daten auf der Basis einer Mehrzahl von Bit ein- und ausgegeben werden, kann auf einfache Weise durch Hinzufügen einer Struktur gebildet werden, bei der jeder Block parallel angesprochen wird.

Der Adreßumschalt-Schaltkreis 4 wandelt alle vorbestimmten nieder­ wertigen Bit in der Spaltenadresse vom Adreßpuffer 2 zu einem Wert ab, der einen ausgewählten Zustand angibt, und führt diese dem Spaltendekoder 5 zu, wenn das Testmodus-Bestimmungssignal T in einem aktiven Zustand ist und den Testmodusbetrieb anzeigt. Daher ist zu diesem Zeitpunkt das Adreßsignal vom Adreßumschalt-Schaltkreis 4 ein Signal, das eine Spaltengruppe im Speicherzellenfeld 1 angibt. Wenn das Testmodus-Bestimmungssignal T in einem inaktiven Zustand ist, das den Normalbetriebsmodus angibt, überträgt der Adreßumschalt- Schaltkreis 4 die interne Spaltenadresse vom Adreßpuffer 2 wie empfangen zum Spaltendekoder 5. Entsprechend erzeugt der Spaltendekoder 5 in diesem Fall ein Signal zum Auswählen einer Spalte im Speicherzellenfeld.

Die Struktur kann so geschaffen sein, daß das Testmodus-Bestimmungs­ signal T über einen Pinanschluß von außerhalb der Halbleiterspei­ chereinrichtung 200 zugeführt wird, oder es kann durch eine vorbestimmte Taktkombination der in einem normalen DRAM benutzten Steuersignale, wie z. B. /RAS, /CAS und /WE, erzeugt werden. Die Struktur, bei der das Testmodus-Bestimmungssignal T durch Einstellen der Abstimmung der Steuersignale /RAS, /CAS und /WE erzeugt wird, ist z. B. als WCBR- (WE und CAS vor RAS) Schema bekannt.

Bei der oben erwähnten Struktur wird im Normalbetriebsmodus eine Speicherzelle zu einem Bit im Speicherzellenfeld 1 durch den Zeilen­ dekoder 3 und den Spaltendekoder 5 über eine Adresse vom Adreßpuffer 2 ausgewählt. Adreßpuffer 2, Zeilendekoder 3 und Spaltendekoder 5 bilden eine erste Leseeinrichtung. Im Testmodusbetrieb wählt der Spaltendekoder 5 durch die Arbeit des Adreßumschalt-Schaltkreises 4 gleichzeitig eine Mehrzahl von Spalten aus. Entsprechend bilden der Adreßpuffer 2, der Zeilendekoder 3, der Adreßumschalt-Schaltkreis 4 und der Spaltendekoder 5 eine zweite Leseeinrichtung.

Der Adreßpuffer 2 erzeugt aus einer externen Adresse A0 bis An eine interne Zeilenadresse und eine interne Spaltenadresse. Die Struktur kann so gebildet sein, daß die Taktung zur Erzeugung einer internen Adresse durch ein Zeilenadreß-Abtastsignal /RAS und ein Spaltenadreß-Abtastsignal /CAS in derselben Weise wie in einem DRAM mit einem herkömmlichen gemultiplexten Adressierungsschema gegeben ist. Die Struktur kann so geschaffen sein, daß eine interne Zeilenadresse und eine interne Spaltenadresse unter Verwendung eines Chipaktivierungssignal /CE oder eines Chipauswahlsignals /CS wie in einem DRAM mit einem nicht-gemultiplexten Adressierungsschema gleichzeitig erzeugt werden. Die Adresse im Testmodus kann sequentiell z. B. durch einen Zähler innerhalb der Einrichtung erzeugt oder kann extern zugeführt werden.

Diese Halbleiterspeichereinrichtung weist ferner einen Leseverstär­ kerschaltkreis 6 zum Erfassen und Verstärken von Daten der Speicherzellen einer Zeile, die vom Zeilendekoder 3 innerhalb des Speicherzellenfeldes 1 ausgewählt wird, einen Vorladeschaltkreis 7 zum Vorladen der jeweiligen Spalte (Bitleitungspaar) innerhalb des Speicherzellenfeldes auf ein vorbestimmtes Potential im Wartezu­ stand, und einen Eingabeblock 8, der in Abhängigkeit von einem internen Schreibbestimmungssignal W aktiviert wird, zum Übertragen interner Schreibdaten von einem Schreibschaltkreis 9 zur Spalte, die vom Spaltendekoder 5 innerhalb des Speicherzellenfeldes 1 ausgewählt worden ist, auf. Der Schreibschaltkreis 9 erzeugt aus den Schreibdaten Din, die dem Knoten ND zugeführt werden, interne Schreibdaten. Der Knoten ND kann direkt oder über einen Eingabepuffer mit einem externen Eingabeanschluß verbunden sein. Der Aufbau des Eingabeblocks 8 wird unten im Detail beschrieben.

Die Halbleiterspeichereinrichtung 200 weist ferner einen Ausgabe­ block 10, der von einem Spalten- (oder Block-) Auswahlsignal vom Spaltendekoder 5 abhängig ist, zum Lesen der Daten einer Speicher­ zelle in einer entsprechenden Spalte innerhalb des Speicherzellen­ feldes 1 und zum Übertragen der Daten zu einer Auslesedaten-Übertra­ gungsleitung 15, einen Ausleseschaltkreis 16 zum Verstärken und Übertragen interner Auslesedaten auf die Auslesedaten-Übertragungs­ leitung 15, einen Testschaltkreis 17 zum Erzeugen eines Signals, das den guten/defekten Zustand einer Mehrzahl von Speicherzellen, die innerhalb des Speicherzellenfeldes 1 gleichzeitig ausgewählt worden sind, auf der Basis der internen Auslesedaten auf der Auslesedaten- Übertragungsleitung 15 und einem (in Fig. 4 nicht dargestellten) Referenzpotential angibt, und einen Auswahlschaltkreis 18, der vom Testmodus-Bestimmungssignal T abhängig ist, zum selektiven Durchlassen entweder des Ausgangssignal des Ausleseschaltkreises 16 oder des Ausgangssignals des Testschaltkreises 17 und zum Anlegen desselben an den Knoten NQ, auf.

Der Knoten NQ kann so gebildet sein, daß er direkt oder über einen Ausgabepuffer mit dem externen Ausgabeanschluß verbunden ist. Er kann so aufgebaut sein, daß die Ausgabedaten Dout und die Schreibdaten Din über denselben externen Pinanschluß oder über getrennte Pinanschlüsse ausgegeben bzw. eingegeben werden.

Der Ausgabeblock 10 überträgt im Normalmodusbetrieb Daten einer Speicherzelle innerhalb des Speicherzellenfeldes 1 in Abhängigkeit von einem Spaltenauswahlsignal vom Spaltendekoder 5 zur Auslesedaten-Übertragungsleitung. Im Testmodusbetrieb überträgt der Ausgabeblock 10 gleichzeitig Daten einer Mehrzahl von Speicherzellen zur Auslesedaten-Übertragungsleitung 15 entsprechend einem Blockaus­ wahlsignal vom Spaltendekoder 5. Nun wird der Aufbau des jeweiligen Schaltkreises genau beschrieben.

Fig. 5 zeigt ein Diagramm der Struktur des Hauptabschnitts der Halbleiterspeichereinrichtung von Fig. 4. Wie in Fig. 1 dargestellt ist, weist das Speicherzellenfeld 1 eine Mehrzahl von Wortleitungen WL1 bis WLn mit denen jeweils die Speicherzellen einer Zeile verbunden sind, und Paare von Bitleitungen BL, /BL, mit denen jeweils die Speicherzellen einer Spalte verbunden sind, auf. Die Bitleitung BL und die Bitleitung /BL sind als ein Paar geschaffen und es werden zueinander komplementäre Signale auf ihnen übertragen. In Fig. 5 sind zwei Wortleitungen WL1 und WLn und vier Paare von Bitleitungen BL1, /BL1, BL2, /BL2, BL3, /BL3 und BL4, /BL4 als Repräsentanten dargestellt.

Eine Zeile von Speicherzellen 1an, 1bn, 1cn, . . . 1dn ist mit der Wortleitung WLn verbunden. Die Speicherzellen 1a1, 1b1, 1c1, . . . 1d1 sind mit der Wortleitung WL1 verbunden.

Die Speicherzellen 1a1 bis 1an sind mit dem Bitleitungspaar BL1, /BL1 und die Speicherzellen 1b1 bis 1bn mit dem Bitleitungspaar BL2, /BL2 verbunden. Eine Spalte von Speicherzellen 1c1 bis 1cn ist mit dem Bitleitungspaar BL3, /BL3 und eine Spalte von Speicherzellen 1d1 bis 1dn mit dem Bitleitungspaar BL4, /BL4 verbunden. Eine Speicher­ zelle ist entsprechend einer Kreuzung eines Paars von Bitleitungen BL, /BL mit einer Wortleitung WL angeordnet. Daher werden bei einem Paar von Bitleitungen BL, /BL die Daten einer Speicherzelle zu einer Bitleitung übertragen und die andere Bitleitung wird auf dem Referenzpotential gehalten.

Der Leseverstärkerschaltkreis 6 weist Leseverstärker 60a, 60b, 60c und 60d auf, die jeweils für ein Bitleitungspaar BL1, /BL1 bis BL4, /BL4 gebildet sind. Die Leseverstärker 60a bis 60d werden in Abhängigkeit von den Leseverstärker-Aktivierungssignalen SN und SP aktiviert und verstärken das Signalpotential eines entsprechenden Bitleitungspaars differentiell.

Der Eingabeblock 8 weist Eingabegatter (I-Gatter) 80a, 80b, 80c und 80d auf, die entsprechend jeweils einem Bitleitungspaar BL1, /BL1 bis BL4, /BL4 gebildet sind und in Abhängigkeit von einem Spalten­ auswahlsignal Yj (j=1 bis 4) von einem (in Fig. 5 nicht dargestellten) Spaltendekoder 5 und einem internen Schreibbestimmungssignal W, das über eine Signalleitung 21 übertragen wird, durchgeschaltet werden, zum Übertragen von Daten auf den Schreibdaten-Übertragungsleitungen 20a und 20b zu einer entsprechenden Bitleitung. Die zueinander komplementären internen Schreibdaten IL und /IL werden vom Schreibschaltkreis 9, der in Fig. 4 dargestellt ist, zu den Schreibdaten-Übertragungsleitungen 20a und 20b übertragen.

Der Vorladeschaltkreis 7 weist Vorlade-/Ausgleichsschaltkreise 70a, 70b, 70c und 70d auf, die entsprechend den Bitleitungspaaren BL1, /BL1 bis BL4, /BL4 gebildet sind, zum Vorladen und Ausgleichen eines entsprechenden Bitleitungspaars auf ein vorbestimmtes Vorladepotential VBL in Abhängigkeit von einem Vorlade-/Ausgleichs- Bestimmungssignal ΦEQ. Das Vorladepotential VBL wird im allgemeinen auf 1/2 der Betriebssversorgungsspannung Vcc eingestellt.

Der Ausgabeblock 10 weist Ausgabegatter (O-Gatter) 50a, 50b, 50c und 50d auf, die entsprechend den Bitleitungspaaren BL1, /BL1 bis BL4, /BL4 gebildet sind und in Abhängigkeit von einem Spaltenauswahlsignal Yj vom Spaltendekoder 5 (siehe Fig. 4) durchgeschaltet werden, zum Verstärken des Potentials auf einem entsprechenden Bitleitungspaar und zum Übertragen derselben zu den Auslesedaten-Übertragungsleitungen 15a und 15b. Die Auslesedaten- Übertragungsleitung 15a und die Auslesedaten-Übertragungsleitung 15b sind als Paar gebildet und übertragen die zueinander komplementären Auslesedaten. Der Ausgabeblock 10 weist ferner einen zweiten Vorlade-/Ausgleichsschaltkreis 55 auf, der in Abhängigkeit von einem Ausgabevorladungs-Bestimmungssignal OLEQ aktiviert wird, zum Vorladen der Auslesedaten-Übertragungsleitungen 15a und 15b auf ein Vorladepotential, das z. B. gleich dem Betriebsversorgungspotential Vcc ist, und zum Ausgleichen der Potentiale der Auslesedaten-Über­ tragungsleitungen 15a und 15b.

Der Testschaltkreis 17 weist einen Referenzpotential-Erzeugungs­ schaltkreis (Vref-Erzeugungsschaltkreis) 17a, der von einem Steuer­ signal Y abhängig ist, das gleichzeitig mit dem Spaltenauswahlsignal Yj erzeugt wird, zum Erzeugen eines vorbestimmten Referenzpotentials Vref und zum Übertragen desselben zu einer Referenzpotential-Über­ tragungsleitung 17c, und einen Bestimmungsschaltkreis 17b zum Empfangen eines Signalpotentials auf den Auslesedaten-Übertragungs­ leitungen 15a und 15b und des Potentials auf der Referenzpotential- Übertragungsleitung 17c und zum Bestimmen, ob in der gleichzeitig ausgewählten Mehrzahl von Speicherzellen entsprechend der Beziehung zwischen den empfangenen Signalpotentialen ein Defekt existiert, auf. Der Vorlade/Ausgleichsschaltkreis 55 weist einen Schaltkreis­ abschnitt auf, der vom Ausgabevorladungs-Bestimmungssignal OLEQ abhängig ist, zum Vorladen und Ausgleichen der Referenzpotential- Übertragungsleitung 17c auf dasselbe Potential wie die Auslesedaten- Übertragungsleitungen 15a und 15b. In Fig. 5 ist der zweite Vorlade-/Aus­ gleichsschaltkreis 55 so dargestellt, daß er vom Ausgabeblock 10 und dem Testschaltkreis 17 geteilt wird.

Fig. 6 zeigt ein Diagramm, das die Struktur der Schaltung genauer zeigt, die zu einem Paar von Bitleitungen BLj, /BLj (j=1 bis 4) gehört, das in Fig. 5 dargestellt ist. Wie in Fig. 6 gezeigt ist, weist ein Eingabegatter (I-Gatter) 80 n-Kanal MOS-Transistoren (Feldeffekttransistoren mit isoliertem Gate) Q12 und Q13, die in Abhängigkeit von einem internen Schreibbestimmungssignal W durchge­ schaltet werden, zum Übertragen interner Schreibdaten IL und /IL auf den Schreibdaten-Übertragungsleitungen 20a und 20b zu den Knoten N3 bzw. N4, und n-Kanal MOS-Transistoren Q10 und Q11, die in Abhängig­ keit von einem Spaltenauswahlsignal Yj vom Spaltendekoder 5 (siehe Fig. 4) durchgeschaltet werden, zum Übertragen der Signalpotentiale an den Knoten N3 und N4 an die Bitleitungen BLj bzw. /BLj, auf.

Entsprechend überträgt das Eingabegatter 80 die internen Schreibdaten IL und /IL nur dann auf den Schreibdaten- Übertragungsleitungen 20a und 20b zu den entsprechenden Bitleitungen BLj und /BLj, wenn das interne Schreibbestimmungssignal W und das Spaltenauswahlsignal Yj beide in einen aktiven Zustand "H" gebracht worden sind. Das Eingabegatter 80 gibt repräsentativ die Eingabegatter 80a bis 80d an, und auch in der folgenden Beschreibung wird der beigefügte kleine Buchstabe für den jeweiligen Schaltkreis­ abschnitt weggelassen.

Ein Leseverstärker 60 weist n-Kanal MOS-Transistoren Q1 und Q2, die in Abhängigkeit von einem ersten Leseverstärker-Aktivierungssignal SN aktiviert werden, zum Entladen der Bitleitung mit niedrigerem Potential der entsprechenden Bitleitungen BLj und /BLj auf den Wert "L" des Vss-Potentialpegels, und
p-Kanal MOS-Transistoren Q3 und Q4, die in Abhängigkeit von einem zweiten Leseverstärker-Aktivierungssignal SP aktiviert werden, zum Anheben des Potentials der Bitleitung mit höherem Potential der entsprechenden Bitleitungen BLj und /BLj auf den Vcc-Pegel des Betriebsversorgungspotentials. Das Gate des Transistors Q1 ist mit der Bitleitung BLj und die Drain mit der komplementären Bitleitung /BLj verbunden, und die Source ist zum Empfangen des ersten Leseverstärker-Aktivierungssignals SN geschaltet. Das Gate des Transistors Q2 ist mit der komplementären Bitleitung /BLj und die Drain mit der Bitleitung BLj verbunden, und die Source ist zum Empfangen des ersten Leseverstärker-Aktivierungssignals SN geschaltet.

Das Gate des Transistors Q3 ist mit der Bitleitung BLj und die Source mit der komplementären Bitleitung /BLj verbunden, und die Drain empfängt das zweite Leseverstärker-Aktivierungssignal SP. Das Gate des Transistors Q4 ist mit der komplementären Bitleitung /BLj und die Source mit der Bitleitung BLj verbunden, und die Drain empfängt das zweite Leseverstärker-Aktivierungssignal SP. Wenn der Leseverstärker 60 arbeiten soll, fällt das erste Leseverstärker- Aktivierungssignal SN auf "L" und das zweite Leseverstärker- Aktivierungssignal SP steigt auf "H" an. Das erste und zweite Leseverstärker-Aktivierungssignal SN und SP werden auf einem Vcc/2-Pegel gehalten, wenn sie inaktiv sind, der gleich dem Bitleitungs- Vorladepotential bei dieser Ausführungsform ist.

Die Speicherzellen 1in und 1i1 weisen beide eine Struktur vom Typ mit einem Transistor und einem Kondensator auf, und enthalten einen Speicherkondensator C0 zum Speichern der Information in Form elektrischer Ladung und einen Transfergattertransistor Q0, der in Abhängigkeit vom Signalpotential auf der entsprechenden Wortleitung durchgeschaltet wird, um den Speicherkondensator C0 mit einer entsprechenden Bitleitung zu verbinden. Die Speicherzelle 1in überträgt die gespeicherten Daten zur komplementären Bitleitung /BLj, wenn die Wortleitung WLn ausgewählt ist. Die Speicherzelle 1i1 überträgt die gespeicherten Daten zur Bitleitung BLj, wenn die Wortleitung WL1 ausgewählt ist.

Der Vorladeschaltkreis 70 für Bitleitungen weist einen n-Kanal MOS-Transistor Q7, der in Abhängigkeit von einem Bitleitungsvorladungs- Bestimmungssignal ΦEQ durchgeschaltet wird, zum elektrischen Kurzschließen der Bitleitungen BLj und /BLj, und n-Kanal MOS-Transistoren Q8 und Q9, die vom Bitleitungsvorladungs- Bestimmungssignal ΦEQ abhängig sind, zum Übertragen eines vorbestimmten Vorladepotentials VBL auf die Bitleitungen BLj bzw. /BLj, auf. Der Vorlade-/Ausgleichsschaltkreis 70 für Bitleitungen bewirkt, daß die Bitleitungen BLj und /BLj im Wartezustand auf das vorbestimmte Referenzpotential VBL vorgeladen und ausgeglichen werden.

Ein Ausgabegatter (O-Gatter) 50 weist n-Kanal MOS-Transistoren Q16 und Q17 zum Invertieren und Verstärken der Signalpotentiale auf den Bitleitungen BLj und /BLj und zum Übertragen derselben zu den Knoten N7 bzw. N8, und n-Kanal MOS-Transistoren Q18 und Q19, die in Abhängigkeit von einem Spaltenauswahlsignal Yj vom Spaltendekoder 5 (siehe Fig. 4) durchgeschaltet werden, zum Übertragen der Signalpo­ tentiale an den Knoten N7 und N8 zu den Auslesedaten-Übertragungs­ leitungen 15b bzw. 15a, auf. Ein Leitungsanschluß der jeweiligen Transistoren Q16 und Q17 ist mit dem Potential Vss mit "L"-Pegel und deren Gates sind mit den Bitleitungen BLj bzw. /BLj verbunden. Wenn das Potential der Bitleitung BLj den Pegel "H" annimmt, wird entsprechend das Signalpotential "L" über den Transistor Q16 zum Knoten N7 übertragen. Gleichzeitig ist der Transistor Q17 gesperrt, da die komplementäre Bitleitung auf dem "L"-Pegel ist, und der Knoten N8 wird in einen schwebenden Zustand gebracht. Wenn das Spaltenauswahlsignal Yj auf "H" ansteigt, wird der Knoten N7 mit der Auslesedaten-Übertragungsleitung 15b verbunden und das Vorladepotential der Auslesedaten-Übertragungsleitung 15b wird auf den Potentialpegel Vss entladen. Selbst wenn der Transistor Q19 durchschaltet, wird das Potential der Auslesedaten- Übertragungsleitung 15a auf dem Vorladepotential (Vcc-Pegel) gehalten.

Fig. 7 zeigt ein Diagramm, das die Struktur des Schaltkreises in einem Abschnitt genauer darstellt, der zur Datenausgabe gehört. Wie in Fig. 7 gezeigt ist, weist ein Ausleseschaltkreis 16 einen differentiellen Verstärkungsschaltkreis auf, der in Abhängigkeit von einem Auslese-Steuersignal Φ0 aktiviert wird, zum differentiellen Verstärken der Auslesedaten OL und /OL auf den Auslesedaten- Übertragungsleitungen 15a und 15b und zum Erzeugen von Ausgabedaten ON. Das Steuersignal Φ0 ist ein internes Steuersignal zum Bereitstellen eines Ausgabetaktes für die Daten.

Ein Referenzpotential-Erzeugungsschaltkreis 17a weist einen n-Kanal MOS-Transistor Q22, der das Betriebsversorgungspotential Vcc an seinem Gate empfängt und dessen einer Leitungsanschluß mit dem Potential Vss verbunden ist, und einen n-Kanal MOS-Transistor Q21, der ein Referenzpotentialerzeugungs-Bestimmungssignal Y an seinem Gate empfängt und dessen einer Leitungsanschluß mit einer Referenzpotential-Übertragungsleitung 17c und dessen anderer Leitungsanschluß mit dem anderen Leitungsanschluß des MOS-Transistors Q22 verbunden ist, auf. Die Kanalbreiten (oder Gate- Breiten) der Transistoren Q21 und Q22 sind ähnlich eingestellt wie die der Transistoren im Ausgabegatter 50. Entsprechend ist das Stromtreibungsvermögen des Referenzpotential-Erzeugungsschaltkreises 17a auf einen kleineren Wert als das des Ausgabegatters 50 einge­ stellt und die Entladungsrate der Referenzpotential- Übertragungsleitung 17c ist auf einen geringeren Wert als für den Fall eingestellt, in dem eine Speicherzelle mit den Auslesedaten- Übertragungsleitungen 15a und 15c verbunden ist.

Ein zweiter Vorlade-/Ausgleichsschaltkreis 55 weist einen n-Kanal MOS-Transistor Q23, der in Abhängigkeit von einem Ausgabeabschnittvorladungs-Bestimmungssignal OLEQ durchgeschaltet wird, zum elektrischen Kurzschließen der Auslesedaten-Übertragungs­ leitungen 15a und 15b, n-Kanal MOS-Transistoren Q24 und Q25, die in Abhängigkeit vom Ausgabeabschnittvorladungs-Bestimmungssignal OLEQ durchgeschaltet wird, zum Aufladen der Auslesedaten-Übertragungslei­ tungen 15a bzw. 15b auf das Betriebsversorgungspotential Vcc, und einen n-Kanal MOS-Transistor Q26, der in Abhängigkeit vom Ausgabeab­ schnittvorladungs-Bestimmungssignal OLEQ durchgeschaltet wird, zum elektrischen Kurzschließen der Auslesedaten-Übertragungsleitung 15a und der Referenzpotential-Übertragungsleitung 17c, auf.

Ein Bestimmungsschaltkreis 17b weist einen Differenzverstärker 170 zum differentiellen Verstärken des Signalpotentials auf der Auslesedaten-Übertragungsleitung 15a und des Signalpotentials auf der Referenzpotential-Übertragungsleitung 17c, und einen zweiten Differenzverstärker 175 zum differentiellen Verstärken des Signalpo­ tentials auf der Auslesedaten-Übertragungsleitung 15b und des Signalpotentials auf der Referenzpotential-Übertragungsleitung 17c auf. Die Differenzverstärker 170 und 175 werden in Abhängigkeit von einem internen Steuersignal Φ0 in derselben Weise wie der Auslese­ schaltkreis 16 aktiviert.

Der Bestimmungsschaltkreis 17b weist ferner einen Nichtübereinstimmungs-Erfassungsschaltkreis 177 zum Empfangen eines Ausgangssignals OT vom Differenzverstärker 170 und eines Ausgangssignal /OT vom Differenzverstärker 175 auf. Der Nichtübereinstimmungs-Erfassungsschaltkreis 177 gibt ein Signal mit Pegel "L" ab, wenn die Ausgangssignale OT und /OT von den Differenz­ verstärkern 170 und 175 beide denselben Logikwert angeben, und gibt ein Signal mit Pegel "H" aus, wenn deren Logikwerte verschieden sind.

Ein Auswahlschaltkreis 18 weist ein erstes Auswahlgatter Q31, das in Abhängigkeit von einem Testmodus-Bestimmungssignal T durchgeschaltet wird, zum Übertragen des Ausgangssignals des Nichtübereinstimmungs-Er­ fassungsschaltkreises 177 an den Knoten N15, und ein zweites Auswahlgatter Q32, das in Abhängigkeit vom invertierten Signal /T des Testmodus-Bestimmungssignals durchgeschaltet wird, zum Übertragen des Ausgangssignals ON vom Ausleseschaltkreis 16 an den Knoten N15, auf. Die Auswahlgatter Q31 und Q32 enthalten beide einen n-Kanal MOS-Transistor.

Der Ausleseschaltkreis 16 und der Bestimmungsschaltkreis 17b sind auf einer Seite der Auslesedaten-Übertragungsleitungen 15a und 15b und der Referenzpotential-Übertragungsleitung 17c gebildet, und der Ausgabeschnitt-Vorlade-/Ausgleichsschaltkreis 55 und der Referenzpotential-Erzeugungsschaltkreis 17a sind am anderen Ende der Referenzpotential-Übertragungsleitung 17c und der Auslesedaten- Übertragungsleitungen 15a und 15b gebildet. Die Kapazitätsverteilungen der Auslesedaten-Übertragungsleitungen 15a und 15b und der Referenzpotential-Übertragungsleitung 17c für den Ausleseschaltkreis 16 und für den Bestimmungsschaltkreis 17b können gleich gemacht werden. Auch die elektrischen Eigenschaften der Signalleitungen 15a, 15b und 17c können gleich gemacht werden, indem der Ausgabeabschnitt-Vorlade-/Ausgleichsschaltkreis 55 und der Referenzpotential-Erzeugungs-Schaltkreis 17a an derselben Stelle gebildet werden, so daß die Signaländerungseigenschaften auf den Signalleitungen 15a, 15b und 17c auf gewünschte Werte eingestellt werden können. Die Auslesedaten-Übertragungsleitungen 15a und 15b und die Referenzpotential-Übertragungsleitung 17c sind parallel zueinander gebildet. Nun wird ihr Betrieb beschrieben.

Es erfolgt eine Beschreibung des Falles, in dem eine Wortleitung WL1 zuerst im Normalmodus ausgewählt wird und Daten mit dem Logikpegel "1" in die Speicherzelle 1a1 eingeschrieben werden.

Vom Adreßpuffer 2 werden mit einer internen Adresse A0 bis An eine interne Zeilenadresse und eine interne Spaltenadresse gebildet. Da ein Normalmodusbetrieb stattfindet gibt der Adreßumschalt-Schalt­ kreis 4 die zugeführte interne Spaltenadresse unverändert an den Spaltendekoder 5 aus. Der Zeilendekoder 3 hebt die Wortleitung WL1 als Reaktion auf die interne Zeilenadresse vom Adreßpuffer 2 auf den Pegel "H" des ausgewählten Zustands an. Der Spaltendekoder 5 hebt nur das Spaltenauswahlsignal Y1 als Reaktion auf die interne Spal­ tenadresse vom Adreßpuffer 2 auf den Pegel "H" an. Beim Datenschreiben wird das interne Schreibbestimmungssignal W durch ein (nicht dargestelltes) extern angelegtes Schreibbestimmungssignal auf "H" gesetzt. Da sich die internen Schreibdaten Din auf logisch "1" befinden, überträgt der Schreibschaltkreis 9 die Daten IL mit Logikwert "1" auf die Schreibdaten-Übertragungsleitung 20a und überträgt die Daten /IL mit Logikwert "0" auf die Schreibdaten- Übertragungsleitung 20b.

Im Speicherzellenfeld 1 wird der Leseverstärkerschaltkreis 6 betrieben, nachdem das Potential der ausgewählten Wortleitung WL1 den Pegel "H" erreicht, Daten einer Zeile von Speicherzellen 1a1 bis 1d1, die mit der Wortleitung WL1 verbunden sind, werden zu den entsprechenden Bitleitungen übertragen und die Signalpotentiale auf den jeweiligen Bitleitungspaaren BL1, /BL1 bis BL4, /BL4 werden verstärkt und verriegelt.

In diesem Zustand wird das Spaltenauswahlsignal Y1 vom Spaltendekoder 5 aktiviert und die auf die Schreibdaten- Übertragungsleitungen 20a und 20b übertragenen internen Schreibdaten IL und /IL werden zu den Bitleitungen BL1 und /BL1 übergeben. Daten mit dem Logikwert "1" werden zur Bitleitung BL1 und Daten mit dem Logikwert "0" zur komplementären Bitleitung /BL1 übertragen.

Daten mit dem Logikwert "1" auf der Bitleitung BL1 werden über den Transfergattertransistor Q0 in den Speicherzellenkondensator C0 der Speicherzelle 1a1 eingeschrieben. Anschließend fällt das Potential der Wortleitung WL1 auf "L", der Leseverstärkerschaltkreis 6 wird in einen inaktiven Zustand gebracht und das Datenschreiben ist abgeschlossen.

Für den Fall, daß Daten mit Logikpegel "0" in die Speicherzelle 1a1 eingeschrieben werden, nehmen die internen Schreibdaten IL und /IL die Potentiale der Logikwerte "0" bzw. "1" an. In die nicht-ausge­ wählten Speicherzellen 1b1 bis 1d1 unter den Speicherzellen 1a1 bis 1d1, die mit der ausgewählten Wortleitung WL1 verbunden sind, werden keine Daten eingeschrieben, und die darin gespeicherten Daten werden einfach aufgefrischt.

Unter Bezugnahme auf die Fig. 8 erfolgt nun die Beschreibung eines Falles, in dem Daten mit Logikwert "1", die in die Speicherzelle 1a1 eingeschrieben sind, ausgelesen werden. Fig. 8 zeigt ein Signaldia­ gramm dieser Operation. Während die Halbleiterspeichereinrichtung 200 in einem Wartezustand ist, befindet sich das Bitleitungsvorlade- Bestimmungssignal ΦEQ auf dem "H"-Pegel der Betriebsversorgungsspannung Vcc und das Vorlade-Bestimmungssignal OLEQ des Ausgabeabschnitts ist ebenfalls auf dem Pegel "H" des Betriebsversorgungspotentials Vcc. Wie in Fig. 6 gezeigt ist, befinden sich in diesem Fall die Transistoren Q7 bis Q9, die im Bitleitungs-Vorladeschaltkreis 70 enthalten sind, alle in einem durchgeschalteten Zustand und jedes Bitleitungspaar BLj, /BLj (j=1 bis 4) wird auf ein vorbestimmtes Vorladepotential VBL vorgeladen und ausgeglichen. In Fig. 8 ist ein Fall gezeigt, indem das Vorla­ depotential VBL gleich 1/2 des Betriebsversorgungspotentials Vcc beträgt.

Die Transistoren Q23 bis Q26 im Vorlade-/Ausgleichsschaltkreis 55 des Ausgabeabschnitts sind alle durchgeschaltet und laden die Auslesedaten-Übertragungsleitungen 15a und 15b und die Referenzpotential-Übertragungsleitung 17c auf den "H"-Pegel von Vcc-Vth vor, wobei Vth die Schwellenspannung der Transistoren Q24 und Q25 ist. Im Wartezustand ist das erste Leseverstärker-Aktivierungs­ signal SN auf dem Vorladepotentialpegel von Vcc/2 und auch das zweite Leseverstärker-Aktivierungssignal SP auf dem Vorladepotentialpegel von Vcc/2. In ähnlicher Weise liegt auch das Ausgangssignal ON des Ausleseschaltkreises 16 auf dem Vorladepotentialpegel Vcc/2.

Zum Zeitpunkt t0, wenn die Halbleiterspeichereinrichtung 200 in einen Speicherzyklus eintritt, fällt das Bitleitungsausgleichs- Bestimmungssignal ΦEQ von "H" auf "L". Damit werden die Transistoren Q7 bis Q9 im Bitleitungs-Vorladeschaltkreis 70 alle gesperrt und das Bitleitungspaar BLj, /BLj wird in den schwebenden Zustand auf dem Vorladepotential Vcc/2 gebracht.

Dann führt der Zeilendekoder 3 eine Zeilenauswahloperation entsprechend der internen Zeilenadresse vom Adreßpuffer 2 aus, und hebt das Potential der Wortleitung WL1 zum Zeitpunkt t1 auf "H" an. Der Potentialpegel "H" der ausgewählten Wortleitung WL1 ist auf einen höheren Pegel eingestellt als Vcc+Vth, wobei Vth die Schwel­ lenspannung des Transfergattertransistors Q0 in der Speicherzelle bedeutet. Das Potential der Wortleitung WL1 wird auf diese Weise auf das Betriebsversorgungspotential Vcc oder höher angehoben, um die gesamte im Speicherkondensator C0 gespeicherte elektrische Ladung auf entsprechende Bitleitungen ohne Verlust auszulesen, da normalerweise eine Spannung von z. B. 3,3 V als Betriebsversorgungs­ spannung Vcc in einer Halbleiterspeichereinrichtung mit großer Speicherkapazität verwendet wird.

Wenn das Potential der Wortleitung WL1 auf "H" ansteigt, werden die Daten einer Speicherzelle, die mit der ausgewählten Wortleitung WL1 verbunden ist, zu einer entsprechenden Bitleitung BLj (oder /BLj) übertragen. Da die Speicherzelle 1a1 Daten des Logikwerts "1" speichert, wird das Potential der Bitleitung BL1 auf mehr als Vcc/2 angehoben und der Umfang des Potentialanstiegs der Bitleitung erreicht zum Zeitpunkt t2 den Wert ΔV. Das Potential der komplemen­ tären Bitleitung /B1 bleibt auf dem Vorladepotential Vcc/2.

Wenn das Potential der Wortleitung WL1 auf "H" ansteigt und eine minimal erforderliche Potentialdifferenz ΔV auf dem jeweiligen Bitleitungspaar BLj, /BLj auftritt, fällt das erste Leseverstärker- Aktivierungssignal SN zum Zeitpunkt t3 auf "L". Damit wird der Lese­ verstärker mit den Transistoren Q1 und Q2, der in Fig. 6 dargestellt ist, betrieben, und das Potential der Bitleitung /BL1 mit niedrigerem Potential fällt von Vcc/2 auf den "L"-Pegel. Die Transi­ storen Q1 und Q2 führen Entladungsoperationen mit großer Geschwin­ digkeit aus, und das Potential der komplementären Bitleitung /BL1 wird im wesentlichen zur Zeit t3 auf "L" entladen. Gleichzeitig behält das Potential der Bitleitung BL1 mit höherem Potential einen Pegel bei, der im wesentlichen gleich dem in einem Zustand ist, in dem Speicherzellendaten übertragen werden.

Zum Zeitpunkt t4, wenn das zweite Leseverstärker-Aktivierungssignal SP auf "H" ansteigt, wird der Leseverstärker mit den Transistoren Q3 und Q4, der in Fig. 6 gezeigt ist, betrieben, und erhöht das Potential Vcc/2+ΔV der Bitleitung BL1 mit höherem Potential mit hoher Geschwindigkeit auf den Pegel "H" des Betriebsversorgungspo­ tentials. Damit werden die Potentialpegel der Bitleitungen BL1 und /BL1 auf das Betriebsversorgungspotential Vcc bzw. den Massepotentialpegel 0 gebracht und die Lese- und Verstärkungsoperation durch den Leseverstärker 60 ist abgeschlossen.

Auf der Ausgangsseite fällt das Ausgangsvorladungs-Bestimmungssignal OLEQ gleichzeitig mit der Leseoperation zum Zeitpunkt t5 von "H" auf "L". Damit werden die Auslesedaten-Übertragungsleitungen 15a und 15b in den schwebenden Zustand mit Pegel Vcc-Vth gebracht.

Nachdem das Vorladebestimmungssignal OLEQ auf "L" gefallen ist, steigt zum Zeitpunkt t6 das Spaltenauswahlsignal Y1 vom Spaltendekoder 5 auf "H" an. Damit werden die Transistoren Q18 und Q19 im Ausgabegatter 50 der Fig. 6 durchgeschaltet. Die Transistoren Q16 und Q17 empfangen an den Gates die Signalpotentiale auf den Bitleitungen BL1 bzw. /BL1. Nun befindet sich das Potential der Bitleitung BL1 auf "H" und das Signalpotential auf der komplementären Bitleitung /BL1 ist auf "L". Damit wird der Transistor Q16 durchgeschaltet und der Transistor Q17 gesperrt. Entsprechend wird das Vorladepotential Vcc-Vth der Auslesedaten- Übertragungsleitung 15b über die durchgeschalteten Transistoren Q18 und Q16 auf etwa 0 V des Massepotentialpegels entladen, während die Auslesedaten-Übertragungsleitung 15a das Vorladepotential Vcc-Vth beibehält.

Zum Zeitpunkt t7 steigt das Datenauslese-Bestimmungssignal Φ0 unmittelbar nach dem Anstieg des Spaltenauswahlsignals Y1 auf "H" an. Entsprechend wird der Ausleseschaltkreis 16 aktiviert und verstärkt die Signalpotentialdifferenz auf den Auslesedaten-Übertra­ gungsleitungen 15a und 15b, um Ausgabedaten ON zu erzeugen.

Zum Zeitpunkt t8 werden Daten mit dem Logikwert "1" vom Auslese­ schaltkreis 16 ausgegeben. Die Ausgabedaten ON werden über den durchgeschalteten Transistor Q32 abgegeben. Die oben beschriebene Operation führt zum Auslesen von Daten des Logikwerts "1".

Beim Lesen von Daten des Logikwerts "0" sind die Potentialpegel der Bitleitungen BL1 und /BL1 entgegengesetzt zu denen beim oben ange­ führten Lesen des Logikwerts "1" und es wird dieselbe Operation ausgeführt. In diesem Fall ist der Ausleseschaltkreis 16 so strukturiert, daß er Daten mit Logikwert "1" ausgibt, wenn das Signalpotential auf der Auslesedaten-Übertragungsleitung 15a höher als das Potential auf der Auslesedaten-Übertragungsleitung 15b ist. Nun wird der Betrieb im Testmodus beschrieben.

Betrachtet sei ein Fall, in dem dieselben Daten (logisch "1" oder "0") gleichzeitig in die Speicherzellen 1a1, 1b1, 1c1 und 1d1 zu vier Bit eingeschrieben werden, die in Fig. 5 mit der Wortleitung WL1 verbunden sind, und in dem die Daten der Speicherzellen 1a1, 1b1, 1c1 und 1d1 zu vier Bit gleichzeitig ausgelesen werden. Obwohl in diesem Fall die Zahl der gleichzeitig auszuwählenden Speicherzellen gleich 4 Bit ist, kann die Anzahl der gleichzeitig auszuwählenden Speicherzellen auch auf einen beliebigen Wert eingestellt werden, d. h., sie kann durch den Adreßumschalt-Schalt­ kreis 4 auf eine beliebige Zahl wie z. B. zwei, acht oder die Zahl aller Speicherzellen, die mit einer Zeile verbunden sind, einge­ stellt werden. Ferner kann die Positionsbeziehung zwischen den gleichzeitig auszuwählenden Spalten im Speicherzellenfeld 1 geeignet bestimmt werden. Nun erfolgt zuerst die Beschreibung eines Falles, in dem Daten mit Logikwert "1" geschrieben werden.

Im Testmodusbetrieb wird ein Testmodus-Bestimmungssignal T auf den aktiven Zustand "H" eingestellt. Der Adreßumschalt-Schaltkreis konvertiert als Reaktion auf den aktiven Zustand des Testmodus- Bestimmungssignales T die zwei niederwertigen Bit in der internen Spaltenadresse vom Adreßpuffer 2 in einen Wert, daß Speicherzellen zu vier Bit gleichzeitig ausgewählt werden, und führt sie dann dem Spaltendekoder 5 zu. Der Spaltendekoder 5 dekodiert die konvertierte interne Spaltenadresse vom Adreßumschalt-Schaltkreis 4 und hebt die Spaltenauswahlsignale Y1, Y2, Y3 und Y4 gleichzeitig auf "H" an, um Speicherzellen zu vier Bit im Speicherzellenfeld 1 auszuwählen.

Das bedeutet, daß im Testmodusbetrieb das Speicherzellenfeld 1 auf einer 4-Bit-Basis in Blöcke unterteilt wird, und der Spaltendekoder 5 als Blockdekoder zum Auswählen eines Blocks arbeitet. Beim Datenschreiben nehmen die internen Schreibdaten IL in der gleichen Weise wie beim Normalmodusbetrieb den Logikwert "1" und die internen Schreibdaten /IL den Logikwert "0" an, das interne Schreibbestim­ mungssignal W wird in einen aktiven Zustand "H" gebracht und die Spaltenauswahlsignale Y1, Y2, Y3 und Y4 nehmen gleichzeitig den Pegel "H" an. Ferner ist in diesem Zustand auch die Wortleitung WL1 bereits auf den Pegel "H" des ausgewählten Zustands angestiegen. Damit werden die Eingabegatter 80a, 80b, 80c und 80d gleichzeitig durchgeschaltet und übertragen die internen Schreibdaten IL und /IL zu den Bitleitungen BL1, /BL1 bis BL4, /BL4. Dadurch werden Daten des Logikwerts "1" in die Speicherzellen 1a1, 1b1, 1c1 und 1d1 zu vier Bit geschrieben.

Nun erfolgt unter Bezugnahme auf die Fig. 9 die Beschreibung des Betriebs, in dem Daten mit Logikwert "1" gleichzeitig aus den Speicherzellen 1a1 bis 1d1 zu vier Bit gelesen werden, um den guten/defekten Zustand der Speicherzellen 1a1 bis 1d1 zu bestimmen. Fig. 9 zeigt ein Signaldiagramm der Operation. In Fig. 9 sind die Signale derselben Abschnitte wie in Fig. 8 weggelassen. Wie im Fall, der in Fig. 8 gezeigt ist, befinden sich zum Zeitpunkt t5 (siehe Fig. 8) die Signalpotentiale auf den Bitleitungen BL1, BL2, BL3 und BL4 auf dem Pegel "H" von Vcc, wenn die Leseoperation des Lesever­ stärkerschaltkreises 6 (siehe Fig. 4) abgeschlossen ist, und die Potentiale der komplementären Bitleitungen /BL1, /BL2, /BL3 und /BL4 liegen auf dem Pegel "L" des Massepotentials. In diesem Zustand wird in den Ausgabegattern 50a, 50b, 50c und 50d der Transistor Q16, der die Signalpotentiale auf den Bitleitungen BL1, BL2, BL3 und BL4 an seinem Gate empfängt, durchgeschaltet, und der Transistor Q17 wird gesperrt. Entsprechend befindet sich das Potential des Knotens N7 auf "L" und der Knoten N8 befindet sich in einem schwebenden Zustand.

Wenn die Spaltenauswahlsignale Y1, Y2, Y3 und Y4 vom Spaltendekoder 5 gleichzeitig auf "H" ansteigen, werden in diesem Zustand zum Zeitpunkt t6 (siehe Fig. 8) die Transistoren Q18 und Q19 in den Aus­ gabegattern 50a, 50b, 50c und 50d durchgeschaltet, und das Potential der Auslesedaten-Übertragungsleitung 15b fällt auf "L". Nun werden die vier Ausgabegatter 50a, 50b, 50c und 50d gleichzeitig durchge­ schaltet, so daß die Potentialabfallrate der Ausgabedaten-Übertra­ gungsleitung 15b höher als die Entladungsrate durch ein Ausgabegatter im Normalmodus wird.

Das Referenzpotentialerzeugungs-Bestimmungssignal Y steigt im wesentlichen zur gleichen Zeit wie der Anstieg der Spaltenauswahlsignale Y1 bis Y4 auf "H" ebenfalls auf den Pegel "H" an. Das Referenzpotentialerzeugungs-Bestimmungssignal Y kann von einem Blinddekoder erzeugt werden, der im Spaltendekoder 5 enthalten ist, und der nur im Testmodus aktiviert wird, oder das Signal kann unter Verwendung eines invertierter Verzögerungssignals des Ausgabe­ vorladungs-Bestimmungssignal OLEQ erzeugt werden. Der Transistor Q21 wird in Abhängigkeit vom Referenzpotentialerzeugungs- Bestimmungssignal Y betrieben. Das Betriebsversorgungspotential Vcc wird an das Gate des Transistors Q22 angelegt, der stets durchgeschaltet ist. Das Vorladepotential der Referenzpotential-Über­ tragungsleitung 17c wird dadurch auf den "L"-Pegel entladen.

Wie oben beschrieben ist, werden in diesem Fall die Transistorbreiten (Kanalbreiten oder Gate-Breiten) der Transistoren Q21 und Q22 kleiner als die der Transistoren Q16 und Q18 (oder Q17 und Q19) im Ausgabegatter, z. B. also auf die Hälfte, eingestellt, und die Abfallrate des Referenzpotentials Vref in der Referenzpotential-Übertragungsleitung 17c ist wesentlich geringer als die der Auslesedaten-Übertragungsleitung 15b.

Zum Zeitpunkt t7 steigt das interne Datenlese-Bestimmungssignal Φ0 auf "H" an. Zum Zeitpunkt t7 besteht bereits eine Differenz zwischen den Potentialen auf den Auslesedaten-Übertragungsleitungen 15a und 15b und dem Referenzpotential Vref auf der Referenzpotential-Übertragungsleitung 17c. Die Differenzverstärkerschaltkreise 170 und 175 verstärken die Potenti­ aldifferenz der entsprechenden Signalleitungspaare mit hoher Geschwindigkeit. Der Differenzverstärker 170 gibt ein Signal "1" ab, wenn das Referenzpotential Vref auf der Referenzpotential-Übertra­ gungsleitung 17c geringer als das Signalpotential OL auf der Auslesedaten-Übertragungsleitung 15a ist. Der Differenzverstärker 175 gibt ein Ausgangssignal "1" ab, wenn das Referenzpotential Vref geringer als das Signalpotential der Auslesedaten /OL ist.

Entsprechend steigt das Ausgangssignal OT vom Differenzverstärker Schaltkreis 170 vom Vorladepotentialpegel Vcc/2 auf den Logikwert "1" des Betriebsversorgungspotentials Vcc an, während das Ausgangs­ signal /OT vom Differenzverstärkerschaltkreis 175 vom Vorladepoten­ tialpegel Vcc/2 auf den Massepotentialpegel "L" (Logikwert "0") absinkt.

Ein Nichtübereinstimmungs-Erfassungsschaltkreis 177 gibt ein Signal mit Logikwert "1" aus, wenn der Logikwert des Ausgangssignals OT nicht mit dem Logikwert des Ausgangssignals /OT übereinstimmt. Entsprechend ist das Ausgangssignal des Nichtübereinstimmungs-Erfas­ sungsschaltkreises 177 gleich logisch "1", und zum Zeitpunkt t8 wird das Ausgangssignal über den durchgeschalteten Transistor Q31 zum Knoten N15 übertragen. Wenn der Logikwert des Ausgangssignals vom Bestimmungsschaltkreis 17b gleich "1" ist, bedeutet das, daß die Logikwerte der gespeicherten Daten in den vier Speicherzellen 1a1 bis 1d1, die gleichzeitig ausgewählt worden sind, alle miteinander übereinstimmen und die Halbleiterspeichereinrichtung 200 normal arbeitet.

Wenn die vier Speicherzellen 1a1 bis 1d1 Daten mit Logikwert "0" speichern, nehmen die Auslesedaten OL und /OL, die auf den Auslesedaten-Übertragungsleitungen 15a und 15b übertragen werden, die Logikwerte "0" und "1" an. In diesem Fall nimmt das Ausgangssignal OT des Differenzverstärkerschaltkreises 170 den Logikwert "0" an, während das Ausgangssignal /OT des Differenzver­ stärkerschaltkreises 175 den Logikwert "1" annimmt. Auch in diesem Fall erreicht der Nichtübereinstimmungs-Erfassungsschaltkreis 177 den Logikwert "1", der angibt, daß alle Logikwerte der gespeicherten Daten in den gleichzeitig ausgewählten Speicherzellen 1a1 bis 1d1 zu vier Bit alle gleich sind, was bedeutet, daß die Halbleiterspeicher­ einrichtung 200 normal arbeitet. Unter Bezugnahme auf die Fig. 10 wird nun ein Fall beschrieben, in dem die Halbleiterspeichereinrichtung fehlerhaft arbeitet. Fig. 10 zeigt ein Signaldiagramm des Betriebs.

Wenn die Halbleiterspeichereinrichtung fehlerhaft arbeitet (d. h. es ist ein defektes Bit vorhanden), enthalten die Auslesedaten von den gleichzeitig ausgewählten Speicherzellen 1a1 bis 1d1 zu vier Bit die Logikwerte "1" und "0" in gemischter Weise. Es sei ein Fall betrachtet, in dem nur die Speicherzelle 1a1 fehlerhaft arbeitet und einen Logikwert "0" ausgibt, wenn der Logikwert "1" in die Speicherzellen 1a1, 1b1, 1c1 und 1d1 zu vier Bit eingeschrieben worden ist, und in dem Daten aus den Speicherzellen 1a1 bis 1d1 zu vier Bit ausgelesen werden. In diesem Fall nimmt durch die Auslese­ daten logisch "0" aus der Speicherzelle 1a1 das Signalpotential der Bitleitung BL1 den Logikwert "0" und das Signalpotential der komple­ mentären Bitleitung /BL1 den Logikwert "1" an. Damit wird der Transistor Q17 im Ausgabegatter 50 durchgeschaltet. Wenn die Spaltenauswahlsignale Y1-Y4 erzeugt werden, wird das Vorladepotential Vcc-Vth der Auslesedaten-Übertragungsleitung 15a entladen und ihr Potential fällt ab.

Die Signalpotentiale auf den Bitleitungen BL2, BL3 und BL4 nehmen den Logikwert "1" in den restlichen Speicherzellen 1b1, 1c1 und 1d1 an, und die Auslesedaten-Übertragungsleitung 15b wird entladen und die darauf befindlichen Auslesedaten /OL ändern sich in "0".

Das Referenzpotential Vref auf der Referenzpotential-Übertragungs­ leitung 17c fällt unabhängig von den Auslesedaten der gleichzeitig ausgewählten Speicherzellen 1a1 bis 1d1 mit vorbestimmter Rate ab. Fig. 10 zeigt vergrößert die Beziehung zwischen den Auslesedaten OL, /OL und dem Referenzpotential Vref und dem Ausgangssignal vom Bestimmungsschaltkreis 17b in diesem Zustand. Wie oben beschrieben worden ist, sind die Transistorbreiten (Kanalbreiten oder Gate- Breiten) der Transistoren Q21 und Q22 im Referenzpotential-Erzeu­ gungsschaltkreis 17a auf einen kleineren Wert als die der Transistoren Q16 bis Q19 im Ausgabegatter eingestellt. Entsprechend ist die Potentialabfallrate des Referenzpotentials Vref auf der Referenzpotential-Übertragungsleitung 17c geringer als die Potentialabfallrate auf den Auslesedaten-Übertragungsleitungen 15a und 15b.

Wenn das interne Auslese-Bestimmungssignal Φ0 zum Zeitpunkt t7 auf "H" ansteigt und die Verstärkungsoperationen der Differenzverstär­ kerschaltkreise 170 und 175 ausgeführt werden, sind die Potentiale der Signale OL und /OL auf den Auslesedaten-Übertragungsleitungen 15a und 15b entsprechend kleiner als das Referenzpotential Vref. In diesem Fall nehmen die Ausgangssignale OT und /OT von den Differenz­ verstärkerschaltkreisen 170 und 175 beide den Logikwert "0" an, d. h. dieselben Logikwerte. Das Ausgangssignal (das Potential am Knoten N16) des Nichtübereinstimmungs-Erfassungsschaltkreises 177 erreicht den Logikwert "0".

Zum Zeitpunkt t8, wenn sich das Potential des Knotens N16 stabilisiert hat, wird das Signalpotential des Knotens N16 über den Transistor Q31 zum Knoten N15 übertragen, so daß Daten "0" als Ausgangssignal abgegeben werden. Im Testmodus kann bestimmt werden, daß ein defekt in einer der Speicherzellen 1a1 bis 1d1 zu vier Bit vorliegt, wenn Daten mit Logikwert "0" extern ausgegeben werden.

Obwohl in der oben angeführten Beschreibung ein Fall beschrieben worden ist, bei dem nur die Speicherzelle 1a1 die darin gespeicherten Daten invertiert und Daten mit Logikwert "0" ausgibt, werden die Gradienten des Spannungsabfalls der Ausgangssignale OL und /OL, die in Fig. 10 gezeigt sind, nur geändert, selbst wenn zwei oder drei defekte Speicherzellen existieren (der Gradient ist in beiden Fällen größer als der von Vref). Es wird in gleicher Weise ein Signal mit Logikwert "0" ausgegeben, das ein defektes Bit anzeigt.

Wenn die Logikwerte der ausgelesenen Daten aus der gleichzeitig ausgewählten Mehrzahl von Speicherzellen alle miteinander übereinstimmen (alle sind logisch "0" oder "1"), nimmt das Ausgangs­ signal Dout in Übereinstimmung mit der Erfindung den Logikwert "1" an, wie oben beschrieben worden ist. Enthalten die Auslesedaten von den gleichzeitig ausgewählten Speicherzellen "0" und "1" in gemisch­ ter Weise, ist es dagegen möglich, daß das Ausgangssignal Dout den Logikwert "0" annimmt, so daß bestimmt werden kann, ob im Speicher­ zellenfeld ein defektes Bit existiert, indem der Logikwert des Ausgangssignal Dout ermittelt wird.

Obwohl das Testmodus-Bestimmungssignal T in der oben beschriebenen Ausführungsform extern über einen Eingangsanschluß zugeführt oder intern durch Einstellen einer bestimmten Kombination von Taktbedingungen der externen Taktsignale wie im WCBR-Schema erzeugt werden kann, ist es auch möglich, daß es durch Anlegen einer Spannung, die außerhalb des normalerweise benutzten Bereiches liegt, an einen beliebigen Ein-/Ausgabeanschluß (z. B. einen Adreßpin o. ä., der im Testmodusbetrieb unnötig wird), oder innerhalb der Speicher­ einrichtung durch Kombination der Spannungs- und der Taktbedingung der Steuersignale erzeugt wird.

Obwohl in der oben angeführten Ausführungsform ein dynamischer Direktzugriffsspeicher als Halbleiterspeichereinrichtung beschrieben worden ist, kann derselbe Effekt wie bei der oben angeführten Ausführungsform auch mit einer Halbleiterspeichereinrichtung wie einem statischen Speicher (SRAM) erreicht werden, in dem komplemen­ täre Signale aus einer Speicherzelle ausgelesen werden. Für den Fall des SRAM ist es nicht notwendig, den Leseverstärkerschaltkreis 6 für die Bitleitungen oder den Vorladeschaltkreis 7 für die Bitleitungen zu bilden.

Derselbe Effekt kann in der oben beschriebenen Ausführungsform auch erzielt werden durch Einstellen des Logikwerts des Ausgangssignals auf "0", wenn die Logikwerte der aus der gleichzeitig ausgewählten Mehrzahl von Speicherzellen ausgelesenen Daten im Testmodus miteinander übereinstimmen, und durch Einstellen des Ausgabelogikwerts auf "1", wenn die Logikwerte der ausgelesenen Daten "0" und "1" in gemischter Weise enthalten.

Obwohl der Bestimmungsschaltkreis 17b in Abhängigkeit vom internen Auslese-Bestimmungssignal Φ0 aktiviert wird, kann auch ein Signal des logischen Produkts des Testmodus-Bestimmungssignals T und des internen Lesebestimmungssignals Φ0 dem Bestimmungsschaltkreis als Aktivierungssignal zugeführt werden.

Nun erfolgt die Beschreibung einer Struktur zum Auswählen einer Speicherzelle zu einem Bit im Normalmodus und zum gleichzeitigen Auswählen von Speicherzellen einer Mehrzahl von Bits im Testmodus. Betrachtet sei ein Fall, in dem der Spaltendekoder 5 einen NOR-Dekoder darstellt, wie in Fig. 11 gezeigt ist. In Fig. 11 ist ein Einheitsspaltendekoder dargestellt. Dem Einheitsspaltendekoder NR wird eine beliebige Kombination von internen Spaltenadreßbit der internen Spaltenadreßbit A0, /A0 bis An, /An vom Adreßpuffer 2 zugeführt. Der Spaltendekoder NR hebt das Spaltenauswahlsignal Yi auf "H" an, wenn die zugeführten internen Spaltenadreßbits alle auf "L" oder logisch "0" liegen.

Fig. 12 zeigt ein Diagramm, das besonders die Struktur des Adreßumschalt-Schaltkreises 4 und des Spaltendekoder 5 von Fig. 4 darstellt, der die NOR-Dekoderstruktur verwendet. Der Spaltendekoder 5 ist in eine Mehrzahl von Blöcke aufgeteilt. In Fig. 12 ist nur der Block BSi als repräsentatives Beispiel gezeigt. Der Dekoderblock BSi weist vier NOR-Schaltkreise NR1, NR2, NR3 und NR4 auf. Von den NOR- Schaltkreisen NR1 bis NR4 werden die Spaltenauswahlsignale Y1 bis Y4 erzeugt. Obwohl dieselbe Kombination der höchstwertigen Spaltenadreßbit A2 bis An den NOR-Schaltkreisen NR1 bis NR4 in diesem Block BSi auf die gleiche Weise zugeführt wird, sind die höchstwertigen Spaltenadreßbit weggelassen worden, um die Figur zu vereinfachen. Die höchstwertigen Spaltenadreßbits A2 bis An werden als Blockauswahlsignal verwendet.

Der Adreßumschalt-Schaltkreis 4 weist zwei NOR-Schaltkreise 401 und 402 auf. Der NOR-Schaltkreis 401 empfängt an einem Eingang ein Spaltenadreßbit A1 und am anderen Eingang das Testmodus-Bestimmungs­ signal T. Der zweite NOR-Schaltkreis 402 empfängt an einem Eingang ein Spaltenadreßbit A0 und am anderen Eingang das Testmodus- Bestimmungssignal T.

Wie bei der Struktur des Spaltendekoders 5 gezeigt ist, empfängt der NOR-Schaltkreis NR1 die Ausgangssignale der NOR-Schaltkreise 401 und 402. Der NOR-Schaltkreis NR2 empfängt das Spaltenadreßbit A0 und das Ausgangssignal des NOR-Schaltkreises 401. Der NOR-Schaltkreis NR3 empfängt das Spaltenadreßbit A1 und das Ausgangssignal des NOR- Schaltkreises 402. Der NOR-Schaltkreis NR4 empfängt die Spaltenadreßbits A0 und A1. Nun wird deren Betrieb kurz beschrieben.

Im Normalbetriebsmodus ist das Testmodus-Bestimmungssignal T auf "L" gesetzt. Die NOR-Schaltkreise 401 und 402 wirken dadurch als Inverter. Nun sei ein Fall betrachtet, in dem die Spaltenadreßbits A0 und A1 beide auf "L" liegen, wenn der Dekoderblock BSi ausgewählt ist. Die Ausgangssignale der NOR-Schaltkreise 401 und 402 nehmen den Pegel "H" an. Entsprechend nehmen die Spaltenauswahlsignale Y1 bis Y3 von den NOR-Schaltkreisen NR1 bis NR3, die das oder die Ausgangs­ signale vom NOR-Schaltkreis 401 und/oder NOR-Schaltkreis 402 empfangen, den Pegel "L" an. Durch den Pegel "L" der beiden Eingänge des NOR-Schaltkreises NR4 steigt das Spaltenauswahlsignal Y4 auf "H" an.

Wenn das Spaltenadreßbit A0 "L" erreicht und das Spaltenadreßbit A1 den Pegel "H" annimmt, erreicht das Ausgangssignal des NOR-Schalt­ kreises 401 den Pegel "L" und das Ausgangssignal des NOR-Schaltkreises 402 den Pegel "H". Zu diesem Zeitpunkt nimmt nur das Spaltenauswahlsignal Y2 vom NOR-Schaltkreis NR2, der das Spal­ tenadreßbit A0 und das Ausgangssignal des NOR-Schaltkreises 401 empfängt, den Pegel "H" an und die restlichen Spaltenauswahlsignale Y1, Y3 und Y4 erreichen "L".

Wenn das Spaltenadreßbit A0 auf "H" liegt und das Spaltenadreßbit A1 den Pegel "L" annimmt, erreicht das Ausgangssignal des NOR-Schalt­ kreises 401 den Pegel "H" und das Ausgangssignal des NOR-Schaltkreises 402 den Pegel "L". Nur das Spaltenauswahlsignal Y3 vom NOR-Schaltkreis NR3, der das Spaltenadreßbit A1 und das Ausgangssignal des NOR-Schaltkreises 402 empfängt, nimmt den Pegel "H" an und die restlichen Spaltenauswahlsignale Y1, Y2 und Y4 erreichen "L".

Wenn die Spaltenadreßbits A0 und A1 beide auf "H" liegen, nehmen die Ausgangssignale der NOR-Schaltkreise 401 und 402 beide den Pegel "L" an. Nur das Spaltenauswahlsignal Y1 vom NOR-Schaltkreis NR1, der die beiden Ausgangssignale der NOR-Schaltkreise 401 und 402 empfängt, nehmen den Pegel "H" an und die restlichen Spaltenauswahlsignale Y2 bis Y4 erreichen "L".

Entsprechend der oben beschriebenen Struktur invertiert der Adreßumschalt-Schaltkreis die Spaltenadreßbits A0 und A1 und gibt sie aus, so daß eine Spalte, die durch die Spaltenadreßbits A0 und A1, also durch die zwei niederwertigen Bit angegeben wird, im Block BSi ausgewählt wird, der durch die Spaltenadreßbits A2 bis An ausgewählt worden ist, wodurch die Auswahl einer 1-Bit-Speicherzelle realisiert wird.

Im Testmodusbetrieb erreicht das Testmodus-Bestimmungssignal T den Pegel "H". Die Ausgangssignale der NOR-Schaltkreise 401 und 402 nehmen beide "L" an. Sind auch die zwei niederwertigen Spaltenadreßbits A0 und A1 beide auf "L", empfangen die vier NOR- Schaltkreise NR1 bis NR4 im Dekoderblock BSi alle ein Signal mit Pegel "L" an ihren beiden Eingängen. Damit steigen die Spaltenaus­ wahlsignale Y1 bis Y4 alle auf "H" an, so daß es möglich wird, Speicherzellen zu vier Bit gleichzeitig auszuwählen.

Das bedeutet, daß beim Testmodusbetrieb ein Test auf einer 4-Bit- Basis ausgeführt werden kann, indem die zwei niederwertigsten Spaltenadreßbits A0 und A1 auf "L" gesetzt und die restlichen höher­ wertigen Spaltenadreßbits A2 bis An nacheinander geändert werden.

Fig. 13 zeigt ein Diagramm einer weiteren Struktur für den Adreßumschalt-Schaltkreis 4. Wie in Fig. 13 gezeigt ist, weist der Adreßumschalt-Schaltkreis 4 19744 00070 552 001000280000000200012000285911963300040 0002004141478 00004 19625 einen NOR-Schaltkreis 401 zum Empfangen des Spaltenadreßbits A1 und des Testmodus-Bestimmungssignals T und einen Inverterschaltkreis 404 zum Empfangen des Spaltenadreßbits A0 auf. Der Spaltendekoder 5 besitzt dieselbe Struktur wie der in Fig. 12 dargestellte. Nun wird der Betrieb kurz beschrieben.

Im Normalmodusbetrieb liegt das Testmodus-Bestimmungssignal T auf "L" und der NOR-Schaltkreis 401 arbeitet als Inverterschaltkreis. Entsprechend wird in diesem Fall einer der NOR-Schaltkreise NR1 bis NR4 in derselben Weise wie bei der Struktur von Fig. 12 durch eine Kombination der Spaltenadresse A1 und A0 zu zwei Bit ausgewählt.

Im Testmodusbetrieb nimmt das Testmodus-Bestimmungssignal T den Pegel "H" an und das Ausgangssignal des NOR-Schaltkreises 401 erreicht "L". Wenn die Spaltenadreßbits A1 und A0 beide auf "L" liegen, werden die NOR-Schaltkreise NR2 und NR4 ausgewählt. Das bedeutet, daß die Spaltenauswahlsignale Y2 und Y4 auf "H" ansteigen. Die beiden verbleibenden Spaltenauswahlsignale Y1 und Y3 erreichen "L". Wenn das Spaltenadreßbit A0 auf "H" und das Spaltenadreßbit A1 auf "L" ist, werden die NOR-Schaltkreise NR1 und NR3 ausgewählt und die Spaltenauswahlsignale Y1 und Y3 nehmen den Pegel "H" an.

In diesem Fall ist unter der Voraussetzung, daß die Spaltenadreßbits A1 bis An Blockauswahlsignale darstellen, der Spaltendekoder 5 in eine Mehrzahl von Blöcken unterteilt, die jeweils zwei NOR-Schalt­ kreise aufweisen, und die Spaltenauswahl im Block wird mit dem niederwertigen Spaltenadreßbit A0 ausgeführt. Entsprechend kann in diesem Fall ein Test für die Speicherzellen auf einer 2-Bit-Basis ausgeführt werden.

Die Fig. 12 und 13 zeigen die Strukturen nur als Beispiel und die Strukturen können auf einfache Weise auf die Struktur eines Adreßumschalt-Schaltkreises und eines Spaltendekoderschaltkreises zum gleichzeitigen Auswählen einer Mehrzahl verschiedener Speicher­ zellen erweitert werden. Unter Verwendung eines NAND-Einheitsdeko­ derschaltkreises anstelle des NOR-Dekoderschaltkreises für den Spaltendekoder kann derselbe Effekt wie in der oben angeführten Ausführungsform erzielt werden.

Fig. 14 zeigt ein schematisches Diagramm eines weiteren Beispiels für die Struktur des Adreßumschalt-Schaltkreises 4 und des Spalten­ dekoders 5. Wie in Fig. 14 gezeigt ist, weist die Spaltenauswahlsignal-Erzeugungsschaltung einen Blockauswahlschalt­ kreis 452 zum Dekodieren eines Blockauswahlsignals (z. B. ein oder mehrere vorbestimmte höchstwertige interne Spaltenadreßbits in der internen Spaltenadresse) vom Adreßpuffer 2 und zum Erzeugen eines Signals zum Auswählen eines entsprechenden Blocks innerhalb des Speicherzellenfeldes, einen Blockspalten-Auswahlschaltkreis 454 zum Empfangen einer Blockspaltenadresse (die verbleibenden niederwertigen Spaltenadreßbits) vom Adreßpuffer 2 und zum Erzeugen eines Signals zum Auswählen einer Spalte innerhalb dieses Blocks, und einen Spaltenauswahlschaltkreis 456, der von einem Blockauswahl­ signal vom Blockauswahlschaltkreis 452 und einem Blockspaltenaus­ wahlsignal vom Blockspalten-Auswahlschaltkreis 454 abhängig ist, zum Erzeugen eines Spaltenauswahlsignals Yi zum Auswählen einer Spalte innerhalb des Speicherzellenfeldes auf.

Der Blockspalten-Auswahlschaltkreis 454 erzeugt ein Signal zum Auswählen aller Spalten innerhalb des ausgewählten Blocks, wenn das Testmodus-Bestimmungssignal T auf dem Pegel "H" des aktiven Zustands liegt. Im Normalmodusbetrieb dekodiert der Blockspalten-Auswahl­ schaltkreis 454 die internen Spaltenadreßbits vom Adreßpuffer 2 und erzeugt ein Signal zur Bestimmung einer Blockspalte. Der Blockaus­ wahlschaltkreis 452 dekodiert eine Blockbestimmungsadresse vom Adreßpuffer 2 und erzeugt ein Signal zum Auswählen eines entsprechenden Blocks sowohl im Normalmodusbetrieb als auch im Testmodusbetrieb. Der Spaltenauswahlschaltkreis 456 ermittelt z. B. das logische Produkt des Blockauswahlsignals vom Blockauswahlschalt­ kreis 452 und dem Blockspalten-Auswahlsignal vom Blockspalten- Auswahlschaltkreis 454 und erzeugt ein Spaltenauswahlsignal Yi zum Auswählen einer entsprechenden Spalte.

Mit der in Fig. 14 gezeigten Struktur ist es auch möglich, eine Mehrzahl von Speicherzellen in einem Block gleichzeitig auszuwählen und auf der Basis einer Mehrzahl von Bits einen Test für die Speicherzellen auszuführen. Es kann z. B. eine Spaltenadreß-Vordeko­ dierarchitektur, die in einem DRAM großer Speicherkapazität benutzt wird, in der hierarchischen Struktur eines Spaltenauswahlschaltkreises, der den Blockauswahlschaltkreis 452, den Blockspalten-Auswahlschaltkreis 454 und den Spaltenauswahl­ schaltkreis 456 enthält, verwendet werden.

Fig. 15 zeigt ein Diagramm der Struktur einer weiteren Erzeugungs­ schaltung für das Spaltenadreß-Auswahlsignal nach einer weiteren Ausführungsform der vorliegenden Erfindung. Wie in Fig. 15 gezeigt ist, ist ein Adreßumschalt-Schaltkreis 400 am Ausgang eines Spalten­ dekoders 5 gebildet. Der Adreßumschalt-Schaltkreis 400 gibt Spalten­ auswahlsignale Y1 bis Ym aus. Der Spaltendekoder 5 weist m NOR-Schaltkreise NR1 bis NRm auf, die jeweils eine vorbestimmte Kombination von internen Spaltenadreßbits A0, /A0 bis An, /An empfangen. Die Struktur des Spaltendekoders 5 stimmt mit der in den Fig. 11 bis 13 dargestellten überein.

Der Adreßumschalt-Schaltkreis 400 weist ODER-Schaltkreise OR1 bis ORm auf, die entsprechend den NOR-Schaltkreisen NR1 bis NRm des Spaltendekoders 5 gebildet sind. Jeder der ODER-Schaltkreise OR1 bis ORm empfängt das Ausgangssignal eines entsprechenden NOR-Schaltkrei­ ses NR1 bis NRm und das Testmodus-Bestimmungssignal T. Die ODER-Schaltkreise OR1 bis ORm geben Spaltenauswahlsignale Y1 bis Ym aus. Bei der in Fig. 15 gezeigten Struktur nehmen die Spaltenauswahlsignale Y1 bis Ym vom Adreßumschalt-Schaltkreis 400 im Testmodusbetrieb alle den Pegel "H" an. Im Normalmodusbetrieb steigt nur das vom Spaltendekoder 5 ausgewählte Spaltenauswahlsignal Yi (i=1 bis m) auf "H" an. In Übereinstimmung mit der Struktur können alle Speicherzellen, die mit einer Zeile verbunden sind, auf einmal geprüft werden.

Fig. 16 zeigt ein Diagramm einer weiteren Struktur für den Ausgabe­ gatterschaltkreis 50. Wie in Fig. 5 dargestellt ist, weist der Ausgabegatterschaltkreis 50 vier n-Kanal MOS-Transistoren Q50, Q51, Q52 und Q53 auf. Das Gate des Transistors Q50 ist mit der Bitleitung BL und ein Leitungsanschluß mit der Auslesedaten-Übertragungsleitung 15a verbunden. Das Gate des Transistors Q51 ist mit der komplementären Bitleitung /BL und ein Leitungsanschluß mit der Auslesedaten-Übertragungsleitung 15b verbunden.

Der Transistor Q52 empfängt an seinem Gate ein Spaltenauswahlsignal Yi, wird durchgeschaltet und verbindet den zweiten Leitungsanschluß des Transistors Q50 mit dem Potential Vss, das z. B. das Massepotential ist. In ähnlicher Weise wird der Transistor Q53 in Abhängigkeit vom Spaltenauswahlsignal Yi durchgeschaltet und verbindet den zweiten Leitungsanschluß des Transistors Q51 mit dem Potential Vss. Die Signalpotentiale auf dem Bitleitungspaar BL und /BL können durch Verwendung des Ausgabegatterschaltkreises 50 der Fig. 16 in gleicher Weise wie durch den Ausgabegatterschaltkreis 50 der Fig. 6 verstärkt und zu den Auslesedaten-Übertragungsleitungen 15a und 15b übertragen werden. Der Betrieb stimmt mit dem des Ausga­ begatterschaltkreises von Fig. 6 überein.

Fig. 17 zeigt eine weitere Struktur für den Ausgabegatterschalt­ kreis. Wie in Fig. 17 gezeigt ist, weist der Ausgabegatterschalt­ kreis 50 drei n-Kanal MOS-Transistoren Q55, Q56 und Q57 auf.

Das Gate des Transistors Q55 ist mit der Bitleitung BL und ein Leitungsanschluß mit der Auslesedaten-Übertragungsleitung 15b verbunden. Das Gate des Transistors Q56 ist mit der komplementären Bitleitung /BL und ein Leitungsanschluß mit der Auslesedaten- Übertragungsleitung 15a verbunden. Der Transistor Q57 wird in Abhängigkeit vom Spaltenauswahlsignal Yi durchgeschaltet und verbindet den zweiten Leitungsanschluß der jeweiligen Transistoren Q55 und Q56 mit dem Massepotential Vss. Auch mit dieser Struktur können dieselben Effekte wie mit den Strukturen der Ausgabegatter­ schaltkreise erzielt werden, die in den Fig. 6 und 16 gezeigt sind.

Fig. 18 zeigt ein Beispiel einer weiteren Struktur für den Referenzpotential-Erzeugungsschaltkreis 17a, der in den Fig. 5 und 7 dargestellt ist. Wie in Fig. 18 gezeigt ist, weist der Referenzpotential-Erzeugungsschaltkreis 17a einen n-Kanal MOS-Transistor Q60 zum Empfangen des Betriebsversorgungspotentials Vcc an seinem Gate und an einem seiner Leitungsanschlüsse und Wider­ standselemente Z1 und Z2, die zwischen dem zweiten Leitungsanschluß des Transistors Q60 und dem Massepotential Vss in Reihe geschaltet sind, auf. Das Referenzpotential Vref wird vom Verbindungsknoten NZ der Widerstandselemente Z1 und Z2 abgegeben.

Bei der in Fig. 18 gezeigten Struktur wird das Potential Vcc-Vth zum anderen Leitungsanschluß des Transistors übertragen, da das Gate und ein Leitungsanschluß des Transistors Q60 mit dem Betriebsversor­ gungspotential Vcc verbunden ist, wobei Vth die Schwellenspannung des Transistors Q60 darstellt.

Wie in Fig. 19 gezeigt ist, fallen die Potentiale der internen Auslesedaten OL, /OL entlang der geraden Linie oder der geraden Linie entsprechend den Logikwerten der übertragenen Signale ab. Die gerade Linie gibt die Potentialabfallrate auf der Auslesedaten-Übertragungsleitung 15a oder 15b im Fall der kleinsten Rate und die gerade Linie die Potentialabfallrate im Fall der größten Rate an. Es ist daher möglich, die internen Auslesedaten sicher zu verstärken und das Vorhandensein oder Nichtvorhandensein eines defekten Bits in der gleichzeitig ausgewählten Mehrzahl von Speicherzellen zu bestimmen, indem der Ausleseschaltkreis 16 oder der Bestimmungsschaltkreis 17b zu einem bestimmten Zeitpunkt um oder nach dem Zeitpunkt t, d. h. dem Kreuzungspunkt der geraden Linie mit dem Referenzpotential Vref getrieben wird.

Fig. 20 zeigt ein Diagramm eines weiteren Beispiels einer Struktur des Eingabegatterschaltkreises 80 der Fig. 5 und 6. In Fig. 20 weist der Eingabegatterschaltkreis 80 einen UND-Schaltkreis 850 zum Empfangen eines Spaltenauswahlsignals Yi und eines internen Schreib­ bestimmungssignals W, und n-Kanal MOS-Transistoren Q12 und Q13, die in Abhängigkeit vom Ausgangssignal des UND-Schaltkreises 850 durch­ geschaltet werden, auf, zum Verbinden der Schreibdaten-Übertragungs­ leitungen 20a und 20b mit den Bitleitungen BL bzw. /BL. Der UND- Schaltkreis 850 gibt nur dann ein Signal "H" aus, wenn seine beiden Eingangssignale auf "H" liegen. Da das interne Schreibbestimmungssignal W beim Datenlesen den Pegel "L" annimmt, kann entsprechend der UND-Schaltkreis 850 in einen deaktivierten Zustand gebracht werden, und es ist möglich, das Schreiben fehler­ hafter Daten zu verhindern.

Beim Datenschreiben kann die Datenausgabeschaltung (Ausleseschaltkreis 16, Testschaltkreis 17 und Auswahlschaltkreis 18) betrieben werden oder auch nicht. Um die Ausgabe der Ausgabedaten beim Datenschreiben nach außerhalb der Einrichtung zu verhindern, kann zwischen dem Knoten NQ und dem Ausgang des Auswahl­ schaltkreises 18 der Fig. 4 ein Pufferschaltkreis gebildet werden, der vom Datenschreiben abhängig ist, um den Knoten NQ in einen Zustand hoher Impedanz zu bringen. In diesem Fall kann auch eine Struktur zur Deaktivierung des Testschaltkreises 17 und des Auslese­ schaltkreises 16 in Abhängigkeit vom internen Schreibbestimmungssignal verwendet werden.

In der oben angeführten Beschreibung wird im Testmodus eine Mehrzahl von Spalten aus einem Block ausgewählt, der einem 1-Bit-Wert entspricht.

Im allgemeinen wird in einem Speicher großer Kapazität eine Block­ teilungsstruktur verwendet. In einem Speicher mit einer _*1-Bit Anordnung wird eine Spalte aus jedem Block, d. h. zusammen vier Spalten, ausgewählt, und anschließend wird unter den vier Spalten eine Spalte ausgewählt (siehe Speicher in Fig. 1).

In diesem Fall kann eine Struktur verwendet werden, bei der die ausgewählten Spalten der jeweiligen Blöcke (insgesamt also vier Spalten) gleichzeitig mit der Auslese-Signalleitung 15 verbunden werden, wie das in Fig. 21 dargestellt ist. In Übereinstimmung mit dieser Struktur entsprechen die Spaltenauswahlsignale Y1, Y2, Y3 und Y4 in der Struktur des Dekoders von Fig. 12 den Speicherblöcken M1, M2, M3 und M4 in Fig. 21. Der Bestimmungsschaltkreis 17b bestimmt in Übereinstimmung mit der Beziehung zwischen dem Referenzpotential Vref und dem Signalpotential auf der Signalleitung 15, ob der Speicher in Ordnung oder defekt ist.

Üblicherweise ist eine interne Datenleitung für den jeweiligen der Speicherblöcke M1 bis M4 gebildet. Es kann eine Struktur verwendet werden, in der vier interne Datenleitungen mit einer internen Daten­ leitung verbunden sind, und im Testmodus das Signalpotential auf der einen verbundenen internen Datenleitung vom Bestimmungsschaltkreis 17b bestimmt wird. Zu diesem Zeitpunkt wird eine Lastimpedanz, die im wesentlichen gleich der Lastimpedanz (Lastkapazität) des Bestim­ mungsschaltkreises ist, den restlichen drei internen Datenleitungen auferlegt, so daß die internen Datenübertragungsleitungen dieselben elektrischen Eigenschaften erhalten.

Ferner kann eine Struktur benutzt werden, bei der eine für den Test reservierte Signalleitung 15 separat gebildet ist, und im Testmodus alle internen Datenübertragungsleitungen mit der Signalleitung verbunden werden.

In Fig. 21 wird die interne Datenleitung als Signalleitung 15 benutzt, wenn aus den vier Speicherblöcken nur eine Spalte ausge­ wählt und mit der Datenausleseleitung verbunden ist, da eine interne Datenleitung gemeinsam für jeden Speicherblock gebildet ist. In diesem Fall wählt das Blockauswahlsignal (üblicherweise werden die höchstwertigen Bits der Zeilenadresse und der Spaltenadresse verwendet) im Testmodus alle Blöcke aus. Diese Struktur kann aus der in Fig. 12 gezeigten Struktur abgeleitet werden.

Ferner kann in einem Fall, in dem in einem Speicher mit Blocktei­ lungsstruktur interne Datenleitungen für jeden Block gebildet sind und eine Spalte aus jedem Block ausgewählt und mit einer entspre­ chenden internen Datenleitung verbunden wird, eine Struktur verwendet werden, bei der im Testmodus eine Mehrzahl von Spalten mit entsprechenden Signalleitungen 150a bis 150d aus dem jeweiligen Speicherblock MB1 bis MB4 verbunden wird. Ein Speicherblock (MB1 bis MB4) in der Struktur von Fig. 22 entspricht der Struktur, die in Fig. 5 gezeigt ist.

Obwohl die Auslesesignalleitung als eine Signalleitung dargestellt ist, um die Fig. 21 und 22 zu vereinfachen, weist sie in der Praxis ein Paar komplementärer Signalleitungen auf. Auch ist hier der Datenausgabeschaltkreis weggelassen.

Der Datenschreibpfad und der Lesepfad sind in der oben angeführten Beschreibung getrennt gebildet. Bei der in Fig. 1 dargestellten Schaltkreisstruktur kann jedoch z. B. der Testschaltkreis von Fig. 5 anstelle des Testschaltkreises 118 benutzt werden.

In der oben angeführten Speichereinrichtung weist eine Spalte ein Paar von Bitleitungen auf. Es gibt eine Speichereinrichtung zum Speichern von Daten in nicht-flüchtiger Weise, wie z. B. einen programmierbaren ROM. Im programmierbaren ROM entspricht eine Bitleitung BL einer Spalte, wie in Fig. 23 gezeigt ist. Im programmierbaren ROM ist es notwendig, einen Test auszuführen, um zu ermitteln, ob sich vor der Datenprogrammierung alle Speicherzellen MC in einem gelöschten Zustand befinden. Insbesondere im Fall eines benutzerprogrammierbaren ROM ist es bei der Vermarktung des Produkts notwendig, einen Test auszuführen, um zu ermitteln, ob die Speicher­ zellen in Ordnung oder defekt sind. In diesem Fall kann der Test schnell ausgeführt werden, wenn ein Bestimmungsschaltkreis 270 für eine interne Datenübertragungsleitung 270 gebildet wird, wie das in Fig. 23 gezeigt ist. In der Struktur, bei der Daten auf einer Bytebasis ausgelesen werden, kann der Bestimmungsschaltkreis 270 für jedes Bit des Bytes gebildet sein, oder es kann die in Fig. 21 dar­ gestellte Struktur verwendet werden.

Bei der Konstruktion, die in Fig. 23 gezeigt ist, wird im Testmodus ein Auswahltransistor QT10 gesperrt und ein Transistor QT11 durchge­ schaltet. Ein Y-Dekoder 290 verbindet in Abhängigkeit von einem Testmodus-Bestimmungssignal T eine Mehrzahl von Bitleitungen BL über das Spaltenauswahlgatter 260 mit der internen Datenübertragungsleitung 270.

Im Normalmodus wird der Transistor QT10 durchgeschaltet und der Transistor QT11 gesperrt und die Daten werden über einen Ausgabe­ schaltkreis 250 ausgegeben.

Wie in Fig. 23 gezeigt ist, weist eine Speicherzelle MC einen Transistor MQ mit Floating-Gate auf. Im Fall einer Flash-EEPROM-Zelle ist die Source des Speichertransistors weggelassen, um die Figur zu vereinfachen, obwohl die Source des Speichertransistors mit einer Source-Leitung verbunden ist.

Diese Struktur ist ferner auch auf einen Löschverifizierungsbetrieb des PROM anwendbar.

Wie oben beschrieben worden ist, kann in Übereinstimmung mit der vorliegenden Erfindung eine Halbleiterspeichereinrichtung erhalten werden, bei der eine beliebige Zahl von Speicherzellen gleichzeitig geprüft werden kann, ohne die Chipfläche und die Leistungsaufnahme zu erhöhen, da die Einrichtung so aufgebaut ist, daß im Testmodus die gespeicherten Daten einer Mehrzahl von Speicherzellen gleichzeitig auf die Auslesedaten-Übertragungsleitung übertragen werden, und entsprechend der Beziehung zwischen dem Signalpotential auf der Auslesedaten-Übertragungsleitung und dem Referenzpotential eine Bestimmung erfolgt, ob eine defekte Speicherzelle vorhanden ist oder nicht.

Claims (18)

1. Halbleiterspeichereinrichtung, die in einem Testbetriebsmodus betreibbar ist, mit
einem Speicherzellenfeld (1) mit einer Mehrzahl von Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind,
einer gemeinsamen Auslesedaten-Übertragungsleitung (15a, 15b; 15; 150a bis 150d) zum Übertragen von Daten, die aus ausgewählten Speicherzellen innerhalb des Speicherzellenfeldes ausgelesen worden sind, wobei die Auslesedaten-Übertragungsleitung für die Spalten gemeinsam vorgesehen ist und während des Testbetriebsmodus gelesene Daten von einer Mehrzahl gleichzeitig ausgewählter Speicherzellen empfängt,
einer Ausleseeinrichtung (4, 5, 10; 10, 452, 454, 456; 10, 400), die im Testmodus von einer Adresse abhängig ist, zum Auswählen einer Mehrzahl von Speicherzellen aus dem Speicherzellenfeld und zum gleichzeitigen Übertragen der Speicherdaten der Mehrzahl von ausge­ wählten Speicherzellen auf die gemeinsame Auslesedaten-Übertragungsleitung, und
einer Bestimmungsschaltung (17b; 370), die von einem Signalpotential auf der gemeinsamen Auslesedaten-Übertragungsleitung abhängig ist, zum Bestimmen, ob in der Mehrzahl von Speicherzellen ein defektes Bit existiert.

2. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch
eine Referenzpotential-Erzeugungseinrichtung (17a) zum Erzeugen eines Referenzpotentials,
eine Vorladeeinrichtung (55), die an einem ersten Endabschnitt der gemeinsamen Auslesedaten-Übertragungsleitung gebildet ist, zum Vorladen der Auslesedaten-Übertragungsleitung auf ein vorbestimmtes Potential, und
eine Referenzpotential-Übertragungsleitung (17c), die im wesentlichen parallel zur gemeinsamen Auslesedaten-Übertragungsleitung gebildet ist, zum Übertragen des Referenzpotentials von der Referenzpotential-Erzeugungseinrichtung an die Bestimmungsschaltung (17b; 370),
wobei die Vorladeeinrichtung und die Referenzpotential-Erzeugungs­ einrichtung auf einer jeweiligen Seite der gemeinsamen Auslesedaten- Übertragungsleitung und der Referenzpotential-Übertragungsleitung gebildet sind, und die Bestimmungsschaltung (17b) auf der anderen Seite der Auslesedaten-Übertragungsleitung und der Referenzpotential-Übertragungsleitung gebildet ist und eine Einrichtung zum Vergleichen des Referenzpotentials und des Signalpo­ tentials auf der gemeinsamen Auslesedaten-Übertragungsleitung aufweist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
die Ausleseeinrichtung Auslesegatter (50) aufweist, die entsprechend jeder Spalte des Speicherzellenfeldes gebildet und von einem Spaltenauswahlsignal abhängig sind, zum Übertragen von Daten auf einer entsprechenden Spalte an die gemeinsame Auslesedaten-Übertragungsleitung, jedes der Auslesegatter eine erste Kopplungseinrichtung (Q50, Q51, Q52, Q53; Q16, Q17, Q18, Q19) aufweist, die von den Daten auf einer Spalte und einem zugehörigen Spaltenauswahlsignal abhängig ist, zum Koppeln der gemeinsamen Auslesedaten-Übertragungsleitung mit einem ersten Potential, und
die Referenzpotential-Erzeugungseinrichtung eine zweite Kopplungseinrichtung (Q21, Q22) aufweist zum Koppeln der Referenzpotential-Übertragungsleitung mit dem ersten Potential, wobei
die Stromzuführungskapazität der zweiten Kopplungseinrichtung ausreichend kleiner als die Stromzuführungskapazität der ersten Kopplungseinrichtung ist.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
jede Spalte des Speicherzellenfeldes ein Paar erster und zweiter Bitleitungen (BL, /BL) aufweist, auf dem zueinander komplementäre Signale übertragen werden,
die gemeinsame Auslesedaten-Übertragungsleitung ein Paar komplementärer erster und zweiter Auslesedaten-Übertragungsleitungen (15a, 15b) aufweist, und
die Bestimmungsschaltung eine erste Vergleichseinrichtung (170) zum Vergleichen des Potentials auf der ersten Auslesedaten-Übertragungsleitung (15a) und eines Referenzpotentials,
eine zweite Vergleichseinrichtung (175) zum Vergleichen des Potentials auf der zweiten Auslesedaten-Übertragungsleitung (15b) und des Referenzpotentials, und
eine Erfassungseinrichtung (177) zum Erfassen der Übereinstimmung/Nichtübereinstimmung zwischen dem Ausgangssignal der ersten Vergleichseinrichtung und dem Ausgangssignal der zweiten Vergleichseinrichtung aufweist.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
jedes Speicherzellenfeld Spaltengruppen (BSi) aufweist, die jeweils eine Mehrzahl von Spalten enthalten, und
die Ausleseeinrichtung eine Gruppenbestimmungseinrichtung (452), die von einer zugeführten Adresse abhängig ist, zum Bestimmen einer Spaltengruppe,
eine Spaltenbestimmungseinrichtung (454; 4), die von einer angelegten Adresse abhängig ist, zum Bestimmen einer Spalte in den jeweiligen Spaltengruppen, wobei die Spaltenbestimmungseinrichtung eine Einstelleinrichtung enthält, die von einem Testmodus- Bestimmungssignal (T) abhängig ist, zum Einstellen einer Mehrzahl von Spalten in einen ausgewählten Zustand, und
eine Spaltenauswahleinrichtung (5, 50; 456; 50), die vom Ausgangssignal der Gruppenbestimmungseinrichtung und dem Ausgangssignal der Spaltenbestimmungseinrichtung abhängig ist, zum Verbinden einer entsprechenden Spalte des Speicherzellenfeldes mit der Auslesedaten-Übertragungsleitung aufweist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
die Ausleseeinrichtung eine Spaltenbestimmungseinrichtung (5), die von einer angelegten Adresse abhängig ist, zum Erzeugen eines Spaltenbestimmungssignals zur Bestimmung einer entsprechenden Spalte des Speicherzellenfeldes, eine Einstelleinrichtung (400) zum Empfangen des Ausgangssignals der Spaltenbestimmungseinrichtung, die von einem Testmodus- Bestimmungssignal (T) abhängig ist, zum Einstellen des empfangenen Spaltenbestimmungssignals so, daß alle Spalten ausgewählt werden, und
eine Einrichtung (50), die vom Ausgangssignal der Einstelleinrichtung (400) abhängig ist, zum Verbinden einer entsprechenden Spalte des Speicherzellenfeldes mit der gemeinsamen Auslesedaten-Übertragungs­ leitung aufweist.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
das Speicherzellenfeld eine Mehrzahl von Spaltengruppen (M1 bis M4) aufweist, die jeweils eine Mehrzahl von Spalten enthalten, und
die Ausleseeinrichtung eine Einrichtung (Fig. 21) zum Auswählen einer Spalte aus der jeweiligen Spaltengruppe und zum Verbinden der ausgewählten Spalten mit der gemeinsamen Auslesedaten-Übertragungsleitung im Testmodus aufweist.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
das Speicherzellenfeld (1) eine Mehrzahl von Spaltengruppen (MB1 bis MB4) aufweist, die jeweils eine Mehrzahl von Spalten enthalten,
wobei die gemeinsame Auslesedaten-Übertragungsleitung eine Mehrzahl von Auslesedaten-Übertragungsleitungen (150a bis 150d) aufweist, die entsprechend der jeweiligen Spaltengruppe gebildet sind,
die Bestimmungsschaltung eine Mehrzahl von Bestimmungseinrichtungen (370a bis 370d) aufweist, die entsprechend der jeweiligen Auslesedaten-Übertragungsleitung gebildet sind, und die Ausleseeinrichtung eine Einrichtung (Fig. 22) zum Auswählen einer Mehrzahl von Spalten aus der jeweiligen Spaltengruppe und zum Verbinden der ausgewählten Spalten mit der jeweiligen Auslesedaten- Übertragungsleitung im Testmodus aufweist.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß die Vorladeeinrichtung (55) ferner eine Einrichtung (Q26) zum Vorladen der Referenzpotential-Übertragungsleitung auf dasselbe Potential wie die gemeinsame Auslesedaten-Übertragungsleitung aufweist.

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 3 bis 9, dadurch gekennzeichnet, daß
die erste Kopplungseinrichtung ein erstes Schaltelement (Q16, Q17), dessen Steuer-Gate mit einer entsprechenden Spalte und dessen einer Leitungsanschluß mit dem ersten Potential (Vss) verbunden ist; und
ein zweites Schaltelement (Q18, Q19), das von einem Spaltenauswahl­ signal abhängig ist, zum Verbinden des zweiten Leitungsanschlusses des ersten Schaltelements mit der gemeinsamen Auslesedaten-Übertragungsleitung (15a, 15b) aufweist.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 3 bis 9, dadurch gekennzeichnet, daß
die erste Kopplungseinrichtung, erste Schaltelemente (Q50, Q51; Q55, Q56), deren Steuer-Gates jeweils mit einer unterschiedlichen Spalte eines Paares und deren einer Leitungsanschluß mit der gemeinsamen Auslesedaten-Übertragungsleitung (15a, 15b) verbunden sind, und
ein zweites Schaltelement (Q52, Q53; Q57), das von einem Spaltenauswahlsignal abhängig ist, zum Verbinden des zweiten Leitungsanschlusses der ersten Schaltelemente mit dem ersten Potential aufweist.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 11, gekennzeichnet durch
eine Schreibdaten-Übertragungsleitung (20a, 20b), die getrennt von der gemeinsamen Auslesedaten-Übertragungsleitung (15a, 15b) gebildet ist, zum Übertragen der Schreibdaten, und
ein Schreibgatter (80), das vom Schreibbestimmungssignal (W) und einem Spaltenauswahlsignal abhängig ist, zum Verbinden der Schreibdaten- Übertragungsleitung mit einer entsprechenden Spalte des Speicherzellenfeldes.

13. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 12, gekennzeichnet durch
eine Verstärkungseinrichtung (16) zum Verstärken eines Signals auf der gemeinsamen Auslesedaten-Übertragungsleitung, und
eine Auswahleinrichtung (18) zum selektiven Durchlassen und Ausgeben des Ausgangssignals der Verstärkungseinrichtung oder des Ausgangssignals der Bestimmungsschaltung, wobei die Auswahleinrichtung im Normalbetriebsmodus das Ausgangssignal der Verstärkungseinrichtung und im Testbetriebsmodus das Ausgangssignal der Bestimmungsschaltung auswählt.

14. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 13, dadurch gekennzeichnet, daß
die Ausleseeinrichtung eine erste Entladungseinrichtung (Q16 bis Q19; Q50 bis Q53; Q55 bis Q57) aufweist, die entsprechend der jeweiligen Spalte gebildet ist, zum Entladen des Vorladepotentials der gemeinsamen Auslesedaten-Übertragungsleitung auf ein erstes Potential, wenn sie ausgewählt ist, und
die Referenzpotential-Erzeugungseinrichtung eine zweite Entladungs­ einrichtung (Q21, Q22) aufweist, zum Entladen des Vorladepotentials der Referenzpotential-Übertragungsleitung auf das erste Potential, wobei die Entladungsrate der zweiten Entladungseinrichtung kleiner als die Entladungsrate der gemeinsamen Auslesedaten-Übertragungsleitung durch die erste Entladungseinrichtung ist, wenn eine Spalte mit der Referenzpotential-Übertragungsleitung verbunden ist.

15. Verfahren zum Betreiben einer Halbleiterspeichereinrichtung nach Anspruch 1 im Testmodus, mit den Schritten:
Gleichzeitiges Auswählen einer Mehrzahl von Speicherzellen innerhalb des Speicherzellenfeldes und gleichzeitiges Übertragen von deren Daten auf die für die Spalten gemeinsame Auslesedaten- Übertragungsleitung (15a, 15b), und
Ausgeben eines Signals aus der Bestimmungsschaltung in Abhängigkeit vom Potential auf der gemeinsamen Auslesedaten-Übertragungsleitung, das entsprechend einem Bestimmungser­ gebnis angibt, ob eine defekte Speicherzelle in der ausgewählten Mehrzahl von Speicherzellen enthalten ist.

16. Verfahren nach Anspruch 15, gekennzeichnet durch den Schritt des Vorladens der gemeinsamen Auslesedaten-Übertragungsleitung auf ein vorbestimmtes Potential, wobei der Schritt der gleichzeitigen Datenübertragung den Schritt der Entladung oder Beibehaltung des Vorladepotentials der gemeinsamen Auslesedaten- Übertragungsleitung in Abhängigkeit von den Daten der ausgewählten Mehrzahl von Speicherzellen enthält.

17. Verfahren nach Anspruch 16, wobei die Speichereinrichtung ferner eine Referenzpotential-Übertragungsleitung zum Übertragen eines Referenzpotentials aufweist, und der Ausgabeschritt die Schritte:
Vorladen der Referenzpotential-Übertragungsleitung auf das Vorlade­ potential,
Entladen des Vorladepotentials der Referenzpotential-Übertragungs­ leitung mit einer Entladungsrate, die geringer als die langsamste Entladungsrate auf der gemeinsamen Auslesedaten-Übertragungsleitung ist, und Vergleichen des Potentials auf der Referenzpotential-Übertragungs­ leitung und des Potentials auf der Auslesedaten-Übertragungsleitung aufweist.

18. Verfahren nach Anspruch 16, wobei jede der Spalten ein Paar von Bitleitungen aufweist, auf denen zueinander komplementäre Daten übertragen werden, die gemeinsame Auslesedaten-Übertragungsleitung (15a, 15b) eine erste und eine zweite Auslesedaten-Übertragungsleitung (15a, 15b) entsprechend einem Paar von Bitleitungen aufweist, und der Ausgabeschritt die Schritte:
Entladen einer Referenzleitung mit einer vorbestimmten Rate, Vergleichen des Potentials auf der ersten Auslesedaten-Übertragungs­ leitung und des Potentials auf der Referenzpotential-Übertragungs­ leitung und Erzeugen eines ersten Vergleichsergebnisses,
Vergleichen des Potentials auf der zweiten Auslesedaten-Übertra­ gungsleitung und des Potentials auf der Referenzpotential-Übertra­ gungsleitung und Erzeugen eines zweiten Vergleichsergebnisses, und
Erfassen der Übereinstimmung/Nichtübereinstimmung des ersten und zweiten Vergleichsergebnisses aufweist.