DE3943532C2

DE3943532C2 -

Info

Publication number: DE3943532C2
Application number: DE3943532A
Authority: DE
Inventors: Kazutami Arimoto; Kazuyasu Fujishima; Yoshio Matsuda; Tsukasa Ooishi; Masaki Itami Hyogo Jp Tsukude
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-08-30
Filing date: 1989-08-28
Publication date: 1993-07-08
Anticipated expiration: 2009-08-29
Also published as: GB2222461A; DE3943532A1; GB2222461B; DE3943533C2; DE3928410C2; DE3943533A1; DE3928410A1; US5060230A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung mit einer Testschaltung auf dem Chip.

Da die Kapazität einer Halbleiterspeichereinrichtung immer größer wird, wird die Zunahme der Testzeit immer problematischer. In einem Artikel von J. Inoue u. a. mit dem Titel "Parallel testing technology for VLSI memories", ITC proceedings, 1987, Seiten 1066-1071; einem Artikel mit dem Titel "Technology for increasing test efficiency suitable for very large capacity memories", 1987, National Conference 165 of Semiconductor Materials Section of Institute of Electronics, Information and Communication Engineers of Japan, Seite 166 ist ein Parallel-Testverfahren für VLSI- Speicher vorgeschlagen, das die wirksame Testzeit drastisch senkt. Alle mit einer Wortleitung verbundenen Speicherzellen werden gleichzeitig getestet, indem eine Testschaltung auf dem Chip vorgesehen wird.

Fig. 1 ist ein Schaltdiagramm, das eine Anordnung eines Speichers zeigt, der eine Testschaltung auf dem Chip enthält, wie es in der zuletzt gezeigten Veröffentlichung gezeigt ist. Dieser Speicher weist ein Speicherfeld mit m×n Bit auf, wobei eine Mehrzahl von Speicherzellen in einer Matrix angeordnet ist, wie es zum Beispiel in Fig. 2 gezeigt ist.

Wie in Fig. 1 gezeigt ist, ist eine Testschaltung 20 mit einem Speicherfeld 10 verbunden. In dem Speicherfeld 10 sind eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bit leitungspaaren sich schneidend angeordnet, wobei Speicher zellen an deren Schnittstellen vorgesehen sind. In Fig. 1 sind als typisches Beispiel vier Wortleitungen WL1 bis WL4 und zwei Bitleitungspaare B1, und B2, gezeigt. Die Testschaltung 20 weist eine Schreibschaltung 30, Vergleichs schaltungen CP1 und CP2 und eine Nachweisschaltung 100 auf. Die Schreibschaltung 30 weist N-Kanal-MOS-Transistoren Q1 bis Q4, eine Schreibsteuerleitung WC und Schreibleitungen W und auf. Die Vergleichsschaltung CP1 weist N-Kanal-MOS- Transistoren Q5 und Q6 auf, und die Vergleichsschaltung CP2 weist N-Kanal-MOS-Transistoren Q7 und Q8 auf. Die Nachweis schaltung 100 weist N-Kanal-MOS-Transistoren Q9 und Q10, einen Inverter G1 und eine Vorladeschaltung 110 auf.

In der oben genannten Veröffentlichung ist ein Leitungstest vorgeschlagen, durch den die Testzeit deutlich verringert wird. Im folgenden wird dieser Leitungstest beschrieben. Zu erst werden zum Beispiel "H"- bzw. "L"-Pegeldaten an die Schreibleitungen W und angelegt, und ein Potential auf der Schreibsteuerleitung WC wird auf den "H"-Pegel angehoben. Folglich werden die Transistoren Q1 bis Q4 eingeschaltet, so daß die Potentiale auf den Bitleitungen B1 und B2 den "H"-Pegel annehmen, und die Potentiale auf den Bitleitungen und nehmen den "L"-Pegel an. Wenn ein Potential auf der Wortleitung WL1 auf den "H"-Pegel angehoben wird, werden die "H"-Pegeldaten entsprechend in die Speicherzellen M1 und M3 geschrieben. Nach dem Schreiben werden die Potentiale auf der Wortleitung WL1 und der Schreibsteuerleitung WC auf den "L"-Pegel gebracht.

Wenn danach das Potential auf der Wortleitung WL1 auf den "H"-Pegel angehoben wird, werden die in den Speicherzellen M1 bzw. M3 gespeicherten Daten auf die Bitleitungen B1 und B2 ausgelesen. Die Daten auf den Bitleitungspaaren B1, und B2, werden durch einen Leseverstärker (nicht gezeigt) verstärkt. In dem Fall des in Fig. 2 gezeigten Speicherfeldes 10 werden verstärkte n-Bit-Daten auf die Bitleitungspaare ausgelesen. Dann werden "L"- bzw. "H"-Pegeldaten an die Schreibleitungen W und angelegt.

Wenn die von den Speicherzellen M1 und M3 ausgelesenen Daten auf dem "H"-Pegel sind, nehmen die Potentiale auf den Bit leitungen B1 und B2 den "H"-Pegel an, und die Potentiale auf den Bitleitungen und nehmen den "L"-Pegel an. Folglich werden die Transistoren Q5 und Q7 eingeschaltet, so daß beide Potentiale an Knotenpunkten N1 und N2 den "L"-Pegel annehmen. Daher werden die Transistoren Q9 und Q10 abgeschaltet, so daß der schon vorher durch die Vorladungsschaltung 110 vorgeladene Knotenpunkt N3 nicht entladen wird. Somit wird ein Kennzeichensignal mit "L"-Pegel an eine Nach weissignalausgangsleitung DS ausgegeben.

Es sei jetzt angenommen, daß zum Beispiel die Speicherzelle M1 defekt ist. In diesem Fall nehmen die von den Speicher zellen M1 bzw. M3 ausgelesenen Daten die "L"- und "H"-Pegel an, obwohl "H"-Pegeldaten in die Speicherzellen M1 und M3 eingeschrieben worden sind. Folglich nehmen die Potentiale auf den Bitleitungen B1 bzw. die "L"- und "H"-Pegel an. Wenn "L"- und "H"-Pegeldaten entsprechend an die Schreib leitungen W und angelegt werden, wird der Transistor Q6 eingeschaltet, so daß der Knotenpunkt N1 auf den "H"-Pegel geladen wird. Folglich wird der Transistor Q9 eingeschaltet, so daß der Knotenpunkt N3 auf den "L"-Pegel entladen wird. Als Resultat wird ein Kennzeichensignal auf dem "H"-Pegel von der Nachweissignalausgangsleitung DS ausgegeben, das einen Fehler anzeigt.

Wie vorhergehend beschrieben ist, werden bei dem oben be schriebenen Leitungstest Daten an die Schreibleitungen W und angelegt, und dann werden Daten in eine Zeile von Speicher zellen geschrieben, die mit einer ausgewählten Wortleitung verbunden sind. Als Resultat werden die gleichen Daten in die Zeilen von Speicherzellen geschrieben. Die Daten werden von der Zeile von Speicherzellen ausgelesen, und Daten ent gegengesetzt zu den zuvor an die Schreibleitungen W und angelegten werden entsprechend an die Schreibleitungen W und angelegt. Wenn die von einer Zeile von Speicherzellen ausgelesenen Daten alle mit den zuvor in die Zeile von Speicher zellen eingeschriebenen Daten übereinstimmen, wird ein Kennzeichensignal auf dem "L"-Pegel von der Nachweissignal ausgangsleitung DS ausgegeben. Wenn andererseits mindestens eine Speicherzelle aus der Zeile von Speicherzellen, die mit einer Wortleitung verbunden sind, defekt ist, so daß die von der Speicherzelle ausgelesenen Daten nicht den zuvor eingeschriebenen Daten entsprechen, wird von der Nachweis signalausgangsleitung DS ein Kennzeichensignal auf dem "H"- Pegel ausgegeben.

Wie zuvorgehend beschrieben ist, werden alle mit einer Wortleitung verbundenen Speicherzellen in dem in Fig. 1 gezeigten Speicher mit einer Testschaltung auf dem Chip gleichzeitig getestet. Somit ist eine deutliche Verringerung der Testzeit zu erwarten.

In diesem Speicher sind jedoch die Schreibsteuerleitung WC und die Schreibleitungen W und gemeinsam für alle Bitleitungs paare vorgesehen, weswegen nur die gleichen Daten in eine mit einer Wortleitung verbundene Zeile von Speicher zellen geschrieben werden können. Genauer gesagt, ein Muster von in eine Zeile von Speicherzellen eingegebenen Testdaten ist aus Daten auf dem "H"- oder "L"-Pegel gebildet. Daher kann ein Lecken zwischen benachbarten Speicherzellen oder ähnliches nicht nachgewiesen werden, indem verschiedene Daten in benachbarte Speicherzellen geschrieben werden. Somit ist in dem in Fig. 1 gezeigten Speicher die Nachweisempfindlichkeit für die defekte Speicherzelle verringert, obwohl die Testzeit durch den Leitungstest verringert werden kann.

Aus dem IBM Technical Disclosure Bulletin, Band 30, 1988, Seiten 107-110 ist eine Halbleiterspeichereinrichtung bekannt, die eine Testschaltung aufweist. Bei dieser Halbleiterspeichereinrichtung werden Daten über Datenregister in die Speicherzellen geschrieben. Gleichzeitig werden die Daten in eine Vergleichseinrichtung geschrieben. Dann werden die Daten wieder aus den Speicherzellen ausgelesen und in der Vergleichseinrichtung mit den dort gespeicherten Daten verglichen. Da kein Testmuster vorgesehen ist, kann das Übersprechen benachbarter Zellen bzw. Datenleitungen nicht getestet werden.

Aus der US-PS 46 67 330 ist eine Halbleiterspeichereinrichtung bekannt, die eine Testschaltung zum Testen der Halbleiterspeichereinrichtung aufweist. Die Testschaltung stellt gleichzeitig die Vergleichseinrichtung dar. Sie enthält ebenfalls eine Speichereinrichtung. Die Testschaltung ist über eine Übertragungseinrichtung mit der Speicherzelle verbunden. Im Testzustand werden Daten in die Speicherzellen und in die Speichereinrichtung geschrieben. Dann werden die Daten aus den Speicherzellen ausgelesen und mit den in der Speichereinrichtung gespeicherten Daten verglichen.

Es ist Aufgabe der Erfindung, bei einer Halbleiter speichereinrichtung mit einer Testschaltung auf dem Chip einen geringeren Energieverbrauch zu erzielen.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung mit einer Testschaltung auf dem Chip, die durch die Merkmale des Patentanspruchs 1 gekennzeichnet ist.

Bevorzugte Ausführungsformen der Erfindung ergeben sich aus den Unteransprüchen.

Es folgt die Beschreibung von Ausführungsbeispielen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Schaltdiagramm einer Anordnung einer herkömmlichen Halbleiterspeichereinrichtung mit einer Testschaltung auf dem Chip;

Fig. 2 eine schematische Darstellung eines Speicherfeldes in der in Fig. 1 gezeigten Halbleiterspeicherein richtung;

Fig. 3 ein Blockdiagramm der gesamten Anordnung einer Halbleiterspeichereinrichtung mit einer Testschaltung auf dem Chip;

Fig. 3A ein Diagramm zum Erklären einer hierarchischen Anordnung von Datenbusleitungen;

Fig. 4A ein Diagramm einer Struktur des Hauptabschnittes eines Speicherfeldes in der in Fig. 3 gezeigten Halbleiterspeichereinrichtung;

Fig. 4B ein Diagramm einer anderen Anordnung eines Speicher feldes der in Fig. 3 gezeigten Haltleiter speichereinrichtung;

Fig. 5 ein Schaltdiagramm einer Anordnung eines in Fig. 4 gezeigten Leitungstestregisters;

Fig. 6 ein Zeitdiagramm zum Erklären einer gewöhnlichen Lesetätigkeit in der in den Fig. 3 bis 5 gezeigten Haltleiterspeichereinrichtung;

Fig. 7 ein Zeitdiagramm zum Erklären einer gewöhnlichen Schreibtätigkeit in der in den Fig. 3 bis 5 gezeigten Halbleiterspeichereinrichtung;

Fig. 8 ein Zeitdiagramm zum Erklären einer Tätigkeit zum Schreiben von erwarteten Daten in Register in der in den Fig. 3 bis 5 gezeigten Haltleiter speichereinrichtung;

Fig. 9 ein Zeitdiagramm zum Erklären einer Übereinstimmungs tätigkeit in der in den Fig. 3 bis 5 gezeigten Halbleiterspeichereinrichtung;

Fig. 10 ein Flußdiagramm zum Erklären eines Leitungstest modus;

Fig. 11A ein typisches Diagramm zum Erklären einer Tätigkeit zum Schreiben von in den Registern gehaltenen Zufallsdaten in einer Zeile von Speicherzellen;

Fig. 11B ein typisches Diagramm zum Erklären einer Tätig keit zum Erfassen einer Übereinstimmung von aus einer Zeile von Speicherzellen gelesenen Daten und in Registern gehaltenen erwarteten Daten;

Fig. 12A ein ein Beispiel von einem Muster von Testdaten zeigenden Diagramm;

Fig. 12B ein Diagramm zum Erklären von Testzeit eines Testes, der auf einem Muster besteht, das als Schachbrett bezeichnet wird;

Fig. 13 ein Schaltdiagramm einer Anordnung eines Haupt abschnittes einer Halbleiterspeichereinrichtung mit einer anderen Testschaltung auf dem Chip;

Fig. 14 ein Schaltdiagramm einer Anordnung eines Haupt abschnittes einer Halbleiterspeichereinrichtung mit einer weiteren Testschaltung auf dem Chip;

Fig. 15 ein Schaltdiagramm einer Anordnung eines Haupt abschnittes einer Halbleiterspeichereinrichtung mit einer anderen Ausführungsform der Testschaltung auf dem Chip; und

Fig. 16 ein Schaltdiagramm einer Anordnung eines Haupt abschnittes einer Halbleiterspeichereinrichtung mit einer weiteren Ausführungsform der Testschaltung auf dem Chip.

Fig. 3 ist ein Blockdiagramm, das die gesamte Anordnung einer Halbleiterspeichereinrichtung zeigt, die eine Testschaltung auf dem Chip (On-chip-Testschaltung) gemäß einer Ausführungs form der Erfindung aufweist. Zusätzlich zeigt Fig. 4A ein Diagramm einer Anordnung eines Hauptabschnittes eines Speicher feldes, das in der in Fig. 3 gezeigten Halbleiterspeicher einrichtung enthalten ist.

Wie in Fig. 3 gezeigt ist, weist ein Speicherfeld 1 eine Mehrzahl von Untereingangs-/-ausgangsleitungspaaren auf, die in einer Mehrzahl von Spalten angeordnet sind. Eine Mehrzahl von Bitleitungspaaren ist entsprechend zu jeder der Mehrzahl von Untereingangs-/-ausgangsleitungspaaren vorgesehen. In Fig. 3 sind nur ein Untereingangs-/-ausgangsleitungspaar (im folgenden als Unter-I/O-Leitungspaar bezeichnet) SIO1 und und zwei Bitleitungspaare BL1, und BL2, , die entsprechend dazu vorgesehen sind, gezeigt.

In Fig. 4A sind nur zwei Unter-I/O-Leitungspaare SIO1, und SIO2, gezeigt. Zusätzlich sind nur drei Bitleitungs paare BL1, bis BL3, , die entsprechend zu den Unter- I/O-Leitungspaaren SIO1 und vorgesehen sind, gezeigt, und nur drei Bitleitungspaare BL4, bis BL6, sind gezeigt, die entsprechend zu dem Unter-I/O-Leitungspaar SIO2 und vorgesehen sind. Ein Leseverstärker SA ist mit jedem der Bitleitungspaare BL1, bis BL6, verbunden. Der Leseverstärker SA wird als Reaktion auf ein Leseverstärker aktivierungsmittel Φs betrieben.

Zusätzlich sind die Bitleitungen BL1 und entsprechend mit den Unter-I/O-Leitungen SIO1 und durch Schalter S1 verbunden. Ähnlich sind die Bitleitungspaare BL2, und BL3, entsprechend mit den Unter-I/O-Leitungspaaren SIO1 und durch Schalter S2 und Schalter S3 verbunden. Zusätzlich sind die Bitleitungspaare BL4, , BL5, und BL6, entsprechend mit den Unter-I/O-Leitungspaaren SIO2 und über Schalter S4, Schalter S5 und Schalter S6 ver bunden. Ein Schaltsignal SW1 wird an die Schalter S1 und S4 angelegt, ein Schaltsignal SW2 wird an die Schalter S2 und S5 angelegt, und ein Schaltsignal SW3 wird an die Schalter S3 und S6 angelegt.

Eine Mehrzahl von Wortleitungen ist die Bitleitungspaare BL1, bis BL6, schneidend angeordnet. In Fig. 4A ist nur eine einzelne Wortleitung WL, die die Bitleitungspaare BL1, und BL4, schneidet, gezeigt. Eine Speicherzelle MC1 ist an dem Schnittpunkt der Wortleitung WL und der Bit leitung BL1 vorgesehen, und eine Speicherzelle MC2 ist an dem Schnittpunkt der Wortleitung WL und der Bitleitung BL4 vorgesehen. Weiter sind die Unter-I/O-Leitungspaare SIO1, und SIO2, entsprechend mit einem Eingangs-/Aus gangsleitungspaar I/O und durch Leitungstestregister 70 verbunden. Die Mehrzahl von Leistungstestregister 70 stellen einen Leitungstestregisterabschnitt 7 dar.

In dieser Halbleiterspeichereinrichtung weisen die Datenbus leitungen zum Eingeben/Ausgeben von Daten in die/aus den Speicherzellen eine hierarchische Struktur mit einem Ein gangs-/Ausgangsleitungspaar, einer Mehrzahl von Unter-I/O- Leitungspaaren und einer Mehrzahl von Bitleitungspaaren auf, wie in Fig. 3A gezeigt ist.

Wie in Fig. 3 gezeigt ist, legt ein Adreßpuffer/Vordecoder (im folgenden nur einfach als Adreßpuffer bezeichnet) 2 ein von außen angelegtes Adreßsignal zu vorbestimmten Zeitpunkten an einen Zeilendecoder 3 an. Zusätzlich legt der Adreßpuffer 2 das von außen angelegte Adreßsignal an einen Spaltendecoder 4 zu vorbestimmten Zeitpunkten an. Weiterhin legt der Adreß puffer 2 Schaltsignale SW1 bis SWn als Reaktion auf das von außen angelegte Adreßsignal an. Der Zeilendecoder 3 wählt eine beliebige der Wortleitungen in dem Speicherfeld 1 als Reaktion auf das Adreßsignal aus. Der Spaltendecoder 4 wählt ein beliebiges der Unter-I/O-Leitungspaare in dem Speicherfeld 1 als Reaktion auf das Adreßsignal aus, verbindet dieses mit einem Eingangs-/Ausgangsleitungspaar I/OL und . Die von dem Speicherfeld 1 ausgelesenen Daten werden als Aus gangsdaten Dout nach außen durch das Eingangs-/Ausgangsleitungs paar I/O und und einen Eingangs-/Ausgangspuffer 8 ausgegeben. Zusätzlich werden von außen angelegte Eingangs daten Din in das Speicherfeld 1 durch den Eingangs-/Ausgangs puffer 8 und die Eingangs-/Ausgangsleitungspaare I/O und eingeschrieben.

Ein Komparatorabschnitt 5 und ein Registerabschnitt 6 sind zwischen dem Speicherbrief 1 und dem Spaltendecoder 4 vor gesehen. Der Komparatorabschnitt 5 und der Registerabschnitt 6 stellen einen Leitungstestregisterabschnitt 7 dar, wie er in Fig. 4A gezeigt ist.

Ein Taktgenerator 9 erzeugt verschiedene Steuersignale zum Steuern von jedem Abschnitt als Reaktion auf dem Empfang eines Zeilenadreßtaktsignales RAS, einen Spaltenadreßtakt signales CAS, eines Schreibfreigabesignales WE, eines Test freigabesignales TE, die von außen angelegt werden, und eines Adreßübergangsnachweissignales ATD, das von dem Adreßpuffer 2 angelegt ist. Mittlerweile kann eine herkömmliche Halb leiterspeichereinrichtung großer Kapazität eine Redundanz schaltung aufweisen, die eine zusätzliche Spalte 1a, einen zusätzlichen Komparator 5a, ein zusätzliches Register 6a und einen zusätzlichen Spaltendecoder 4a zum Verbessern der Ausbeute enthält.

Fig. 4B ist ein Diagramm, das ein anderes Beispiel einer Anordnung eines Speicherfeldes zeigt, wie es in der in Fig. 3 gezeigten Halbleiterspeichereinrichtung vorhanden ist.

In Fig. 4B ist nur ein einzelnes Unter-I/O-Leitungspaar SIO1 und gezeigt. Zwei Bitleitungspaare BL1 und BL2 und sind benachbart zueinander zwischen den Unter-I/O- Leitungen SIO1 und angeordnet. Leseverstärker SA, die mit den Bitleitungspaaren BL1 und und BL2 und ver bunden sind, sind benachbart zueinander angeordnet. Jeder der Schalter S1 und S2 weist einen N-Kanal-MOS-Transistor auf. Die Strukturen der anderen Abschnitte sind die gleichen wie die in Fig. 4A gezeigten.

Fig. 5 ist ein Schaltdiagramm, das eine Struktur des in Fig. 4A gezeigten Leitungstestregisterabschnittes 7 zeigt. Wie in Fig. 5 gezeigt ist, weist jedes der Leitungstestregister 70 einen Komparator 50 und ein Register 60 auf. Der Komparator 50 weist N-Kanal-MOS-Transistoren Q15 bis Q18 auf. Knoten punkte N11 und N12 in dem Komparator 50 sind entsprechend mit den Unter-I/O-Leitungen SIO1 und durch N-Kanal-MOS- Transistoren Q11 und Q12 verbunden. Ein Knotenpunkt N13 in dem Komparator 50 ist mit der Unter-I/O-Leitung SIO1 durch den Transistor Q15 und einen N-Kanal-MOS-Transistor Q13 und mit der Unter-I/O-Leitung durch den Transistor Q16 und einen N-Kanal-MOS-Transistor Q14 verbunden. Zusätzlich ist der Transistor Q18 zwischen einer Vergleichsleitung ML und dem Massepotential geschaltet. Das Gate des Transistors Q18 ist mit dem Knotenpunkt N13 verbunden. Somit ist der Knoten punkt N13 mit der Vergleichsleitung ML auf eine verdrahtete ODER-Weise verbunden. Der Transistor Q17 ist zwischen dem Knotenpunkt N13 und dem Massepotential geschaltet. Die Gates der Transistoren Q11 und Q12 empfangen ein Steuersignal Φ1, und die Gates der Transistoren Q13 und Q14 empfangen ein Steuersignal Φ2. Weiterhin empfängt das Gate des Transistors Q17 ein Steuersignal Φ3. Die Transistoren Q15 und Q16 stellen eine exklusive ODER-Schaltung (Antivalenzschaltung) dar.

Das Register 60 enthält N-Kanal-MOS-Transistoren Q19 und Q21 und P-Kanal-MOS-Transistoren Q20 und Q22, die entsprechend kreuzweise zwischen die Knotenpunkte N11 und N12 geschaltet sind. Ein Steuersignal Φ4 wird an einen Knotenpunkt N14 in dem Register 60 angelegt, und ein Steuersignal Φ5 wird an einem Knotenpunkt N15 darin angelegt.

Andererseits sind die Knotenpunkte N11 und N12 entsprechend mit Eingangs-/Ausgangsleitungen I/O und über N-Kanal- MOS-Transistoren Q51 uns Q52 verbunden. Die Gates der Tran sistoren Q51 und Q52 empfangen ein Spaltenauswahlsignal Y_i von dem in Fig. 3 gezeigten Spaltendecoder 4.

Die Strukturen des Komparators 50 und des Registers 60, die mit einem Unter-I/O-Leitungspaar SIO2 und verbunden sind, sind oft die gleichen wie die, die mit dem Unter-I/O-Lei tungspaar SIO1 und verbunden sind. Jedoch wird das Spal tenauswahlsignal Y_i+1 von dem Spaltendecoder 4 an die Gates der Transistoren Q51 und Q52 angelegt, die dem Unter-I/O- Leitungspaar SIO2 und entsprechen. Die Steuersignale Φ1 bis Φ5 werden von dem in Fig. 3 gezeigten Taktgenerator 9 erzeugt.

Bezugnehmend auf die Zeitablaufdiagramme der Fig. 6 bis 9 wird jetzt die Funktionsweise der in den Fig. 3 bis 5 ge zeigten Halbleiterspeichereinrichtung beschrieben.

Fig. 6 zeigt ein Zeitablaufdiagramm zum Darstellen der normalen Lesetätigkeit in der Haltleiterspeichereinrichtung.

Wenn das Steuersignal Φ1 auf den "H"-Pegel angehoben wird, werden die Transistoren Q11 und Q12 eingeschaltet. Folglich wird jedes der Unter-I/O-Leitungspaare SIO1, und SIO2, mit den entsprechenden Knotenpunkten N11 und N12 ver bunden. Wenn dann ein Potential auf der Wortleitung WL auf den "H"-Pegel gehoben wird, werden die in der Speicherzelle MC1 gespeicherten Daten auf die Bitleitung BL1 ausgelesen, und die in der Speicherzelle MC2 gespeicherten Daten werden auf die Bitleitung BL4 (in Fig. 4A) ausgelesen. Folglich werden die Potentiale auf den Bitleitungen BL1 und BL4 geändert. Wenn ein Leseverstärkungsaktivierungssignal Φ0 auf den "H"-Pegel gehoben wird, werden die Leseverstärker SA betrieben. Folglich werden die Potentialdifferenzen zwischen dem Bitleitungspaar BL1 und bzw. zwischen dem Bitleitungs paar BL4 und verstärkt.

Wenn dann das Schaltsignal SW1 auf dem "H"-Pegel angehoben wird, werden die Schalter S1 und S4 eingeschaltet, so daß die Bitleitungspaare BL1, und BL4, entsprechend mit den Unter-I/O-Leitungspaaren SIO1, und SIO2, verbunden werden. Zusätzlich wird das Spaltenauswahlsignal Y_i auf den "H"-Pegell angehoben, so daß das Unter-I/O-Leitungs paar SIO1 und mit dem Eingangs-/Ausgangsleitungspaar I/O und verbunden wird. Folglich werden die Daten auf dem Bitleitungspaar BL1 und auf das Eingangs-/Ausgangs leitungspaar I/O und durch das Unter-I/O-Leitungspaar und die Knotenpunkte N11 und N12 übertragen. Zu dem Zeitpunkt werden die Steuersignale Φ4 und Φ5 entsprechend auf die "L"- und "H"-Pegel geändert. Als Resultat wird die Potentialdif ferenz zwischen den Knotenpunkten N11 und N12 verstärkt. In diesem Falle dient das Register 60 als ein Verstärker.

Auf die oben beschriebene Weise werden die in der Speicherzelle MC1 gespeicherten Daten auf das Eingangs-/Ausgangsleitungs paar I/O und ausgelesen.

Fig. 7 ist ein Zeitablaufdiagramm zum Erläutern der normalen Schreibtätigkeit in dieser Halbleiterspeichereinrichtung. Es sei angenommen, daß Daten von der Speicherzelle MC1 aus gelesen werden und dann die invertierten Daten der ausgelesenen Daten in die Speicherzelle MC1 eingeschrieben werden.

Zunächst wird das Steuersignal Φ1 auf den "H"-Pegel gehoben. Foglich wird jedes der Unter-I/O-Leitungspaare SIO1, und SIO2, mit den entsprechenden Knotenpunkten N11 und N12 verbunden. Wenn ein Potential auf der Wortleitung WL auf den "H"-Pegel angehoben wird, werden die in der Speicher zelle MC1 gespeicherten Daten auf die Bitleitung BL1 aus gelesen, und die in der Speicherzelle MC2 gespeicherten Daten werden auf die Bitleitung BL4 ausgelesen. Wenn das Lesever stärkeraktivierungssignal Φ0 auf den "H"-Pegel gehoben wird, werden die Leseverstärker SA bestätigt. Folglich werden die Potentialunterschiede zwischen dem Bitleitungspaar BL1 und BL1 bzw. zwischen dem Bitleitungspaar BL4 und BL4 verstärkt.

Wenn dann das Schaltsignal SW1 auf den "H"-Pegel gehoben wird, wird das Bitleitungspaar BL1 und mit dem Unter-I/O- Leitungspaar SIO1 und verbunden, und das Bitleitungspaar BL4 und wird mit dem Unter-I/O-Leitungspaar SIO2 und verbunden. Wenn die Steuersignale Φ4 bzw. Φ5 auf den "L"- und "H"-Pegel geändert werden, werden die Register 60 aktiviert. Folglich werden die Potentialunterschiede zwischen dem Unter-I/O-Leitungspaar SIO1 und bzw. dem Unter-I/O-Leitungspaar SIO2 und verstärkt. In diesem Falle dient jedes der Register 60 als Verstärker.

Auf die oben beschriebene Weise werden die in der Speicher zelle MC1 gespeicherten Daten auf das Unter-I/O-Leitungspaar SIO1 und ausgelesen, und die in der Speicherzelle MC2 gespeicherten Daten werden auf das Unter-I/O-Leitungspaar SIO2 und ausgelesen.

Andererseits werden komplementäre Daten an das Eingangs-/ausgangs leitungspaar I/O und angelegt. Es sei hier ange nommen, daß die invertierenden Daten der von der Speicherzelle MC1 ausgelesenen Daten angelegt werden. Wenn das Steuersignal Φ1 auf den "L"-Pegel gesenkt wird, werden die Unter-I/O- Leitungspaare SIO1, und SIO2, von den entsprechenden Knotenpunkten SW1 auf den "L"-Pegel gesenkt wird, wird das Bitleitungspaar BL1 und von dem Unter-I/O-Leitungspaar SIO1 und getrennt, und das Bitleitungspaar BL4 und wird von dem Unter-I/O-Leitungspaar SIO2 und getrennt.

Die Steuersignale Φ4 und Φ5 werden auf ein mittleres Potential des Spannungsversorgungspotentiales zurückgebracht, und das Spaltenauswahlsignal Y_i nimmt den "H"-Pegel an. Folglich wird das Unter-I/O-Leitungspaar SIO1 und mit dem Eingangs-/ Ausgangsleitungspaar I/O und durch die Knotenpunkte N11 und N12 verbunden. Als Resultat werden die Daten auf dem Eingangs-/Ausgangsleitungspaar I/O und entsprechend zu dem Unter-I/O-Leitungspaar SIO1 und durch die Knoten punkte N11 und N12 übertragen. Wenn die Steuersignale Φ4 bzw. Φ5 auf den "L"- und "H"-Pegel geändert werden, wird eine Potentialdifferenz zwischen dem Unter-I/O-Leitungspaar SIO1 und verstärkt.

Wenn das Schaltsignal SW1 auf den "H"-Pegel angehoben wird, wird das Bitleitungspaar LB1 und mit dem Unter-I/O-Lei tungspaar SIO1 und verbunden. Folglich werden die Daten auf dem Unter-I/O-Leitungspaar SIO1 und zu dem Bitlei tungspaar BL1 und übertragen. Als Resultat werden die Daten auf dem Bitleitungspaar BL1 und invertiert, so daß invertierte Daten in die Speicherzelle MC1 geschrieben werden.

Fig. 8 ist ein Zeitablaufdiagramm zum Erläutern einer Schreibtätigkeit erwarteter Daten in die Register 60 in dieser Halbleiterspeichereinrichtung.

Zuerst wird ein Potential auf der Wortleitung WL auf dne "H"-Pegel gehoben. Folglich werden in der Speicherzelle MC1 gespeicherte Daten auf die Bitleitung BL1 ausgelesen, und in der Speicherzelle MC2 gespeicherte Daten werden auf die Bitleitung BL4 ausgelesen. Wenn das Leseverstärkeraktivierungs signal Φs auf den "H"-Pegel gehoben wird, werden die Leseverstärker SA bestätigt, so daß Potentialunterschiede zwischen dem Bitleitungspaar BL1 und und zwischen dem Bitleitungspaar BL4 und entsprechend verstärkt werden. Da das Schaltsignal SW1 zu diesem Zeitpunkt auf dem "L"-Pegel ist, sind die Bitleitungspaare BL1, bzw. BL4, von den Unter-I/O-Leitungspaaren SIO1, bzw. SIO2, ge trennt. Da zusätzlich das Steuersignal Φ1 auf dem "L"-Pegel ist, sind die Unter-I/O-Leitungspaare SIO1, bzw. SIO2, von den entsprechenden Knotenpunkten N11 und N12 ge trennt.

Dann werden komplementäre erwartete Daten an das Eingangs-/ Ausgangsleitungspaar I/O und angelegt. Wenn das Spalten auswahlsignal Y_i auf den "H"-Pegel gehoben wird, werden die dem Unter-I/O-Leitungspaar SIO1 und entsprechenden Knoten punkte N11 und N12 mit dem Eingangs-/Ausgangsleitungspaar I/O und verbunden. Folglich werden die erwarteten Daten auf dem Eingangs-/ausgangsleitungspaar I/O und zu den Knotenpunkten N11 und N12 übertragen. Wenn die Steuersignale ø4 und ø5 entsprechend zu den "L"- und "H"-Pegeln geändert werden, werden die Register 60 aktiviert. Folglich wird ein Potentialunterschied zwischen den Knotenpunkten N11 und N12 verstärkt. Als Resultat werden Daten auf den Knotenpunkten N11 und N12 in dem entsprechenden Register 60 gehalten. Wenn das Spaltenauswahlsignal Y_i auf den "L"-Pegel gesenkt wird, werden die Knotenpunkte N11 und N12 von dem Eingangs-/Aus gangsleitungspaar I/O und getrennt.

Dann werden neue erwartete Daten an das Eingangs-/Ausgangs leitungspaar I/O und angelegt. Wenn das Spaltenauswahl signal Y_i+1 auf den "H"-Pegel gehoben wird, werden die dem Unter-I/O-Leitungspaar SIO2 und entsprechenden Knoten punkte N11 und N12 mit dem Eingangs-/Ausgangsleitungspaar I/O und verbunden. Folglich werden die erwarteten Daten auf dem Eingangs-/Ausgangsleitungspaar I/O und zu den Knotenpunkten N11 und N12 übertragen. Wenn das Steuersignal Φ4 bzw. Φ5 sich zu dem "L"- und "H"-Pegel ändert, werden die Register 60 aktiviert. Folglich wird eine Potentialdifferenz zwischen den Knotenpunkten N11 und N12 verstärkt. Als Resultat werden die erwarteten Daten in dem entsprechenden Register 60 gehalten. Wenn das Spaltenauswahlsignal Y_i+1 auf den "L"-Pegel gesenkt wird, werden die Knotenpunkte N11 und N12 von dem Eingangs-/Ausgangsleitungspaar I/O und getrennt.

Auf die oben beschriebene Weise werden die erwarteten Daten in jedes der Register 60 geschrieben. In diesem Fall dient jedes der Register 60 als eine Verriegelungsschaltung (Latch- Schaltung). Dabei wird eine Auffrischtätigkeit in Bezug auf die Speicherzellen MC1 und MC2 durchgeführt.

Fig. 9 ist ein Zeitablaufdiagramm zum Erläutern einer Ver gleichstätigkeit bei dieser Halbleiterspeichereinrichtung. In diesem Falle ist die Vergleichsleitung ML auf den "H"-Pegel zuvor aufgeladen.

Zuerst wird ein Potential auf der Wortleitung WL auf den "H"-Pegel gehoben. Folglich werden in der Speicherzelle MC1 gespeicherte Daten auf die Bitleitung BL1 ausgelesen, und in der Speicherzelle MC2 gespeicherte Daten werden auf die Bitleitung BL4 ausgelesen. Wenn das Leseverstärkeraktivierungs signal Φs auf den "H"-Pegel gehoben wird, werden die Leseverstärker SA betätgt. Folglich werden die Potential unterschiede zwischen dem Bitleitungspaar BL1 und bzw. dem Bitleitungspaar BL4 und verstärkt. Wenn das Schalt signal SW1 auf den "H"-Pegel gehoben wird, wird das Bitleitungspaar BL1 und mit dem Unter-I/O-Leitungspaar SIO1 und verbunden, und das Bitleitungspaar BL4 wird mit dem Unter-I/O-Leitungspaar SIO2 und verbunden. Folglich werden die aus der Speicherzelle MC1 ausgelesenen Daten auf das Unter-I/O-Leitungspaar SIO1 und übertragen, und die aus der Speicherzelle MC2 ausgelesenen Daten werden auf das Unter-I/O-Leitungspaar SIO2 und übertragen.

Dann wird das Steuersignal Φ3 auf den "L"-Pegel gesenkt. Folglich wird der Transistor Q17 in jedem der Komparatoren 50 abgeschaltet. Zusätzlich wird das Steuersignal Φ2 auf den "H"-Pegel gehoben. Folglich werden die Transistoren Q13 und Q14 eingeschaltet, so daß die Unter-I/O-Leitungspaare SIO1, bzw. SIO2, mit den entsprechenden Kompara toren 50 verbunden werden.

Wenn die aus der Speicherzelle MC1 auf das Unter-I/O-Lei tungspaar SIO1 und ausgelesenen Daten mit den in den Knotenpunkten N11 und N12 durch die entsprechenden Register 60 gehaltenen Daten übereinstimmen, wird das Potential des Knotenpunktes N13 auf den "L"-Pegel gehen. Daher bleibt der Transistor MC2 auf das Unten-I/O-Leitungspaar SIO2 und ausgelesenen Daten den in den Knotenpunkten N11 und N12 durch das entsprechende Register 60 gehaltenen Daten entsprechen, bleibt der entsprechende Transistor Q18 abgeschaltet. Somit bleibt die Vergleichsleitung ML auf dem "H"-Pegel.

Wenn jedoch die aus der Speicherzelle MC1 auf das Unter-I/O- Leitungspaar SIO1 und ausgelesenen Daten nicht mit den in den entsprechenden Knoten N11 und N12 gehaltenen erwarteten Daten übereinstimmen, geht das Potential des Knotenpunktes 13 auf den "H"-Pegel, was durch die unterbrochene Linie gekennzeichnet ist. Daher wird der Transistor Q18 eingeschaltet, so daß die Vergleichsleitung ML so entladen wird, daß deren Potential auf den "L"-Pegel übergeht, was durch die unterbrochene Linie gekennzeichnet ist. Ähnlich, wenn die aus der Speicherzelle MC2 auf das Unter-I/O-Leitungspaar SIO2 und ausgelesenen Daten nicht mit den in den ent sprechenden Knotenpunkten N11 und N12 gehaltenen erwarteten Daten übereinstimmen, wird die Vergleichsleitung ML so entladen, daß ihr Potential auf den "L"-Pegel übergeht. Genauer gesagt, die Vergleichsleitung ML ist mit allen Leitungstest registern 70 in einer ODER-Weise verbunden. Wenn somit mindestens eine Zeile von Speicherzellen, die mit einer einzelnen Wortleitung verbunden sind, defekt ist, geht das Potential auf der Vergleichsleitung ML auf den "L"-Pegel. Andererseits, wenn alle einer Zeile von Speicherzellen, die mit einer einzelnen Wortleitung verbunden sind, normal sind, bleibt das Potential auf der Vergleichsleitung ML auf dem "H"-Pegel.

Wie zuvor beschrieben ist, dient bei dieser Halbleiterspeicher einrichtung jedes der Register 60 als ein Vorverstärker für ein Unter-I/O-Leitungspaar zu dem Zeitpunkt der gewöhnlichen Lese- und Schreibtätigkeit, während sie als Daten verriegelung zum Halten von erwarteten Daten zum Zeitpunkt des Testens dienen.

Da der Registerabschnitt 6, der die Mehrzahl von Registern 60 enthält, Zufallsdaten halten kann, können Zufallsdaten als erwartete Daten benutzt werden. Somit kann ein Leitungs test auf der Basis von zufälligen Testdaten durchgeführt werden.

Unter Bezugnahme auf die Fig. 10 bis 12 wird jetzt ein Leitungstestmodus dieser Halbleiterspeichereinrichtung be schrieben.

Wie in Fig. 11A gezeigt ist, werden Zufallsdaten in Register 60 geschrieben (in dem in Fig. 10 gezeigten Schritt S1). Dann werden die in Registern 60 gehaltenen Daten auf eine Zeile von Speicherzellen MC1 bis MC4 übertragen, die mit einer einzelnen wortleitung WL verbunden sind (in dem Schritt S2). Die Tätigkeit des Schrittes S2 wird unter Bezugnahme auf alle Wortleitungen durchgeführt. Folglich werden Daten in alle Speicherzellen geschrieben.

Wie in Fig. 11B gezeigt ist, werden Daten, die von einer Zeile von Speicherzellen MC1 bis MC4, die mit einer einzelnen Wortleitung WL verbunden sind, mit Daten (erwartete Daten) verglichen, die in den Registern 60 in den Komparatoren 50 gehalten werden (in dem Schritt S3). In Fig. 11B ist angenommen, daß der Wert "0", der in die Speicherzelle MC2 geschrieben ist, zu "1" invertiert wird, da die Speicherzelle MC2 defekt ist. In diesem Fall wird die Vergleichsleitung ML durch den entsprechenden Komparator 50 so entladen, daß das Potential darauf den "L"-Pegel annimmt. Die Tätigkeit in dem Schritt S3 wird unter Bezug auf alle Wortleitungen durchgeführt. Somit werden in allen Speicherzellen gespeicherte Daten getestet.

Auf die oben beschrieebene Weise kann ein auf zufälligen Testdaten beruhender Leitungstest durchgeführt werden. Somit kann die Musterempfindlichkeit oder ähnliches durch willkürliches Setzen eines Musters von Testdaten überprüft werden. Genauer gesagt, ein Lecken zwischen benachbarten Speicherzellen oder ähnliches kann entdeckt werden, indem verschiedene Daten in benachbarte Speicherzellen geschrieben werden. Es braucht jedoch eine längere Zeit, Daten in eine Speicherzelle zu schreiben oder aus ihr zu lesen, als Daten in ein Register 60 zu schreiben. In der oben beschriebenen Ausführungsform werden Daten simultan von den Registern 60 in eine Mehrzahl von mit einer einzelnen Wortleitung verbundenen Speicherzellen geschrieben. Zusätzlich werden Daten simultan von einer Mehrzahl von mit einer einzelnen Wortleitung verbundenen Speicherzellen ausgelesen, und die Daten werden simultan mit den in den Registern 60 gehaltenen erwarteten Daten verglichen. Somit kann ein auf Zufallsdaten beruhender Test in kurzer Zeit durchgeführt werden. Obwohl in dem in den Fig. 10 bis 11B gezeigten Beispiel Daten des gleichen Musters in die entsprechenden Zeilen geschrieben werden, können Daten verschiedenen Musters in die entsprechenden Zeilen geschrieben werden.

Im folgenden soll die für einen auf den Testdaten eines Musters, wie es in Fig. 12A gezeigt ist, basierenden Test benötigte Testzeit bestimmt werden.

Es sei angenommen, daß eine Zykluszeit t_c ist. Die zum Schreiben der Daten "011011" in m-bit-Register 60 benötigte Zeit beträgt t_cm. Die zum Schreiben der in den Registern 60 gespeicherten m-Bit-Daten in n Zeilen in einem Speicherfeld 1 benötigte Zeit beträgt t_cn. Die zum Auslesen von in allen Zeilen in dem Speicherfeld 1 gespeicherten Daten und Vergleichen derselben mit den in den Registern 60 gespeicherten m-Bit-Daten benötigte Zeit beträgt t_cn. Somit ergibt sich die Testzeit T1 wie folgt:

T1 = t_c · m+t_c · n+t_c · n
= t_c (m+2n).

Falls m gleich n ist, beträgt die Testzeit T1 gerade 3nt_c.

In dem Fall eines Testes, der ein Testmuster benutzt, das als Schachbrett bezeichnet wird, wird das Datenschreiben wie in Fig. 12B gezeigt durchgeführt.

Zuerst werden die Daten "010101" in die Register 60 geschrieben. Dann werden die in den Registern 60 gespeicherten Daten "010101" in abwechselnden Zeilen in das Speicherfeld 1 geschrieben. Danach werden die durch Invertieren der Daten "010101" erzielten Daten "101010" in die Register 60 geschrieben. Dann werden die in den Registern 60 gespeicherten Daten "101010" in die verbleibenden abwechselnden Zeilen in dem Speicherfeld 1 geschrieben.

Erwartete Daten "010101" werden in die Register 60 geschrieben. Dann werden die Daten in den abwechselnden Zeilen in dem Speicherfeld 1 nacheinander ausgelesen und mit den erwarteten Daten in den Registern 60 verglichen. Danach werden erwartete Daten "101010" in die Register 60 geschrieben. Dann werden die in den verbleibenden abwechselnden Zeilen in dem Speicherfeld 1 vorhandenen Daten nacheinander ausgelesen und mit den erwarteten Daten in den Registern 60 verglichen.

Die Testzeit T2 für den oben beschriebenen Fall ergibt sich wie folgt:

T2 = t_c · m+t_c · (n/2)
+ t_c · m+t_c · (n/2)
+ t_c · m+t_c · (n/2)
+ t_c · m+t_c · (n/2)
= t_c (4m+2n).

Falls m gleich n ist, beträgt die Testzeit T2 gerade 6 nt_c. Bei einem herkömmlichen Testverfahren beträgt die Testzeit T3 jedoch wie folgt:

T3 = t_c (m · n) · 2.

Falls m gleich n ist, beträgt die Testzeit T3 gerade 2 n²t_c.

Die Testdaten können von außen durch den Tester 11 (siehe Fig. 3) angelegt werden. Zusätzlich kann ein Testdatengenerator zum Erzeugen von Testdaten innerhalb der Halbleiterspeichereinrichtung vorgesehen werden.

Fig. 13 ist ein Schaltdiagramm, das die Anordnung eines Hauptabschnittes einer anderen Ausführungsform einer Halbleiterspeichereinrichtung zeigt.

In der in Fig. 13 gezeigten Halbleiterspeichereinrichtung sind Unter-I/O-Leitungen SIO1 und direkt mit den Knotenpunkten N11 bzw. N12 verbunden. Zusätzlich ist ein Register 60 mit dem Unter-I/O-Leitungspaar SIO1 und durch N-Kanal-MOS-Transistoren Q23 und Q24 verbunden. Die Gates der Transistoren Q23 und Q24 empfangen ein Steuersignal Φ6 von dem Taktgenerator 9 (in Fig. 3). Ein Komparator 50 ist mit der Unter-I/O-Leitung SIO1 durch einen Transistor Q13 und den Transistor Q23 verbunden und ist mit der Unter-I/O- Leitung durch einen Transistor Q14 und den Transistor Q24 verbunden.

Wenn in der in Fig. 13 gezeigten Halbleiterspeichereinrichtung ein Spaltenauswahlsignal Y_i auf den "H"-Pegel geht, ist das Unter-I/O-Leitungspaar SIO1 und direkt mit einem Eingangs-/Ausgangsleitungspaar I/O und verbunden. Daher werden zum Zeitpunkt des Schreibens von Daten in das Register 60 die an das Eingangs-/Ausgangsleitungspaar I/O und angelegten Daten zu dem Unter-I/O-Leitungspaar SIO1 und übertragen. Danach geht das Steuersignal Φ6 auf den "H"-Pegel, so daß die Transistoren Q23 und Q24 eingeschaltet werden. Als Resultat werden die Daten auf dem Unter-I/O-Leitungspaar SIO1 und in das Register 60 geschrieben. Weiterhin wird das Steuersignal Φ6 aktiv gemacht (geht auf den "H"-Pegel) zu dem gleichen Zeitpunkt wie die Steuersignale Φ4 und Φ5, die in den Fig. 6 bis 9 gezeigt sind.

Zum Zeitpunkt einer normalen Schreibtätigkeit werden Daten auf das Unter-I/O-Leitungspaar SIO1 und von einer Speicherzelle gelesen, und dann werden die Transistoren Q23 und Q24 eingeschaltet. Danach wird das Register 60 aktiviert, so daß die Vertärkung der Daten unterstützt wird. In diesem Fall dient das Register 60 als ein Zwischenverstärker für die Daten auf dem Unter-I/O-Leitungspaar SIO1 und .

Andererseits kann das Register 60 eine andere Funktion des Haltens anderer Daten ohne Bezug zur Verstärkung von Daten ausführen. In diesem Fall kann ein Registerabschnitt 6 als statischer Speicher verwandt werden.

Bei einer normalen Schreibtätigkeit kann das Register 60 als Zwischenverstärker zum Unterstützen der Verstärkung von Daten auf dem Unter-I/O-Leitungspaar SIO1 und benutzt werden. Zusätzlich können separate Daten in die Speicherzelle und in das Register 60 geschrieben werden, ohne daß das Register 60 mit der Verstärkung von Daten zu tun hat.

Fig. 14 ist ein Schaltdiagramm, das eine Struktur eines Hauptabschnittes einer anderen Ausführungsform der Halbleiterspeichereinrichtung zeigt.

In der in Fig. 14 gezeigten Halbleiterspeichereinrichtung sind die I/O-Leitungen SIO1 und jeweils mit den Knotenpunkten N11 und N12 durch N-Kanal-MOS-Transistoren Q25 und Q26 verbunden. Die Gates der Transistoren Q25 und Q26 empfangen ein Steuersignal Φ8 von dem Taktgenerator 9 (Fig. 3). Dabei entsprechen die Transistoren Q27 bzw. Q28 den Transistoren Q23 und Q24, wie sie in Fig. 13 gezeigt sind. Zusätzlich entspricht ein Steuersignal Φ7 dem in Fig. 13 gezeigten Steuersignal Φ6. Das Steuersignal Φ8 wird zu den gleichen Zeitpunkten wie das in den Fig. 6 bis 10 gezeigte Steuersignal Φ1 verändert.

Mit der in Fig. 14 gezeigten Halbleiterspeichereinrichtung werden die gleichen Funktionen wie bei der in Fig. 13 gezeigten Halbleiterspeichereinrichtung erzielt. Bei der in Fig. 14 gezeigten Halbleiterspeichereinrichtung können jedoch die Daten an die Knotenpunkte N11 und N12 gegeben werden, wobei die Knotenpunkte N11 und N12 von dem Unter-I/O-Leitungspaar SIO1 und getrennt sind. Daher können zusätzliche Kapazitäten, die mit den Knotenpunkten N11 und N12 verbunden sind, verringert werden. Als Resultat kann eine höhere Geschwindigkeit und ein geringerer Leistungsverbrauch erzielt werden.

Fig. 15 ist ein Diagramm, das eine Struktur einer weiteren Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung zeigt.

In Fig. 15 ist gezeigt, daß eine Mehrzahl von Segmentbitleitungspaaren SB und entsprechend einem globalen Bitleitungspaar GB und durch Schalter S11 verbunden ist. Eine Mehrzahl von Wortleitungen WL sind so angeordnet, daß sie jedes der Segmentbitleitungspaare SB und schneiden, wobei Speicherzellen MC an den Schnittpunkten vorgesehen sind. Ein Leseverstärker SA ist mit dem globalen Bitleitungspaar GB und verbunden. Der Leseverstärker SA ist mit einem Register 60 durch N-Kanal-MOS-Transistoren Q61 und Q62 verbunden. Ein Komparator 50 vergleicht Daten auf dem globalen Bitleitungspaar GB und mit in dem Register 60 gehaltenen Daten. Das Register 60 ist mit einem Eingangs-/Ausgangsleitungspaar I/O und durch N-Kanal-MOD-Transistoren Q63 und Q64 verbunden. Zum Zeitpunkt der normalen Lesetätigkeit sind die Transistoren Q61 und Q62 als Reaktion auf ein Steursignal Φ1 eingeschaltet. Die in einer ausgewählten Speicherzelle MC gespeicherten Daten werden auf das globale Bitleitungspaar GB und durch das Segmentbitleitungspaar SB und ausgelesen, wo sie durch den Leseverstärker SA verstärkt werden. Wenn die Transistoren Q63 und Q64 als Reaktion auf ein Spaltenauswahlsignal eingeschaltet werden, werden die durch den Leseverstärker SA verstärkten Daten auf das Eingangs-/Ausgangsleitungspaar I/O und durch das Register 60 ausgelesen.

Ähnlich werden zu dem Zeitpunkt einer normalen Schreibtätigkeit die Transistoren Q61 und Q62 als Reaktion auf das Steuersignal Φ1 eingeschaltet. Die Transistoren Q63 und Q64 werden als Reaktion auf das Spaltenauswahlsignal Y eingeschaltet. Daten, die an das Eingangs-/Ausgangsleitungspaar I/O und angelegt sind, werden an das globale Bitleitungspaar GB und durch das Register 60 an den Leseverstärker SA angelegt. Die Daten auf dem globalen Bitleitungspaar GB und werden in die ausgewählte Speicherzelle MC durch das Segmentbitleitungspaar SB und geschrieben.

Zu dem Zeitpunkt einer Kopierschreibtätigkeit werden die Transistoren Q61 und Q62 als Reaktion auf das Steuersignal Φ1 eingeschaltet. Die in dem Register 60 gehaltenen Daten werden in die ausgewählte Speicherzelle durch das globale Bitleitungspaar GB und und das Segmentbitleitungspaar SB und geschrieben.

Zu dem Zeitpunkt einer Leitungslesetätigkeit werden die Transistoren Q61 und Q62 als Reaktion auf das Steuersignal Φ1 abgeschaltet. Die in der ausgewählten Speicherzelle MC gespeicherten Daten werden an den Leseverstärker SA durch das Segmentbitleitungspaar SB und und das globale Bitleitungspaar GB und angelegt und dort verstärkt. Die durch den Leseverstärker SA verstärkten Daten werden mit den in dem Register 60 gehaltenen Daten durch den Komparator 50 verglichen. Das Resultat des Vergleiches wird auf einer Vergleichsleitung ML ausgegeben.

Fig. 16 ist ein Diagramm, das eine Struktur einer weiteren Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung zeigt.

In Fig. 16 ist gezeigt, daß ein Eingangs-/Ausgangsleitungspaar I/O und mit einem Lesevertärker SA durch N-Kanal- MOS-Transistoren Q71 und Q72 verbunden ist und mit einem Register 60 durch N-Kanal-MOS-Transistoren Q73 und Q74 verbunden ist. Ein Komparator 50 vergleicht durch den Leseverstärker SA verstärkte Daten mit in dem Register 50 gehaltenen Daten. Die strukturen anderer Abschnitte sind die gleichen wie die in Fig. 15 gezeigten.

Bei der in Fig. 16 gezeigten Halbleiterspeichereinrichtung braucht das Register 60 nicht bei den normalen Lese- und Schreibtätigkeiten bestätigt zu werden. Andere Tätigkeiten sind die gleichen wie bei der in Fig. 15 gezeigten Halbleiterspeichereinrichtung.

Claims

1. Halbleiterspeichereinrichtung
mit einer Testschaltung auf dem Chip,mit einer hierarchischen Anordnung von Datenbusleitungen (I/O, ; SIO1, , . . .; BL1, , . . .; GB, ; SB, ) mit einer Mehrzahl von Hierarchiestufen;
mit einer Mehrzahl von Halteeinrichtungen (60), die für die Datenbusleitungen vorgesehen sind, die in einer beliebigen der Hierarchiestufen vorgesehen sind und die jeweils eine Funktion des Verstärkens von Information auf der entsprechenden Datenbusleitung und eine Verriegelungsfunktion zum Halten der Information aufweisen, und
mit einer Mehrzahl von Vergleichseinrichtungen (50), die entsprechend der Mehrzahl von Halteeinrichtungen (60) vorgesehen sind zum Vergleichen der Information auf der entsprechenden Datenbusleitung mit der in der entsprechenden Halteeinrichtung (60) gehaltenen Information.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet,daß die hierarchische Anordnung von Datenbusleitungen durch eine Mehrzahl von Gruppen von Bitleitungen (BL1, bis BL3, ; BL4, bis BL6, ), die jede eine Mehrzahl von Bitleitungen aufweisen, eine Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO1, ; SIO2, ), die jeweils für jede der Mehrzahl von Gruppen von Bitleitungen vorgesehen sind, und eine Eingangs-/ Ausgangsleitung (I/O, ), die gemeinsam für die Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO1, ; SIO2, ) vorgesehen ist, gebildet ist;daß eine Mehrzahl von die Mehrzahl von Bitleitungen (BL1, bis BL6, ) schneidenden Wortleitungen angeordnet sind, wobei die Mehrzahl von Speicherzellen (MC1, MC2) jeweils an den Schnittpunkten der Mehrzahl von Bitleitungen (BL1, bis BL6, ) und der Mehrzahl von Wortleitungen (WL) zum Speichern von Information angeordnet ist, und
daß eine Mehrzahl von zwischen die Mehrzahl von Bitleitungen (BL1, bis BL6, ) und der entsprechenden Untereingangs-/ -ausgangsleitung (SIO1, ; SIO2, ) geschalteten ersten Schalteinrichtungen (S1 bis S6) und eine Mehrzahl von zwischen die Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO1, ; SIO2, ) und die Eingangs-/Ausgangsleitung (I/O, ) geschalteten zweiten Schalteinrichtungen (Q51, Q52) vorgesehen sind.

3. Halbleiterspeichereinrichtung nach Anspruch 2, gekennzeichnet durch

- eine erste Auswahleinrichtung (2) zum Auswählen einer ersten Schalteinrichtung (S1 bis S6) und zum Leitendmachen derselben und
- eine zweite Auswahleinrichtung (4) zum Auswählen einer zweiten Schalteinrichtung (Q51, Q52) und zum Leitendmachen derselben.

4. Halbleiterspeichereinrichtung nach Anspruch 2 oder 3, gekennzeichnet durch eine dritte Auswahleinrichtung (3) zum Auswählen einer Wortleitung (WL).

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch eine Vergleichsleitung (ML), die gemeinsam für die Vergleichseinrichtungen (50) vorgesehen ist und an die ein Nichtübereinstimmungssignal ausgegeben wird, wenn mindestens eine Vergleichseinrichtung (50) eine Nichtübereinstimmung feststellt.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet,

- daß jede Bitleitung durch ein Bitleitungspaar (BL1, bis BL6, ) zum Empfangen von Komplementärinformation gebildet ist,
- daß jede Untereingangs-/-ausgangsleitung durch ein Untereingangs-/ -ausgangsleitungspaar (SIO1, ; SIO2, ) zum Empfangen von Komplementärinformationen gebildet ist und
- daß die Eingangs-/-Ausgangsleitungen durch ein Eingangs-/ Ausgangsleitungspaar (I/O, ) zum Empfangen von Komplementärinformation gebildet ist.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß jede Halteeinrichtung (60) eine Mehrzahl von Einrichtungen (Q19 bis Q22) aufweist, die über Kreuz zwischen die entsprechenden Bitleitungspaare (BL1, bis BL6, ) geschaltet sind.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die über Kreuz geschalteten Einrichtungen zwei über Kreuz geschaltete N-Kanal-MOS-Transistoren (Q19, Q21) und zwei über Kreuz geschaltete P-Kanal-MOS- Transistoren (Q20, Q22) aufweisen.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß jede Vergleichseinrichtung (50) eine erste logische Verarbeitungseinrichtung (Q15, Q16) zum Ausführen einer exklusiven ODER-Verknüpfung der in der entsprechenden Halteeinrichtung (60) gehaltenen Information und der Information auf der entsprechenden Untereingangs-/-ausgangsleitung (SIO1, ; SIO2, ) aufweist.

10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß jede Vergleichseinrichtung (50) eine zweite logische Verarbeitungseinrichtung (Q18) zum Verbinden eines Ausganges der ersten logischen Verarbeitungseinrichtung (Q15, Q16) mit der Vergleichsleitung (ML) auf eine verdrahtete ODER-Weise aufweist.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 10, dadurch gekennzeichnet, daß jede Untereingangs-/-ausgangsleitung (SIO1, ; SIO2, ) in einen ersten mit der entsprechenden ersten Schalteinrichtung (S1 bis S6) verbundenen Abschnitt und einen zweiten mit der entsprechenden Halteeinrichtung (60) verbundenen Abschnitt unterteilt ist und daß eine Mehrzahl von zwischen den entsprechenden ersten Abschnitt und den entsprechenden zweiten Abschnitt geschalteten dritten Schalteinrichtungen (Q11, Q12) entsprechend den Untereingangs-/-ausgangsleitungen (SIO1, ; SIO2, ) vorgesehen ist.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 11, gekennzeichnet durch eine Mehrzahl von zwischen jede der Mehrzahl von Halteeinrichtungen (60) und die entsprechende Untereingangs-/ -ausgangsleitung (SIO1, ; SIO2, ) geschalteten vierten Schalteinrichtungen (Q23, Q24), wobei die Mehrzahl von Halteeinrichtungen (60) unabhängig von einer Zugriffstätigkeit auf die Speicherzellen (MC1, MC2) betreibbar ist.