JP3484388B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3484388B2 JP3484388B2 JP2000029913A JP2000029913A JP3484388B2 JP 3484388 B2 JP3484388 B2 JP 3484388B2 JP 2000029913 A JP2000029913 A JP 2000029913A JP 2000029913 A JP2000029913 A JP 2000029913A JP 3484388 B2 JP3484388 B2 JP 3484388B2
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、独立動作可能な複数のメモリから構成され
る複数のバンクからなる半導体記憶装置の並列テストを
効率的に行うためのデータ増幅回路をもつ半導体記憶装
置に関する。
関し、特に、独立動作可能な複数のメモリから構成され
る複数のバンクからなる半導体記憶装置の並列テストを
効率的に行うためのデータ増幅回路をもつ半導体記憶装
置に関する。
【０００２】
【従来の技術】ロウアドレスとカラムアドレスにより選
択される複数のメモリセルからなるメモリセルプレート
を複数持ち、前記複数のメモリセルプレートからなるバ
ンクと呼ばれるメモリ構成をもち、前記複数のバンク
は、それぞれ独立した動作が可能である 〈従来の構成と動作、製法と手順等〉バンクと呼ばれる
独立動作可能な複数のメモリから構成されるバンクは、
通常、アドレス信号の上位アドレス（カラムアドレス）
がＹデコーダに、下位アドレス（ロウアドレス）がＸデ
ーコーダに入力されて、このＸデコーダの出力とＹデー
コーダの出力により１つ（もしくは１組）の読みとるメ
モリセルが選択される。リードする時、カラムアドレス
で選択された１つ（もしくは１組）のデータは、Ｉ／Ｏ
バスと呼ばれるデータ線を通り、メモリセルアレイから
出てくる。これらのデータがデータアンプ（以下、「Ｄ
ＡＭＰ」という）に入力され、増幅後リード・ライトバ
ス（以下、「ＲＷＢＳ」という）に出力され、図示して
いないが、出力アンプを通してチップから出力される。
例えばバンクが４つあり、１６ビットの入出力ピンを持
つものでは、リード・ライトバス（ＲＷＢＳ）は１６
本，ＤＡＭＰは６４台（１６×４）存在するのが普通で
ある。
択される複数のメモリセルからなるメモリセルプレート
を複数持ち、前記複数のメモリセルプレートからなるバ
ンクと呼ばれるメモリ構成をもち、前記複数のバンク
は、それぞれ独立した動作が可能である 〈従来の構成と動作、製法と手順等〉バンクと呼ばれる
独立動作可能な複数のメモリから構成されるバンクは、
通常、アドレス信号の上位アドレス（カラムアドレス）
がＹデコーダに、下位アドレス（ロウアドレス）がＸデ
ーコーダに入力されて、このＸデコーダの出力とＹデー
コーダの出力により１つ（もしくは１組）の読みとるメ
モリセルが選択される。リードする時、カラムアドレス
で選択された１つ（もしくは１組）のデータは、Ｉ／Ｏ
バスと呼ばれるデータ線を通り、メモリセルアレイから
出てくる。これらのデータがデータアンプ（以下、「Ｄ
ＡＭＰ」という）に入力され、増幅後リード・ライトバ
ス（以下、「ＲＷＢＳ」という）に出力され、図示して
いないが、出力アンプを通してチップから出力される。
例えばバンクが４つあり、１６ビットの入出力ピンを持
つものでは、リード・ライトバス（ＲＷＢＳ）は１６
本，ＤＡＭＰは６４台（１６×４）存在するのが普通で
ある。
【０００３】図３は、２つのバンクを持つメモリ装置の
ブロック図を示している。例えば、ＳＤＲＡＭでは、バ
ンクと呼ばれる独立動作可能なメモリを複数（図３では
１０と２０の２つ）持ち、ＤＡＭＰはそのバンク１０，
２０毎に配置している。図３では、ＤＡＭＰ４０，４０
がバンクＡ、Ｂそれぞれに対し、Ｉ／０バスであるＩＯ
ＡＴ／Ｎ、ＩＯＢＴ／Ｎを通して接続されている。ＤＡ
ＭＰがバンク毎に配置されているのは高速動作のためで
あり、メモリセルアレイからＤＡＭＰまでの配線Ｉ／Ｏ
バスの長さを短くするためである。そしてＤＡＭＰの出
力はＲＷＢＳに接続される。ＲＷＢＳは、１つのチップ
で通常１組しかない。
ブロック図を示している。例えば、ＳＤＲＡＭでは、バ
ンクと呼ばれる独立動作可能なメモリを複数（図３では
１０と２０の２つ）持ち、ＤＡＭＰはそのバンク１０，
２０毎に配置している。図３では、ＤＡＭＰ４０，４０
がバンクＡ、Ｂそれぞれに対し、Ｉ／０バスであるＩＯ
ＡＴ／Ｎ、ＩＯＢＴ／Ｎを通して接続されている。ＤＡ
ＭＰがバンク毎に配置されているのは高速動作のためで
あり、メモリセルアレイからＤＡＭＰまでの配線Ｉ／Ｏ
バスの長さを短くするためである。そしてＤＡＭＰの出
力はＲＷＢＳに接続される。ＲＷＢＳは、１つのチップ
で通常１組しかない。
【０００４】通常動作時のＤＡＭＰは、選択されたバン
クのデータアンプイネーブル（以下「ＤＡＥ」という）
により１組のＤＡＭＰしか活性化されないが、パラレル
テストの時は、全バンクのＤＡＭＰが活性化される。こ
のときＲＷＢＳには、全バンクのデータがＯＲされて出
力される。これは、リード時、図示していない回路によ
り、ＲＷＢＳＴ／Ｎは一度Ｈにプリチャージされ、相補
型の信号であるＴ／Ｎのどちらかが引き抜かれることに
より実現できる。
クのデータアンプイネーブル（以下「ＤＡＥ」という）
により１組のＤＡＭＰしか活性化されないが、パラレル
テストの時は、全バンクのＤＡＭＰが活性化される。こ
のときＲＷＢＳには、全バンクのデータがＯＲされて出
力される。これは、リード時、図示していない回路によ
り、ＲＷＢＳＴ／Ｎは一度Ｈにプリチャージされ、相補
型の信号であるＴ／Ｎのどちらかが引き抜かれることに
より実現できる。
【０００５】並列テストの時、全バンクは同じデータを
出力されるようにしているので、正常ならばＲＷＢＳＴ
／ＮのどちらかがＬになるが、不良があった場合ＲＷＢ
ＳＴ／Ｎ両方がＬになり、不良を検出できる。この検出
回路も図示していない。
出力されるようにしているので、正常ならばＲＷＢＳＴ
／ＮのどちらかがＬになるが、不良があった場合ＲＷＢ
ＳＴ／Ｎ両方がＬになり、不良を検出できる。この検出
回路も図示していない。
【０００６】図４は、データアンプ（ＤＡＭＰ）の実際
の構成例を示す一例である。バンクＡに接続されている
データアンプを例に説明すると、ＩＯＡＴ／Ｎは、２台
の差動増幅器Ｄ１、Ｄ２にそれぞれ＋／−の極性を変え
て入力されており、増幅器のプロセスばらつきや、レイ
アウト上の左右のアンバランスをキャンセルするように
している。それらの差動増幅器で増幅されたデータは、
最終的に差動増幅器Ｄ３で増幅され、ＲＷＢＳＴ／Ｎの
どちらかのバスをＧＮＤレベルへ引き抜くことより、デ
ータを伝える。差動増幅器Ｄ１、Ｄ２、Ｄ３は、データ
アンプ活性化信号ＤＡＥＡにより、活性化される。バン
クＢ側のデータアンプも同様の構成になっている。
の構成例を示す一例である。バンクＡに接続されている
データアンプを例に説明すると、ＩＯＡＴ／Ｎは、２台
の差動増幅器Ｄ１、Ｄ２にそれぞれ＋／−の極性を変え
て入力されており、増幅器のプロセスばらつきや、レイ
アウト上の左右のアンバランスをキャンセルするように
している。それらの差動増幅器で増幅されたデータは、
最終的に差動増幅器Ｄ３で増幅され、ＲＷＢＳＴ／Ｎの
どちらかのバスをＧＮＤレベルへ引き抜くことより、デ
ータを伝える。差動増幅器Ｄ１、Ｄ２、Ｄ３は、データ
アンプ活性化信号ＤＡＥＡにより、活性化される。バン
クＢ側のデータアンプも同様の構成になっている。
【０００７】〈従来の主な欠点〉本来データアンプは、
出力したいデータの数だけ必要であり、バンク毎には必
要ない。しかし、チップ検査の効率化のため、チップ内
部では、通常使用するデータ数より多くのデータを同時
に読書きすることにより、検査時間を短縮するといった
手法（並列テストモード）を使っている。そのため実際
には、データアンプはバンク毎に配置しており、チップ
面積が大きくなってしまうという欠点があった。
出力したいデータの数だけ必要であり、バンク毎には必
要ない。しかし、チップ検査の効率化のため、チップ内
部では、通常使用するデータ数より多くのデータを同時
に読書きすることにより、検査時間を短縮するといった
手法（並列テストモード）を使っている。そのため実際
には、データアンプはバンク毎に配置しており、チップ
面積が大きくなってしまうという欠点があった。
【０００８】〈上記欠点を生じる理由〉データアンプ
は、一度に１つのデータしか処理できないようになって
おり、並列テストモードを実現するために、並列テスト
モードで必要な、例えば、６４台のデータアンプを必要
としたためである。
は、一度に１つのデータしか処理できないようになって
おり、並列テストモードを実現するために、並列テスト
モードで必要な、例えば、６４台のデータアンプを必要
としたためである。
【０００９】
【発明が解決しようとする課題】ＳＤＲＡＭにおいて、
従来は、複数のバンク毎にＩ／Ｏ数に対応して、Ｉ／Ｏ
数もしくはそれ以上の複数のデータアンプを配置してい
た。その場合、そのデータアンプの合計数と同じだけの
データを読み出すことができるため、外部に出力できる
以上のデータを一度に読み出すこと（並列テストとよ
ぶ）により、テスト時間の短縮を図ることができてい
た。従来例において、チップサイズ等の縮小を図るため
に、複数のバンクでデータアンプを共用するということ
が考えられるが、この場合には従来と同じ効率で並列テ
ストができなくなる。そこで本発明は、データアンプの
構成を工夫することにより、複数のバンクでデータアン
プを共用するできるようし、従来と同じ効率で並列テス
トができ、しもって、チップサイズの縮小化を図れる半
導体記憶装置を提供することを発明の目的とする。
従来は、複数のバンク毎にＩ／Ｏ数に対応して、Ｉ／Ｏ
数もしくはそれ以上の複数のデータアンプを配置してい
た。その場合、そのデータアンプの合計数と同じだけの
データを読み出すことができるため、外部に出力できる
以上のデータを一度に読み出すこと（並列テストとよ
ぶ）により、テスト時間の短縮を図ることができてい
た。従来例において、チップサイズ等の縮小を図るため
に、複数のバンクでデータアンプを共用するということ
が考えられるが、この場合には従来と同じ効率で並列テ
ストができなくなる。そこで本発明は、データアンプの
構成を工夫することにより、複数のバンクでデータアン
プを共用するできるようし、従来と同じ効率で並列テス
トができ、しもって、チップサイズの縮小化を図れる半
導体記憶装置を提供することを発明の目的とする。
【００１０】
【課題を解決するための手段】本発明は、通常読み出し
時、データアンプを構成する複数の差動アンプを選択さ
れた一つのバンクからのデータを増幅するようし、ま
た、並列テスト時、前記複数の差動アンプは、別々のバ
ンクから読み出されたデータ信号を増幅するようにする
ことを特徴とするものである。そして、前記本発明の目
的は、半導体記憶装置の携帯を次のとおりとすることに
より達成できる。 １．ロウアドレスとカラムアドレスにより選択される複
数のメモリセルからなるメモリセルプレートを複数持
ち、前記複数のメモリセルプレートからなるバンクと呼
ばれるメモリ構成をもち、前記複数のバンクは、それぞ
れ独立した動作が可能である半導体記憶装置において、
複数のバンクにより共用されている複数のデータアンプ
を持ち、前記複数のデータアンプは、それぞれ複数の差
動アンプから成り、通常時には、それら複数の差動アン
プが１つの選択されたバンクからのデータを増幅する構
成になり、テスト時には、それら複数の差動アンプがそ
れぞれ別々のバンクに接続されることにより、データア
ンプブロック内において、通常動作時より多くのデータ
を処理できるようにした。 ２．それぞれ独立動作可能な複数のメモリから構成され
るバンクと、前記複数のバンクに共用され、前記バンク
から読み出されたデータ信号を増幅するデータアンプ
と、前記複数のバンクと前記データアンプの接続を制御
する入力接続手段と、前記複数のデータアンプの出力信
号をリード・ライトバスへ送出するための出力接続手段
と、からなる半導体記憶装置において、前記データアン
プは、複数の差動アンプから構成される増幅部と、バン
クから読み出されたデータ信号の誤りをチェックする比
較回路と、からなり、通常読み出し時には、前記入力接
続手段により、前記複数の差動アンプが選択された一つ
のバンクから読み出されたデータ信号を増幅するように
接続し、前記出力接続手段により増幅されたデータ信号
を前記リード・ライトバスへ出力し、並列テスト時に
は、前記入力接続手段により、前記複数の差動アンプが
それぞれ別々のバンクから読み出されたデータ信号を増
幅するように接続し、前記比較回路により増幅されたデ
ータ信号の誤りをチェックし、その結果を前記接続手段
により前記リード・ライトバスへ出力するようにした。
３．前記増幅部は、２個の差動アンプを含み、その２個
の差動アンプは、通常読み出し時に前記入力接続手段に
より、前記バンクから読出された相補型のデータ信号の
一方の論理側のデータ信号は第１の差動アンプの非反転
端子および第２の差動アンプの反転端子へ入力され、前
記バンクから読出された相補型のデータ信号の他方の論
理側のデータ信号は第１の差動アンプの反転端子および
第２の差動アンプの非反転端子へ入力されるように接続
される。 ４．前記第１および第２の差動アンプの増幅出力を増幅
する第３の差動アンプを備え、前記出力接続手段により
第３の差動アンプの出力信号を前記リード・ライトバス
へ出力する。 ５．前記第３の差動アンプを並列テスト時動作させない
ようにする手段を備えた。 ６．前記比較回路は、前記複数の差動アンプがそれぞれ
増幅した複数のバンクのデータ信号を互いに比較し、両
信号が互いに一致するか否かを比較するものである。 ７．前記比較回路は、前記複数の差動アンプがそれぞれ
増幅した複数のバンクのデータ信号を互いに比較し、両
者が等しければいずれかの信号をリード・ライトバスへ
出力し、データが違っているときにはいずれの信号も前
記リード・ライトバスへの出力させないようする。 ８．前記差動アンプの出力電圧が確立するまで間、前記
比較回路の動作開始を遅延させるための遅延回路を備え
る。 ９．前記複数のバンクは、ロウアドレスとカラムアドレ
スにより選択される複数のメモリセルからなるメモリセ
ルプレートを複数持ち、前記複数のメモリセルプレート
からなるバンクと呼ばれるメモリ構成をもち、前記複数
のバンクは、それぞれ独立した動作が可能である。 １０．前記入力接続手段は、トランスファゲートであ
る。 １１．それぞれ独立動作可能な複数のメモリから構成さ
れる４個のバンクと、前記４個のバンクに共用され、前
記４個のバンクから読み出されたデータ信号を増幅する
データアンプと、前記複数のデータアンプの出力信号を
リード・ライトバスへ送出するための出力接続手段と、
からなる半導体記憶装置において、前記データアンプ
は、前記４個のバンクからの相補型のデータ信号の一方
の論理側のデータ信号の中から一つをバンクアドレス信
号によりに基づき選択する第１セレクタと、前記相補型
のデータ信号の他方の論理側のデータ信号の中から一つ
を前記バンクアドレス信号によりに基づき選択する第２
セレクタと、前記第１および第２セレクタにより選択さ
れた両論理側のデ−タ信号を一方の入力端子に入力さ
れ、その出力端子は２個の差動アンプからなる第１の増
幅手段に接続されている４個のセレクタからなる第３の
セレクタと、前記２個の差動アンプで増幅された前記両
論理側のデ−タ信号を一方の入力端子に入力され、その
出力端子は２個の差動アンプからなる第２の増幅手段に
接続されている４個のセレクタからなる第４のセレクタ
と、前記第３および第４セレクタの８個のセレクタの他
方の端子には、それぞれ、前記４個のバンクから読み出
されたデータ信号の８個の論理側信号を入力する手段
と、バンクから読み出されたデータ信号の誤りをチェッ
クする比較回路と、からなり、通常読み出し時には、前
記４個の差動アンプが、バンクアドレス信号により選択
された一つのバンクから読み出されたデータ信号を増幅
するように接続し、前記出力接続手段により増幅された
データ信号を前記リード・ライトバスへ出力し、並列テ
スト時には、前記第３および第４セレクタの８個のセレ
クタは、他方の入力端子に入力されたデ−タ信号をそれ
ぞれ選択・出力し、前記４個の差動アンプが、それぞれ
別々のバンクから読み出されたデータ信号を増幅するよ
うに接続し、前記比較回路により増幅されたデータ信号
の誤りをチェックし、その結果を前記出力接続手段によ
り前記リード・ライトバスへ出力するようにした。 １２．前記比較回路は、前記差動アンプがそれぞれ増幅
した複数のバンクのデータ信号互いに比較し、一致する
か否かを比較するものである。 １３．前記比較回路は、複数のバンクのデータ信号を互
いに比較し、一致すればいずれかの信号をリード・ライ
トバスへ出力し、データが違っているときにはいずれの
データ信号を前記リード・ライトバスへの出力させない
ようにするものである。 １４．前記差動アンプの出力電圧が確立するまで間、前
記比較回路の動作開始を遅延させるための遅延回路を備
える。 １５．前記４個のバンクは、ロウアドレスとカラムアド
レスにより選択される複数のメモリセルからなるメモリ
セルプレートを複数持ち、前記複数のメモリセルプレー
トからなるバンクと呼ばれるメモリ構成をもち、前記４
個のバンクは、それぞれ独立した動作が可能である。
時、データアンプを構成する複数の差動アンプを選択さ
れた一つのバンクからのデータを増幅するようし、ま
た、並列テスト時、前記複数の差動アンプは、別々のバ
ンクから読み出されたデータ信号を増幅するようにする
ことを特徴とするものである。そして、前記本発明の目
的は、半導体記憶装置の携帯を次のとおりとすることに
より達成できる。 １．ロウアドレスとカラムアドレスにより選択される複
数のメモリセルからなるメモリセルプレートを複数持
ち、前記複数のメモリセルプレートからなるバンクと呼
ばれるメモリ構成をもち、前記複数のバンクは、それぞ
れ独立した動作が可能である半導体記憶装置において、
複数のバンクにより共用されている複数のデータアンプ
を持ち、前記複数のデータアンプは、それぞれ複数の差
動アンプから成り、通常時には、それら複数の差動アン
プが１つの選択されたバンクからのデータを増幅する構
成になり、テスト時には、それら複数の差動アンプがそ
れぞれ別々のバンクに接続されることにより、データア
ンプブロック内において、通常動作時より多くのデータ
を処理できるようにした。 ２．それぞれ独立動作可能な複数のメモリから構成され
るバンクと、前記複数のバンクに共用され、前記バンク
から読み出されたデータ信号を増幅するデータアンプ
と、前記複数のバンクと前記データアンプの接続を制御
する入力接続手段と、前記複数のデータアンプの出力信
号をリード・ライトバスへ送出するための出力接続手段
と、からなる半導体記憶装置において、前記データアン
プは、複数の差動アンプから構成される増幅部と、バン
クから読み出されたデータ信号の誤りをチェックする比
較回路と、からなり、通常読み出し時には、前記入力接
続手段により、前記複数の差動アンプが選択された一つ
のバンクから読み出されたデータ信号を増幅するように
接続し、前記出力接続手段により増幅されたデータ信号
を前記リード・ライトバスへ出力し、並列テスト時に
は、前記入力接続手段により、前記複数の差動アンプが
それぞれ別々のバンクから読み出されたデータ信号を増
幅するように接続し、前記比較回路により増幅されたデ
ータ信号の誤りをチェックし、その結果を前記接続手段
により前記リード・ライトバスへ出力するようにした。
３．前記増幅部は、２個の差動アンプを含み、その２個
の差動アンプは、通常読み出し時に前記入力接続手段に
より、前記バンクから読出された相補型のデータ信号の
一方の論理側のデータ信号は第１の差動アンプの非反転
端子および第２の差動アンプの反転端子へ入力され、前
記バンクから読出された相補型のデータ信号の他方の論
理側のデータ信号は第１の差動アンプの反転端子および
第２の差動アンプの非反転端子へ入力されるように接続
される。 ４．前記第１および第２の差動アンプの増幅出力を増幅
する第３の差動アンプを備え、前記出力接続手段により
第３の差動アンプの出力信号を前記リード・ライトバス
へ出力する。 ５．前記第３の差動アンプを並列テスト時動作させない
ようにする手段を備えた。 ６．前記比較回路は、前記複数の差動アンプがそれぞれ
増幅した複数のバンクのデータ信号を互いに比較し、両
信号が互いに一致するか否かを比較するものである。 ７．前記比較回路は、前記複数の差動アンプがそれぞれ
増幅した複数のバンクのデータ信号を互いに比較し、両
者が等しければいずれかの信号をリード・ライトバスへ
出力し、データが違っているときにはいずれの信号も前
記リード・ライトバスへの出力させないようする。 ８．前記差動アンプの出力電圧が確立するまで間、前記
比較回路の動作開始を遅延させるための遅延回路を備え
る。 ９．前記複数のバンクは、ロウアドレスとカラムアドレ
スにより選択される複数のメモリセルからなるメモリセ
ルプレートを複数持ち、前記複数のメモリセルプレート
からなるバンクと呼ばれるメモリ構成をもち、前記複数
のバンクは、それぞれ独立した動作が可能である。 １０．前記入力接続手段は、トランスファゲートであ
る。 １１．それぞれ独立動作可能な複数のメモリから構成さ
れる４個のバンクと、前記４個のバンクに共用され、前
記４個のバンクから読み出されたデータ信号を増幅する
データアンプと、前記複数のデータアンプの出力信号を
リード・ライトバスへ送出するための出力接続手段と、
からなる半導体記憶装置において、前記データアンプ
は、前記４個のバンクからの相補型のデータ信号の一方
の論理側のデータ信号の中から一つをバンクアドレス信
号によりに基づき選択する第１セレクタと、前記相補型
のデータ信号の他方の論理側のデータ信号の中から一つ
を前記バンクアドレス信号によりに基づき選択する第２
セレクタと、前記第１および第２セレクタにより選択さ
れた両論理側のデ−タ信号を一方の入力端子に入力さ
れ、その出力端子は２個の差動アンプからなる第１の増
幅手段に接続されている４個のセレクタからなる第３の
セレクタと、前記２個の差動アンプで増幅された前記両
論理側のデ−タ信号を一方の入力端子に入力され、その
出力端子は２個の差動アンプからなる第２の増幅手段に
接続されている４個のセレクタからなる第４のセレクタ
と、前記第３および第４セレクタの８個のセレクタの他
方の端子には、それぞれ、前記４個のバンクから読み出
されたデータ信号の８個の論理側信号を入力する手段
と、バンクから読み出されたデータ信号の誤りをチェッ
クする比較回路と、からなり、通常読み出し時には、前
記４個の差動アンプが、バンクアドレス信号により選択
された一つのバンクから読み出されたデータ信号を増幅
するように接続し、前記出力接続手段により増幅された
データ信号を前記リード・ライトバスへ出力し、並列テ
スト時には、前記第３および第４セレクタの８個のセレ
クタは、他方の入力端子に入力されたデ−タ信号をそれ
ぞれ選択・出力し、前記４個の差動アンプが、それぞれ
別々のバンクから読み出されたデータ信号を増幅するよ
うに接続し、前記比較回路により増幅されたデータ信号
の誤りをチェックし、その結果を前記出力接続手段によ
り前記リード・ライトバスへ出力するようにした。 １２．前記比較回路は、前記差動アンプがそれぞれ増幅
した複数のバンクのデータ信号互いに比較し、一致する
か否かを比較するものである。 １３．前記比較回路は、複数のバンクのデータ信号を互
いに比較し、一致すればいずれかの信号をリード・ライ
トバスへ出力し、データが違っているときにはいずれの
データ信号を前記リード・ライトバスへの出力させない
ようにするものである。 １４．前記差動アンプの出力電圧が確立するまで間、前
記比較回路の動作開始を遅延させるための遅延回路を備
える。 １５．前記４個のバンクは、ロウアドレスとカラムアド
レスにより選択される複数のメモリセルからなるメモリ
セルプレートを複数持ち、前記複数のメモリセルプレー
トからなるバンクと呼ばれるメモリ構成をもち、前記４
個のバンクは、それぞれ独立した動作が可能である。
【００１１】
【発明の実施の形態】〈実施例の構成〉図２は、本発明
に係る半導体装置の第１の実施の形態の全体を示すブロ
ック図である。ＢＡＮＫ（Ａ）１０とＢＡＮＫ（Ｂ）２
０は、それぞれ独立に動作するメモリセルアレイであ
り、ここでは２バンクの場合を示しているが、一般的に
は、２、４、…バンクと半導体記憶装置内に複数存在す
る。バンクは、メモリセル、センスアンプ、ロウデコー
ダ、カラムデコーダ等からなるメモリであり、一般的に
良く知られているため、詳細な説明は省略する。これら
のバンクは、ＩＯバスと呼ばれるデータを転送する信号
線をとおして、データアンプ（ＤＡＭＰ）３０に接続さ
れている。図示はしていないが、データを書き込むため
のライトアンプにもＩＯバスは、接続されているが、本
発明には重要でないため割愛してある。データアンプ、
ライトアンプはリード・ライトバス（ＲＷＢＳ）と呼ば
れる信号線に接続され、入出力バッファと一般的に呼ば
れるブロックに接続され、チップ外の端子と接続され
る。図２では、２つのバンクが、データアンプ（ＤＡＭ
Ｐ）３０を共有している構成になっている点が、従来と
異なる。
に係る半導体装置の第１の実施の形態の全体を示すブロ
ック図である。ＢＡＮＫ（Ａ）１０とＢＡＮＫ（Ｂ）２
０は、それぞれ独立に動作するメモリセルアレイであ
り、ここでは２バンクの場合を示しているが、一般的に
は、２、４、…バンクと半導体記憶装置内に複数存在す
る。バンクは、メモリセル、センスアンプ、ロウデコー
ダ、カラムデコーダ等からなるメモリであり、一般的に
良く知られているため、詳細な説明は省略する。これら
のバンクは、ＩＯバスと呼ばれるデータを転送する信号
線をとおして、データアンプ（ＤＡＭＰ）３０に接続さ
れている。図示はしていないが、データを書き込むため
のライトアンプにもＩＯバスは、接続されているが、本
発明には重要でないため割愛してある。データアンプ、
ライトアンプはリード・ライトバス（ＲＷＢＳ）と呼ば
れる信号線に接続され、入出力バッファと一般的に呼ば
れるブロックに接続され、チップ外の端子と接続され
る。図２では、２つのバンクが、データアンプ（ＤＡＭ
Ｐ）３０を共有している構成になっている点が、従来と
異なる。
【００１２】図１は、データアンプの構成をさらに具体
的に示した回路図である。Ｔ１１、Ｔ１２、Ｔ２１、Ｔ
２２、Ｔ３１、Ｔ３２、Ｔ４１、Ｔ４２はトランスファ
ゲートであり、Ｔ１１とＴ１２のゲートにはＴＲ１が接
続され、Ｔ２１とＴ２２にはＴＲ２が、Ｔ３１とＴ３２
にはＴＲ３が、Ｔ４１とＴ４２にはＴＲ４がそれぞれ接
続されている。なお、ＴＲ１〜ＴＲ４はゲート信号線で
ある。これらのゲートがハイ（Ｈ）レベルになった時ト
ランスファゲートは開きデータ線が導通状態になる。
的に示した回路図である。Ｔ１１、Ｔ１２、Ｔ２１、Ｔ
２２、Ｔ３１、Ｔ３２、Ｔ４１、Ｔ４２はトランスファ
ゲートであり、Ｔ１１とＴ１２のゲートにはＴＲ１が接
続され、Ｔ２１とＴ２２にはＴＲ２が、Ｔ３１とＴ３２
にはＴＲ３が、Ｔ４１とＴ４２にはＴＲ４がそれぞれ接
続されている。なお、ＴＲ１〜ＴＲ４はゲート信号線で
ある。これらのゲートがハイ（Ｈ）レベルになった時ト
ランスファゲートは開きデータ線が導通状態になる。
【００１３】Ｄ１、Ｄ２、Ｄ３は差動型のデータアンプ
で、増幅すべきデータが＋と−端子に入力され、データ
アンプ活性化信号（ＤＡＥ）Ｅがハイレベルになると増
幅されその結果が出力される。Ｄ１とＤ２の出力がＤ３
に入力され、Ｄ３の出力が、論理素子Ｌ２、Ｌ３、Ｌ４
に入力され、Ｎ１，Ｎ２のＮチャネルトランジスタによ
り、ハイ状態にプリチャージされたリード・ライトバス
ＲＷＢＳＴ／Ｎの内どちらかが、ＧＮＤレベルに引き抜
かれる。Ｌ１２は遅延素子であり、入力された信号を所
定の時間遅延して出力する。
で、増幅すべきデータが＋と−端子に入力され、データ
アンプ活性化信号（ＤＡＥ）Ｅがハイレベルになると増
幅されその結果が出力される。Ｄ１とＤ２の出力がＤ３
に入力され、Ｄ３の出力が、論理素子Ｌ２、Ｌ３、Ｌ４
に入力され、Ｎ１，Ｎ２のＮチャネルトランジスタによ
り、ハイ状態にプリチャージされたリード・ライトバス
ＲＷＢＳＴ／Ｎの内どちらかが、ＧＮＤレベルに引き抜
かれる。Ｌ１２は遅延素子であり、入力された信号を所
定の時間遅延して出力する。
【００１４】Ｎ３〜Ｎ４は並列テストの時のみに使用さ
れるＮチャネルトランジスタで、Ｎ１，Ｎ２と同様にハ
イ状態にプリチャージされたリード・ライトバスＲＷＢ
ＳＴ／ＮのうちＩＯバスのデータに応じてどちらかをＧ
ＮＤ（Ｌ）レベルに引き抜く。ＲＷＢＳＴ／Ｎをハイ状
態にプリチャージする回路は、図示していない。
れるＮチャネルトランジスタで、Ｎ１，Ｎ２と同様にハ
イ状態にプリチャージされたリード・ライトバスＲＷＢ
ＳＴ／ＮのうちＩＯバスのデータに応じてどちらかをＧ
ＮＤ（Ｌ）レベルに引き抜く。ＲＷＢＳＴ／Ｎをハイ状
態にプリチャージする回路は、図示していない。
【００１５】図中Ｃ１は比較回路であり、並列テストの
時、Ｄ１とＤ２で増幅されたバンクＡとバンクＢのデー
タを比較し、等しければ、Ｎ３もしくは、Ｎ４に接続さ
れるどちらか一方がハイ（Ｈ）レベルになり、データが
違っている場合は、両方をハイレベルにする。Ｃ１に
は、Ｌ１２から遅延されて活性化信号が入力され、それ
により、Ｎ３，Ｎ４をドライブする構成になっている。
時、Ｄ１とＤ２で増幅されたバンクＡとバンクＢのデー
タを比較し、等しければ、Ｎ３もしくは、Ｎ４に接続さ
れるどちらか一方がハイ（Ｈ）レベルになり、データが
違っている場合は、両方をハイレベルにする。Ｃ１に
は、Ｌ１２から遅延されて活性化信号が入力され、それ
により、Ｎ３，Ｎ４をドライブする構成になっている。
【００１６】〈実施例の動作〉複数のバンクをもつ半導
体記憶装置では、通常動作時（ＰＴＥＳＴがＬレベルの
時）、読み出し、または、書き込みは、複数のバンクに
対して同時に行われることがないため、例えば、ＢＡＮ
Ｋ（Ａ）からデータを読み出す場合は、ＩＯバスと呼ば
れるメモリセルとＤＡＭＰを結ぶ信号線（ＩＯＡＴ／
Ｎ）のみが活性化され、データアンプで増幅された後、
ＲＷＢＳＴ／Ｎにデータを伝える。
体記憶装置では、通常動作時（ＰＴＥＳＴがＬレベルの
時）、読み出し、または、書き込みは、複数のバンクに
対して同時に行われることがないため、例えば、ＢＡＮ
Ｋ（Ａ）からデータを読み出す場合は、ＩＯバスと呼ば
れるメモリセルとＤＡＭＰを結ぶ信号線（ＩＯＡＴ／
Ｎ）のみが活性化され、データアンプで増幅された後、
ＲＷＢＳＴ／Ｎにデータを伝える。
【００１７】この時、ＰＴＥＳＴはロウレベル、ＴＲ１
とＴＲ２がハイレベルとなり、相補信号の正論理側のＩ
ＯＡＴのデータは、Ｄ１の＋端子とＤ２の−端子に入力
され、負論理側のＩＯＡＮのデータは、Ｄ１の−端子と
Ｄ２の＋端子に入力される。
とＴＲ２がハイレベルとなり、相補信号の正論理側のＩ
ＯＡＴのデータは、Ｄ１の＋端子とＤ２の−端子に入力
され、負論理側のＩＯＡＮのデータは、Ｄ１の−端子と
Ｄ２の＋端子に入力される。
【００１８】その後、適当なタイミングでＤＡＥをハイ
レベルにすることにより、Ｄ１〜Ｄ３が活性化され、ま
ず、Ｄ１とＤ２で増幅されたデータがさらにＤ３で増幅
され、Ｌ２〜Ｌ４の論理素子を通ってＮ１とＮ２のうち
どちらかのＮ型トランジスタが活性化され、リード・ラ
イトバスＲＷＢＳＴ／Ｎのどちらかが、ＧＮＤレベルに
引き落とされる。
レベルにすることにより、Ｄ１〜Ｄ３が活性化され、ま
ず、Ｄ１とＤ２で増幅されたデータがさらにＤ３で増幅
され、Ｌ２〜Ｌ４の論理素子を通ってＮ１とＮ２のうち
どちらかのＮ型トランジスタが活性化され、リード・ラ
イトバスＲＷＢＳＴ／Ｎのどちらかが、ＧＮＤレベルに
引き落とされる。
【００１９】また、ＢＡＮＫ（Ｂ）からデータを読み出
す場合は、ＩＯＢＴ／Ｎ側のＩＯバスから来たデータの
みを増幅する。この時は、ＰＴＥＳＴはロウレベル、Ｔ
Ｒ３とＴＲ４がハイレベルとなる。つまり、ＢＡＮＫ
（Ａ）から読み出しを行う時は、ＴＲ１、２が、ＢＡＮ
Ｋ（Ｂ）から読み出しを行う時は、ＴＲ３、４をハイレ
ベルとして所望のトランスファゲートを導通状態にする
ことにより、従来と同等の動作をする。
す場合は、ＩＯＢＴ／Ｎ側のＩＯバスから来たデータの
みを増幅する。この時は、ＰＴＥＳＴはロウレベル、Ｔ
Ｒ３とＴＲ４がハイレベルとなる。つまり、ＢＡＮＫ
（Ａ）から読み出しを行う時は、ＴＲ１、２が、ＢＡＮ
Ｋ（Ｂ）から読み出しを行う時は、ＴＲ３、４をハイレ
ベルとして所望のトランスファゲートを導通状態にする
ことにより、従来と同等の動作をする。
【００２０】並列テスト時、ＰＴＥＳＴはＨになり、Ｔ
Ｒ１，ＴＲ４はハイレベル、ＴＲ２，ＴＲ３はロウレベ
ルになり、バンク（Ａ）のデータは差動アンプＤ１に、
バンク（Ｂ）のデータは差動アンプＤ２に入力されるよ
うになる。Ｄ３はＬ９、Ｌ１０、Ｌ１の論理素子により
非活性化される。そこで、ロウアドレス信号およびカラ
ムアドレス信号によりバンクＡおよびＢのデータはそれ
ぞれ読み出され、バンクＡのデータ信号は差動アンプＤ
１に、バンクＢのデータ信号は差動アンプＤ２に入力さ
れそれぞれ増幅される。
Ｒ１，ＴＲ４はハイレベル、ＴＲ２，ＴＲ３はロウレベ
ルになり、バンク（Ａ）のデータは差動アンプＤ１に、
バンク（Ｂ）のデータは差動アンプＤ２に入力されるよ
うになる。Ｄ３はＬ９、Ｌ１０、Ｌ１の論理素子により
非活性化される。そこで、ロウアドレス信号およびカラ
ムアドレス信号によりバンクＡおよびＢのデータはそれ
ぞれ読み出され、バンクＡのデータ信号は差動アンプＤ
１に、バンクＢのデータ信号は差動アンプＤ２に入力さ
れそれぞれ増幅される。
【００２１】その時、Ｎ１，Ｎ２のゲートレベルは、共
にロウレベルとなり、ＲＷＢＳＴ／Ｎに対し何ら作用は
しなくなる。Ｄ１とＤ２で増幅されたデータは、比較回
路Ｃ１に入力される。ここで、差動アンプＤ１、Ｄ２か
らの出力は、通常のリード時のＤ３からの出力に対し
て、１段階の増幅しか行っていないため、所望の電位に
なるまでに時間がかかる。そのため、比較回路の結果を
すぐに出力しないで、差動アンプＤ１，Ｄ２が十分な出
力電圧になるまで、ディレイを使い活性化させないよう
にする。そのようにすることにより、ハイ状態にプリチ
ャージされたＲＷＢＳＴ／Ｎが不用意にロウレベル引き
抜かれることを防止する。図示した比較回路Ｃ１は、バ
ンク（Ａ）と（Ｂ）からのデータが一致した場合は、そ
のデータがそのままＲＷＢＳＴ／Ｎに出力され（すなわ
ちＴ／ＮのどちらかのみＬレベルに引き抜かれ）、一致
しない場合は、ＲＷＢＳＴ／Ｎ共にＬレベルになり、不
良があるとわかる。すなわち、Ａ，Ｂバンクからの出力
とＲＷＢＳＴ，ＲＷＢＳＮとの関係は次のとおりとな
る。 Ａバンクの Ｂバンクの Ｎ３の Ｎ４の RWBSTの RWBSNの 出力 出力 入力 入力 状態 状態 １． Ｌ Ｌ Ｈ Ｌ Ｌ Ｈ ２． Ｌ Ｈ Ｈ Ｈ Ｌ Ｌ ３． Ｈ Ｌ Ｈ Ｈ Ｌ Ｌ ４． Ｈ Ｈ Ｌ Ｈ Ｈ Ｌ 上記２，３はＡバンクとＢバンクから異なるデータが出
ており、エラーが発生した状態を示している。したがっ
て、上記ＲＷＢＳＴ／Ｎの状態は、図示しない従来と同
様の検出回路で検出することができる。
にロウレベルとなり、ＲＷＢＳＴ／Ｎに対し何ら作用は
しなくなる。Ｄ１とＤ２で増幅されたデータは、比較回
路Ｃ１に入力される。ここで、差動アンプＤ１、Ｄ２か
らの出力は、通常のリード時のＤ３からの出力に対し
て、１段階の増幅しか行っていないため、所望の電位に
なるまでに時間がかかる。そのため、比較回路の結果を
すぐに出力しないで、差動アンプＤ１，Ｄ２が十分な出
力電圧になるまで、ディレイを使い活性化させないよう
にする。そのようにすることにより、ハイ状態にプリチ
ャージされたＲＷＢＳＴ／Ｎが不用意にロウレベル引き
抜かれることを防止する。図示した比較回路Ｃ１は、バ
ンク（Ａ）と（Ｂ）からのデータが一致した場合は、そ
のデータがそのままＲＷＢＳＴ／Ｎに出力され（すなわ
ちＴ／ＮのどちらかのみＬレベルに引き抜かれ）、一致
しない場合は、ＲＷＢＳＴ／Ｎ共にＬレベルになり、不
良があるとわかる。すなわち、Ａ，Ｂバンクからの出力
とＲＷＢＳＴ，ＲＷＢＳＮとの関係は次のとおりとな
る。 Ａバンクの Ｂバンクの Ｎ３の Ｎ４の RWBSTの RWBSNの 出力 出力 入力 入力 状態 状態 １． Ｌ Ｌ Ｈ Ｌ Ｌ Ｈ ２． Ｌ Ｈ Ｈ Ｈ Ｌ Ｌ ３． Ｈ Ｌ Ｈ Ｈ Ｌ Ｌ ４． Ｈ Ｈ Ｌ Ｈ Ｈ Ｌ 上記２，３はＡバンクとＢバンクから異なるデータが出
ており、エラーが発生した状態を示している。したがっ
て、上記ＲＷＢＳＴ／Ｎの状態は、図示しない従来と同
様の検出回路で検出することができる。
【００２２】〈発明の主な効果〉従来は、バンク毎にデ
ータアンプ部があり、チップサイズの増大を招いていた
が、データアンプが複数あることを利用して、データア
ンプ数分のデータを同時に読み出す（並列テスト）とい
うテストモードを採用することによりテスト時間を削
減、短縮していた。しかし、複数のバンクが１つのデー
タアンプを共有する構成をとった場合、チップサイズの
縮小が可能となる反面、並列テストで同時に読み出せる
ビット数が減少してしまい並列テストの効率が下がると
いう二律背反状態になっていた。
ータアンプ部があり、チップサイズの増大を招いていた
が、データアンプが複数あることを利用して、データア
ンプ数分のデータを同時に読み出す（並列テスト）とい
うテストモードを採用することによりテスト時間を削
減、短縮していた。しかし、複数のバンクが１つのデー
タアンプを共有する構成をとった場合、チップサイズの
縮小が可能となる反面、並列テストで同時に読み出せる
ビット数が減少してしまい並列テストの効率が下がると
いう二律背反状態になっていた。
【００２３】本発明では、データアンプの構成を工夫し
た結果、データアンプを共有することでチップサイズを
縮小すると共に、従来不可能であったデータアンプ数以
上のデータを読み出す並列テストを可能にすることがで
きた。
た結果、データアンプを共有することでチップサイズを
縮小すると共に、従来不可能であったデータアンプ数以
上のデータを読み出す並列テストを可能にすることがで
きた。
【００２４】〈上記効果が得られる理由〉現在の１つの
データアンプは、高速動作のために通常複数の差動アン
プから構成されており、それらのアンプを並列テストモ
ードでは別々に使うことにより、データアンプの数を減
らした場合でも従来と同様の並列テストモードが可能と
なるためである。
データアンプは、高速動作のために通常複数の差動アン
プから構成されており、それらのアンプを並列テストモ
ードでは別々に使うことにより、データアンプの数を減
らした場合でも従来と同様の並列テストモードが可能と
なるためである。
【００２５】〈第２の実施例〉図５は、本発明に係る第
２の実施例である。本実施例では、１つのデータアンプ
を４個のバンクＡ〜Ｄで共有する場合を示している。６
０〜６１は、４対１のセレクタ、５０〜５７は、２対１
のセレクタであり、Ｃ２は、４つの入力が等しいかどう
かを比較する比較回路であって、イネーブル端子ＥＮに
よりＱＴ、ＱＮにその比較結果を出力する回路である。
４対１セレクタ６０，６１や２対１セレクタ５０〜５７
は、良く知られているので、ここでは回路を示さない。
この例では、前述の第１の実施例とは異り、差動増幅器
が４台Ｄ１〜Ｄ４から構成されており、１段目に実施例
と同じ２台でＩＯバスのデータを増幅し、２段目も１段
目と同じように２台の差動増幅器で増幅するようにして
いる。その他は、実施例と同じ構成なので、説明は省略
する。
２の実施例である。本実施例では、１つのデータアンプ
を４個のバンクＡ〜Ｄで共有する場合を示している。６
０〜６１は、４対１のセレクタ、５０〜５７は、２対１
のセレクタであり、Ｃ２は、４つの入力が等しいかどう
かを比較する比較回路であって、イネーブル端子ＥＮに
よりＱＴ、ＱＮにその比較結果を出力する回路である。
４対１セレクタ６０，６１や２対１セレクタ５０〜５７
は、良く知られているので、ここでは回路を示さない。
この例では、前述の第１の実施例とは異り、差動増幅器
が４台Ｄ１〜Ｄ４から構成されており、１段目に実施例
と同じ２台でＩＯバスのデータを増幅し、２段目も１段
目と同じように２台の差動増幅器で増幅するようにして
いる。その他は、実施例と同じ構成なので、説明は省略
する。
【００２６】通常動作時は、どのバンクにアクセスする
かを示すバンクアドレスＢＡ０／１が４対１セレクタに
入力され、バンクＡ〜Ｄの４入力のうち、選択されたバ
ンクのデータ信号がＹから出力される。図５では、通常
読み出しの時、バンクアドレスＢＡ０／１によりバンク
Ａが選択されている場合を示し、セレクタ６０はＩＯＡ
Ｔ〜ＩＯＤＴの中から、ＩＯＡＴを選択し、第２セレク
タ５０，５３のＡ端子へ出力し、また、セレクタ６１は
ＩＯＡＮ〜ＩＯＤＮの中から、ＩＯＡＮを選択し、第２
セレクタ５１，５２のＡ端子へ出力する。また、図示の
ように、第２セレクタ５０のＢ端子にはＩＯＡＴが、第
２セレクタ５１のＢ端子にはＩＯＡＮが、第２セレクタ
５２のＢ端子にはＩＯＢＴが、第２セレクタ５２のＢ端
子にはＩＯＢＮが常に入力されるようにそれぞれ接続さ
れている。そして２対１の第２セレクタは、選択信号と
して全てのセレクタ５０〜５７にＰＴＥＳＴが入力され
ており、ＰＴＥＳＴ信号がロウレベルのときは、Ａに入
力されている信号が、Ｙに出力され実施例と同様に通常
のリード動作を行う。並列テストの時は、ＰＴＥＳＴが
ハイレベルであり、４つの差動増幅器Ｄ１〜Ｄ４それぞ
れにバンクＡ〜ＤのＩＯバスがつながる。ＰＴＥＳＴが
ハイレベルになると、第２セレクタ５０〜５７はＢ端子
入力を選択するから、図示のとおり差動アンプＤ１〜Ｄ
４には、それぞれバンクＡ〜Ｄが接続される。すなわ
ち、差動アンプＤ１にはＩＯＡＴ及びＩＯＡＮが、差動
アンプＤ２にはＩＯＢＴ及びＩＯＢＮが、差動アンプＤ
３にはＩＯＣＴ及びＩＯＣＮが、差動アンプＤ４にはＩ
ＯＤＴ及びＩＯＤＮが入力され、増幅するようになる。
そこで、ロウアドレス信号およびカラムアドレス信号に
よりバンクＡ〜Ｄのデータがそれぞれ読み出され、バン
クＡのデータ信号は差動アンプＤ１に、バンクＢのデー
タ信号は差動アンプＤ２に、バンクＣのデータ信号は差
動アンプＤ３に、バンクＤのデータ信号は差動アンプＤ
４に入力されそれぞれ増幅される。そして、その増幅結
果をそれぞれ比較回路Ｃ２に入力し（ＩＮ１〜ＩＮ
４）、互いに比較し、その比較結果をＱＴ、ＱＮに出力
する。この出力は、実施例１と同様に一致している時
は、どちらか一方がハイ、もう一方がロウという出力、
一致していない場合は、両方ハイレベルとなり、ＲＷＢ
ＳＴ／Ｎ共にＬレベルになり、不良があるとわかる。
かを示すバンクアドレスＢＡ０／１が４対１セレクタに
入力され、バンクＡ〜Ｄの４入力のうち、選択されたバ
ンクのデータ信号がＹから出力される。図５では、通常
読み出しの時、バンクアドレスＢＡ０／１によりバンク
Ａが選択されている場合を示し、セレクタ６０はＩＯＡ
Ｔ〜ＩＯＤＴの中から、ＩＯＡＴを選択し、第２セレク
タ５０，５３のＡ端子へ出力し、また、セレクタ６１は
ＩＯＡＮ〜ＩＯＤＮの中から、ＩＯＡＮを選択し、第２
セレクタ５１，５２のＡ端子へ出力する。また、図示の
ように、第２セレクタ５０のＢ端子にはＩＯＡＴが、第
２セレクタ５１のＢ端子にはＩＯＡＮが、第２セレクタ
５２のＢ端子にはＩＯＢＴが、第２セレクタ５２のＢ端
子にはＩＯＢＮが常に入力されるようにそれぞれ接続さ
れている。そして２対１の第２セレクタは、選択信号と
して全てのセレクタ５０〜５７にＰＴＥＳＴが入力され
ており、ＰＴＥＳＴ信号がロウレベルのときは、Ａに入
力されている信号が、Ｙに出力され実施例と同様に通常
のリード動作を行う。並列テストの時は、ＰＴＥＳＴが
ハイレベルであり、４つの差動増幅器Ｄ１〜Ｄ４それぞ
れにバンクＡ〜ＤのＩＯバスがつながる。ＰＴＥＳＴが
ハイレベルになると、第２セレクタ５０〜５７はＢ端子
入力を選択するから、図示のとおり差動アンプＤ１〜Ｄ
４には、それぞれバンクＡ〜Ｄが接続される。すなわ
ち、差動アンプＤ１にはＩＯＡＴ及びＩＯＡＮが、差動
アンプＤ２にはＩＯＢＴ及びＩＯＢＮが、差動アンプＤ
３にはＩＯＣＴ及びＩＯＣＮが、差動アンプＤ４にはＩ
ＯＤＴ及びＩＯＤＮが入力され、増幅するようになる。
そこで、ロウアドレス信号およびカラムアドレス信号に
よりバンクＡ〜Ｄのデータがそれぞれ読み出され、バン
クＡのデータ信号は差動アンプＤ１に、バンクＢのデー
タ信号は差動アンプＤ２に、バンクＣのデータ信号は差
動アンプＤ３に、バンクＤのデータ信号は差動アンプＤ
４に入力されそれぞれ増幅される。そして、その増幅結
果をそれぞれ比較回路Ｃ２に入力し（ＩＮ１〜ＩＮ
４）、互いに比較し、その比較結果をＱＴ、ＱＮに出力
する。この出力は、実施例１と同様に一致している時
は、どちらか一方がハイ、もう一方がロウという出力、
一致していない場合は、両方ハイレベルとなり、ＲＷＢ
ＳＴ／Ｎ共にＬレベルになり、不良があるとわかる。
【００２７】この例では、実施例に対し差動増幅器が１
台増えているが、全体では、４バンク構成の場合６台の
差動増幅器が必要なところ、４台で済んでいるので、縮
小は、できていると考えられる。また、２段目に２台の
差動増幅器を使うことも一般にはよくあり、特に差動増
幅器を増やしたものとは、考えなくともよいと考えられ
る。
台増えているが、全体では、４バンク構成の場合６台の
差動増幅器が必要なところ、４台で済んでいるので、縮
小は、できていると考えられる。また、２段目に２台の
差動増幅器を使うことも一般にはよくあり、特に差動増
幅器を増やしたものとは、考えなくともよいと考えられ
る。
【００２８】〈第３の実施例〉第３の例として以下のよ
うな方法もある。第１の実施例で比較回路Ｃ１は、デー
タが正しい時、その正しいデータを出力し、間違ってい
る時は、ＲＷＢＳＴ／Ｎの両方をロウレベルに引き抜く
ような論理になっていたが、例えば、正しい時はデータ
に関係なく、ハイレベルを出力、すなわち、ＲＷＢＳＴ
をハイレベル、ＲＷＢＳＮをロウレベルにし、間違って
いる時は、ロウレベルを出力しても構わない。そして、
次のような論理を持つ回路を比較回路Ｃ１の代わりに使
用すれば、第１の実施例で記述した検出回路は必要なく
なる。 Ａバンクの Ｂバンクの Ｎ３の Ｎ４の RWBSTの RWBSNの 出力 出力 入力 入力 状態 状態 １． Ｌ Ｌ Ｈ Ｌ Ｌ Ｈ ２． Ｌ Ｈ Ｌ Ｈ Ｈ Ｌ ３． Ｈ Ｌ Ｌ Ｈ Ｈ Ｌ ４． Ｈ Ｈ Ｈ Ｌ Ｌ Ｈ 第２の実施例の比較回路においても、第３の実施例と同
様な出力がされるような回路に変更してもよい。
うな方法もある。第１の実施例で比較回路Ｃ１は、デー
タが正しい時、その正しいデータを出力し、間違ってい
る時は、ＲＷＢＳＴ／Ｎの両方をロウレベルに引き抜く
ような論理になっていたが、例えば、正しい時はデータ
に関係なく、ハイレベルを出力、すなわち、ＲＷＢＳＴ
をハイレベル、ＲＷＢＳＮをロウレベルにし、間違って
いる時は、ロウレベルを出力しても構わない。そして、
次のような論理を持つ回路を比較回路Ｃ１の代わりに使
用すれば、第１の実施例で記述した検出回路は必要なく
なる。 Ａバンクの Ｂバンクの Ｎ３の Ｎ４の RWBSTの RWBSNの 出力 出力 入力 入力 状態 状態 １． Ｌ Ｌ Ｈ Ｌ Ｌ Ｈ ２． Ｌ Ｈ Ｌ Ｈ Ｈ Ｌ ３． Ｈ Ｌ Ｌ Ｈ Ｈ Ｌ ４． Ｈ Ｈ Ｈ Ｌ Ｌ Ｈ 第２の実施例の比較回路においても、第３の実施例と同
様な出力がされるような回路に変更してもよい。
【００２９】
【発明の効果】従来は、バンク毎にデータアンプ部があ
り、チップサイズの増大を招いていたが、データアンプ
が複数あることを利用して、データアンプ数分のデータ
を同時に読み出す（並列テスト）というテストモードを
採用することによりテスト時間を削減、短縮していた。
しかし、複数のバンクが１つのデータアンプを共有する
構成をとった場合、チップサイズの縮小が可能となる反
面、並列テストで同時に読み出せるビット数が減少して
しまい並列テストの効率が下がるという二律背反状態に
なっていた。
り、チップサイズの増大を招いていたが、データアンプ
が複数あることを利用して、データアンプ数分のデータ
を同時に読み出す（並列テスト）というテストモードを
採用することによりテスト時間を削減、短縮していた。
しかし、複数のバンクが１つのデータアンプを共有する
構成をとった場合、チップサイズの縮小が可能となる反
面、並列テストで同時に読み出せるビット数が減少して
しまい並列テストの効率が下がるという二律背反状態に
なっていた。
【００３０】しかしながら、本発明では、データアンプ
の構成を工夫した結果、データアンプを共有することで
チップサイズを縮小すると共に、従来不可能であったデ
ータアンプ数以上のデータを読み出す並列テストを可能
にすることができた。すなわち、現在の１つのデータア
ンプは、高速動作のために通常複数の差動アンプから構
成されており、それらのアンプを並列テストモードでは
別々に使うことにより、データアンプの数を減らした場
合でも従来と同様の並列テストモードが可能となるため
である。
の構成を工夫した結果、データアンプを共有することで
チップサイズを縮小すると共に、従来不可能であったデ
ータアンプ数以上のデータを読み出す並列テストを可能
にすることができた。すなわち、現在の１つのデータア
ンプは、高速動作のために通常複数の差動アンプから構
成されており、それらのアンプを並列テストモードでは
別々に使うことにより、データアンプの数を減らした場
合でも従来と同様の並列テストモードが可能となるため
である。
【図１】本発明の第１の実施例に係るＤＡＭＰの回路図
【図２】本発明の全体構成を示すブロック図
【図３】従来例の全体構成を示すブロック図
【図４】従来例のＤＡＭＰの回路図
【図５】本発明の第２の実施例に係るＤＡＭＰの回路図
【符号の説明】
１０，２０ バンク
３０，４０ データアンプ（ＤＡＭＰ）
６０，６１ ４対１のセレクタ
５０〜５７ ２対１のセレクタ
Ｃ１，Ｃ２ 比較回路
Ｄ１，Ｄ２，Ｄ３，Ｄ４ 差動アンプ
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ９、Ｌ１０ 論理素子
Ｎ１〜Ｎ８ Ｎチャネルトランジスタ
Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ
４１、Ｔ４２ トランスファゲート Ｌ１２ 遅延素子 ＢＡ０／１ バンクアドレス ＤＡＥ，ＤＡＥＡ，ＤＡＥＢ データアンプイネーブル
信号 ＩＯＡＴ／Ｎ，ＩＯＡＴ，ＩＯＡＮ デ−タ線 ＩＯＢＴ／Ｎ，ＩＯＢＴ，ＩＯＢＮ デ−タ線 ＩＯＣＴ／Ｎ，ＩＯＣＴ，ＩＯＣＮ デ−タ線 ＩＯＤＴ／Ｎ，ＩＯＤＴ，ＩＯＤＮ デ−タ線 ＰＴＥＳＴ テスト信号 ＲＷＢＳＴ／Ｎ，ＲＷＢＳＴ，ＲＷＢＳＮ リード・ラ
イトバス ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４ ゲート信号線
４１、Ｔ４２ トランスファゲート Ｌ１２ 遅延素子 ＢＡ０／１ バンクアドレス ＤＡＥ，ＤＡＥＡ，ＤＡＥＢ データアンプイネーブル
信号 ＩＯＡＴ／Ｎ，ＩＯＡＴ，ＩＯＡＮ デ−タ線 ＩＯＢＴ／Ｎ，ＩＯＢＴ，ＩＯＢＮ デ−タ線 ＩＯＣＴ／Ｎ，ＩＯＣＴ，ＩＯＣＮ デ−タ線 ＩＯＤＴ／Ｎ，ＩＯＤＴ，ＩＯＤＮ デ−タ線 ＰＴＥＳＴ テスト信号 ＲＷＢＳＴ／Ｎ，ＲＷＢＳＴ，ＲＷＢＳＮ リード・ラ
イトバス ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４ ゲート信号線
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 29/00
G11C 11/401 - 11/4099
Claims (15)
- 【請求項１】 ロウアドレスとカラムアドレスにより選
択される複数のメモリセルからなるメモリセルプレート
を複数持ち、前記複数のメモリセルプレートからなるバ
ンクと呼ばれるメモリ構成をもち、前記複数のバンク
は、それぞれ独立した動作が可能である半導体記憶装置
において、 複数のバンクにより共用されている複数のデータアンプ
を持ち、前記複数のデータアンプは、それぞれ複数の差
動アンプから成り、 通常時には、それら複数の差動アンプが１つの選択され
たバンクからのデータを増幅する構成になり、 テスト時には、それら複数の差動アンプがそれぞれ別々
のバンクに接続されることにより、データアンプブロッ
ク内において、通常動作時より多くのデータを処理でき
るようにした、ことを特徴とする半導体記憶装置。 - 【請求項２】 それぞれ独立動作可能な複数のメモリか
ら構成されるバンクと、 前記複数のバンクに共用され、前記バンクから読み出さ
れたデータ信号を増幅するデータアンプと、 前記複数のバンクと前記データアンプの接続を制御する
入力接続手段と、 前記複数のデータアンプの出力信号をリード・ライトバ
スへ送出するための出力接続手段と、からなる半導体記
憶装置において、 前記データアンプは、複数の差動アンプから構成される
増幅部と、バンクから読み出されたデータ信号の誤りを
チェックする比較回路と、からなり、 通常読み出し時には、前記入力接続手段により、前記複
数の差動アンプが選択された一つのバンクから読み出さ
れたデータ信号を増幅するように接続し、前記出力接続
手段により増幅されたデータ信号を前記リード・ライト
バスへ出力し、 並列テスト時には、前記入力接続手段により、前記複数
の差動アンプがそれぞれ別々のバンクから読み出された
データ信号を増幅するように接続し、前記比較回路によ
り増幅されたデータ信号の誤りをチェックし、その結果
を前記接続手段により前記リード・ライトバスへ出力す
るようにした、ことを特徴とする半導体記憶装置。 - 【請求項３】 前記増幅部は、２個の差動アンプを含
み、その２個の差動アンプは、通常読み出し時に前記入
力接続手段により、 前記バンクから読出された相補型のデータ信号の一方の
論理側のデータ信号は第１の差動アンプの非反転端子お
よび第２の差動アンプの反転端子へ入力され、 前記バンクから読出された相補型のデータ信号の他方の
論理側のデータ信号は第１の差動アンプの反転端子およ
び第２の差動アンプの非反転端子へ入力されるように接
続される、ことを特徴とする請求項２記載の半導体記憶
装置。 - 【請求項４】 前記第１および第２の差動アンプの増幅
出力を増幅する第３の差動アンプを備え、前記出力接続
手段により第３の差動アンプの出力信号を前記リード・
ライトバスへ出力する、ことを特徴とする請求項３記載
の半導体記憶装置。 - 【請求項５】 前記第３の差動アンプを並列テスト時動
作させないようにする手段を備えた、ことを特徴とする
請求項４記載の半導体記憶装置。 - 【請求項６】 前記比較回路は、前記複数の差動アンプ
がそれぞれ増幅した複数のバンクのデータ信号を互いに
比較し、両信号が互いに一致するか否かを比較するもの
である、ことを特徴とする請求項２記載の半導体記憶装
置。 - 【請求項７】 前記比較回路は、前記複数の差動アンプ
がそれぞれ増幅した複数のバンクのデータ信号を互いに
比較し、両者が等しければいずれかの信号をリード・ラ
イトバスへ出力し、データが違っているときにはいずれ
の信号も前記リード・ライトバスへの出力させないよう
に制御する、ことを特徴とする請求項６記載の半導体記
憶装置。 - 【請求項８】 前記差動アンプの出力電圧が確立するま
で間、前記比較回路の動作開始を遅延させるための遅延
回路を備えた、ことを特徴とする請求項２記載の半導体
記憶装置。 - 【請求項９】 前記複数のバンクは、ロウアドレスとカ
ラムアドレスにより選択される複数のメモリセルからな
るメモリセルプレートを複数持ち、前記複数のメモリセ
ルプレートからなるバンクと呼ばれるメモリ構成をも
ち、前記複数のバンクは、それぞれ独立した動作が可能
である、ことを特徴とする請求項２記載の半導体記憶装
置。 - 【請求項１０】 前記入力接続手段は、トランスファゲ
ートである、ことを特徴とする請求項２記載の半導体記
憶装置。 - 【請求項１１】 それぞれ独立動作可能な複数のメモリ
から構成される４個のバンクと、 前記４個のバンクに共用され、前記４個のバンクから読
み出されたデータ信号を増幅するデータアンプと、 前記複数のデータアンプの出力信号をリード・ライトバ
スへ送出するための出力接続手段と、からなる半導体記
憶装置において、 前記データアンプは、 前記４個のバンクからの相補型のデータ信号の一方の論
理側のデータ信号の中から一つをバンクアドレス信号に
よりに基づき選択する第１セレクタと、 前記相補型のデータ信号の他方の論理側のデータ信号の
中から一つを前記バンクアドレス信号によりに基づき選
択する第２セレクタと、 前記第１および第２セレクタにより選択された両論理側
のデ−タ信号を一方の入力端子に入力され、その出力端
子は２個の差動アンプからなる第１の増幅手段に接続さ
れている４個のセレクタからなる第３のセレクタと、 前記２個の差動アンプで増幅された前記両論理側のデ−
タ信号を一方の入力端子に入力され、その出力端子は２
個の差動アンプからなる第２の増幅手段に接続されてい
る４個のセレクタからなる第４のセレクタと、 前記第３および第４セレクタの８個のセレクタの他方の
端子には、それぞれ、前記４個のバンクから読み出され
たデータ信号の８個の論理側信号を入力する手段と、 バンクから読み出されたデータ信号の誤りをチェックす
る比較回路と、からなり、 通常読み出し時には、前記４個の差動アンプが、バンク
アドレス信号により選択された一つのバンクから読み出
されたデータ信号を増幅するように接続し、前記出力接
続手段により増幅されたデータ信号を前記リード・ライ
トバスへ出力し、 並列テスト時には、前記第３および第４セレクタの８個
のセレクタは、他方の入力端子に入力されたデ−タ信号
をそれぞれ選択・出力し、前記４個の差動アンプが、そ
れぞれ別々のバンクから読み出されたデータ信号を増幅
するように接続し、前記比較回路により増幅されたデー
タ信号の誤りをチェックし、その結果を前記出力接続手
段により前記リード・ライトバスへ出力するようにし
た、ことを特徴とする半導体記憶装置。 - 【請求項１２】 前記比較回路は、前記差動アンプがそ
れぞれ増幅した複数のバンクのデータ信号互いに比較
し、一致するか否かを比較するものである、ことを特徴
とする請求項１１記載の半導体記憶装置。 - 【請求項１３】 前記比較回路は、複数のバンクのデー
タ信号を互いに比較し、一致すればいずれかの信号をリ
ード・ライトバスへ出力し、データが違っているときに
はいずれのデータ信号を前記リード・ライトバスへの出
力させないようにするものである、ことを特徴とする請
求項１２記載の半導体記憶装置。 - 【請求項１４】 前記差動アンプの出力電圧が確立する
まで間、前記比較回路の動作開始を遅延させるための遅
延回路を備えた、ことを特徴とする請求項１１記載の半
導体記憶装置。 - 【請求項１５】 前記４個のバンクは、ロウアドレスと
カラムアドレスにより選択される複数のメモリセルから
なるメモリセルプレートを複数持ち、前記複数のメモリ
セルプレートからなるバンクと呼ばれるメモリ構成をも
ち、前記４個のバンクは、それぞれ独立した動作が可能
であることを特徴とする請求項１１記載の半導体記憶装
置。
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