JP2006216177A - 半導体記憶装置及びテスト方法 - Google Patents
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Abstract
【課題】
セル容量が小のメモリセルの誤検出を回避可能とし、テスト時間の増大を防ぐ半導体記憶装置の提供。
【解決手段】
第1、第2のマット11、12の間に配置されるセンスアンプ30と、第1、第2のマットの第1、第2のビット線と、前記センスアンプとの接続をそれぞれ制御するスイッチ(21、22)と、入力されたテストモード信号がテストモードを示す時には、選択されたマットに対応するスイッチと、非選択のマットに対応するスイッチの両方をオンとするように制御する手段を備える。
【選択図】
図1
セル容量が小のメモリセルの誤検出を回避可能とし、テスト時間の増大を防ぐ半導体記憶装置の提供。
【解決手段】
第1、第2のマット11、12の間に配置されるセンスアンプ30と、第1、第2のマットの第1、第2のビット線と、前記センスアンプとの接続をそれぞれ制御するスイッチ(21、22)と、入力されたテストモード信号がテストモードを示す時には、選択されたマットに対応するスイッチと、非選択のマットに対応するスイッチの両方をオンとするように制御する手段を備える。
【選択図】
図1
Description
本発明は、半導体記憶装置に関し、特に、共有センスアンプを有しテストに好適とされる半導体記憶装置とテスト方法に関する。
DRAM(ダイナミックランダムアクセスメモリ)の製造工程で生じる欠陥、例えば配線間ショートや、コンタクト非開口、メモリセル間ショートなどの不具合の対処は、プローブテスト(ウェハプローバを用いたテスト)における不良セルの冗長メモリセルへの置き換えと、組立後の選別テストにより、スクリーニング(選別)が行われる。
プローブテストや選別工程では、市場のあらゆる環境化での動作保証と、デバイス劣化による市場不良防止の為、動作温度加速をはじめ、電源電圧加速、動作スピード加速、tREF加速などさまざまな加速試験を実施する必要があり、安定的に量産を行うための加速手段は、重要な要素である。
図4は、半導体記憶装置(共有形センスアンプのDRAM)の典型的な構成を説明するための図である。マット1(MAT1)11のビット線対(DL1、/DL1)とマット2(MAT2)12のビット線対(DL2、/DL2)で共用されるシェアード形センスアンプ30と、マット1(MAT1)11のビット線対(DL1、/DL1)とセンスアンプ30との接続を制御する1対のトランスファゲート(nチャネルMOSトランジスタよりなるパストランジスタ)211、212と、マット2(MAT2)12のビット線対(DL2、/DL2)とセンスアンプ30との接続を制御する1対のトランスファゲート221、222と、サブワードドライバ51、52と、MAT1選択信号、MAT2選択信号をそれぞれ入力しトランスファゲート211、212とトランスファゲート221、222のオン、オフを制御する信号TG1、TG2をそれぞれ出力するTGドライバ41、42を備えている。センスアンプ30の出力は、不図示のYスイッチを介してI/Oバス線に接続される。
図3の構成の動作について説明する。MAT1側のビット線(DL1、/DL1)をREAD動作する場合には、センスアンプ30から非選択側のビット線(DL2、/DL2)を切り離すために、TGドライバ42はその出力であるTG2信号をLOWレベルとし、トランスファゲート221、222をオフとする。またMAT1側のビット線(DL1、/DL1)をセンスアンプ30に接続するため、TGドライバ41はTG1信号をHIGHレベルとし、トランスファゲート211、212をオンとする。サブワードドライバ51は、選択されたワード線WL10を高電位に立ち上げる。ワード線WL10が立ちあがると、選択されたワード線に接続するメモリセルとビット線DL1が接続し、ビット線対DL1、/DL1に微少の差電位(初期差電位)が生じ、センスアンプ30が初期差電位を増幅してREAD動作を行う。このとき、ビット線対DL2、/DL2はプリチャージ状態のままである。
なお、共用センスアンプには、特許文献1等の記載も参照される。また、特許文献2には、センスアンプとスイッチの接続制御が記載されている。
DRAM製造工程で生じる欠陥の一つに、メモリセル容量(Cs)が通常よりも小さくなる不具合がある。
メモリセル容量(Cs)が小さい場合、READのセンス動作時に、センスアンプへの初期差電位が小さくなり、誤センスの原因となる。誤センスが、イージーファンクションテスト(簡易な機能試験)で発生する場合には、プローブテストなどで容易に冗長メモリセルへの置き換えが可能で問題ではないが、イージーファンクションテストや、tREF(リフレッシュサイクル)試験で検出できない場合には、さまざまな加速試験を用いて検出する必要性が生ずることがあり、テスト時間の増大を招いている。
したがって、本発明の目的は、テスト時間の増大を防ぐ半導体記憶装置及びテスト方法を提供することにある。
本発明の他の目的は、セル容量が小のメモリセルの誤検出を回避可能とする半導体記憶装置及びテスト方法を提供することにある。
本発明は、前記目的を達成するため概略以下の構成とされる。
本発明に係る半導体記憶装置は、第1、第2のマットの間に配置されるセンスアンプと、前記第1、第2のマットの第1、第2のビット線と前記センスアンプとの接続をそれぞれ制御する第1、第2のスイッチと、入力されたテストモード信号がテストモードを示す時には、前記第1、第2のスイッチを両方オンとするように制御する手段と、を備えている。
本発明に係るテスト方法は、2つのマットで共用されるセンスアンプを有する半導体記憶装置のテスト方法であって、入力されたテストモード信号がテストモードを示す時には、前記2つのマットのビット線と前記センスアンプとの接続をそれぞれ制御するスイッチのうち、選択されたマットに対応するスイッチと、非選択のマットに対応するスイッチの両方をオンとするように制御するステップを含む。
本発明によれば、センス読出し時の初期差電位を従来手法の半分にまで加速することができ、従来手法で用いられていた、センスタイミング加速や、データパターン加速など、複雑なテストで要していたテスト時間の短縮を可能としている。
また、本発明によれば、従来の加速テストでは検出できなかった不良メモリセルの検出も可能としている。
上記した本発明について更に詳細に説述すべく、添付図面を参照して以下に説明する。図1は、本発明の一実施形態の構成を示す図である。ビット線対とセンスアンプとの接続を制御する制御信号TG1及びTG2を駆動するドライバ41、42において、テストモード信号に基づき、非選択側の制御信号を活性化レベルに保持できるようにしている。より詳細には、図1を参照すると、マット1(MAT1)11のビット線対DL1、/DL1とマット2(MAT2)12のビット線対DL2、/DL2で共用されるシェアード形センスアンプ30と、ゲートに入力される制御信号TG1に基づき、マット1(MAT1)11のビット線対DL1、/DL1とセンスアンプ30との接続を制御する1対のトランスファゲート211、212と、ゲートに入力される制御信号TG2に基づき、マット2(MAT2)12のビット線対DL2、/DL2とセンスアンプ30との接続を制御する1対のトランスファゲート221、222と、マット1とマット2のサブワード線を駆動するサブワードドライバ51、52と、TGドライバ41と、TGドライバ42を備え、テストモード信号をインバータ63で反転した信号と、TGドライバ41、42の出力信号の否定論理積をとるNAND回路61、62を備え、NAND回路61、62の出力が、それぞれ制御信号TG1、及びTG2として、トランスファゲート211と212のゲート、及び、トランスファゲート221と222のゲートに入力される。なお、図1では、サブワード線とメインワード線(不図示)の階層型ワード線のDRAMについて示したが、本発明はかかる階層型ワード線構造にのみ制限されるものでないことは勿論である。特に制限されないが、トランスファゲート211、212、トランスファゲート221、222はnチャネルMOSトランジスタよりなるが、pチャネルMOSトランジスタ、あるいはCMOSトランスファゲート等で構成してもよい。また、トランスファゲート211、212、トランスファゲート221、222がnチャネルMOSトランジスタよりなる場合、TGドライバ41と、TGドライバ42は、選択時にLOWレベルの信号を出力し、非選択時に、HIGHレベルの信号を出力する。
図2は、本発明の一実施例の通常動作(テストモード信号=LOWレベル)時の動作を示すタイミングチャートである。テストモード信号がLOWレベルの時は、テストモード未使用時であり(通常動作時)、インバータ63の出力はHIGHレベルとなる。MAT1側のビット線対(DL1、/DL1)をREAD動作する場合は、MAT1選択信号がHIGHレベルとなり、TGドライバ41の出力はLOWレベルとなる。またMAT2選択信号がLOWレベルとなり、TGドライバ42の出力はHIGHレベルとなる。NAND回路61の出力信号TG1はHIGHレベル、NAND回路62の出力信号TG2はLOWレベルとなる。すなわち、センスアンプ30から非選択側のビット線(DL2、/DL2)を切り離すため、TG2信号をLOWレベルとし(時刻T1)、TG1信号はHIGHレベルとして、ワード線WL10を立ち上げる(時刻T2)。ワード線WL10が高電位に立ちあがると、メモリセルとビット線DL1が接続し、ビット線対DL1、/DL1に微少の差電位(初期差電位)が生じ(時点T3)、センスアンプ30が初期差電位を増幅してREAD動作を行う。ビット線対DL2、/DL2はプリチャージ状態のままである。
図3は、本発明の一実施例のテストモード使用時の動作を示すタイミングチャートである。テストモード信号をHIGHレベルとすることで、インバータ63の出力はLOWレベルとなる。MAT1選択信号がHIGHレベルとなり、TGドライバ41の出力はLOWレベル、MAT2選択信号がLOWレベルとなり、TGドライバ42の出力はHIGHレベルとなる。LOWレベルのテストモード信号を入力とするNAND回路61は、TGドライバ41の出力値によらずHIGHレベルを出力する。同様に、LOWレベルのテストモード信号を入力とするNAND回路62は、TGドライバ42の出力値によらずHIGHレベルを出力する。より詳細には、ワード線WL10が立ちあがる時(時刻T2)、TG1信号は、HIGHレベルとされる。トランスファゲート211、212がオンする。TG2信号は、通常動作時とは異なり、HIGHレベルとされ(時刻T1)、トランスファゲート221、222がオンし、ワード線WL10が立ちあがると(時刻T2)、メモリセルはビット線DL1に加え、ビット線DL2へも接続されることになる。
メモリセルの容量をCs、ビット線の容量をCdとすると、初期差電位ΔVは、1/(1+Cd/Cs)に比例する。セルの容量Csの端子間電圧をVとすると、CsV=(Cs+Cd)ΔVとなり、ΔV=CsV/(Cs+Cd)=V/(1+Cd/Cs)で与えられる。
すなわち、本実施例において、テストモード信号を使用すると、ビット線の容量Cdが約2倍となり(DL1とDL2の容量の和)、センスアンプ30に与えられる初期差電位は、約1/2となる。
本実施例によれば、センス読出し時の初期差電位を半分に加速することができる。このため、従来のセンスタイミング加速や、データパターン加速など、複雑なテストで要していたテスト時間の削減を可能としている。また、本実施例によれば、従来の加速テストでは、検出できなかった不良メモリセル(例えばメモリ容量Csが小)の検出も可能となる。
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
11、12 マット
21、22 トランスファゲート
30 センスアンプ
41、42 TGドライバ
51、52 サブワードドライバ
61、62 NAND
63 インバータ
DL1、/DL1 ビット線
DL2、/DL2 ビット線
TG1、TG2 制御信号
WL10、WL20 ワード線
21、22 トランスファゲート
30 センスアンプ
41、42 TGドライバ
51、52 サブワードドライバ
61、62 NAND
63 インバータ
DL1、/DL1 ビット線
DL2、/DL2 ビット線
TG1、TG2 制御信号
WL10、WL20 ワード線
Claims (5)
- それぞれが複数のメモリセルを有する第1、第2のマットと、
前記第1、第2のマットで共用されるセンスアンプと、
入力されたテストモード信号がテストモードを示す時には、前記第1、第2のマットのそれぞれのビット線と、前記センスアンプとの接続をそれぞれ制御する第1、第2のスイッチのうち、選択されたマットに対応するスイッチと、非選択のマットに対応するスイッチの両方をオンとするように制御する手段と、
を含む、ことを特徴とする半導体記憶装置。 - 通常動作時は、前記第1、第2のスイッチのうち選択されたマットに対応するスイッチのみをオンとする、ことを特徴とする請求項1記載の半導体記憶装置。
- 第1のマット選択信号を入力し、前記第1のマット選択信号が選択状態を示すとき、前記第1のスイッチをオン状態に設定する信号を出力する第1のドライバ回路と、
第2のマット選択信号を入力し、前記第2のマット選択信号が選択状態を示すとき、前記第2のスイッチをオン状態に設定する信号を出力する第2のドライバ回路と、
前記第1のドライバ回路の出力信号と、前記テストモード信号とを入力し、前記テストモード信号がテストモードを示すときは、前記第1のドライバ回路の出力信号の値によらず出力を活性化状態とし、前記テストモード信号が通常動作を示すときは、前記第1のドライバ回路の出力に応じた信号を出力する第1の論理回路と、
前記第2のドライバ回路の出力信号と、前記テストモード信号とを入力し、前記テストモード信号がテストモードを示すときは、前記第2のドライバ回路の出力信号の値によらず出力を活性化状態とし、前記テストモード信号が通常動作を示すときは、前記第2のドライバ回路の出力に応じた信号を出力する第2の論理回路と、
を備え、
前記第1、第2の論理回路の出力信号が、前記第1、第2のスイッチの制御端子に、オン・オフを制御する信号としてそれぞれ供給される、ことを特徴とする請求項1記載の半導体記憶装置。 - テストモード時、前記第1、第2のスイッチを両方オンとし、前記第1、第2のマットのうち、選択された側のメモリセルのデータの読み出しが前記センスアンプで行われる、ことを特徴とする請求項1記載の半導体記憶装置。
- 2つのマットで共用されるセンスアンプを有する半導体記憶装置のテスト方法であって、
入力されたテストモード信号がテストモードを示す時には、前記2つのマットのビット線と前記センスアンプとの接続をそれぞれ制御するスイッチのうち、選択されたマットに対応するスイッチと、非選択のマットに対応するスイッチの両方をオンとするように制御するステップを含む、ことを特徴とする半導体記憶装置のテスト方法。
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