JP2004152399A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ロジック混載デバイス等において、効率的なバーンイン試験を実行することが可能な半導体記憶装置を提供する。
【解決手段】ビット線ＢＬを厚膜トランジスタで構成されるメモリセルを有する第１の領域と、薄膜トランジスタで構成されるセンスアンプを有する第２の領域に分離する分離部を設ける。また、それぞれの領域に対応して電圧供給線ＶＢＬａおよびＶＢＬｓを設ける。テスト時に、分離部で２つの領域を分離し、電圧供給線からテスト用の電圧を供給する。これに伴い、厚膜および薄膜トランジスタに応じたテスト用の電圧を供給することができ、効率的なバーンイン試験を実行することができる。
【選択図】 図３
【解決手段】ビット線ＢＬを厚膜トランジスタで構成されるメモリセルを有する第１の領域と、薄膜トランジスタで構成されるセンスアンプを有する第２の領域に分離する分離部を設ける。また、それぞれの領域に対応して電圧供給線ＶＢＬａおよびＶＢＬｓを設ける。テスト時に、分離部で２つの領域を分離し、電圧供給線からテスト用の電圧を供給する。これに伴い、厚膜および薄膜トランジスタに応じたテスト用の電圧を供給することができ、効率的なバーンイン試験を実行することができる。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に信頼性評価のための試験を実行する回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、ワンチップで種々のロジック回路が混載されたロジック混載デバイスが注目されてきている。当該ロジック混載デバイスにおいては、その機能および用途に応じて、異なる種類のトランジスタが用いられる構成が一般的である。具体的には、高速動作および消費電力等の観点から、酸化膜厚が異なる２種類のトランジスタが回路内に混在する構成となっている。一例として、メモリアレイに記憶されたデータのデータ読出に関して、高速動作が要求されるセンスアンプには、薄膜トランジスタを用い、選択メモリセルにアクセスするためのアクセストランジスタには昇圧電圧を印加する目的のため厚膜トランジスタが用いられる。
【０００３】
一方、デバイスの信頼性試験に関して説明する。一般に、デバイスの故障は３つの期間に大別され、時間の経過につれて初期故障期間、偶発故障期間、摩耗故障期間等を挙げることができる。初期故障は、使用直後に発生する故障でデバイス作製時の欠陥が現われたものである。マージン系の不良はこの部類に属する。この故障の割合は時間とともに急速に減少していく。その後は低い故障率がある一定期間長く続く偶発故障期間に入る。やがてデバイスは耐用寿命に近づき急激に故障率が増大する（摩耗故障期間）。デバイスは、偶発故障期間内で使用することが望ましくこの領域が耐用期間となる。したがって、デバイスの信頼性を高めるためには偶発故障が低く一定でかつ偶発故障期間が長く続くことが要求される。
【０００４】
一方で、初期故障を予め除去するために、デバイスに一定時間の加速動作エージングを行ない不良品を除去するスクリーニングを行なう必要性がある。これを短期間で効果的に行なうためには、初期故障率が時間に対して急速に減少し早く偶発故障に入ることが望ましい。現在このスクリーニング手法の１つとして一般に高温動作試験（バーンイン試験）を行なっており特にウェハ状態においてはウェハレベルバーンイン試験が効果的である。これは実デバイスを用いて、トランジスタ等の誘電体膜を直接評価することができる方式であり、配線間ショートをはじめ、あらゆる不良要因を高温かつ高電界のストレスを印加することにより加速的に顕在化させることができる。特開２００１−２５０３９８号公報においては、当該ウェハレベルバーンイン試験において、メモリアレイ内のビット線をプリチャージするためのプリチャージ電圧供給線を用いてバーンイン試験を実行する構成が示されている。
【０００５】
【特許文献１】
特開２００１−２５０３９８号公報（１１頁、図６）
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した２種類の異なるトランジスタが混在するロジック混載デバイス等においては、たとえば厚膜トランジスタのバーンイン試験用の電圧（バーンイン電圧）を薄膜トランジスタに適用すると薄膜トランジスタが破壊されてしまうという問題がある。
【０００７】
本発明は、上記のような問題を解決するものであって、ロジック混載デバイス等において、効率的なバーンイン試験を実行することが可能な半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、記憶データに応じた電荷が蓄積される複数のメモリセルと、ビット線と、周辺回路と、分離部と、第１および第２の電圧供給線と、電圧制御回路とを含む。ビット線は、データ読出時に、複数のメモリセルのうちの選択メモリセルと接続される。周辺回路は、データ読出時にビット線と接続されて選択メモリセルに対してデータ読出を実行する。分離部は、必要に応じて複数のメモリセルおよび周辺回路に対応するビット線を第１および第２の領域にそれぞれ電気的に分離する。第１の電圧供給線は、第１の領域のビット線に対応して設けられる。第２の電圧供給線は、第２の領域のビット線に対応して設けられる。電圧制御回路は、第１および第２の電圧供給線に対して供給する電圧を制御する。また、電圧制御回路は、動作時に第１および第２の電圧供給線に対して同一の電圧を供給し、テスト時に、第１および第２の電圧供給線に対してそれぞれ異なる電圧を供給する。
【０００９】
また、半導体記憶装置は、記憶データに応じた電荷が蓄積されるメモリセルと、ビット線と、電圧供給線と、電圧制御回路とを含む。ビット線は、データ読出時に、メモリセルの記憶データに応じた電圧レベルを伝達する。電圧供給線は、メモリセルに対してセルプレート電圧を供給する。メモリセルは、アクセストランジスタと、キャパシタとを含む。アクセストランジスタは、ストレージノードとビット線との間に設けられ、データ読出時にターンオンする。キャパシタは、ストレージノードと電圧供給線との間に設けられ、電荷を保持する。テスト時において、アクセストランジスタをターンオフする。電圧制御回路は、テスト時において、電圧供給線およびビット線にそれぞれ異なる電圧を供給する。
【００１０】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１１】
（実施の形態１）
図１は、本発明の実施の形態１に従う半導体記憶装置１の全体構成図である。
【００１２】
半導体記憶装置１は、大容量のデータを保持するメモリとして用いられるＤＲＡＭ部１０と、種々の論理計算を実行するロジック回路部１１と、高速にデータを処理するためのメモリとして用いられるＳＲＡＭ部１２と、各部の接続等に用いられる周辺回路帯１３とを備える。また、半導体記憶装置１は、デバイス周辺に設けられた複数の外部パッドＰＤをさらに備える。
【００１３】
図２は、本発明の実施の形態１に従うＤＲＡＭ部１０の概念図である。
図２を参照して、本発明の実施の形態１に従うＤＲＡＭ部１０は、電源供給ピン６０，６１，６１ａと、データの入出力に用いられる入出力ピン６２，６３と、ＤＲＡＭ部１０の制御に用いられる制御信号が入力される複数の制御信号ピンで構成される制御信号ピン群６５とを備える。
【００１４】
また、ＤＲＡＭ部１０は、内部回路に動作電圧等を供給する電源制御回路１５と、データを記憶するためのメモリセルが集積配置されたメモリアレイ２０ａおよび２０ｂと、メモリアレイ２０ａに対応して設けられ入出力ピン６２との間でデータの入出力を実行するための入出力回路５０ａと、入出力ピン６３とメモリアレイ２０ｂとの間でデータの入出力を実行するための入出力回路５０ｂと、ＤＲＡＭ部１０全体の動作を制御する制御回路４０とを備える。電源制御回路１５は、電源供給ピン６０，６１，６１ａのそれぞれから接地電圧ＧＮＤ、電源電圧Ｖｃｃおよび高電源電圧ＶｄｄＨの供給を受ける。
【００１５】
また、ＤＲＡＭ部１０は、制御信号ピン群６５の信号ピンから入力されるロウアドレスＲＡおよびコラムアドレスＣＡの入力をバッファ処理して制御回路４０に対して出力するアドレスバッファ４５と、制御信号ピン群６５の信号ピンから入力されるクロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥの入力を受けて、制御回路４０や他の周辺回路に内部クロック信号を出力するクロックバッファ４６と、制御信号ピン群６５の信号ピンから入力され、データ書込に関する制御信号／ＷＥ、データ読出に関する制御信号／ＲＥ、試験モードに関する制御信号ＴＭおよびプリチャージモードに関する制御信号／ＰＲＥの入力をバッファ処理して制御回路４０に対して出力する制御信号バッファ４７とを備える。なお、上記の「／」の記号は、反転、否定、相補等を示すものとする。以下についても同様である。
【００１６】
図３は、本発明の実施の形態１に従うメモリアレイ２０ａおよびその周辺回路領域の回路構成図である。ここでは、メモリアレイ２０ａについて説明するがメモリアレイ２０ｂについても同様でありその説明は繰り返さない。
【００１７】
図３を参照して、本発明のメモリアレイ２０ａは、行列状に集積配置されたメモリセルＭＣを有する。
【００１８】
本発明のメモリアレイ２０ａは、隣接する２つのメモリセル列にそれぞれ対応して、互いに相補のビット線ＢＬ，／ＢＬが設けられる。また、メモリセル行にそれぞれ対応して複数のワード線が設けられ、ビット線ＢＬ，／ＢＬに対応するメモリセルは、互いに異なるワード線と接続される。本例においては、ビット線／ＢＬに対応する２つのメモリセルＭＣは、ワード線ＷＬ０，ＷＬ３とそれぞれ接続されている。また、ビット線ＢＬに対応する２つのメモリセルＭＣは、ワード線ＷＬ１，ＷＬ２とそれぞれ接続されている。他の部分についても同様の構成である。
【００１９】
また、メモリアレイ２０ａは、ビット線ＢＬ，／ＢＬをプリチャージするとともにイコライズするためのイコライズユニットＥＱＵａを有する。イコライズユニットＥＱＵａは、トランジスタ７０〜７２を有する。トランジスタ７０は、ビット線ＢＬとビット線／ＢＬとの間に配置され、そのゲートは選択線ＢＬＥＱと電気的に結合される。トランジスタ７１および７２は、直列にビット線ＢＬとビット線／ＢＬとの間に配置され、それぞれのゲートは選択線ＢＬＥＱと電気的に結合される。また、トランジスタ７１および７２の接続ノードは、プリチャージ電圧の電圧供給線ＶＢＬａと電気的に結合される。なお、トランジスタ７０〜７２は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００２０】
また、メモリアレイ２０ａは、ビット線ＢＬ，／ＢＬ毎に設けられ、センスアンプＳＡとビット線ＢＬ，／ＢＬとの電気的な接続を制御する選択ゲートＢＩＵを有する。また、選択ゲートＢＩＵは、センスアンプＳＡの両側にそれぞれ配置され、一方側がメモリアレイ２０ａの選択ゲートとして機能し、他方がメモリアレイ２０ｂの選択ゲートとして機能する。すなわち、本例における、センスアンプＳＡは、いわゆるシェアドセンスアンプを構成し、メモリアレイ２０ａおよび２０ｂの選択に応じて、対応する選択ゲートＢＩＵが活性化される。
【００２１】
選択ゲートＢＩＵは、トランジスタ７５および７６を有する。トランジスタ７５および７６は、ビット線ＢＬ，／ＢＬとセンスアンプＳＡとの間の電気的な接続を制御し、そのゲートはそれぞれ選択線ＢＬＩの入力を受ける。なお、トランジスタ７５および７６は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００２２】
センスアンプ帯２７は、ビット線ＢＬ，／ＢＬごとに設けられたセンスアンプＳＡと、イコライズユニットＥＱＵｓと、センスアンプＳＡに対して電源電圧Ｖｃｃを供給するトランジスタ９１と、センスアンプＳＡに対して接地電圧ＧＮＤを供給するトランジスタ９０とを含む。トランジスタ９０および９１は、それぞれ制御信号Ｓ０および／Ｓ０に応答して活性化される。なお、トランジスタ９０および９１は、一例としてそれぞれＮチャンネルＭＯＳトランジスタおよびＰチャンネルＭＯＳトランジスタとする。
【００２３】
イコライズユニットＥＱＵｓは、トランジスタ８０〜８２を含む。トランジスタ８０は、トランジスタ９０および９１との間に配置され、そのゲートは、選択線ＳＥＱと電気的に結合される。トランジスタ８１および８２は、トランジスタ９０および９１の間に直列に接続され、そのゲートは、選択線ＳＥＱと電気的に結合される。トランジスタ８１および８２の接続ノードは、プリチャージ電圧の供給を受ける電圧供給線ＶＢＬｓと電気的に結合される。なお、トランジスタ８０〜８２は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００２４】
ここで、本発明の実施の形態１に従うメモリセルＭＣについて説明する。
図４は、本発明の実施の形態１に従う隣接する２個のメモリセルＭＣの断面構造図である。一例としてビット線ＢＬに対応する隣接する２個のメモリセルＭＣを挙げることができる。
【００２５】
本例においては、ロジック混載デバイスで一般的に用いられるＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ）構造のメモリセルＭＣについて説明する。いわゆるメモリセルのキャパシタの上層にビット線が形成される構造である。
【００２６】
図４を参照して、メモリセルＭＣを形成するためにＮ型の半導体基板ＳＵＢｂ上にＰ型の半導体基板ＳＵＢａが形成される。メモリセルＭＣに含まれるアクセストランジスタＡＴは、半導体基板ＳＵＢａ上に形成され、Ｎ型領域である不純物領域１００および１０１と、サイドウォールで覆われたゲート領域１０３とを有する。不純物領域１００は、コンタクトホール１０５に形成される金属膜を介して上部に形成されるキャパシタＣＰと電気的に結合される。キャパシタＣＰはキャパシタＣＰを覆うように形成されたセルプレート電圧供給線ＣＰＬ（以下、電圧供給線ＣＰＬとも称する）と電気的に結合される。また、不純物領域１０１は、コンタクトホール１０６に形成される金属膜を介してキャパシタＣＰよりもさらに上層に形成された金属層Ｍ１に形成されるビット線ＢＬと電気的に結合される。一方、ワード線は、アクセストランジスタＡＴのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬ、ゲート１０３と同一の配線層に、ポリシリコン層やポリシリサイド層などを用いて形成されるのが一般的である。なお、ポリシリコン層やポリシリサイド層などは比較的高抵抗であるため上層のアルミ等の金属配線層Ｍ２で図示しないコンタクトホール等により裏打ちすることにより抵抗を下げる構成が一般的に用いられている。
【００２７】
また、隣接するメモリセルについても同様に形成され、隣接するメモリセルＭＣのアクセストランジスタは、半導体基板ＳＵＢａ上に形成され、Ｎ型領域である不純物領域１０１および１０２と、ゲート領域１０４とを有する。不純物領域１０２は、コンタクトホール１０７に形成される金属膜を介して上部に形成されるキャパシタＣＰを介してセルプレート電圧供給線と電気的に結合される。したがって、不純物領域１０１を隣接する２つのメモリセル間で共有することができるためメモリセルのレイアウト面積を縮小し、高集積化を図ることができる。なお、このＣＯＢ構造型のメモリセルは、図４に示される様にその構造上、ビット線ＢＬとセルプレート電圧供給線とが相対的に近接したものとなっている。
【００２８】
図５は、電源制御回路１５に含まれる本発明の実施の形態１に従う電圧供給回路の概念図である。電圧供給回路は、電圧供給線ＶＢＬａ，ＶＢＬｓおよびＣＰＬのそれぞれに所望の電圧を供給する。
【００２９】
図５を参照して、本発明の実施の形態１に従う電圧供給回路は、ビット線をプリチャージするためのプリチャージ電圧ＶＢＬを発生するＶＢＬ発生回路１５０と、セルプレート電圧ＶＣＰを発生するＶＣＰ発生回路１６０と、トランジスタＴＲ０〜ＴＲ３と、インバータＩＶ０と、外部パッドＰＤ０，ＰＤ１と、切換制御ユニット２００とを含む。
【００３０】
トランジスタＴＲ０は、ＶＣＰ発生回路１６０とノードＮ１との間に配置され、そのゲートはインバータＩＶ０を介する制御信号ＷＬＢＩＥの反転信号の入力を受ける。トランジスタＴＲ１は、ノードＮ０とＶＢＬ発生回路１５０との間に配置され、そのゲートはインバータＩＶ０を介する制御信号ＷＬＢＩＥの反転信号の入力を受ける。トランジスタＴＲ２は、ノードＮ０とノードＮ４との間に配置され、そのゲートはインバータＩＶ０を介する制御信号ＷＬＢＩＥの反転信号の入力を受ける。トランジスタＴＲ３は、ノードＮ１とノードＮ４との間に配置され、そのゲートは制御信号ＷＬＢＩＥの入力を受ける。切換制御ユニット２００は、ノードＮ０およびノードＮ１に対応して設けられ、入力される制御信号に応答してそれぞれ電圧供給線ＶＢＬａおよび電圧供給線ＣＰＬに供給する電圧を切換える。
【００３１】
制御信号ＷＬＢＩＥは、必要に応じてバーンイン試験時に活性化される制御信号である。一例として制御信号ＷＬＢＩＥが「Ｈ」レベルに設定された場合、これに伴い、トランジスタＴＲ０およびＴＲ１がターンオフされる。したがって、ＶＢＬ発生回路１５０およびＶＣＰ発生回路１６０からの電圧の供給が停止する。一方、トランジスタＴＲ３はターンオンし、ノードＮ１とノードＮ４とが電気的に結合される。これに伴い、バーンイン試験時には、外部パッドＰＤ０およびＰＤ１を用いてバーンイン電圧を電圧供給線ＶＢＬａ，ＶＢＬｓおよびＣＰＬに対して供給することができる。
【００３２】
切換制御ユニット２００は、インバータＩＶ１と、トランジスタＴＲ４〜ＴＲ９と、ＡＮＤ回路ＡＤ０，ＡＤ１とを含む。トランジスタＴＲ４は、ノードＮ０とノードＮ３との間に配置され、そのゲートはインバータＩＶ１を介する制御信号ＣＢＳの反転信号の入力を受ける。トランジスタＴＲ５は、ノードＮ１とノードＮ２との間に配置され、そのゲートはインバータＩＶ１を介する制御信号ＣＢＳの反転信号の入力を受ける。
【００３３】
トランジスタＴＲ６は、ノードＮ０とノードＮ３との間に配置され、そのゲートはＡＮＤ回路ＡＤ０の出力信号の入力を受ける。トランジスタＴＲ７は、ノードＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートはＡＮＤ回路ＡＤ１の出力信号の入力を受ける。トランジスタＴＲ８は、ノードＮ０とノードＮ２との間に配置され、そのゲートはＡＮＤ回路ＡＤ１の出力信号の入力を受ける。トランジスタＴＲ９は、ノードＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートはＡＮＤ回路ＡＤ０の出力信号の入力を受ける。ＡＮＤ回路ＡＤ０は、制御信号ＣＢＴおよび制御信号ＣＢＳの入力を受けてそのＡＮＤ論理演算結果をトランジスタＴＲ６およびトランジスタＴＲ９のゲートにそれぞれ出力する。ＡＮＤ回路ＡＤ１は、制御信号ＣＢＳおよび制御信号ＣＢＴの反転信号の入力を受けて、そのＡＮＤ論理演算結果をトランジスタＴＲ６およびＴＲ８のゲートにそれぞれ出力する。
【００３４】
また、ノードＮ３と電圧供給線ＶＢＬａとが電気的に結合される。また、ノードＮ４と電圧供給線ＶＢＬｓとが電気的に結合される。さらに、ノードＮ２と電圧供給線ＣＰＬとが電気的に結合される。
【００３５】
切替制御ユニット２００は、上述したように制御信号ＣＢＳおよびＣＢＴの論理レベルに応じて各電圧供給線に供給する電圧を切替える。
【００３６】
具体的には、制御信号ＣＢＳの入力（「Ｈ」レベル）に応じて切替制御ユニット２００が機能し、制御信号ＣＢＴの論理レベルに応じて電圧供給線ＶＢＬａおよびＣＰＬに供給する電圧が切替えられる。一例として制御信号ＣＢＳが「Ｈ」レベルのときにトランジスタＴＲ４を介するノードＮ０とノードＮ３とが電気的に切り離される。また、トランジスタＴＲ５を介するノードＮ１とノードＮ２とが電気的に切り離される。この場合において、制御信号ＣＢＴ（「Ｈ」レベル）に応答して、トランジスタＴＲ６がオンし、トランジスタＴＲ６を介してノードＮ３と、外部パッドＰＤ０と電気的に接続されたノードＮ０とが電気的に結合される。また、トランジスタＴＲ９のオンに応答して、ノードＮ２は、接地電圧ＧＮＤと電気的に結合される。すなわち、電圧供給線ＶＢＬａは、外部パッドＰＤ０からの電圧の供給を受ける。一方、電圧供給線ＣＰＬは、接地電圧ＧＮＤの供給を受ける。
【００３７】
一方、制御信号ＣＢＴ（「Ｌ」レベル）に応答して、トランジスタＴＲ７がオンする。これに伴い、電圧供給線ＶＢＬａは、接地電圧ＧＮＤの供給を受ける。また、トランジスタＴＲ８のオンに応答して、ノードＮ２と、外部パッドＰＤ０と接続されたノードＮ０とが電気的に結合される。これに伴い、電圧供給線ＣＰＬは、外部パッドＰＤ０からの供給を受ける。
【００３８】
図６は、本発明の実施の形態１に従うＶＢＬ発生回路１５０の回路構成図である。
【００３９】
図６を参照して、ＶＢＬ発生回路１５０は、トランジスタ１５１〜１５４と、抵抗１５５，１５６とを有する。
【００４０】
抵抗１５５は、電源電圧ＶｃｃとノードＮＮ１との間に配置される。また、トランジスタ１５１は、ノードＮＮ１とトランジスタ１５２との間に配置され、そのゲートは、ノードＮＮ１と電気的に結合される。また、トランジスタ１５２は、ノードＮＮ２とトランジスタ１５１との間に配置され、そのゲートは、ノードＮＮ２と電気的に結合される。抵抗１５６は、接地電圧ＧＮＤとノードＮＮ２との間に配置される。トランジスタ１５３は、電源電圧Ｖｃｃと出力ノードＮ３との間に配置され、そのゲートは、ノードＮＮ１と電気的に結合される。トランジスタ１５４は、出力ノードＮＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートは、ノードＮＮ２と電気的に結合される。なお、トランジスタ１５１，１５３は、一例としてＮチャンネルＭＯＳトランジスタとする。また、トランジスタ１５２および１５４は、一例としてＰチャンネルＭＯＳトランジスタとする。
【００４１】
ＶＢＬ発生回路１５０は、電源電圧Ｖｃｃの半分の電圧１／２Ｖｃｃをプリチャージ電圧として電圧供給線ＶＢＬａ，ＶＢＬｓに供給する。具体的には、トランジスタ１５１および１５２のオン抵抗が等しい場合、抵抗１５５および１５６の抵抗比に応じた電圧レベルが出力ノードＮＮ３に生成される。この場合、抵抗１５５および１５６の抵抗比を１対１に設定することにより、出力ノードＮＮ３の電圧レベルを電圧１／２Ｖｃｃに調整することが可能である。
【００４２】
ＶＣＬ発生回路１６０についても同様の構成であり、電圧１／２Ｖｃｃをセルプレート電圧として電圧供給線ＣＰＬに供給する。具体的な回路構成等については、ＶＢＬ発生回路１５０と同様であるのでその説明は繰り返さない。
【００４３】
図７は、通常動作時および電圧供給線ＣＰＬ−ビット線ＢＬ間にストレスを掛ける場合の制御信号と各電圧供給線との関係を示す図である。
【００４４】
まず、通常動作時について説明する。通常動作時においては、制御信号ＷＬＢＩＥ、ＣＢＳおよびＣＢＴは、全て「Ｌ」レベルに設定される。なお、当該通常動作時は、ビット線ＢＬ，／ＢＬをイコライズし、所定レベルにプリチャージするプリチャージ期間やセンスアンプをプリチャージするプリチャージ期間を含むものとする。
【００４５】
図８は、通常動作時における本発明の実施の形態１に従う電圧供給回路の供給経路を模式的に示す概念図である。
【００４６】
図７および図８に示されるように、入力された制御信号ＷＬＢＩＥ，ＣＢＳおよびＣＢＴに応答してトランジスタＴＲ１およびＴＲ４を介して電圧供給線ＶＢＬａにＶＢＬ発生回路１５０からのプリチャージ電圧が供給される。同様に、トランジスタＴＲ１およびＴＲ２を介して電圧供給線ＶＢＬｓにＶＢＬ発生回路１５０からのプリチャージ電圧が供給される。また、トランジスタＴＲ０およびＴＲ５を介して電圧供給線ＣＰＬにＶＣＰ発生回路１６０からのセルプレート電圧が供給される。通常動作時において、電圧供給線ＶＢＬａ，ＶＢＬｓおよびＣＰＬには、同一の電圧１／２Ｖｃｃがそれぞれ供給される。
【００４７】
次に、ウェハレベルバーンイン試験時（ＷＬＢＩ）において、電圧供給線ＣＰＬ−ビット線ＢＬ間にストレスを掛ける場合について説明する。まず、電圧供給線ＣＰＬに電源電圧Ｖｃｃよりも高い電源電圧Ｖｃｃｂを印加するとともに、ビット線ＢＬに対して接地電圧ＧＮＤを印加する場合について説明する。以下、ＣＰＬ−ＶＢＬａストレスとも称することとする。
【００４８】
当該試験モードにおいては、制御信号ＷＬＢＩＥ，ＣＢＳは、「Ｈ」レベルに設定され、制御信号ＣＢＴは、「Ｌ」レベルに設定される。
【００４９】
図９は、ＣＰＬ−ＶＢＬａストレスを実行する場合の本発明の実施の形態１に従う電圧供給回路の供給経路を模式的に示す概念図である。
【００５０】
図７および図９に示されるように、制御信号ＣＢＳおよびＣＢＴに応答して、トランジスタＴＲ８がオンし、ノードＮ２と外部パッドＰＤ０とが電気的に結合される。また、トランジスタＴＲ７がオンし、接地電圧ＧＮＤと電圧供給線ＶＢＬａとが電気的に結合される。また、制御信号ＷＬＢＩＥに応答して、トランジスタＴ３がオンし、ノードＮ１とノードＮ４とが電気的に結合される。
【００５１】
本例においては、外部パッドＰＤ０にテスト用の電源電圧Ｖｃｃｂが供給される。また、外部パッドＰＤ１に対して電圧１／２Ｖｃｃが供給される。
【００５２】
また、当該試験時においては、選択線ＢＬＥＱおよびＳＥＱは「Ｈ」レベルに設定されている。これに伴い、イコライズユニットＥＱＵｓには外部パッドＰＤ１からプリチャージ電圧１／２Ｖｃｃが供給され、センスアンプＳＡはプリチャージされる。一方、イコライズユニットＥＱＵａは、ビット線ＢＬ，／ＢＬと電圧供給線ＶＢＬａとが電気的に結合される。したがって、ビット線ＢＬ，／ＢＬは、電圧供給線ＶＢＬａから接地電圧ＧＮＤの供給を受ける。一方、電圧供給線ＣＰＬは、外部パッドＰＤ０から電源電圧Ｖｃｃｂの供給を受ける。この場合において、各メモリセルＭＣと接続された全てのワード線ＷＬは、非活性化状態に設定されるものとする。
【００５３】
本構成により、電圧供給線ＣＰＬに対して電源電圧Ｖｃｃｂが供給され、ビット線ＢＬ，／ＢＬに対して接地電圧ＧＮＤが供給されるため、両者間に高電界のストレスが印可される。これにより、ビット線ＢＬと電圧供給線ＣＰＬとの間の配線不良等をテストすることができる。特に上述したようにロジック混載デバイスで一般的に用いられるＣＯＢ構造のメモリセルにおいては、ビット線ＢＬとセルプレート電圧供給線との間は上述したように近接した構造である。したがって、両者間の間でショートする可能性が高く、特に、当該試験モードを実行することにより精度の高い不良結果を得ることができ、有効なバーンイン試験を実行することができる。
【００５４】
なお、全てのワード線ＷＬは、非活性化状態であるため高電界のストレスがメモリセル内のキャパシタに印加されることがなく、メモリセル内のキャパシタを破壊することなく当該試験モードを実行することができる。
【００５５】
一方、センスアンプＳＡは、電圧供給線ＶＢＬｓにより電圧１／２Ｖｃｃのプリチャ−ジ電圧が供給されるためプリチャージ状態であり、誤作動を生じさせることなく効率的なバーンイン試験を実行することができる。
【００５６】
次に、ビット線ＢＬに高電圧を印加するとともに電圧供給線ＣＰＬに対して低電圧を印加する試験モードについて説明する。以下、ＶＢＬａ−ＣＰＬストレスとも称することとする。
【００５７】
当該試験モードにおいては、制御信号ＷＬＢＩＥ，ＣＢＳは「Ｈ」レベルに設定され、制御信号ＣＢＴは「Ｈ」レベルに設定される。
【００５８】
図１０は、ＣＰＬ−ＶＢＬａストレスを実行する場合の本発明の実施の形態１に従う電圧供給回路の供給経路を模式的に示す概念図である。
【００５９】
図７および図１０に示されるように、制御信号ＣＢＳおよびＣＢＴに応答して、トランジスタＴＲ９がオンし、ノードＮ２と接地電圧ＧＮＤとが電気的に結合される。また、トランジスタＴＲ６がオンし、外部パッドＰＤ０と接続されたノードＮ０とノードＮ３とが電気的に結合される。また、制御信号ＷＬＢＩＥに応答して、トランジスタＴ３がオンし、外部パッドＰＤ１と接続されたノードＮ１とノードＮ４とが電気的に結合される。
【００６０】
本例においても同様に、外部パッドＰＤ０にテスト用の電源電圧Ｖｃｃｂが供給される。また、外部パッドＰＤ１に対して電圧１／２Ｖｃｃが供給される。
【００６１】
また、選択線ＢＬＥＱおよびＳＥＱは「Ｈ」レベルに設定されている。したがって、センスアンプＳＡはプリチャージ電圧１／２Ｖｃｃの供給を受けて、プリチャージ状態である。また、ビット線ＢＬ，／ＢＬは、電圧供給線ＶＢＬａから電源電圧Ｖｃｃｂの供給を受ける。一方、電圧供給線ＣＰＬには、接地電圧ＧＮＤが供給される。この場合においても、各メモリセルＭＣと接続された全てのワード線ＷＬは、非活性化状態に設定される。
【００６２】
本構成により、電圧供給線ＣＰＬに対して接地電圧ＧＮＤが供給され、ビット線ＢＬ，／ＢＬに対して電源電圧Ｖｃｃｂが供給されるため、両者間に高電界のストレスが印可される。これに伴い、ビット線ＢＬと電圧供給線ＣＰＬとの間の配線不良等をテストすることができる。なお、外部パッドから必要なテスト電圧を供給することができるため簡易に試験を実行することができる。
【００６３】
図１１は、実施の形態１に従う各種の試験モードおよびその際の制御信号と電圧供給線との関係を示す図である。
【００６４】
図１１を参照して、この場合において、制御信号ＷＬＢＩＥは、「Ｈ」レベルに設定され、制御信号ＣＢＳおよびＣＢＴは、「Ｌ」レベルに設定される。
【００６５】
図１２は、各種の試験モードを実行する場合の電圧供給回路の供給経路を模式的に示す図である。
【００６６】
図１２に示されるように、制御信号ＣＢＳおよびＣＢＴに応答して、トランジスタＴＲ４がオンし、外部パッドＰＤ０と接続されたノードＮ０とノードＮ３とが電気的に結合される。また、トランジスタＴＲ５がオンし、外部パッドＰＤ１と接続されたノードＮ１とノードＮ２とが電気的に結合される。制御信号ＷＬＢＩＥに応答して、トランジスタＴＲ０およびＴＲ１がターンオフし、ＶＢＬ発生回路１５０およびＶＣＰ発生回路１６０からの電圧の供給が停止される。また、制御信号ＷＬＢＩＥに応答して、トランジスタＴＲ３がオンし、外部パッドＰＤ１と接続されたノードＮ１とノードＮ４とが電気的に結合される。すなわち、電圧供給線ＶＢＬａは、外部パッドＰＤ０からの電圧の供給を受ける。また、電圧供給線ＶＢＬｓおよびＣＰＬは、外部パッドＰＤ１からの電圧の供給を受ける。
【００６７】
まず、全てのワード線ＷＬを並列に活性化させる試験モード（以下、全ＷＬ活性化モードとも称する）について説明する。
【００６８】
当該全ＷＬ活性化モードにおいては、外部パッドＰＤ０は、一例として電源電圧Ｖｃｃよりも高い電源電圧Ｖｃｃａと電気的に結合される。これに伴い、電圧供給線ＶＢＬａには、電源電圧Ｖｃｃａが供給される。また、外部パッドＰＤ１には、電圧１／２Ｖｃｃａが供給される。したがって、電圧供給線ＣＰＬおよびＶＢＬｓには、電圧１／２Ｖｃｃａが供給される。また、選択線ＢＬＥＱは、高電源電圧ＶｄｄＨ（「Ｈ」レベル）に設定されるためトランジスタ７０〜７２が全てオンし、ビット線ＢＬ，／ＢＬと電圧供給線ＶＢＬａとは電気的に結合されている。したがって、ビット線ＢＬ，／ＢＬには、電源電圧Ｖｃｃａが供給される。
【００６９】
この場合において、全てのワード線ＷＬに対して高電源電圧ＶｄｄＨを供給する。これに伴い、ワード線ＷＬと電気的に結合された全てのトランジスタがターンオンし、メモリセルのキャパシタに対してデータが書込まれる。すなわち、全てのメモリセルに対してデータ「０」もしくは「１」のデータ書込を実行することができる。本例においては、データ「１」を書込むものとする。これに従い、メモリセルの信頼性試験を実行することができる。具体的には、全メモリセルＭＣに対して適切な所望のデータ書込を実行し、書込めなかった不良メモリセルＭＣはリジェクトすることにより、チップの信頼性を向上させることができる。また、トランジスタに対しては、電源電圧Ｖｃｃよりも高電圧のＶｄｄＨをバーンイン試験用の電圧としてトランジスタのゲートに印加するため、トランジスタの絶縁膜に対する信頼性試験も実行することができる。
【００７０】
また、当該この厚膜トランジスタを有するメモリセルの信頼性試験を実行する場合においては、選択線ＢＬＩは、接地電圧ＧＮＤと電気的に結合されている。したがって、薄膜トランジスタで構成されるセンスアンプ帯とメモリセルと電気的に接続されたビット線とは絶縁されており、当該試験時において、薄膜トランジスタに電源電圧Ｖｃｃａが供給されることはなく、薄膜トランジスタを破壊することなく、バーンイン試験を効率的に実行することができる。
【００７１】
次に、一部のメモリセルに対する信頼性試験を実行するセルチェッカーモードについて説明する。
【００７２】
図１３のタイミングチャートを用いて、すべての偶数のワード線ＷＬを活性化させてデータ「１」のデータ書込を実行する信頼性試験について説明する（以下、偶数ＷＬ活性化モードとも称する）。上記の全ＷＬ活性化モードと比較して異なる点は、偶数ワード線ＷＬに対するメモリセルに対してデータ「１」を書込む点である。
【００７３】
具体的には、時刻ｔ１において、外部パッドＰＤ０から電圧供給線ＶＢＬａに対して電源電圧Ｖｃｃａを供給するとともに、偶数ワード線ＷＬ０，ＷＬ２を活性化させる。これに伴い、偶数ワード線ＷＬ０，ＷＬ２・・・等に対応するメモリセルにデータ「１」が書込まれる。
【００７４】
次に、時刻ｔ２において、外部パッドＰＤ０から電圧供給線ＶＢＬａに対して接地電圧ＧＮＤを供給するとともに、奇数ワード線ＷＬ１，ＷＬ３を活性化させる。これに伴い、奇数ワード線ＷＬ１，ＷＬ３・・・等に対応するメモリセルにデータ「０」が書込まれる。
【００７５】
これにより、メモリアレイに対して隣接するメモリセルＭＣ間で異なるデータを保持するデータパターンが書込まれる。これにより、隣接するメモリセルＭＣ間の不良を検出することができる。
【００７６】
なお、時刻ｔ３においては、時刻ｔ１で説明した動作が再び実行され、時刻ｔ４においては、時刻ｔ２と同様の動作が繰り返される。すなわち、所定のデータ書込動作を繰り返すことにより、信頼性試験の精度を上げることができる。
【００７７】
また、偶数ワード線には、高電源電圧ＶｄｄＨが供給されるが、奇数ワード線には、接地電圧ＧＮＤが供給される。したがって、偶数ワード線と奇数ワード線間にストレスを印加することにより、ワード線間の不良を加速するバーンイン試験を実行することができる。
【００７８】
次に、図１４のタイミングチャートを用いてすべての奇数のワード線ＷＬに対応するメモリセルに対してデータ「１」のデータ書込を実行する信頼性試験について説明する（以下、奇数ＷＬ活性化モードとも称する）。
【００７９】
上記の偶数ＷＬ活性化モードと比較して、ワード線ＷＬの活性化パターンが偶数番目と奇数番目とで入れ替わった点が異なる。これに伴い、偶数ＷＬ活性化モードと反対のデータパターンをメモリアレイに対して書込むことが可能となり、上述したのと同様のメモリセルＭＣの不良を検出することができる。なお、上記のバーンイン試験は、隣接するメモリセル間で異なるデータを書込むことによりいわゆる千鳥格子状のデータパターンがメモリアレイに対して書込まれる。
【００８０】
次に、メモリアレイに対してメモリセル列毎に交互に異なるデータが書込まれる試験モードについて説明する（以下、ストライプ型モードとも称する）。
【００８１】
図１５のタイミングチャート図を用いてストライプ型モードについて説明する。本例においては、５段階のステップで信頼性試験を実行する。
【００８２】
時刻ｔ１において、まず最初のステップＳ１として、全てのメモリセルＭＣに対してデータ「０」もしくは「１」のデータ書込を実行する。本例においては、データ「０」を書込む。具体的には、外部パッドＰＤ０に接地電圧ＧＮＤを供給する。また、選択線ＢＬＥＱを高電源電圧ＶｄｄＨ（「Ｈ」レベル）に設定し、ビット線ＢＬ，／ＢＬに対して電圧供給線ＶＢＬａから接地電圧ＧＮＤを供給する。次に、すべてのワード線ＷＬを活性化する。これに伴い、全てのメモリセルＭＣに対してデータ「０」を書込むことができる。
【００８３】
次のステップＳ２として、ビット線／ＢＬに対応するメモリセルに対して「１」データのデータ書込を実行する。
【００８４】
時刻ｔ２において、外部パッドＰＤ０から電圧供給線ＶＢＬａに対して電源電圧Ｖｃｃａを供給する。また、選択線ＢＬＥＱに対して高電源電圧ＶｄｄＨを供給し、ビット線ＢＬ，／ＢＬに対して電圧供給線ＶＢＬａから電源電圧Ｖｃｃａを供給する。
【００８５】
次に時刻ｔ３において、ビット線／ＢＬに対応するワード線ＷＬを活性化する。本例においては、ワード線ＷＬ０およびＷＬ３に対して高電源電圧ＶｄｄＨ（「Ｈ」レベル）を供給する。これに伴い、ビット線／ＢＬに対応するメモリセルに対してデータ「１」のデータ書込を実行することができる。
【００８６】
次のステップＳ３として、電圧供給線ＶＢＬａからの電圧の供給を停止する。具体的には、時刻ｔ４において、選択線ＢＬＥＱに対して接地電圧ＧＮＤを供給する。これに伴い、ビット線ＢＬ，／ＢＬは、互いに電気的に切離されるとともに、電圧供給線ＶＢＬａからの電圧の供給を停止する。また、選択線ＢＬＩに対して高電源電圧ＶｄｄＨを供給する。これにより、センスアンプ帯２７とビット線ＢＬ，／ＢＬとが電気的に結合される。
【００８７】
次のステップＳ４としてワード線ＷＬを全て活性化させる。
時刻ｔ５において、ワード線ＷＬは、全て高電源電圧ＶｄｄＨ（「Ｈ」レベル）に設定される。したがって、メモリセルＭＣとビット線ＢＬもしくは／ＢＬとが電気的に結合される。
【００８８】
次に、ステップＳ５としてセンスアンプＳＡを活性化させる。
具体的には、時刻ｔ６において、制御信号Ｓ０を電源電圧Ｖｃｃ（「Ｈ」レベル）、制御信号／Ｓ０を接地電圧ＧＮＤ（「Ｌ」レベル）に設定する。これに伴い、トランジスタ９０および９１がオンし、クロスカップル型（図示せず）のセンスアンプＳＡがビット線ＢＬ，／ＢＬの電圧レベルを保持する。具体的には、ワード線ＷＬ１およびＷＬ２に対応するメモリセルＭＣのデータ「０」に応じたビット線ＢＬの電圧レベルと、ワード線ＷＬ０およびＷＬ３に対応するメモリセルＭＣのデータ「１」に応じたビット線／ＢＬの電圧レベルを保持する。センスアンプＳＡを活性化することにより、各メモリセルのキャパシタに記憶された電荷を保持することができる。
【００８９】
したがって、各ビット線毎にデータ「０」および「１」のデータが交互に書込まれるため、メモリアレイに対していわゆるストライプ型のデータパターンのデータ書込を実行することができる。
【００９０】
上記において説明したようにメモリアレイに対して種々のデータパターンでデータ書込を実行することにより、メモリセルの信頼性試験の精度を向上させることができる。
【００９１】
また、本実施の形態１で説明したバーンイン試験において、ストライプ型モードの試験を除き、各試験においては、選択線ＢＬＩには、接地電圧ＧＮＤが供給される。したがって、薄膜トランジスタで構成されるセンスアンプ帯に電源電圧Ｖｃｃａが印加されて薄膜トランジスタが破壊されることはなく、効率的にバーンイン試験を実行することができる。さらには、センスアンプ帯は、電圧供給線ＶＢＬｓから電圧１／２Ｖｃｃａが供給され、トランジスタ９０および９１はイコライズされている。これにより、センスアンプＳＡにおいて誤作動を防止することができる。また、電源電圧Ｖｃｃａと接地電圧ＧＮＤとの間の中間電圧１／２ＶｃｃａにセンスアンプＳＡは、プリチャージされている。したがって、厚膜トランジスタと薄膜トランジスタとの境に配置された、選択ゲートＢＩＵに過大なストレスが印可されることがなく、オフ時のリーク電流を抑制し、消費電力を低減することができる。
【００９２】
また、２個の外部パッドＰＤを用いて、３本の電圧供給線ＶＢＬａ，ＶＢＬｓ，ＣＰＬに対して電圧を供給することができ、特に、外部パッドに制約があるデバイス等において、本実施の形態１に従う電圧供給回路を有効に用いることが可能である。また、本構成においては、ビット線のプリチャージ用の電圧供給線を用いてテスト電圧を供給することができるため回路の部品点数を増加させることなく、効率的にバーンイン試験を実行することができる。
【００９３】
（実施の形態１の変形例）
上記の実施の形態１においては、外部パッドの制約が厳しいデバイス等において、テスト時に２個の外部パッドを用いて有効なバーンイン電圧を供給する構成について説明した。
【００９４】
本実施の形態１の変形例においては、特に外部パッドに制約がないデバイスにおいて、テスト時に、所望のバーンイン電圧を各電圧供給線に供給する構成について説明する。
【００９５】
図１６は、本発明の実施の形態１の変形例に従う電圧供給回路の構成図である。
【００９６】
図１６を参照して、本発明の実施の形態１の変形例に従う電圧供給回路は、図５に示される電圧供給回路と比較して、切換制御ユニット２００、トランジスタＴＲ２，ＴＲ３およびインバータＩＶ０を取り除くとともに、新たにトランジスタＴＲ＃および外部パッドＰＤ２を設けた点が異なる。
【００９７】
本例においては、ＶＢＬ発生回路１５０と電圧供給線ＶＢＬａ，ＶＢＬｓとの間にトランジスタＴＲ＃およびＴＲ１がそれぞれ設けられ、各々のゲートは、制御信号ＷＬＢＩＥの供給を受ける。また、ＶＣＰ発生回路１６０と電圧供給線ＣＰＬとの間にトランジスタＴＲ０が設けられ、そのゲートは、制御信号ＷＬＢＩＥの供給を受ける。また、電圧供給線ＶＢＬａ，ＶＢＬｓおよびＣＰＬにそれぞれ対応してバッドＰＤ２，ＰＤ０およびＰＤ１が設けられる。
【００９８】
本例においては、上記の実施の形態１で説明したバーンイン試験を実行する際、制御信号ＷＬＢＩＥを「Ｌ」レベルに設定する。これに伴い、ＶＢＬ発生回路１５０およびＶＣＰ発生回路１６０から各電圧供給線に対するプリチャージ電圧の供給が停止される。また、図７および図１１について説明した所望の電圧を当該外部パッドＰＤ０〜ＰＤ２にそれぞれ供給する。これにより、外部パッドに制約がないデバイス等については、簡易に実施の形態１で説明したのと同様のバーンイン試験を実行することができる。
【００９９】
（実施の形態２）
本発明の実施の形態１においてはテスト用の外部パッドＰＤ０，ＰＤ１を設けることにより、外部パッドから所望のテスト用の電源電圧を供給することにより、バーンイン試験を実行する構成について説明した。
【０１００】
しかしながら、一般的にテスト用に用いられる外部パッドＰＤ０，ＰＤ１等はパッケージ後にはリジェクトされる構成が一般的である。
【０１０１】
本発明の実施の形態２においては、外部パッドＰＤ０，ＰＤ１を用いることなく、パッケージ後において、バーンインモード（ＦＷＢＩ）を実行する構成について説明する。
【０１０２】
図１７は、本発明の実施の形態２に従う電圧供給回路の概念図である。
図１７を参照して、本発明の実施の形態２に従う電圧供給回路は、図７に示す実施の形態１の電圧供給回路と比較して、ＡＮＤ回路ＡＤ２と、切換制御ユニット２００と置換される切換制御ユニット２００＃と、切換制御ユニット２１０，２２０とをさらに備える。
【０１０３】
ＡＮＤ回路ＡＤ２は、制御信号ＣＢＰの反転信号および制御信号ＷＬＢＩＥの入力をうけて、そのＡＮＤ論理演算結果を出力する。トランジスタＴＲ３のゲートおよびインバータＩＶ０は、ＡＮＤ回路ＡＤ２からの出力信号の入力を受ける。
【０１０４】
切換制御ユニット２００＃は、切換制御ユニット２００と比較して、ＡＮＤ回路ＡＤ３をさらに含む点が異なる。ＡＮＤ回路ＡＤ３は、制御信号ＣＢＳおよび制御信号ＣＢＰの反転信号の入力を受けてそのＡＮＤ論理演算結果をＡＮＤ回路ＡＤ０およびＡＤ１の入力ノードに出力する。
【０１０５】
切換制御ユニット２１０は、トランジスタＴＲ１０〜ＴＲ１３と、ＡＮＤ回路ＡＤ４〜ＡＤ６とをさらに含む。トランジスタＴＲ１０は、電源電圧ＶｃｃとノードＮ３との間に配置され、そのゲートはＡＮＤ回路ＡＤ４の出力信号の供給を受ける。トランジスタＴＲ１１は、ノードＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートは、ＡＮＤ回路ＡＤ６の供給を受ける。トランジスタＴＲ１２は、電源電圧ＶｃｃとノードＮ２との間に配置され、そのゲートは、ＡＮＤ回路ＡＤ６と電気的に結合される。トランジスタＴＲ１３は、ノードＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートは、ＡＮＤ回路ＡＤ４と電気的に結合される。ＡＮＤ回路ＡＤ４は、制御信号ＣＢＴとＡＮＤ回路ＡＤ５の出力信号との入力を受けて、そのＡＮＤ論理演算結果をトランジスタＴＲ１０およびＴＲ１３のゲートにそれぞれ出力する。ＡＮＤ回路ＡＤ６は、制御信号ＣＢＴの反転信号とＡＮＤ回路ＡＤ５の出力信号とを受けて、そのＡＮＤ論理演算結果をトランジスタＴＲ１１およびＴＲ１２のゲートにそれぞれ出力する。ＡＮＤ回路ＡＤ５は、制御信号ＣＢＳおよびＣＢＰの入力を受けてそのＡＮＤ論理演算結果をＡＮＤ回路ＡＤ４およびＡＤ６の入力ノードにそれぞれ出力する。
【０１０６】
本実施の形態２においては、制御信号ＣＢＰが切換制御ユニット２００＃および２１０のいずれか一方を必要に応じて選択する選択信号となる。
【０１０７】
具体的には、制御信号ＣＢＰ（「Ｌ」レベル）に応答して、切換制御ユニット２００＃は、実施の形態１で説明した切換制御ユニット２００と同様の切換動作を制御信号ＣＢＳおよびＣＢＴに応答して実行する。一方、切換制御ユニット２１０は、制御信号ＣＢＰ（「Ｌ」レベル）の場合には、非活性化状態であり、切換動作を実行しない。
【０１０８】
逆に、制御信号ＣＢＰ（「Ｈ」レベル）に応答して、切換制御ユニット２００＃は非活性化状態となり、切換動作を実行しない。一方、切換制御ユニット２１０は、制御信号ＣＢＰ（「Ｈ」レベル）に応答して、制御信号ＣＢＳおよびＣＢＴに応答して切換動作を実行する。
【０１０９】
切換制御ユニット２２０は、トランジスタＴＲ１４〜ＴＲ１６とＮＯＲ回路ＮＲとを含む。トランジスタＴＲ１４は、電源電圧ＶｃｃとノードＮ５との間に配置され、そのゲートは、制御信号ＳＮ１の入力を受ける。トランジスタＴＲ１５は、接地電圧ＧＮＤとノードＮ５との間に配置され、そのゲートは、制御信号ＳＮ２の入力を受ける。トランジスタＴＲ１６は、ノードＮ３とノードＮ５と間に配置され、そのゲートは、ＮＯＲ回路ＮＲの出力信号の入力を受ける。また、ＮＯＲ回路ＮＲは、制御信号ＳＮ１およびＳＮ２の入力を受けてそのＮＯＲ論理演算結果をトランジスタＴＲ１６のゲートに出力する。
【０１１０】
切換制御ユニット２２０は、制御信号ＳＮ１およびＳＮ２に応答して、電圧供給線ＶＢＬａに対して電源電圧Ｖｃｃもしくは接地電圧ＧＮＤを供給する。
【０１１１】
当該、切換制御ユニット２２０は、メモリセルに対するデータ書込の際に用いられる。具体的には、制御信号ＳＮ１（「Ｈ」レベル）に応答して電圧供給線ＶＢＬａに電源電圧Ｖｃｃが供給される。一方、制御信号ＳＮ２（「Ｈ」レベル）に応答して電圧供給線ＶＢＬａに接地電圧ＧＮＤが供給される。それ以外の場合には、制御信号ＳＮ１およびＳＮ２は、共に「Ｌ」レベルに設定されているためＮＯＲ論理演算結果に基づきノードＮ３とノードＮ５とは電気的に結合されている。
【０１１２】
図１８は、本発明の実施の形態２に従う電圧供給線ＣＰＬおよびビット線ＢＬ間にストレスを掛ける場合および通常動作時の制御信号の関係を示す図である。
【０１１３】
まず通常動作時について説明する。通常動作時においては、制御信号ＷＬＢＩＥ、ＣＢＳ、ＣＢＴおよびＣＢＰは、全て「Ｌ」レベルに設定される。
【０１１４】
図１９は、通常動作時の本発明の実施の形態２に従う電圧供給回路の供給経路を模式的に示す概念図である。
【０１１５】
図１８および図１９に示されるように、制御信号ＣＢＰは、「Ｌ」レベルであるため上述したように切換制御ユニット２００＃が選択される。具体的には、上記の実施の形態１で説明したのと同様にトランジスタＴＲ１およびＴＲ４を介して電圧供給線ＶＢＬａにＶＢＬ発生回路１５０からのプリチャージ電圧が供給される。同様に、トランジスタＴＲ１およびＴＲ２を介して電圧供給線ＶＢＬｓにＶＢＬ発生回路１５０からのプリチャージ電圧が供給される。また、トランジスタＴＲ０およびＴＲ５を介して電圧供給線ＣＰＬにＶＣＰ発生回路１６０からのセルプレート電圧が供給される。
【０１１６】
次に、ＣＰＬ−ＶＢＬａストレスについて説明する。ＣＰＬ−ＶＢＬａストレスにおいては、制御信号ＷＬＢＩＥ、ＣＢＳ、ＣＢＴおよびＣＢＰは、「Ｈ」レベル、「Ｈ」レベル、「Ｌ」レベル、「Ｈ」レベルにそれぞれ設定される。これに伴い、制御信号ＣＢＰに応答して切換制御ユニット２１０が選択される。
【０１１７】
図２０は、ＣＰＬ−ＶＢＬａストレスを実行する場合の本発明の実施の形態２に従う電圧供給回路の供給経路を模式的に示す概念図である。
【０１１８】
図１８および図２０に示されるように、制御信号ＣＢＳ，ＣＢＴおよびＣＢＰに応答して、トランジスタＴＲ１およびＴＲ２がオンする。また、トランジスタＴＲ１１がオンする。これに伴い電圧供給線ＶＢＬａには、接地電圧ＧＮＤが供給される。また、トランジスタＴＲ１２がオンする。これに伴い、電圧供給線ＣＰＬには、電源電圧Ｖｃｃが供給される。
【０１１９】
したがって、上記の実施の形態１で説明したのと同様のＣＰＬ−ＶＢＬａストレスを実行することができる。
【０１２０】
次に、ＶＢＬａ−ＣＰＬストレスについて説明する。ＶＢＬａ−ＣＰＬストレスにおいては、制御信号ＷＬＢＩＥ、ＣＢＳ、ＣＢＴおよびＣＢＰは、「Ｈ」レベル、「Ｈ」レベル、「Ｈ」レベル、「Ｈ」レベルにそれぞれ設定される。これに伴い、制御信号ＣＢＰに応答して切換制御ユニット２１０が選択される。
【０１２１】
図２１は、ＶＢＬａ−ＣＰＬストレスを実行する場合の本発明の実施の形態２に従う電圧供給回路の供給経路を模式的に示す概念図である。
【０１２２】
図１８および図２１に示されるように、制御信号ＣＢＳ，ＣＢＴおよびＣＢＰに応答して、トランジスタＴＲ１およびＴＲ２がオンする。また、トランジスタＴＲ１０がオンする。これに伴い電圧供給線ＶＢＬａには、接地電圧ＧＮＤが供給される。また、トランジスタＴＲ１３がオンする。これに伴い、電圧供給線ＣＰＬには、電源電圧Ｖｃｃが供給される。
【０１２３】
したがって、上記の実施の形態１で説明したのと同様のＶＢＬａ−ＣＰＬストレスを実行することができる。なお、上記においては、電源電圧Ｖｃｃ−ＧＮＤ間のストレスを電圧供給線ＣＰＬおよびビット線ＢＬ，／ＢＬに印可する構成について説明したが、電源電圧Ｖｃｃの電圧レベルをいわゆる昇圧回路（図示せず）により、電源電圧Ｖｃｃｂの電圧レベルに昇圧してテストすることも可能である。
【０１２４】
図２２は、実施の形態２に従う各種の試験モードおよびその際の制御信号と電圧供給線との関係を示す図である。
【０１２５】
図２２を参照して、この場合において、制御信号ＷＬＢＩＥは「Ｈ」レベルに設定され、制御信号ＣＢＳ、ＣＢＴは「Ｌ」レベルに設定され、制御信号ＣＢＰは、「Ｈ」レベルに設定される。制御信号ＣＢＰ（「Ｈ」レベル）に応答して、切換制御ユニット２１０が選択されるが制御信号ＣＢＳおよびＣＢＴは、ともに「Ｌ」レベルであるため、切換制御ユニット２１０は切換動作を実行しない。したがって、本発明の実施の形態２に従う電圧供給回路は、図１９に示す通常動作時と同様の供給経路に設定される。一方、当該試験モードにおいては、切換制御ユニット２２０がメモリセルの信頼性試験のために駆動する。その際、制御信号ＳＮ１およびＳＮ２のいずれか一方は「Ｈ」レベルに設定されるため、切換制御ユニット２２０のＮＯＲ回路ＮＲは、「Ｌ」レベルを出力する。したがって、切換制御ユニット２２０が駆動する際には、トランジスタＴＲ１６はターンオフしており、電圧供給線ＶＢＬａに対するＶＢＬ発生回路１５０の電圧供給は停止している。
【０１２６】
具体的には、メモリセルに対してデータ「１」のデータ書込を実行する場合、制御信号ＳＮ１およびＳＮ２は、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。これに伴い、トランジスタＴＲ１６がオフし、トランジスタＴＲ１４がオンする。したがって、電圧供給線ＶＢＬａには、電源電圧Ｖｃｃが供給される。
【０１２７】
一方、メモリセルに対してデータ「０」のデータ書込を実行する場合、制御信号ＳＮ１およびＳＮ２は、それぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定される。これに伴い、トランジスタＴＲ１６がオフし、トランジスタＴＲ１５がオンする。したがって、電圧供給線ＶＢＬａには、接地電圧ＧＮＤが供給される。
【０１２８】
具体的には、全ＷＬ活性化モード時、偶数および奇数活性化モード時においては、制御信号ＳＮ１（「Ｈ」レベル）およびＳＮ２（「Ｌ」レベル）が入力される。これに伴い、実施の形態１で説明したのと同様のバーンイン試験を実行することができる。
【０１２９】
また、ストライプ型モード時においては、ステップＳ１においては、制御信号ＳＮ２（「Ｈ」レベル）およびＳＮ１（「Ｌ」レベル）が入力される。これに伴い、電圧供給線ＶＢＬａには、接地電圧ＧＮＤが供給される。また、ステップＳ２においては、制御信号ＳＮ１（「Ｈ」レベル）およびＳＮ２（「Ｌ」レベル）が入力される。これに伴い、電圧供給線ＶＢＬａには、電源電圧Ｖｃｃが供給される。他のステップＳ３からＳ５については、制御信号ＳＮ１およびＳＮ２は、ともに「Ｌ」レベルに設定される。これに伴い、電圧供給線ＶＢＬａには、電圧１／２Ｖｃｃが供給される。
【０１３０】
これら、制御信号ＣＢＳ，ＣＢＴおよびＣＢＰならびにＳＮ１，ＳＮ２を用いて本実施の形態２に従う電圧供給回路を制御することにより、実施の形態１で説明したのと同様のバーンイン試験を実行することができる。
【０１３１】
なお、上記においては、電源電圧Ｖｃｃおよび接地電圧ＧＮＤをビット線ＢＬ，／ＢＬに供給してデータ書込を実行するメモリセルの信頼性試験について説明したが、電源電圧Ｖｃｃの電圧レベルをいわゆる昇圧回路（図示せず）により、電源電圧Ｖｃｃａの電圧レベルに昇圧してデータ書込を実行することも可能である。
【０１３２】
また、上記の実施の形態においては、厚膜および薄膜トランジスタの２種類のトランジスタを有するデバイス構成について説明したが、厚膜もしくは薄膜のいずれか１種類のトランジスタを用いるデバイス構成についても同様に適用可能である。
【０１３３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３４】
【発明の効果】
この発明は以上説明したように、ビット線を第１および第２の領域に分離し、それぞれに異なる電圧供給線を設ける。また、電圧制御回路は、動作時に第１および第２の電圧供給線に対して同一の電圧を供給し、テスト時にそれぞれ異なる電圧を供給する。したがって、テスト時には、一方および他方の領域に応じた電圧を対応する電圧供給線から供給することが可能であり、効率的なテスト電圧を印可することができる。
【０１３５】
また、テスト時において、メモリセルに含まれるアクセストランジスタをターンオフする。また、テスト時において、電圧供給線およびビット線に対してそれぞれ異なる電圧を供給する電圧制御回路を設ける。これに伴い、キャパシタに高いストレスを掛けることなくビット線および電圧供給線間にストレスを掛けて信号線間の不良をテストすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う半導体記憶装置１の全体構成図である。
【図２】本発明の実施の形態１に従うＤＲＡＭ部１０の概念図である。
【図３】本発明の実施の形態１に従うメモリアレイ２０ａおよびその周辺回路の領域の回路構成図である。
【図４】本発明の実施の形態１に従う隣接する２個のメモリセルＭＣの断面構造図である。
【図５】電源制御回路１５に含まれる本発明の実施の形態１に従う電圧供給回路の概念図である。
【図６】本発明の実施の形態１に従うＶＢＬ発生回路１５０の回路構成図である。
【図７】通常動作時および電圧供給線ＣＰＬ−ビット線ＢＬ間にストレスを掛ける場合の制御信号と各電圧供給線との関係を示す図である。
【図８】通常動作時の本発明の実施の形態１に従う電圧供給回路の供給経路を模式的に示す概念図である。
【図９】ＣＰＬ−ＶＢＬａストレスを実行する場合の本発明の実施の形態１に従う電圧供給回路の供給経路を模式的に示す概念図である。
【図１０】ＣＰＬ−ＶＢＬａストレスを実行する場合の本発明の実施の形態１に従う電圧供給回路の供給経路を模式的に示す概念図である。
【図１１】実施の形態１に従う各種の試験モードおよびその際の制御信号と電圧供給線との関係を示す図である。
【図１２】各種の試験モードを実行する場合の電圧供給回路の供給経路を模式的に示す図である。
【図１３】すべての偶数のワード線ＷＬを活性化させて信頼性試験を実行するタイミングチャート図である。
【図１４】すべての奇数のワード線ＷＬを活性化させて信頼性試験を実行するタイミングチャート図である。
【図１５】ストライプ型モードのタイミングチャート図である。
【図１６】本発明の実施の形態１の変形例に従う電圧供給回路の構成図である。
【図１７】本発明の実施の形態２に従う電圧供給回路の概念図である。
【図１８】本発明の実施の形態２に従う電圧供給線ＣＰＬおよびビット線ＢＬ間にストレスを掛ける場合および通常動作時の制御信号の関係を示す図である。
【図１９】通常動作時の本発明の実施の形態２に従う電圧供給回路の供給経路を模式的に示す概念図である。
【図２０】ＣＰＬ−ＶＢＬａストレスを実行する場合の本発明の実施の形態２に従う電圧供給回路の供給経路を模式的に示す概念図である。
【図２１】ＶＢＬａ−ＣＰＬストレスを実行する場合の本発明の実施の形態２に従う電圧供給回路の供給経路を模式的に示す概念図である。
【図２２】実施の形態２に従う各種の試験モードおよびその際の制御信号と電圧供給線との関係を示す図である。
【符号の説明】
１ 半導体記憶装置、１０ ＤＲＡＭ部、１１ ロジック回路部、１２ ＳＲＡＭ部、１３ 周辺回路帯、１５ 電源制御回路、２０ａ，２０ｂ メモリアレイ、２５ デコーダ帯、３０ａ，３０ｂ 入出力回路帯、４０ 制御回路、ＰＤ
外部パッド。
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に信頼性評価のための試験を実行する回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、ワンチップで種々のロジック回路が混載されたロジック混載デバイスが注目されてきている。当該ロジック混載デバイスにおいては、その機能および用途に応じて、異なる種類のトランジスタが用いられる構成が一般的である。具体的には、高速動作および消費電力等の観点から、酸化膜厚が異なる２種類のトランジスタが回路内に混在する構成となっている。一例として、メモリアレイに記憶されたデータのデータ読出に関して、高速動作が要求されるセンスアンプには、薄膜トランジスタを用い、選択メモリセルにアクセスするためのアクセストランジスタには昇圧電圧を印加する目的のため厚膜トランジスタが用いられる。
【０００３】
一方、デバイスの信頼性試験に関して説明する。一般に、デバイスの故障は３つの期間に大別され、時間の経過につれて初期故障期間、偶発故障期間、摩耗故障期間等を挙げることができる。初期故障は、使用直後に発生する故障でデバイス作製時の欠陥が現われたものである。マージン系の不良はこの部類に属する。この故障の割合は時間とともに急速に減少していく。その後は低い故障率がある一定期間長く続く偶発故障期間に入る。やがてデバイスは耐用寿命に近づき急激に故障率が増大する（摩耗故障期間）。デバイスは、偶発故障期間内で使用することが望ましくこの領域が耐用期間となる。したがって、デバイスの信頼性を高めるためには偶発故障が低く一定でかつ偶発故障期間が長く続くことが要求される。
【０００４】
一方で、初期故障を予め除去するために、デバイスに一定時間の加速動作エージングを行ない不良品を除去するスクリーニングを行なう必要性がある。これを短期間で効果的に行なうためには、初期故障率が時間に対して急速に減少し早く偶発故障に入ることが望ましい。現在このスクリーニング手法の１つとして一般に高温動作試験（バーンイン試験）を行なっており特にウェハ状態においてはウェハレベルバーンイン試験が効果的である。これは実デバイスを用いて、トランジスタ等の誘電体膜を直接評価することができる方式であり、配線間ショートをはじめ、あらゆる不良要因を高温かつ高電界のストレスを印加することにより加速的に顕在化させることができる。特開２００１−２５０３９８号公報においては、当該ウェハレベルバーンイン試験において、メモリアレイ内のビット線をプリチャージするためのプリチャージ電圧供給線を用いてバーンイン試験を実行する構成が示されている。
【０００５】
【特許文献１】
特開２００１−２５０３９８号公報（１１頁、図６）
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した２種類の異なるトランジスタが混在するロジック混載デバイス等においては、たとえば厚膜トランジスタのバーンイン試験用の電圧（バーンイン電圧）を薄膜トランジスタに適用すると薄膜トランジスタが破壊されてしまうという問題がある。
【０００７】
本発明は、上記のような問題を解決するものであって、ロジック混載デバイス等において、効率的なバーンイン試験を実行することが可能な半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、記憶データに応じた電荷が蓄積される複数のメモリセルと、ビット線と、周辺回路と、分離部と、第１および第２の電圧供給線と、電圧制御回路とを含む。ビット線は、データ読出時に、複数のメモリセルのうちの選択メモリセルと接続される。周辺回路は、データ読出時にビット線と接続されて選択メモリセルに対してデータ読出を実行する。分離部は、必要に応じて複数のメモリセルおよび周辺回路に対応するビット線を第１および第２の領域にそれぞれ電気的に分離する。第１の電圧供給線は、第１の領域のビット線に対応して設けられる。第２の電圧供給線は、第２の領域のビット線に対応して設けられる。電圧制御回路は、第１および第２の電圧供給線に対して供給する電圧を制御する。また、電圧制御回路は、動作時に第１および第２の電圧供給線に対して同一の電圧を供給し、テスト時に、第１および第２の電圧供給線に対してそれぞれ異なる電圧を供給する。
【０００９】
また、半導体記憶装置は、記憶データに応じた電荷が蓄積されるメモリセルと、ビット線と、電圧供給線と、電圧制御回路とを含む。ビット線は、データ読出時に、メモリセルの記憶データに応じた電圧レベルを伝達する。電圧供給線は、メモリセルに対してセルプレート電圧を供給する。メモリセルは、アクセストランジスタと、キャパシタとを含む。アクセストランジスタは、ストレージノードとビット線との間に設けられ、データ読出時にターンオンする。キャパシタは、ストレージノードと電圧供給線との間に設けられ、電荷を保持する。テスト時において、アクセストランジスタをターンオフする。電圧制御回路は、テスト時において、電圧供給線およびビット線にそれぞれ異なる電圧を供給する。
【００１０】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１１】
（実施の形態１）
図１は、本発明の実施の形態１に従う半導体記憶装置１の全体構成図である。
【００１２】
半導体記憶装置１は、大容量のデータを保持するメモリとして用いられるＤＲＡＭ部１０と、種々の論理計算を実行するロジック回路部１１と、高速にデータを処理するためのメモリとして用いられるＳＲＡＭ部１２と、各部の接続等に用いられる周辺回路帯１３とを備える。また、半導体記憶装置１は、デバイス周辺に設けられた複数の外部パッドＰＤをさらに備える。
【００１３】
図２は、本発明の実施の形態１に従うＤＲＡＭ部１０の概念図である。
図２を参照して、本発明の実施の形態１に従うＤＲＡＭ部１０は、電源供給ピン６０，６１，６１ａと、データの入出力に用いられる入出力ピン６２，６３と、ＤＲＡＭ部１０の制御に用いられる制御信号が入力される複数の制御信号ピンで構成される制御信号ピン群６５とを備える。
【００１４】
また、ＤＲＡＭ部１０は、内部回路に動作電圧等を供給する電源制御回路１５と、データを記憶するためのメモリセルが集積配置されたメモリアレイ２０ａおよび２０ｂと、メモリアレイ２０ａに対応して設けられ入出力ピン６２との間でデータの入出力を実行するための入出力回路５０ａと、入出力ピン６３とメモリアレイ２０ｂとの間でデータの入出力を実行するための入出力回路５０ｂと、ＤＲＡＭ部１０全体の動作を制御する制御回路４０とを備える。電源制御回路１５は、電源供給ピン６０，６１，６１ａのそれぞれから接地電圧ＧＮＤ、電源電圧Ｖｃｃおよび高電源電圧ＶｄｄＨの供給を受ける。
【００１５】
また、ＤＲＡＭ部１０は、制御信号ピン群６５の信号ピンから入力されるロウアドレスＲＡおよびコラムアドレスＣＡの入力をバッファ処理して制御回路４０に対して出力するアドレスバッファ４５と、制御信号ピン群６５の信号ピンから入力されるクロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥの入力を受けて、制御回路４０や他の周辺回路に内部クロック信号を出力するクロックバッファ４６と、制御信号ピン群６５の信号ピンから入力され、データ書込に関する制御信号／ＷＥ、データ読出に関する制御信号／ＲＥ、試験モードに関する制御信号ＴＭおよびプリチャージモードに関する制御信号／ＰＲＥの入力をバッファ処理して制御回路４０に対して出力する制御信号バッファ４７とを備える。なお、上記の「／」の記号は、反転、否定、相補等を示すものとする。以下についても同様である。
【００１６】
図３は、本発明の実施の形態１に従うメモリアレイ２０ａおよびその周辺回路領域の回路構成図である。ここでは、メモリアレイ２０ａについて説明するがメモリアレイ２０ｂについても同様でありその説明は繰り返さない。
【００１７】
図３を参照して、本発明のメモリアレイ２０ａは、行列状に集積配置されたメモリセルＭＣを有する。
【００１８】
本発明のメモリアレイ２０ａは、隣接する２つのメモリセル列にそれぞれ対応して、互いに相補のビット線ＢＬ，／ＢＬが設けられる。また、メモリセル行にそれぞれ対応して複数のワード線が設けられ、ビット線ＢＬ，／ＢＬに対応するメモリセルは、互いに異なるワード線と接続される。本例においては、ビット線／ＢＬに対応する２つのメモリセルＭＣは、ワード線ＷＬ０，ＷＬ３とそれぞれ接続されている。また、ビット線ＢＬに対応する２つのメモリセルＭＣは、ワード線ＷＬ１，ＷＬ２とそれぞれ接続されている。他の部分についても同様の構成である。
【００１９】
また、メモリアレイ２０ａは、ビット線ＢＬ，／ＢＬをプリチャージするとともにイコライズするためのイコライズユニットＥＱＵａを有する。イコライズユニットＥＱＵａは、トランジスタ７０〜７２を有する。トランジスタ７０は、ビット線ＢＬとビット線／ＢＬとの間に配置され、そのゲートは選択線ＢＬＥＱと電気的に結合される。トランジスタ７１および７２は、直列にビット線ＢＬとビット線／ＢＬとの間に配置され、それぞれのゲートは選択線ＢＬＥＱと電気的に結合される。また、トランジスタ７１および７２の接続ノードは、プリチャージ電圧の電圧供給線ＶＢＬａと電気的に結合される。なお、トランジスタ７０〜７２は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００２０】
また、メモリアレイ２０ａは、ビット線ＢＬ，／ＢＬ毎に設けられ、センスアンプＳＡとビット線ＢＬ，／ＢＬとの電気的な接続を制御する選択ゲートＢＩＵを有する。また、選択ゲートＢＩＵは、センスアンプＳＡの両側にそれぞれ配置され、一方側がメモリアレイ２０ａの選択ゲートとして機能し、他方がメモリアレイ２０ｂの選択ゲートとして機能する。すなわち、本例における、センスアンプＳＡは、いわゆるシェアドセンスアンプを構成し、メモリアレイ２０ａおよび２０ｂの選択に応じて、対応する選択ゲートＢＩＵが活性化される。
【００２１】
選択ゲートＢＩＵは、トランジスタ７５および７６を有する。トランジスタ７５および７６は、ビット線ＢＬ，／ＢＬとセンスアンプＳＡとの間の電気的な接続を制御し、そのゲートはそれぞれ選択線ＢＬＩの入力を受ける。なお、トランジスタ７５および７６は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００２２】
センスアンプ帯２７は、ビット線ＢＬ，／ＢＬごとに設けられたセンスアンプＳＡと、イコライズユニットＥＱＵｓと、センスアンプＳＡに対して電源電圧Ｖｃｃを供給するトランジスタ９１と、センスアンプＳＡに対して接地電圧ＧＮＤを供給するトランジスタ９０とを含む。トランジスタ９０および９１は、それぞれ制御信号Ｓ０および／Ｓ０に応答して活性化される。なお、トランジスタ９０および９１は、一例としてそれぞれＮチャンネルＭＯＳトランジスタおよびＰチャンネルＭＯＳトランジスタとする。
【００２３】
イコライズユニットＥＱＵｓは、トランジスタ８０〜８２を含む。トランジスタ８０は、トランジスタ９０および９１との間に配置され、そのゲートは、選択線ＳＥＱと電気的に結合される。トランジスタ８１および８２は、トランジスタ９０および９１の間に直列に接続され、そのゲートは、選択線ＳＥＱと電気的に結合される。トランジスタ８１および８２の接続ノードは、プリチャージ電圧の供給を受ける電圧供給線ＶＢＬｓと電気的に結合される。なお、トランジスタ８０〜８２は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００２４】
ここで、本発明の実施の形態１に従うメモリセルＭＣについて説明する。
図４は、本発明の実施の形態１に従う隣接する２個のメモリセルＭＣの断面構造図である。一例としてビット線ＢＬに対応する隣接する２個のメモリセルＭＣを挙げることができる。
【００２５】
本例においては、ロジック混載デバイスで一般的に用いられるＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ）構造のメモリセルＭＣについて説明する。いわゆるメモリセルのキャパシタの上層にビット線が形成される構造である。
【００２６】
図４を参照して、メモリセルＭＣを形成するためにＮ型の半導体基板ＳＵＢｂ上にＰ型の半導体基板ＳＵＢａが形成される。メモリセルＭＣに含まれるアクセストランジスタＡＴは、半導体基板ＳＵＢａ上に形成され、Ｎ型領域である不純物領域１００および１０１と、サイドウォールで覆われたゲート領域１０３とを有する。不純物領域１００は、コンタクトホール１０５に形成される金属膜を介して上部に形成されるキャパシタＣＰと電気的に結合される。キャパシタＣＰはキャパシタＣＰを覆うように形成されたセルプレート電圧供給線ＣＰＬ（以下、電圧供給線ＣＰＬとも称する）と電気的に結合される。また、不純物領域１０１は、コンタクトホール１０６に形成される金属膜を介してキャパシタＣＰよりもさらに上層に形成された金属層Ｍ１に形成されるビット線ＢＬと電気的に結合される。一方、ワード線は、アクセストランジスタＡＴのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬ、ゲート１０３と同一の配線層に、ポリシリコン層やポリシリサイド層などを用いて形成されるのが一般的である。なお、ポリシリコン層やポリシリサイド層などは比較的高抵抗であるため上層のアルミ等の金属配線層Ｍ２で図示しないコンタクトホール等により裏打ちすることにより抵抗を下げる構成が一般的に用いられている。
【００２７】
また、隣接するメモリセルについても同様に形成され、隣接するメモリセルＭＣのアクセストランジスタは、半導体基板ＳＵＢａ上に形成され、Ｎ型領域である不純物領域１０１および１０２と、ゲート領域１０４とを有する。不純物領域１０２は、コンタクトホール１０７に形成される金属膜を介して上部に形成されるキャパシタＣＰを介してセルプレート電圧供給線と電気的に結合される。したがって、不純物領域１０１を隣接する２つのメモリセル間で共有することができるためメモリセルのレイアウト面積を縮小し、高集積化を図ることができる。なお、このＣＯＢ構造型のメモリセルは、図４に示される様にその構造上、ビット線ＢＬとセルプレート電圧供給線とが相対的に近接したものとなっている。
【００２８】
図５は、電源制御回路１５に含まれる本発明の実施の形態１に従う電圧供給回路の概念図である。電圧供給回路は、電圧供給線ＶＢＬａ，ＶＢＬｓおよびＣＰＬのそれぞれに所望の電圧を供給する。
【００２９】
図５を参照して、本発明の実施の形態１に従う電圧供給回路は、ビット線をプリチャージするためのプリチャージ電圧ＶＢＬを発生するＶＢＬ発生回路１５０と、セルプレート電圧ＶＣＰを発生するＶＣＰ発生回路１６０と、トランジスタＴＲ０〜ＴＲ３と、インバータＩＶ０と、外部パッドＰＤ０，ＰＤ１と、切換制御ユニット２００とを含む。
【００３０】
トランジスタＴＲ０は、ＶＣＰ発生回路１６０とノードＮ１との間に配置され、そのゲートはインバータＩＶ０を介する制御信号ＷＬＢＩＥの反転信号の入力を受ける。トランジスタＴＲ１は、ノードＮ０とＶＢＬ発生回路１５０との間に配置され、そのゲートはインバータＩＶ０を介する制御信号ＷＬＢＩＥの反転信号の入力を受ける。トランジスタＴＲ２は、ノードＮ０とノードＮ４との間に配置され、そのゲートはインバータＩＶ０を介する制御信号ＷＬＢＩＥの反転信号の入力を受ける。トランジスタＴＲ３は、ノードＮ１とノードＮ４との間に配置され、そのゲートは制御信号ＷＬＢＩＥの入力を受ける。切換制御ユニット２００は、ノードＮ０およびノードＮ１に対応して設けられ、入力される制御信号に応答してそれぞれ電圧供給線ＶＢＬａおよび電圧供給線ＣＰＬに供給する電圧を切換える。
【００３１】
制御信号ＷＬＢＩＥは、必要に応じてバーンイン試験時に活性化される制御信号である。一例として制御信号ＷＬＢＩＥが「Ｈ」レベルに設定された場合、これに伴い、トランジスタＴＲ０およびＴＲ１がターンオフされる。したがって、ＶＢＬ発生回路１５０およびＶＣＰ発生回路１６０からの電圧の供給が停止する。一方、トランジスタＴＲ３はターンオンし、ノードＮ１とノードＮ４とが電気的に結合される。これに伴い、バーンイン試験時には、外部パッドＰＤ０およびＰＤ１を用いてバーンイン電圧を電圧供給線ＶＢＬａ，ＶＢＬｓおよびＣＰＬに対して供給することができる。
【００３２】
切換制御ユニット２００は、インバータＩＶ１と、トランジスタＴＲ４〜ＴＲ９と、ＡＮＤ回路ＡＤ０，ＡＤ１とを含む。トランジスタＴＲ４は、ノードＮ０とノードＮ３との間に配置され、そのゲートはインバータＩＶ１を介する制御信号ＣＢＳの反転信号の入力を受ける。トランジスタＴＲ５は、ノードＮ１とノードＮ２との間に配置され、そのゲートはインバータＩＶ１を介する制御信号ＣＢＳの反転信号の入力を受ける。
【００３３】
トランジスタＴＲ６は、ノードＮ０とノードＮ３との間に配置され、そのゲートはＡＮＤ回路ＡＤ０の出力信号の入力を受ける。トランジスタＴＲ７は、ノードＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートはＡＮＤ回路ＡＤ１の出力信号の入力を受ける。トランジスタＴＲ８は、ノードＮ０とノードＮ２との間に配置され、そのゲートはＡＮＤ回路ＡＤ１の出力信号の入力を受ける。トランジスタＴＲ９は、ノードＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートはＡＮＤ回路ＡＤ０の出力信号の入力を受ける。ＡＮＤ回路ＡＤ０は、制御信号ＣＢＴおよび制御信号ＣＢＳの入力を受けてそのＡＮＤ論理演算結果をトランジスタＴＲ６およびトランジスタＴＲ９のゲートにそれぞれ出力する。ＡＮＤ回路ＡＤ１は、制御信号ＣＢＳおよび制御信号ＣＢＴの反転信号の入力を受けて、そのＡＮＤ論理演算結果をトランジスタＴＲ６およびＴＲ８のゲートにそれぞれ出力する。
【００３４】
また、ノードＮ３と電圧供給線ＶＢＬａとが電気的に結合される。また、ノードＮ４と電圧供給線ＶＢＬｓとが電気的に結合される。さらに、ノードＮ２と電圧供給線ＣＰＬとが電気的に結合される。
【００３５】
切替制御ユニット２００は、上述したように制御信号ＣＢＳおよびＣＢＴの論理レベルに応じて各電圧供給線に供給する電圧を切替える。
【００３６】
具体的には、制御信号ＣＢＳの入力（「Ｈ」レベル）に応じて切替制御ユニット２００が機能し、制御信号ＣＢＴの論理レベルに応じて電圧供給線ＶＢＬａおよびＣＰＬに供給する電圧が切替えられる。一例として制御信号ＣＢＳが「Ｈ」レベルのときにトランジスタＴＲ４を介するノードＮ０とノードＮ３とが電気的に切り離される。また、トランジスタＴＲ５を介するノードＮ１とノードＮ２とが電気的に切り離される。この場合において、制御信号ＣＢＴ（「Ｈ」レベル）に応答して、トランジスタＴＲ６がオンし、トランジスタＴＲ６を介してノードＮ３と、外部パッドＰＤ０と電気的に接続されたノードＮ０とが電気的に結合される。また、トランジスタＴＲ９のオンに応答して、ノードＮ２は、接地電圧ＧＮＤと電気的に結合される。すなわち、電圧供給線ＶＢＬａは、外部パッドＰＤ０からの電圧の供給を受ける。一方、電圧供給線ＣＰＬは、接地電圧ＧＮＤの供給を受ける。
【００３７】
一方、制御信号ＣＢＴ（「Ｌ」レベル）に応答して、トランジスタＴＲ７がオンする。これに伴い、電圧供給線ＶＢＬａは、接地電圧ＧＮＤの供給を受ける。また、トランジスタＴＲ８のオンに応答して、ノードＮ２と、外部パッドＰＤ０と接続されたノードＮ０とが電気的に結合される。これに伴い、電圧供給線ＣＰＬは、外部パッドＰＤ０からの供給を受ける。
【００３８】
図６は、本発明の実施の形態１に従うＶＢＬ発生回路１５０の回路構成図である。
【００３９】
図６を参照して、ＶＢＬ発生回路１５０は、トランジスタ１５１〜１５４と、抵抗１５５，１５６とを有する。
【００４０】
抵抗１５５は、電源電圧ＶｃｃとノードＮＮ１との間に配置される。また、トランジスタ１５１は、ノードＮＮ１とトランジスタ１５２との間に配置され、そのゲートは、ノードＮＮ１と電気的に結合される。また、トランジスタ１５２は、ノードＮＮ２とトランジスタ１５１との間に配置され、そのゲートは、ノードＮＮ２と電気的に結合される。抵抗１５６は、接地電圧ＧＮＤとノードＮＮ２との間に配置される。トランジスタ１５３は、電源電圧Ｖｃｃと出力ノードＮ３との間に配置され、そのゲートは、ノードＮＮ１と電気的に結合される。トランジスタ１５４は、出力ノードＮＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートは、ノードＮＮ２と電気的に結合される。なお、トランジスタ１５１，１５３は、一例としてＮチャンネルＭＯＳトランジスタとする。また、トランジスタ１５２および１５４は、一例としてＰチャンネルＭＯＳトランジスタとする。
【００４１】
ＶＢＬ発生回路１５０は、電源電圧Ｖｃｃの半分の電圧１／２Ｖｃｃをプリチャージ電圧として電圧供給線ＶＢＬａ，ＶＢＬｓに供給する。具体的には、トランジスタ１５１および１５２のオン抵抗が等しい場合、抵抗１５５および１５６の抵抗比に応じた電圧レベルが出力ノードＮＮ３に生成される。この場合、抵抗１５５および１５６の抵抗比を１対１に設定することにより、出力ノードＮＮ３の電圧レベルを電圧１／２Ｖｃｃに調整することが可能である。
【００４２】
ＶＣＬ発生回路１６０についても同様の構成であり、電圧１／２Ｖｃｃをセルプレート電圧として電圧供給線ＣＰＬに供給する。具体的な回路構成等については、ＶＢＬ発生回路１５０と同様であるのでその説明は繰り返さない。
【００４３】
図７は、通常動作時および電圧供給線ＣＰＬ−ビット線ＢＬ間にストレスを掛ける場合の制御信号と各電圧供給線との関係を示す図である。
【００４４】
まず、通常動作時について説明する。通常動作時においては、制御信号ＷＬＢＩＥ、ＣＢＳおよびＣＢＴは、全て「Ｌ」レベルに設定される。なお、当該通常動作時は、ビット線ＢＬ，／ＢＬをイコライズし、所定レベルにプリチャージするプリチャージ期間やセンスアンプをプリチャージするプリチャージ期間を含むものとする。
【００４５】
図８は、通常動作時における本発明の実施の形態１に従う電圧供給回路の供給経路を模式的に示す概念図である。
【００４６】
図７および図８に示されるように、入力された制御信号ＷＬＢＩＥ，ＣＢＳおよびＣＢＴに応答してトランジスタＴＲ１およびＴＲ４を介して電圧供給線ＶＢＬａにＶＢＬ発生回路１５０からのプリチャージ電圧が供給される。同様に、トランジスタＴＲ１およびＴＲ２を介して電圧供給線ＶＢＬｓにＶＢＬ発生回路１５０からのプリチャージ電圧が供給される。また、トランジスタＴＲ０およびＴＲ５を介して電圧供給線ＣＰＬにＶＣＰ発生回路１６０からのセルプレート電圧が供給される。通常動作時において、電圧供給線ＶＢＬａ，ＶＢＬｓおよびＣＰＬには、同一の電圧１／２Ｖｃｃがそれぞれ供給される。
【００４７】
次に、ウェハレベルバーンイン試験時（ＷＬＢＩ）において、電圧供給線ＣＰＬ−ビット線ＢＬ間にストレスを掛ける場合について説明する。まず、電圧供給線ＣＰＬに電源電圧Ｖｃｃよりも高い電源電圧Ｖｃｃｂを印加するとともに、ビット線ＢＬに対して接地電圧ＧＮＤを印加する場合について説明する。以下、ＣＰＬ−ＶＢＬａストレスとも称することとする。
【００４８】
当該試験モードにおいては、制御信号ＷＬＢＩＥ，ＣＢＳは、「Ｈ」レベルに設定され、制御信号ＣＢＴは、「Ｌ」レベルに設定される。
【００４９】
図９は、ＣＰＬ−ＶＢＬａストレスを実行する場合の本発明の実施の形態１に従う電圧供給回路の供給経路を模式的に示す概念図である。
【００５０】
図７および図９に示されるように、制御信号ＣＢＳおよびＣＢＴに応答して、トランジスタＴＲ８がオンし、ノードＮ２と外部パッドＰＤ０とが電気的に結合される。また、トランジスタＴＲ７がオンし、接地電圧ＧＮＤと電圧供給線ＶＢＬａとが電気的に結合される。また、制御信号ＷＬＢＩＥに応答して、トランジスタＴ３がオンし、ノードＮ１とノードＮ４とが電気的に結合される。
【００５１】
本例においては、外部パッドＰＤ０にテスト用の電源電圧Ｖｃｃｂが供給される。また、外部パッドＰＤ１に対して電圧１／２Ｖｃｃが供給される。
【００５２】
また、当該試験時においては、選択線ＢＬＥＱおよびＳＥＱは「Ｈ」レベルに設定されている。これに伴い、イコライズユニットＥＱＵｓには外部パッドＰＤ１からプリチャージ電圧１／２Ｖｃｃが供給され、センスアンプＳＡはプリチャージされる。一方、イコライズユニットＥＱＵａは、ビット線ＢＬ，／ＢＬと電圧供給線ＶＢＬａとが電気的に結合される。したがって、ビット線ＢＬ，／ＢＬは、電圧供給線ＶＢＬａから接地電圧ＧＮＤの供給を受ける。一方、電圧供給線ＣＰＬは、外部パッドＰＤ０から電源電圧Ｖｃｃｂの供給を受ける。この場合において、各メモリセルＭＣと接続された全てのワード線ＷＬは、非活性化状態に設定されるものとする。
【００５３】
本構成により、電圧供給線ＣＰＬに対して電源電圧Ｖｃｃｂが供給され、ビット線ＢＬ，／ＢＬに対して接地電圧ＧＮＤが供給されるため、両者間に高電界のストレスが印可される。これにより、ビット線ＢＬと電圧供給線ＣＰＬとの間の配線不良等をテストすることができる。特に上述したようにロジック混載デバイスで一般的に用いられるＣＯＢ構造のメモリセルにおいては、ビット線ＢＬとセルプレート電圧供給線との間は上述したように近接した構造である。したがって、両者間の間でショートする可能性が高く、特に、当該試験モードを実行することにより精度の高い不良結果を得ることができ、有効なバーンイン試験を実行することができる。
【００５４】
なお、全てのワード線ＷＬは、非活性化状態であるため高電界のストレスがメモリセル内のキャパシタに印加されることがなく、メモリセル内のキャパシタを破壊することなく当該試験モードを実行することができる。
【００５５】
一方、センスアンプＳＡは、電圧供給線ＶＢＬｓにより電圧１／２Ｖｃｃのプリチャ−ジ電圧が供給されるためプリチャージ状態であり、誤作動を生じさせることなく効率的なバーンイン試験を実行することができる。
【００５６】
次に、ビット線ＢＬに高電圧を印加するとともに電圧供給線ＣＰＬに対して低電圧を印加する試験モードについて説明する。以下、ＶＢＬａ−ＣＰＬストレスとも称することとする。
【００５７】
当該試験モードにおいては、制御信号ＷＬＢＩＥ，ＣＢＳは「Ｈ」レベルに設定され、制御信号ＣＢＴは「Ｈ」レベルに設定される。
【００５８】
図１０は、ＣＰＬ−ＶＢＬａストレスを実行する場合の本発明の実施の形態１に従う電圧供給回路の供給経路を模式的に示す概念図である。
【００５９】
図７および図１０に示されるように、制御信号ＣＢＳおよびＣＢＴに応答して、トランジスタＴＲ９がオンし、ノードＮ２と接地電圧ＧＮＤとが電気的に結合される。また、トランジスタＴＲ６がオンし、外部パッドＰＤ０と接続されたノードＮ０とノードＮ３とが電気的に結合される。また、制御信号ＷＬＢＩＥに応答して、トランジスタＴ３がオンし、外部パッドＰＤ１と接続されたノードＮ１とノードＮ４とが電気的に結合される。
【００６０】
本例においても同様に、外部パッドＰＤ０にテスト用の電源電圧Ｖｃｃｂが供給される。また、外部パッドＰＤ１に対して電圧１／２Ｖｃｃが供給される。
【００６１】
また、選択線ＢＬＥＱおよびＳＥＱは「Ｈ」レベルに設定されている。したがって、センスアンプＳＡはプリチャージ電圧１／２Ｖｃｃの供給を受けて、プリチャージ状態である。また、ビット線ＢＬ，／ＢＬは、電圧供給線ＶＢＬａから電源電圧Ｖｃｃｂの供給を受ける。一方、電圧供給線ＣＰＬには、接地電圧ＧＮＤが供給される。この場合においても、各メモリセルＭＣと接続された全てのワード線ＷＬは、非活性化状態に設定される。
【００６２】
本構成により、電圧供給線ＣＰＬに対して接地電圧ＧＮＤが供給され、ビット線ＢＬ，／ＢＬに対して電源電圧Ｖｃｃｂが供給されるため、両者間に高電界のストレスが印可される。これに伴い、ビット線ＢＬと電圧供給線ＣＰＬとの間の配線不良等をテストすることができる。なお、外部パッドから必要なテスト電圧を供給することができるため簡易に試験を実行することができる。
【００６３】
図１１は、実施の形態１に従う各種の試験モードおよびその際の制御信号と電圧供給線との関係を示す図である。
【００６４】
図１１を参照して、この場合において、制御信号ＷＬＢＩＥは、「Ｈ」レベルに設定され、制御信号ＣＢＳおよびＣＢＴは、「Ｌ」レベルに設定される。
【００６５】
図１２は、各種の試験モードを実行する場合の電圧供給回路の供給経路を模式的に示す図である。
【００６６】
図１２に示されるように、制御信号ＣＢＳおよびＣＢＴに応答して、トランジスタＴＲ４がオンし、外部パッドＰＤ０と接続されたノードＮ０とノードＮ３とが電気的に結合される。また、トランジスタＴＲ５がオンし、外部パッドＰＤ１と接続されたノードＮ１とノードＮ２とが電気的に結合される。制御信号ＷＬＢＩＥに応答して、トランジスタＴＲ０およびＴＲ１がターンオフし、ＶＢＬ発生回路１５０およびＶＣＰ発生回路１６０からの電圧の供給が停止される。また、制御信号ＷＬＢＩＥに応答して、トランジスタＴＲ３がオンし、外部パッドＰＤ１と接続されたノードＮ１とノードＮ４とが電気的に結合される。すなわち、電圧供給線ＶＢＬａは、外部パッドＰＤ０からの電圧の供給を受ける。また、電圧供給線ＶＢＬｓおよびＣＰＬは、外部パッドＰＤ１からの電圧の供給を受ける。
【００６７】
まず、全てのワード線ＷＬを並列に活性化させる試験モード（以下、全ＷＬ活性化モードとも称する）について説明する。
【００６８】
当該全ＷＬ活性化モードにおいては、外部パッドＰＤ０は、一例として電源電圧Ｖｃｃよりも高い電源電圧Ｖｃｃａと電気的に結合される。これに伴い、電圧供給線ＶＢＬａには、電源電圧Ｖｃｃａが供給される。また、外部パッドＰＤ１には、電圧１／２Ｖｃｃａが供給される。したがって、電圧供給線ＣＰＬおよびＶＢＬｓには、電圧１／２Ｖｃｃａが供給される。また、選択線ＢＬＥＱは、高電源電圧ＶｄｄＨ（「Ｈ」レベル）に設定されるためトランジスタ７０〜７２が全てオンし、ビット線ＢＬ，／ＢＬと電圧供給線ＶＢＬａとは電気的に結合されている。したがって、ビット線ＢＬ，／ＢＬには、電源電圧Ｖｃｃａが供給される。
【００６９】
この場合において、全てのワード線ＷＬに対して高電源電圧ＶｄｄＨを供給する。これに伴い、ワード線ＷＬと電気的に結合された全てのトランジスタがターンオンし、メモリセルのキャパシタに対してデータが書込まれる。すなわち、全てのメモリセルに対してデータ「０」もしくは「１」のデータ書込を実行することができる。本例においては、データ「１」を書込むものとする。これに従い、メモリセルの信頼性試験を実行することができる。具体的には、全メモリセルＭＣに対して適切な所望のデータ書込を実行し、書込めなかった不良メモリセルＭＣはリジェクトすることにより、チップの信頼性を向上させることができる。また、トランジスタに対しては、電源電圧Ｖｃｃよりも高電圧のＶｄｄＨをバーンイン試験用の電圧としてトランジスタのゲートに印加するため、トランジスタの絶縁膜に対する信頼性試験も実行することができる。
【００７０】
また、当該この厚膜トランジスタを有するメモリセルの信頼性試験を実行する場合においては、選択線ＢＬＩは、接地電圧ＧＮＤと電気的に結合されている。したがって、薄膜トランジスタで構成されるセンスアンプ帯とメモリセルと電気的に接続されたビット線とは絶縁されており、当該試験時において、薄膜トランジスタに電源電圧Ｖｃｃａが供給されることはなく、薄膜トランジスタを破壊することなく、バーンイン試験を効率的に実行することができる。
【００７１】
次に、一部のメモリセルに対する信頼性試験を実行するセルチェッカーモードについて説明する。
【００７２】
図１３のタイミングチャートを用いて、すべての偶数のワード線ＷＬを活性化させてデータ「１」のデータ書込を実行する信頼性試験について説明する（以下、偶数ＷＬ活性化モードとも称する）。上記の全ＷＬ活性化モードと比較して異なる点は、偶数ワード線ＷＬに対するメモリセルに対してデータ「１」を書込む点である。
【００７３】
具体的には、時刻ｔ１において、外部パッドＰＤ０から電圧供給線ＶＢＬａに対して電源電圧Ｖｃｃａを供給するとともに、偶数ワード線ＷＬ０，ＷＬ２を活性化させる。これに伴い、偶数ワード線ＷＬ０，ＷＬ２・・・等に対応するメモリセルにデータ「１」が書込まれる。
【００７４】
次に、時刻ｔ２において、外部パッドＰＤ０から電圧供給線ＶＢＬａに対して接地電圧ＧＮＤを供給するとともに、奇数ワード線ＷＬ１，ＷＬ３を活性化させる。これに伴い、奇数ワード線ＷＬ１，ＷＬ３・・・等に対応するメモリセルにデータ「０」が書込まれる。
【００７５】
これにより、メモリアレイに対して隣接するメモリセルＭＣ間で異なるデータを保持するデータパターンが書込まれる。これにより、隣接するメモリセルＭＣ間の不良を検出することができる。
【００７６】
なお、時刻ｔ３においては、時刻ｔ１で説明した動作が再び実行され、時刻ｔ４においては、時刻ｔ２と同様の動作が繰り返される。すなわち、所定のデータ書込動作を繰り返すことにより、信頼性試験の精度を上げることができる。
【００７７】
また、偶数ワード線には、高電源電圧ＶｄｄＨが供給されるが、奇数ワード線には、接地電圧ＧＮＤが供給される。したがって、偶数ワード線と奇数ワード線間にストレスを印加することにより、ワード線間の不良を加速するバーンイン試験を実行することができる。
【００７８】
次に、図１４のタイミングチャートを用いてすべての奇数のワード線ＷＬに対応するメモリセルに対してデータ「１」のデータ書込を実行する信頼性試験について説明する（以下、奇数ＷＬ活性化モードとも称する）。
【００７９】
上記の偶数ＷＬ活性化モードと比較して、ワード線ＷＬの活性化パターンが偶数番目と奇数番目とで入れ替わった点が異なる。これに伴い、偶数ＷＬ活性化モードと反対のデータパターンをメモリアレイに対して書込むことが可能となり、上述したのと同様のメモリセルＭＣの不良を検出することができる。なお、上記のバーンイン試験は、隣接するメモリセル間で異なるデータを書込むことによりいわゆる千鳥格子状のデータパターンがメモリアレイに対して書込まれる。
【００８０】
次に、メモリアレイに対してメモリセル列毎に交互に異なるデータが書込まれる試験モードについて説明する（以下、ストライプ型モードとも称する）。
【００８１】
図１５のタイミングチャート図を用いてストライプ型モードについて説明する。本例においては、５段階のステップで信頼性試験を実行する。
【００８２】
時刻ｔ１において、まず最初のステップＳ１として、全てのメモリセルＭＣに対してデータ「０」もしくは「１」のデータ書込を実行する。本例においては、データ「０」を書込む。具体的には、外部パッドＰＤ０に接地電圧ＧＮＤを供給する。また、選択線ＢＬＥＱを高電源電圧ＶｄｄＨ（「Ｈ」レベル）に設定し、ビット線ＢＬ，／ＢＬに対して電圧供給線ＶＢＬａから接地電圧ＧＮＤを供給する。次に、すべてのワード線ＷＬを活性化する。これに伴い、全てのメモリセルＭＣに対してデータ「０」を書込むことができる。
【００８３】
次のステップＳ２として、ビット線／ＢＬに対応するメモリセルに対して「１」データのデータ書込を実行する。
【００８４】
時刻ｔ２において、外部パッドＰＤ０から電圧供給線ＶＢＬａに対して電源電圧Ｖｃｃａを供給する。また、選択線ＢＬＥＱに対して高電源電圧ＶｄｄＨを供給し、ビット線ＢＬ，／ＢＬに対して電圧供給線ＶＢＬａから電源電圧Ｖｃｃａを供給する。
【００８５】
次に時刻ｔ３において、ビット線／ＢＬに対応するワード線ＷＬを活性化する。本例においては、ワード線ＷＬ０およびＷＬ３に対して高電源電圧ＶｄｄＨ（「Ｈ」レベル）を供給する。これに伴い、ビット線／ＢＬに対応するメモリセルに対してデータ「１」のデータ書込を実行することができる。
【００８６】
次のステップＳ３として、電圧供給線ＶＢＬａからの電圧の供給を停止する。具体的には、時刻ｔ４において、選択線ＢＬＥＱに対して接地電圧ＧＮＤを供給する。これに伴い、ビット線ＢＬ，／ＢＬは、互いに電気的に切離されるとともに、電圧供給線ＶＢＬａからの電圧の供給を停止する。また、選択線ＢＬＩに対して高電源電圧ＶｄｄＨを供給する。これにより、センスアンプ帯２７とビット線ＢＬ，／ＢＬとが電気的に結合される。
【００８７】
次のステップＳ４としてワード線ＷＬを全て活性化させる。
時刻ｔ５において、ワード線ＷＬは、全て高電源電圧ＶｄｄＨ（「Ｈ」レベル）に設定される。したがって、メモリセルＭＣとビット線ＢＬもしくは／ＢＬとが電気的に結合される。
【００８８】
次に、ステップＳ５としてセンスアンプＳＡを活性化させる。
具体的には、時刻ｔ６において、制御信号Ｓ０を電源電圧Ｖｃｃ（「Ｈ」レベル）、制御信号／Ｓ０を接地電圧ＧＮＤ（「Ｌ」レベル）に設定する。これに伴い、トランジスタ９０および９１がオンし、クロスカップル型（図示せず）のセンスアンプＳＡがビット線ＢＬ，／ＢＬの電圧レベルを保持する。具体的には、ワード線ＷＬ１およびＷＬ２に対応するメモリセルＭＣのデータ「０」に応じたビット線ＢＬの電圧レベルと、ワード線ＷＬ０およびＷＬ３に対応するメモリセルＭＣのデータ「１」に応じたビット線／ＢＬの電圧レベルを保持する。センスアンプＳＡを活性化することにより、各メモリセルのキャパシタに記憶された電荷を保持することができる。
【００８９】
したがって、各ビット線毎にデータ「０」および「１」のデータが交互に書込まれるため、メモリアレイに対していわゆるストライプ型のデータパターンのデータ書込を実行することができる。
【００９０】
上記において説明したようにメモリアレイに対して種々のデータパターンでデータ書込を実行することにより、メモリセルの信頼性試験の精度を向上させることができる。
【００９１】
また、本実施の形態１で説明したバーンイン試験において、ストライプ型モードの試験を除き、各試験においては、選択線ＢＬＩには、接地電圧ＧＮＤが供給される。したがって、薄膜トランジスタで構成されるセンスアンプ帯に電源電圧Ｖｃｃａが印加されて薄膜トランジスタが破壊されることはなく、効率的にバーンイン試験を実行することができる。さらには、センスアンプ帯は、電圧供給線ＶＢＬｓから電圧１／２Ｖｃｃａが供給され、トランジスタ９０および９１はイコライズされている。これにより、センスアンプＳＡにおいて誤作動を防止することができる。また、電源電圧Ｖｃｃａと接地電圧ＧＮＤとの間の中間電圧１／２ＶｃｃａにセンスアンプＳＡは、プリチャージされている。したがって、厚膜トランジスタと薄膜トランジスタとの境に配置された、選択ゲートＢＩＵに過大なストレスが印可されることがなく、オフ時のリーク電流を抑制し、消費電力を低減することができる。
【００９２】
また、２個の外部パッドＰＤを用いて、３本の電圧供給線ＶＢＬａ，ＶＢＬｓ，ＣＰＬに対して電圧を供給することができ、特に、外部パッドに制約があるデバイス等において、本実施の形態１に従う電圧供給回路を有効に用いることが可能である。また、本構成においては、ビット線のプリチャージ用の電圧供給線を用いてテスト電圧を供給することができるため回路の部品点数を増加させることなく、効率的にバーンイン試験を実行することができる。
【００９３】
（実施の形態１の変形例）
上記の実施の形態１においては、外部パッドの制約が厳しいデバイス等において、テスト時に２個の外部パッドを用いて有効なバーンイン電圧を供給する構成について説明した。
【００９４】
本実施の形態１の変形例においては、特に外部パッドに制約がないデバイスにおいて、テスト時に、所望のバーンイン電圧を各電圧供給線に供給する構成について説明する。
【００９５】
図１６は、本発明の実施の形態１の変形例に従う電圧供給回路の構成図である。
【００９６】
図１６を参照して、本発明の実施の形態１の変形例に従う電圧供給回路は、図５に示される電圧供給回路と比較して、切換制御ユニット２００、トランジスタＴＲ２，ＴＲ３およびインバータＩＶ０を取り除くとともに、新たにトランジスタＴＲ＃および外部パッドＰＤ２を設けた点が異なる。
【００９７】
本例においては、ＶＢＬ発生回路１５０と電圧供給線ＶＢＬａ，ＶＢＬｓとの間にトランジスタＴＲ＃およびＴＲ１がそれぞれ設けられ、各々のゲートは、制御信号ＷＬＢＩＥの供給を受ける。また、ＶＣＰ発生回路１６０と電圧供給線ＣＰＬとの間にトランジスタＴＲ０が設けられ、そのゲートは、制御信号ＷＬＢＩＥの供給を受ける。また、電圧供給線ＶＢＬａ，ＶＢＬｓおよびＣＰＬにそれぞれ対応してバッドＰＤ２，ＰＤ０およびＰＤ１が設けられる。
【００９８】
本例においては、上記の実施の形態１で説明したバーンイン試験を実行する際、制御信号ＷＬＢＩＥを「Ｌ」レベルに設定する。これに伴い、ＶＢＬ発生回路１５０およびＶＣＰ発生回路１６０から各電圧供給線に対するプリチャージ電圧の供給が停止される。また、図７および図１１について説明した所望の電圧を当該外部パッドＰＤ０〜ＰＤ２にそれぞれ供給する。これにより、外部パッドに制約がないデバイス等については、簡易に実施の形態１で説明したのと同様のバーンイン試験を実行することができる。
【００９９】
（実施の形態２）
本発明の実施の形態１においてはテスト用の外部パッドＰＤ０，ＰＤ１を設けることにより、外部パッドから所望のテスト用の電源電圧を供給することにより、バーンイン試験を実行する構成について説明した。
【０１００】
しかしながら、一般的にテスト用に用いられる外部パッドＰＤ０，ＰＤ１等はパッケージ後にはリジェクトされる構成が一般的である。
【０１０１】
本発明の実施の形態２においては、外部パッドＰＤ０，ＰＤ１を用いることなく、パッケージ後において、バーンインモード（ＦＷＢＩ）を実行する構成について説明する。
【０１０２】
図１７は、本発明の実施の形態２に従う電圧供給回路の概念図である。
図１７を参照して、本発明の実施の形態２に従う電圧供給回路は、図７に示す実施の形態１の電圧供給回路と比較して、ＡＮＤ回路ＡＤ２と、切換制御ユニット２００と置換される切換制御ユニット２００＃と、切換制御ユニット２１０，２２０とをさらに備える。
【０１０３】
ＡＮＤ回路ＡＤ２は、制御信号ＣＢＰの反転信号および制御信号ＷＬＢＩＥの入力をうけて、そのＡＮＤ論理演算結果を出力する。トランジスタＴＲ３のゲートおよびインバータＩＶ０は、ＡＮＤ回路ＡＤ２からの出力信号の入力を受ける。
【０１０４】
切換制御ユニット２００＃は、切換制御ユニット２００と比較して、ＡＮＤ回路ＡＤ３をさらに含む点が異なる。ＡＮＤ回路ＡＤ３は、制御信号ＣＢＳおよび制御信号ＣＢＰの反転信号の入力を受けてそのＡＮＤ論理演算結果をＡＮＤ回路ＡＤ０およびＡＤ１の入力ノードに出力する。
【０１０５】
切換制御ユニット２１０は、トランジスタＴＲ１０〜ＴＲ１３と、ＡＮＤ回路ＡＤ４〜ＡＤ６とをさらに含む。トランジスタＴＲ１０は、電源電圧ＶｃｃとノードＮ３との間に配置され、そのゲートはＡＮＤ回路ＡＤ４の出力信号の供給を受ける。トランジスタＴＲ１１は、ノードＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートは、ＡＮＤ回路ＡＤ６の供給を受ける。トランジスタＴＲ１２は、電源電圧ＶｃｃとノードＮ２との間に配置され、そのゲートは、ＡＮＤ回路ＡＤ６と電気的に結合される。トランジスタＴＲ１３は、ノードＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートは、ＡＮＤ回路ＡＤ４と電気的に結合される。ＡＮＤ回路ＡＤ４は、制御信号ＣＢＴとＡＮＤ回路ＡＤ５の出力信号との入力を受けて、そのＡＮＤ論理演算結果をトランジスタＴＲ１０およびＴＲ１３のゲートにそれぞれ出力する。ＡＮＤ回路ＡＤ６は、制御信号ＣＢＴの反転信号とＡＮＤ回路ＡＤ５の出力信号とを受けて、そのＡＮＤ論理演算結果をトランジスタＴＲ１１およびＴＲ１２のゲートにそれぞれ出力する。ＡＮＤ回路ＡＤ５は、制御信号ＣＢＳおよびＣＢＰの入力を受けてそのＡＮＤ論理演算結果をＡＮＤ回路ＡＤ４およびＡＤ６の入力ノードにそれぞれ出力する。
【０１０６】
本実施の形態２においては、制御信号ＣＢＰが切換制御ユニット２００＃および２１０のいずれか一方を必要に応じて選択する選択信号となる。
【０１０７】
具体的には、制御信号ＣＢＰ（「Ｌ」レベル）に応答して、切換制御ユニット２００＃は、実施の形態１で説明した切換制御ユニット２００と同様の切換動作を制御信号ＣＢＳおよびＣＢＴに応答して実行する。一方、切換制御ユニット２１０は、制御信号ＣＢＰ（「Ｌ」レベル）の場合には、非活性化状態であり、切換動作を実行しない。
【０１０８】
逆に、制御信号ＣＢＰ（「Ｈ」レベル）に応答して、切換制御ユニット２００＃は非活性化状態となり、切換動作を実行しない。一方、切換制御ユニット２１０は、制御信号ＣＢＰ（「Ｈ」レベル）に応答して、制御信号ＣＢＳおよびＣＢＴに応答して切換動作を実行する。
【０１０９】
切換制御ユニット２２０は、トランジスタＴＲ１４〜ＴＲ１６とＮＯＲ回路ＮＲとを含む。トランジスタＴＲ１４は、電源電圧ＶｃｃとノードＮ５との間に配置され、そのゲートは、制御信号ＳＮ１の入力を受ける。トランジスタＴＲ１５は、接地電圧ＧＮＤとノードＮ５との間に配置され、そのゲートは、制御信号ＳＮ２の入力を受ける。トランジスタＴＲ１６は、ノードＮ３とノードＮ５と間に配置され、そのゲートは、ＮＯＲ回路ＮＲの出力信号の入力を受ける。また、ＮＯＲ回路ＮＲは、制御信号ＳＮ１およびＳＮ２の入力を受けてそのＮＯＲ論理演算結果をトランジスタＴＲ１６のゲートに出力する。
【０１１０】
切換制御ユニット２２０は、制御信号ＳＮ１およびＳＮ２に応答して、電圧供給線ＶＢＬａに対して電源電圧Ｖｃｃもしくは接地電圧ＧＮＤを供給する。
【０１１１】
当該、切換制御ユニット２２０は、メモリセルに対するデータ書込の際に用いられる。具体的には、制御信号ＳＮ１（「Ｈ」レベル）に応答して電圧供給線ＶＢＬａに電源電圧Ｖｃｃが供給される。一方、制御信号ＳＮ２（「Ｈ」レベル）に応答して電圧供給線ＶＢＬａに接地電圧ＧＮＤが供給される。それ以外の場合には、制御信号ＳＮ１およびＳＮ２は、共に「Ｌ」レベルに設定されているためＮＯＲ論理演算結果に基づきノードＮ３とノードＮ５とは電気的に結合されている。
【０１１２】
図１８は、本発明の実施の形態２に従う電圧供給線ＣＰＬおよびビット線ＢＬ間にストレスを掛ける場合および通常動作時の制御信号の関係を示す図である。
【０１１３】
まず通常動作時について説明する。通常動作時においては、制御信号ＷＬＢＩＥ、ＣＢＳ、ＣＢＴおよびＣＢＰは、全て「Ｌ」レベルに設定される。
【０１１４】
図１９は、通常動作時の本発明の実施の形態２に従う電圧供給回路の供給経路を模式的に示す概念図である。
【０１１５】
図１８および図１９に示されるように、制御信号ＣＢＰは、「Ｌ」レベルであるため上述したように切換制御ユニット２００＃が選択される。具体的には、上記の実施の形態１で説明したのと同様にトランジスタＴＲ１およびＴＲ４を介して電圧供給線ＶＢＬａにＶＢＬ発生回路１５０からのプリチャージ電圧が供給される。同様に、トランジスタＴＲ１およびＴＲ２を介して電圧供給線ＶＢＬｓにＶＢＬ発生回路１５０からのプリチャージ電圧が供給される。また、トランジスタＴＲ０およびＴＲ５を介して電圧供給線ＣＰＬにＶＣＰ発生回路１６０からのセルプレート電圧が供給される。
【０１１６】
次に、ＣＰＬ−ＶＢＬａストレスについて説明する。ＣＰＬ−ＶＢＬａストレスにおいては、制御信号ＷＬＢＩＥ、ＣＢＳ、ＣＢＴおよびＣＢＰは、「Ｈ」レベル、「Ｈ」レベル、「Ｌ」レベル、「Ｈ」レベルにそれぞれ設定される。これに伴い、制御信号ＣＢＰに応答して切換制御ユニット２１０が選択される。
【０１１７】
図２０は、ＣＰＬ−ＶＢＬａストレスを実行する場合の本発明の実施の形態２に従う電圧供給回路の供給経路を模式的に示す概念図である。
【０１１８】
図１８および図２０に示されるように、制御信号ＣＢＳ，ＣＢＴおよびＣＢＰに応答して、トランジスタＴＲ１およびＴＲ２がオンする。また、トランジスタＴＲ１１がオンする。これに伴い電圧供給線ＶＢＬａには、接地電圧ＧＮＤが供給される。また、トランジスタＴＲ１２がオンする。これに伴い、電圧供給線ＣＰＬには、電源電圧Ｖｃｃが供給される。
【０１１９】
したがって、上記の実施の形態１で説明したのと同様のＣＰＬ−ＶＢＬａストレスを実行することができる。
【０１２０】
次に、ＶＢＬａ−ＣＰＬストレスについて説明する。ＶＢＬａ−ＣＰＬストレスにおいては、制御信号ＷＬＢＩＥ、ＣＢＳ、ＣＢＴおよびＣＢＰは、「Ｈ」レベル、「Ｈ」レベル、「Ｈ」レベル、「Ｈ」レベルにそれぞれ設定される。これに伴い、制御信号ＣＢＰに応答して切換制御ユニット２１０が選択される。
【０１２１】
図２１は、ＶＢＬａ−ＣＰＬストレスを実行する場合の本発明の実施の形態２に従う電圧供給回路の供給経路を模式的に示す概念図である。
【０１２２】
図１８および図２１に示されるように、制御信号ＣＢＳ，ＣＢＴおよびＣＢＰに応答して、トランジスタＴＲ１およびＴＲ２がオンする。また、トランジスタＴＲ１０がオンする。これに伴い電圧供給線ＶＢＬａには、接地電圧ＧＮＤが供給される。また、トランジスタＴＲ１３がオンする。これに伴い、電圧供給線ＣＰＬには、電源電圧Ｖｃｃが供給される。
【０１２３】
したがって、上記の実施の形態１で説明したのと同様のＶＢＬａ−ＣＰＬストレスを実行することができる。なお、上記においては、電源電圧Ｖｃｃ−ＧＮＤ間のストレスを電圧供給線ＣＰＬおよびビット線ＢＬ，／ＢＬに印可する構成について説明したが、電源電圧Ｖｃｃの電圧レベルをいわゆる昇圧回路（図示せず）により、電源電圧Ｖｃｃｂの電圧レベルに昇圧してテストすることも可能である。
【０１２４】
図２２は、実施の形態２に従う各種の試験モードおよびその際の制御信号と電圧供給線との関係を示す図である。
【０１２５】
図２２を参照して、この場合において、制御信号ＷＬＢＩＥは「Ｈ」レベルに設定され、制御信号ＣＢＳ、ＣＢＴは「Ｌ」レベルに設定され、制御信号ＣＢＰは、「Ｈ」レベルに設定される。制御信号ＣＢＰ（「Ｈ」レベル）に応答して、切換制御ユニット２１０が選択されるが制御信号ＣＢＳおよびＣＢＴは、ともに「Ｌ」レベルであるため、切換制御ユニット２１０は切換動作を実行しない。したがって、本発明の実施の形態２に従う電圧供給回路は、図１９に示す通常動作時と同様の供給経路に設定される。一方、当該試験モードにおいては、切換制御ユニット２２０がメモリセルの信頼性試験のために駆動する。その際、制御信号ＳＮ１およびＳＮ２のいずれか一方は「Ｈ」レベルに設定されるため、切換制御ユニット２２０のＮＯＲ回路ＮＲは、「Ｌ」レベルを出力する。したがって、切換制御ユニット２２０が駆動する際には、トランジスタＴＲ１６はターンオフしており、電圧供給線ＶＢＬａに対するＶＢＬ発生回路１５０の電圧供給は停止している。
【０１２６】
具体的には、メモリセルに対してデータ「１」のデータ書込を実行する場合、制御信号ＳＮ１およびＳＮ２は、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。これに伴い、トランジスタＴＲ１６がオフし、トランジスタＴＲ１４がオンする。したがって、電圧供給線ＶＢＬａには、電源電圧Ｖｃｃが供給される。
【０１２７】
一方、メモリセルに対してデータ「０」のデータ書込を実行する場合、制御信号ＳＮ１およびＳＮ２は、それぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定される。これに伴い、トランジスタＴＲ１６がオフし、トランジスタＴＲ１５がオンする。したがって、電圧供給線ＶＢＬａには、接地電圧ＧＮＤが供給される。
【０１２８】
具体的には、全ＷＬ活性化モード時、偶数および奇数活性化モード時においては、制御信号ＳＮ１（「Ｈ」レベル）およびＳＮ２（「Ｌ」レベル）が入力される。これに伴い、実施の形態１で説明したのと同様のバーンイン試験を実行することができる。
【０１２９】
また、ストライプ型モード時においては、ステップＳ１においては、制御信号ＳＮ２（「Ｈ」レベル）およびＳＮ１（「Ｌ」レベル）が入力される。これに伴い、電圧供給線ＶＢＬａには、接地電圧ＧＮＤが供給される。また、ステップＳ２においては、制御信号ＳＮ１（「Ｈ」レベル）およびＳＮ２（「Ｌ」レベル）が入力される。これに伴い、電圧供給線ＶＢＬａには、電源電圧Ｖｃｃが供給される。他のステップＳ３からＳ５については、制御信号ＳＮ１およびＳＮ２は、ともに「Ｌ」レベルに設定される。これに伴い、電圧供給線ＶＢＬａには、電圧１／２Ｖｃｃが供給される。
【０１３０】
これら、制御信号ＣＢＳ，ＣＢＴおよびＣＢＰならびにＳＮ１，ＳＮ２を用いて本実施の形態２に従う電圧供給回路を制御することにより、実施の形態１で説明したのと同様のバーンイン試験を実行することができる。
【０１３１】
なお、上記においては、電源電圧Ｖｃｃおよび接地電圧ＧＮＤをビット線ＢＬ，／ＢＬに供給してデータ書込を実行するメモリセルの信頼性試験について説明したが、電源電圧Ｖｃｃの電圧レベルをいわゆる昇圧回路（図示せず）により、電源電圧Ｖｃｃａの電圧レベルに昇圧してデータ書込を実行することも可能である。
【０１３２】
また、上記の実施の形態においては、厚膜および薄膜トランジスタの２種類のトランジスタを有するデバイス構成について説明したが、厚膜もしくは薄膜のいずれか１種類のトランジスタを用いるデバイス構成についても同様に適用可能である。
【０１３３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３４】
【発明の効果】
この発明は以上説明したように、ビット線を第１および第２の領域に分離し、それぞれに異なる電圧供給線を設ける。また、電圧制御回路は、動作時に第１および第２の電圧供給線に対して同一の電圧を供給し、テスト時にそれぞれ異なる電圧を供給する。したがって、テスト時には、一方および他方の領域に応じた電圧を対応する電圧供給線から供給することが可能であり、効率的なテスト電圧を印可することができる。
【０１３５】
また、テスト時において、メモリセルに含まれるアクセストランジスタをターンオフする。また、テスト時において、電圧供給線およびビット線に対してそれぞれ異なる電圧を供給する電圧制御回路を設ける。これに伴い、キャパシタに高いストレスを掛けることなくビット線および電圧供給線間にストレスを掛けて信号線間の不良をテストすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う半導体記憶装置１の全体構成図である。
【図２】本発明の実施の形態１に従うＤＲＡＭ部１０の概念図である。
【図３】本発明の実施の形態１に従うメモリアレイ２０ａおよびその周辺回路の領域の回路構成図である。
【図４】本発明の実施の形態１に従う隣接する２個のメモリセルＭＣの断面構造図である。
【図５】電源制御回路１５に含まれる本発明の実施の形態１に従う電圧供給回路の概念図である。
【図６】本発明の実施の形態１に従うＶＢＬ発生回路１５０の回路構成図である。
【図７】通常動作時および電圧供給線ＣＰＬ−ビット線ＢＬ間にストレスを掛ける場合の制御信号と各電圧供給線との関係を示す図である。
【図８】通常動作時の本発明の実施の形態１に従う電圧供給回路の供給経路を模式的に示す概念図である。
【図９】ＣＰＬ−ＶＢＬａストレスを実行する場合の本発明の実施の形態１に従う電圧供給回路の供給経路を模式的に示す概念図である。
【図１０】ＣＰＬ−ＶＢＬａストレスを実行する場合の本発明の実施の形態１に従う電圧供給回路の供給経路を模式的に示す概念図である。
【図１１】実施の形態１に従う各種の試験モードおよびその際の制御信号と電圧供給線との関係を示す図である。
【図１２】各種の試験モードを実行する場合の電圧供給回路の供給経路を模式的に示す図である。
【図１３】すべての偶数のワード線ＷＬを活性化させて信頼性試験を実行するタイミングチャート図である。
【図１４】すべての奇数のワード線ＷＬを活性化させて信頼性試験を実行するタイミングチャート図である。
【図１５】ストライプ型モードのタイミングチャート図である。
【図１６】本発明の実施の形態１の変形例に従う電圧供給回路の構成図である。
【図１７】本発明の実施の形態２に従う電圧供給回路の概念図である。
【図１８】本発明の実施の形態２に従う電圧供給線ＣＰＬおよびビット線ＢＬ間にストレスを掛ける場合および通常動作時の制御信号の関係を示す図である。
【図１９】通常動作時の本発明の実施の形態２に従う電圧供給回路の供給経路を模式的に示す概念図である。
【図２０】ＣＰＬ−ＶＢＬａストレスを実行する場合の本発明の実施の形態２に従う電圧供給回路の供給経路を模式的に示す概念図である。
【図２１】ＶＢＬａ−ＣＰＬストレスを実行する場合の本発明の実施の形態２に従う電圧供給回路の供給経路を模式的に示す概念図である。
【図２２】実施の形態２に従う各種の試験モードおよびその際の制御信号と電圧供給線との関係を示す図である。
【符号の説明】
１ 半導体記憶装置、１０ ＤＲＡＭ部、１１ ロジック回路部、１２ ＳＲＡＭ部、１３ 周辺回路帯、１５ 電源制御回路、２０ａ，２０ｂ メモリアレイ、２５ デコーダ帯、３０ａ，３０ｂ 入出力回路帯、４０ 制御回路、ＰＤ
外部パッド。
Claims (9)
- 記憶データに応じた電荷が蓄積される複数のメモリセルと、データ読出時に、前記複数のメモリセルのうちの選択メモリセルと接続されるビット線と、
前記データ読出時に前記ビット線と接続されて前記選択メモリセルに対してデータ読出を実行するための周辺回路と、
必要に応じて前記複数のメモリセルおよび前記周辺回路に対応するビット線を第１および第２の領域にそれぞれ電気的に分離するための分離部と、
前記第１の領域のビット線に対応して設けられる第１の電圧供給線と、
前記周辺回路に対応して設けられる第２の電圧供給線と、
前記第１および第２の電圧供給線に供給する電圧を制御する電圧制御回路とを備え、
前記電圧制御回路は、動作時に前記第１および第２の電圧供給線に対して同一の電圧を供給し、テスト時に前記第１および第２の電圧供給線に対してそれぞれ異なる電圧を供給する、半導体記憶装置。 - 前記複数のメモリセルの各々は、ゲート酸化膜を有する第１の電界効果型トランジスタを有し、
前記周辺回路は、前記選択メモリセルの前記記憶データを増幅するためのセンスアンプを含み、
前記センスアンプは、ゲート酸化膜を有する第２の電界効果型トランジスタを少なくとも１つ有し、
前記第１の電界効果型トランジスタのゲート酸化膜は、前記第２の電界効果型トランジスタのゲート酸化膜よりも厚く設計される、請求項１記載の半導体記憶装置。 - 前記分離部は、前記第１の領域のビット線と前記第２の領域のビット線との間を電気的に結合する接続制御部を有し、
前記テスト時は、第１および第２のテスト期間を有し、
前記第１のテスト期間において、前記接続制御部は、第１のテスト信号に応答して、前記第１の領域のビット線と前記第２の領域のビット線とを分離し、
前記第２のテスト期間において、前記接続制御部は、第２のテスト信号に応答して、前記第１の領域のビット線と前記第２の領域のビット線とを電気的に結合する、請求項２記載の半導体記憶装置。 - 前記複数のメモリセルは、行列状に配置され、
前記半導体記憶装置は、メモリセル行にそれぞれ対応して設けられる複数のワード線をさらに備え、
前記テスト時に前記複数のワード線の少なくとも１本は、前記データ読出時よりも高い電圧が供給される、請求項１記載の半導体記憶装置。 - 前記第１の領域と前記第１の電圧供給線との間を接続するためのトランジスタをさらに備え、
前記動作時において、前記第１の電圧供給線には、前記第１の領域のビット線をプリチャージするためのプリチャージ電圧が供給される、請求項１記載の半導体記憶装置。 - 記憶データに応じた電荷が蓄積されるメモリセルと、
データ読出時に、前記メモリセルの前記記憶データに応じた電圧レベルを伝達するビット線と、
前記メモリセルに対してセルプレート電圧を供給するための電圧供給線とを備え、
前記メモリセルは、
ストレージノードと前記ビット線との間に設けられ、前記データ読出時にターンオンするアクセストランジスタと、
前記ストレージノードと前記電圧供給線との間に設けられ、前記電荷を保持するためのキャパシタとを含み、
テスト時において、前記アクセストランジスタをターンオフし、
前記テスト時において、前記電圧供給線および前記ビット線にそれぞれ異なる電圧を供給する電圧制御回路をさらに備える、半導体記憶装置。 - 前記電圧制御回路は、
前記ビット線をプリチャージするために所定電圧を供給する第１の電圧供給回路と、
前記電圧供給線に対して、前記セルプレート電圧を供給するための第２の電圧供給回路と、
前記テスト時において、前記第１および第２の電圧供給回路から前記ビット線および前記電圧供給線へのそれぞれに対する供給を停止するとともに、前記ビット線および前記電圧供給線に対して第１および第２のテスト電圧をそれぞれ供給する切換回路とを含む、請求項６記載の半導体記憶装置。 - 前記切換回路は、前記テスト時において、前記ビット線および前記電圧供給線とそれぞれ接続される第１および第２の外部パッドを有し、
前記第１および第２の外部パッドは、前記テスト時において前記第１および第２のテスト電圧の一方および他方の供給を受ける、請求項７記載の半導体記憶装置。 - 前記メモリセルは、前記ビット線と前記電圧供給線とが相対的に近接した構造（ＣＯＢ構造）で設計される、請求項６記載の半導体記憶装置。
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