JP2005285289A - 半導体装置のテスト方法及びテスト装置 - Google Patents

Abstract

【課題】 溝型素子分離絶縁膜に潜在する不良を短時間にテストし、動作不良が生じるおそれのある半導体装置の出荷を確実に防止することが可能なテスト方法とテスト装置を提供する。
【解決手段】 半導体基板に形成された溝内に絶縁膜が埋設された溝型素子分離絶縁膜を備える半導体装置において、溝型素子分離絶縁膜上に形成されるコントロールゲートＣＧとウェルＷＥＬＬとの間に高電圧を印加するために正電圧源１０，負電圧源２０，第１選択回路３０，第２選択回路４０，制御回路５０を備える。不良部分は短時間の高電圧印加によって絶縁膜破壊が生じるため、その後の半導体装置の通常動作によって生じる動作不良を検査することで半導体装置の不良が判り、テスト時間を短縮することができる。
【選択図】 図２

Description

本発明は半導体基板に形成される素子間を絶縁分離するための溝型素子分離絶縁膜を備える半導体装置に関し、特に不揮発性メモリに設けられる溝型素子分離絶縁膜の信頼性のテストに好適なテスト方法及びテスト装置に関するものである。

フラッシュメモリ等の不揮発性メモリを始めとして、多数の素子（メモリセル）を半導体基板に配列形成している半導体装置では、素子間を絶縁分離するために溝型素子分離絶縁膜（ＳＴＩ）が設けられる。この溝型素子分離絶縁膜は半導体基板に所要の深さまで溝を形成し、この溝内に絶縁膜を埋設した構成である。例えば、図１はフラッシュメモリの回路図であり、多数個のメモリセルＭがマトリクス配置されてメモリセルアレイＭＡが構成される。行方向に配列されるメモリセルＭはワード線ＷＬとしてのコントロールゲートＣＧにより行方向に接続されている。また、列方向に配列されるメモリセルＭはドレイン領域が列方向に延びるビット線ＢＬに接続される。そして、前記ワード線ＷＬはワードデコーダＷＤに接続されてここで任意のワード線が選択される。また、ビット線ＢＬはビットデコーダＢＤに接続されてここで任意のビット線が選択される。

図３は前記フラッシュメモリのメモリセルＭの一部を模式的に示す断面図であり、同図（ａ）は行方向の断面図、同図（ｂ）は列方向の断面図である。半導体基板１０１に形成されたウェルＷＥＬＬの表面にはメモリセルの行方向に所要の間隔をおいて溝１０６が形成されており、これらの溝１０６間のウェルＷＥＬＬの表面にはドレイン領域（Ｄ）１０９とソース領域（Ｓ）１１０が形成されるとともに、当該ウェルＷＥＬＬの表面上にはトンネル酸化膜１０２と、その上層のフローティングゲート膜１０３で構成されるフローティングゲートＦＧが形成されている。また、前記溝１０６内にはフローティングゲートＣＧの厚み方向のほぼ中間高さまで絶縁膜１１１が埋設されて溝型素子分離絶縁膜（以下、ＳＴＩと称する）１１２が構成され、このＳＴＩ１１２によって前記フローティングゲートＣＧが行方向に絶縁分離される。また、前記フローティングゲートＣＧ上には容量絶縁膜１０７と、その上層のコントロールゲート膜１０８で構成されるワード線ＷＬとしてのコントロールゲートＣＧが行方向に延長した状態に形成される。

前記ＳＴＩ及びメモリセルの製造方法は、図６を参照すると、図６（ａ）に示すように、半導体基板１０１（ウェルＷＥＬＬ）の表面にトンネル酸化膜１０２、フローティングゲート膜１０３、緩衝用の酸化膜１０４、研磨のストッパ膜としての窒化膜１０５を順次積層した上で、これらを選択エッチングして半導体基板１０１の表面に所要深さの溝１０６を形成する。次いで、図６（ｂ）に示すように、前記窒化膜１０５の表面よりも厚くなるように絶縁膜１１１を成長して前記溝１０６を埋設する。しかる後、図６（ｃ）のように、前記窒化膜１０５をストッパに利用して前記絶縁膜１１１をＣＭＰ法（化学的機械研磨法）により研磨し、表面を平坦化し、その後、前記窒化膜１０５、酸化膜１０４をエッチングするとともに、前記絶縁膜１１１の表面をエッチングし、当該絶縁膜１１１を溝１０６内にのみ残し、ＳＴＩを形成する。さらに、その上に容量絶縁膜１０７、コントロールゲート膜１０８を形成し、所要のパターンに形成するとともに半導体基板１０１に不純物を拡散してドレイン領域１０９、ソース領域１１０を形成し、図３に示したＳＴＩ１１２及びメモリセルＭが形成される。この種のＳＴＩの製造技術の一例が特許文献１に開示されている。
特開２００２−１１０７８０号公報

このようなＳＴＩの製造技術においては、溝１０６内に酸化膜１１１を埋設する際に、図６（ｂ）に示したように、一部の溝に異物Ｚが溝１０６上に付着する等の理由によって酸化膜１１１が完全に埋設されないことがある。このように一部の溝１０６に酸化膜１１１が埋設されない状態が生じると、図６（ｃ）に示したように、酸化膜１１１を研磨したときに当該溝１０６内に空洞Ｖが生じてしまい、その後の工程において形成される容量絶縁膜１０７、コントロールゲート膜１０８の一部が溝１０６内に侵入した状態で形成されることになり、コントロールゲート膜１０８は薄い容量絶縁膜１０７を介してのみウェル１０１に対向配置される構造になる。すなわち、コントロールゲートＣＧは薄い容量絶縁膜１０７を介してのみウェルＷＥＬＬに接した構造となる。

ところで、この種のメモリセルに対してデータを書き込む際には、図３及び図４を参照すると、コントロールゲートＣＧの電圧ＶＣＧを＋９Ｖ程度の正電圧、ウェル１０１の電圧ＶＳＵＢをＧＮＤレベルの０Ｖとし、データを消去する際にはコントロールゲートＣＧの電圧ＶＣＧに−９Ｖ程度の負電圧、ウェルＷＥＬＬの電圧ＶＷＥＬＬに＋９Ｖよりも低い正電圧としているので、容量絶縁膜１０７にはコントロールゲートとウェルとの電圧差である９〜１８Ｖ程度の電界ストレスが加えられる。前述のように溝１０６内に正しく酸化膜１１１が埋設されている良品の半導体装置のＳＴＩ１１２では、この電界ストレスは酸化膜１１１と容量絶縁膜１０７を通して加えられることになるため、ＳＴＩ１１２は十分の耐圧を備えているが、溝１０６内に酸化膜１１１が十分に埋設されていないＳＴＩ、例えば図３（ａ）の一部のＳＴＩ１１２Ａでは、コントロールゲートＣＧとウェルＷＥＬＬ間は薄い容量絶縁膜１０７を介してのみ対向されている構成となるため、前記電界ストレスが繰り返し加えられると容量絶縁膜１０７の劣化が進み、最終的にコントロールゲートＣＧとウェルＷＥＬＬ間に電気リークＸが発生し、結果としてメモリの動作不良を生じることになる。

このような動作不良が生じるおそれのある半導体装置の出荷を未然に防ぐためには、製造した半導体装置に対して書き込み／消去を繰り返し行うテストを実行することが好ましいが、このテスト方法ではテスト時間が長くなるという問題がある。また、その書き込み／消去の許容時間の設定が適切ではないと動作不良のおそれのある半導体装置を良品として出荷してしまうおそれもある。このような半導体装置を出荷してしまうと、出荷先での最終製品試験や、エンドユーザが実際に使用することによって容量絶縁膜の劣化がさらに進み、出荷先において半導体装置が不良品になってしまい、ユーザ等に対するメーカ側の信用を失うという事態を生じることもある。

本発明の目的は、短時間のテストでＳＴＩ不良を検査することができ、動作不良が生じるおそれのある半導体装置の出荷を確実に防止することが可能なテスト方法とテスト装置を提供するものである。

本発明は 半導体基板に形成された溝内に絶縁膜が埋設された溝型素子分離絶縁膜を備える半導体装置をテストする方法であって、前記溝型素子分離絶縁膜上に形成される電極と前記半導体基板との間に、溝内において電極と半導体基板との間に介在される絶縁膜を破壊することが可能な高電圧を印加することを特徴とする。印加する高電圧は半導体装置の通常の動作時に溝型素子分離絶縁膜に印加される電圧以上の電圧とする。

また、本発明のテスト方法は、半導体装置は溝型素子分離絶縁膜上に薄い容量絶縁膜を介して形成されるコントロールゲートを備える不揮発性メモリ装置に適用される。この場合、コントロールゲートに正電圧を印加し、半導体基板に負電圧を印加し、これら正電圧と負電圧との差電圧を溝型素子分離絶縁膜に印加する。これら正電圧と負電圧は不揮発性メモリにデータを書き込み、あるいはデータを消去する際に印加する正電圧と負電圧を利用する。

本発明の半導体装置のテスト装置は、半導体基板に形成された溝内に絶縁膜が埋設された溝型素子分離絶縁膜を備える半導体装置において、溝型素子分離絶縁膜上に形成される電極と半導体基板との間に高電圧を印加する高電圧印加手段とを備えることを特徴とする。

本発明のテスト装置において、半導体装置は不揮発性メモリであり、高電圧印加手段は当該不揮発性メモリのデータ書き込み、消去等を行うための正電圧源と負電圧源とを備えて構成される。また、正電圧源と負電圧源の各出力電圧を選択して電極と半導体基板との間に印加する選択手段を備える。さらに、少なくとも半導体装置に入力されるテストモード信号に基づいて選択手段での選択動作を制御するための制御回路を備える。

本発明のテスト装置として、電極は不揮発性メモリのコントロールゲートであり、選択手段はテストモード時にコントロールゲートに正電圧を印加し、半導体基板に負電圧を印加するように選択動作する構成とすることが好ましい。また、コントロールゲートに印加する電圧を全てのメモリセルに対して一括して供給する手段を備えることが好ましい。

本発明のテスト方法によれば、溝型素子分離絶縁膜に絶縁膜の埋設不良が生じている場合には、当該溝型素子分離絶縁膜上の電極と半導体基板との間に高電圧を印加した際に溝内に埋設された絶縁膜が高電界ストレスによって破壊されるため、その後における素子の正常動作が可能であるか否か、例えばメモリセルに対する正常なデータの読み出しや消去が行うことができるか否かを判定することによって、溝型素子分離絶縁膜の不良を短時間で検査でき、不良製品の出荷を未然に防止できる。特に、不揮発性メモリを含む半導体装置の場合には、メモリセルにデータを書き込む方向であるコントロールゲートに正電圧を半導体基板に負電圧を印加することで、当該メモリセルにおける過消去状態を生じることなく溝型素子分離絶縁膜の不良検査を行うことができる。

本発明のテスト装置によれば、不揮発性メモリにデータを書き込み、消去する際に必要な正電圧と負電圧を生成する電源回路を利用して本発明のテスト方法が実行できるので半導体装置を大規模化することはない。

次に、本発明の実施例１を図面を参照して説明する。図２はフラッシュメモリを備える半導体装置に構築されて当該フラッシュメモリのテストを行うことが可能なテスト装置のブロック構成図である。この実施例では、フラッシュメモリのメモリセルアレイＭＡを構成している全てのメモリセルＭのデータを一括して消去する一方で、フラッシュメモリのテストを実行するのに必要な電圧を生成するために、最高で＋９Ｖの正電圧を生成する正電圧源（正電圧チャージポンプ）１０と、最低で−９Ｖの負う電圧を生成する負電圧源（負電圧チャージポンプ）２０とを備えている。なお、これらの正電圧チャージポンプ１０と負電圧チャージポンプ１０は既存のフラッシュメモタを含む半導体装置に備えられているものである。さらに、前記テスト装置には、前記正電圧チャージポンプ１０と負電圧チャージポンプ２０から出力される各出力電圧を選択するための第１選択回路３０と第２選択回路４０とを備えており、さらにこれら第１選択回路３０及び第２選択回路４０での選択動作を制御するための制御回路５０を備えている。

前記フラッシュメモリのメモリセルアレイＭＡは図１に示したように行方向のメモリセルのコントロールゲートＣＧがワード線ＷＬとして接続された回路構成であり、列方向に並ぶ複数のコントロールゲートＣＧは図２には表れないビットデコーダＢＤ（図１参照）によって選択的に所要の電圧が印加されるように構成される。前記ワード線ＷＬが接続されているワードデコーダＷＤにはそれぞれワード線ＷＬが出力に接続された複数のアンドゲートＡＮＤを備えており、これらアンドゲートＡＮＤの一方の入力には全選択信号が入力可能とされ、他方の入力には第１選択回路３０の第１出力端子３１から出力される第１出力電圧ＶＯＵＴ１が入力可能とされている。これにより、全選択信号が入力されたときには全てのワード線ＷＬ、すなわち全てのメモリセルのコントロールゲートＣＧに対して一括して第１出力電圧ＶＯＵＴ１が印加されることになる。また、前記各メモリセルアレイＭＡのウェル、すなわち各メモリセルが形成される半導体基板１０１のウェルＷＥＬＬには第２選択回路４０の第２出力端子４１から出力される第２出力電圧ＶＯＵＴ２が印加可能とされている。

図３（ａ），（ｂ）を再度参照すると、ＳＴＩ１１２は前述したように半導体基板１０１のウェルＷＥＬＬに設けた溝１０６内にシリコン酸化膜等の絶縁膜１１１を埋設した構成である。また、メモリセルＭは前記ＳＴＩ１１２の間の領域のウェルＷＥＬＬの表面に設けられたドレイン領域１０９とソース領域１１０の間にトンネル酸化膜１０２、フローティングゲートＦＧ（１０３）を積層し、さらに行方向に並ぶ複数のメモリセルＭ及びＳＴＩ１１２上に渡って容量酸化膜１０７及びワード線ＷＬとしてのコントロールゲートＣＧ（１０８）を積層した構成である。そして、このコントロールゲートＣＧに前記ワードデコーダＷＤによって前記第１選択回路３０の第１出力端子３１が一括して接続可能とされ、前記ウェル１０１に前記第２選択回路４０の第２出力端子４１が接続されている。

前記第１選択回路３０は１つのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）Ｐ３１と２つのＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）Ｎ３１，Ｎ３２とで構成されており、ＰＭＯＳトランジスタＰ３１はソース・ドレインが正電圧チャージポンプ１０の正電圧端子１１と第１出力端子３１との間に接続されている。一方のＮＭＯＳトランジスタＮ３１はソース・ドレインが接地（ＧＮＤ）と第１出力端子３１との間に接続されている。他方のＮＭＯＳトランジスタＮ３２はソース・ドレインが負電圧チャージポンプ２０の負電圧端子２１と第１出力端子３１との間に接続されている。そして、前記ＰＭＯＳトランジスタＰ３１、ＮＭＯＳトランジスタＮ３１、ＮＭＯＳトランジスタＮ３２の各ゲートには前記制御回路５０からそれぞれ制御信号Ａ，Ｂ，Ｃが入力されるようになっている。また、前記第２選択回路４０は第１選択回路３０と同様に１つのＰＭＯＳトランジスタＰ４１と２つのＮＭＯＳトランジスタＮ４１，Ｎ４２で構成されているが、第２選択回路４０ではこれらＰＭＯＳトランジスタＰ４１と２つのＮＭＯＳトランジスタＮ４１，Ｎ４２が正電圧端子１２、負電圧端子２２、第２出力端子４１との間に接続されている点で構成が相違している。そして、第２選択回路４０のＰＭＯＳトランジスタＰ４１、ＮＭＯＳトランジスタＮ４１、ＮＭＯＳトランジスタＮ４２の各ゲートには前記制御回路５０からそれぞれ制御信号Ａ’，Ｂ’，Ｃ’が入力されるようになっている。

前記制御回路５０は内部構成についての説明は省略するが、当該制御回路５０に接続される特定パッド５１を通して少なくとも「消去モード」と「テストモード」の信号が入力される。ここでは、さらに「非動作モード」の信号も入力されるように構成されており、前記特定パッド５１に高電圧を印加して活性化した状態で前記各モードの信号を選択的に入力するようになっている。そして、前記制御回路５０では、これらの各モード信号に対応して前記制御信号Ａ，Ｂ，Ｃ，Ａ’，Ｂ’，Ｃ’を生成し、そのうち制御信号Ａ，Ｂ，Ｃを第１選択回路３０に入力し、制御信号Ａ’，Ｂ’，Ｃ’を第２選択回路４０に入力する。第１選択回路３０および第２選択回路４０は、これらの制御信号Ａ，Ｂ，Ｃ，Ａ’，Ｂ’，Ｃ’に基づいてＰＭＯＳトランジスタＰ３１，Ｐ４１および２つのＮＭＯＳトランジスタＮ３１，Ｎ３２，Ｎ４１，Ｎ４２のオン・オフ状態が切り替えられ、これにより正電圧チャージポンプ１０と負電圧チャージポンプ２０に対する接続状態が切り替えられ、第１出力端子３１と第２出力端子４１にそれぞれ出力する第１出力電圧ＶＯＵＴ１と第２出力電圧ＶＯＵＴ２の電圧を切り替えるようになっている。

図５は前記制御回路５０におけるモード信号に伴う制御信号Ａ，Ｂ，Ｃ，Ａ’，Ｂ’Ｃ’と、これに伴う第１選択回路３０と第２選択回路４０から出力される第１出力電圧ＶＯＵＴ１と第２出力電圧ＶＯＵＴ２との関係を示す図である。同図において、「ＨＶ」は正電圧チャージポンプ１０から得られる＋９Ｖの高電圧、「ＮＥＧ」は負電圧チャージポンプ２０から得られる−９Ｖの負電圧、「Ｈ」はデバイスの使用電圧、例えば１．８Ｖ、「Ｌ」はＧＮＤである。「非動作モード」時には、制御信号Ａ，Ｂ，Ｃ，Ａ’，Ｂ’，Ｃ’によって第１出力電圧ＶＯＵＴ１と第２出力電圧ＶＯＵＴ２は「Ｌ」、すなわちＧＮＤ電圧が出力される。「消去モード」時には、制御信号Ａ，Ｂ，Ｃ，Ａ’，Ｂ’，Ｃ’によって第１出力電圧ＶＯＵＴ１は「ＮＥＧ」、すなわち負電圧が出力され、第２出力電圧ＶＯＵＴ２は「ＨＶ」、すなわち正電圧が出力される。「テストモード」時には制御信号Ａ，Ｂ，Ｃ，Ａ’，Ｂ’，Ｃ’によって第１出力電圧ＶＯＵＴ１は「ＨＶ」が出力され、第２出力電圧ＶＯＵＴ２は「ＮＥＧ」が出力される。

なお、図２には示していないが、前記フラッシュメモリにはメモリセルＭに対するデータの書き込み、読み出し、消去を行うためにソース領域、ドレイン領域、コントロールゲート、ウェルにそれぞれ所定の電圧を印加する必要があり、特に、ソース領域及びドレイン領域には前記第１及び第２の出力電圧とは異なる電圧が供給されることになり、そのための電圧制御回路が設けられているが、ここではその電圧制御回路の図示及び説明は省略している。因みに、メモリセルに対するデータの書き込み、消去、読み出しに際してソース領域、ドレイン領域、コントロールゲート、ウェルに印加する各電圧ＶＳ，ＶＳ，ＶＣＧ，ＶＷＥＬＬは図５の通りである。

以上の構成のテスト装置によれば、制御回路５０を「非動作モード」に設定すれば、図５に示したように制御信号Ａ，Ｂ，Ｃ，Ａ’，Ｂ’，Ｃ’が制御回路５０から第１選択回路３０及び第２選択回路４０に入力され、第１選択回路４０はＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３２がオフし、ＮＭＯＳトランジスタＮ３１がオンするため第１出力電圧ＶＯＵＴ１は「Ｌ」となる。同様に第２選択回路４０はＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４２がオフし、ＮＭＯＳトランジスタＮ４１がオンするため第２出力電圧ＶＯＵＴ２は「Ｌ」となる。したがって、ワードデコーダＷＤでは第１出力電圧ＶＯＵＴ１をコントロールゲートＣＧに印加しない状態とし、第２出力電圧ＶＯＵＴ２をウェルＷＥＬＬに印加する状態とし、その一方で図示されていない電圧制御回路から図４に示した各電圧をソース領域、ドレイン領域、コントロールゲートに印加することで、メモリセルに対するデータの書き込み、及びメモリセルからのデータの読み出しが可能になる。

一方、制御回路５０を「消去モード」にすると、図５に示したように、制御信号Ａ，Ｂ，Ｃ，Ａ’，Ｂ’，Ｃ’が第１選択回路３０及び第２選択回路４０に入力され、第１選択回路３０はＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３１がオフし、ＮＭＯＳトランジスタＮ３２がオンするため第１出力電圧ＶＯＵＴ１は「ＮＥＧ」となる。第２選択回路４０はＮＭＯＳトランジスタＮ４１とＮＭＯＳトランジスタＮ４２がオフし、ＰＭＯＳトランジスタＰ４１がオンするため第２出力電圧ＶＯＵＴ２は「ＨＶ」となる。これにより、ワードデコーダＷＤによって全メモリセルのコントロールゲートＣＧに−９Ｖの負電圧が印加され、全メモリセルに共通のウェルＷＥＬＬに＋９Ｖよりも低い正電圧が印加される。また、同時に図示されていない電圧制御回路から図４に示すようにソース領域及びドレイン領域にそれぞれウェルと同じ高電圧ないしそれよりも低い電圧が印加される。これにより、フラッシュメモリの全メモリセルにおけるデータが一括消去される。

さらに、制御回路５０を「テストモード」にすると、図５に示したように、制御信号Ａ，Ｂ，Ｃ，Ａ’，Ｂ’，Ｃ’が第１選択回路３０及び第２選択回路４０に入力され、第１選択回路３０はＮＭＯＳトランジスタＮ３１とＮＭＯＳトランジスタＮ３２がオフし、ＰＭＯＳトランジスタＰ３１がオンするため第１出力電圧ＶＯＵＴ１は「ＨＶ」、第２選択回路４０はＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４１がオフし、ＮＭＯＳトランジスタＮ４２がオンするため第２出力電圧ＶＯＵＴ２は「ＮＥＧ」となる。これにより、ワードデコーダＷＤによって全メモリセルのコントロールゲートＣＧに＋９Ｖの正電圧が印加され、全メモリセルに共通のウェルＷＥＬＬに−９Ｖの負電圧が印加される。このため、コントロールゲートＣＧとウェルＷＥＬＬとの間には１８Ｖの差電圧が印加されることになり、この差電圧はＳＴＩ１１２の設計耐圧にほぼ等しい電圧である。このとき、ＳＴＩ１１２の一部に図３（ａ）に示したように、溝１０６内に絶縁膜１１１が十分に埋設されていない部分１１２Ａがあると、この部分１１２ＡではコントロールゲートＣＧとウェルＷＥＬＬとが薄い容量絶縁膜１０７のみを挟んで対向されているのにすぎないため、この１８Ｖの高電圧による電界ストレスによって容量絶縁膜１０７が破壊Ｘされることになる。

したがって、当該高電圧の印加を行った後に、全メモリセルに対してデータの消去又は読み出しを実行する。この消去は全メモリセルに対して一括して行ってもよく、あるいは選択したコントロールゲートに接続されるメモリセルに対して行ってもよい。あるいはデータの読み出しは任意のメモリセルに対して行うようにする。このような通常の消去又は読み出しを行ったときに、高電圧の印加によってＳＴＩ１１２Ａにおける絶縁膜の破壊が生じていると、破壊されたコントロールゲートにつながるメモリセルにおいて消去不良又は読み出し不良が検出されるため、この消去不良又は読み出し不良から当該フラッシュメモリが不良であることが検査できる。

これにより、高電圧の電界ストレスが繰り返し加えられて容量絶縁膜の劣化が進んだ場合にメモリの動作不良が生じるおそれのあるフラッシュメモリを事前に検出して当該フラッシュメモリを備える半導体装置を出荷することを未然に防ぐことが可能になる。また、このテスト方法ではテスト自体はコントロールゲートとウェルとの間に高電圧を印加するのみであり、その後は半導体装置の通常動作を確認するだけでよいので、極めて簡易にかつ短いテスト時間で済む。

ここで、テストモード時に、コントロールゲートＣＧとウェルＷＥＬＬとの間に高電圧を印加する際に、データの消去時のようにコントロールゲートＣＧに負電圧を、ウェルＷＥＬＬに正電圧を印加することが考えられ、このようにしても容量絶縁膜に加えられる高電圧の電界ストレスによってＳＴＩのテストを行うことは可能である。しかしながら、この場合にはメモリセルのフローティングゲートからウェルに電荷を引き抜くことになり、メモリセルがディプレッション、いわゆる過消去状態となってしまう。このような過消去状態になると、ＮＯＲ型フラッシュメモリでは正常動作するエンハンスメント状態に戻すことができなくなってしまい、また正常状態に戻すことができても長い時間がかかってしまうことになり、短時間でテストを終了しようとする目的から見て好ましいものではない。この点、前記実施例のようにコントロールゲートに正電圧を、ウェルに負電圧を印加して、いわゆる電荷注入方向に高電圧の電界ストレスを印加しているので、このような過消去状態による問題は生じない。

また、前記実施例では消去時と極性が逆の高電圧を印加しているが、これよりもさらに高い電圧をコントロールゲートＣＧとウェルＷＥＬＬとの間に印加するようにしてもよく、より短時間で容量絶縁膜１０７を破壊するテストを行うことが可能である。このような高電圧を印加するためには、従来の書き込みや消去のときに比べて正電圧チャージポンプ１０や負電圧チャージポンプ２０の能力をより大きくすればよい。例えば、通常のチャージポンプでは過昇圧を防止するためにリミッタ回路を備えているが、テストモード時にはこのリミッタ回路を無効にすることで過昇圧を意図的に発生させるようにすればよい。あるいは、製造ばらつき吸収用のトリミングセルを備えている場合には、そのトリミングセルで設定されるトリミング値を最大に設定する。さらには、チャージポンプにテストモード時にのみ動作する特別昇圧回路を備えるようにしてもよい。

前記実施例では高電界ストレスを印加するための正電圧源と負電圧源として、それぞれフラッシュメモリと共に半導体装置に作り込まれているチャージポンプを利用し、かつフラッシュメモリに所要の電圧を印加する第１選択回路及び第２選択回路並びに制御回路を当該半導体装置に作り込んだ例を示しているが、本発明にかかる正電圧源、負電圧源を備えて半導体装置に外部接続されるテスト装置として構成しても良いことは言うまでもない。また、このように外部に電圧源を備える場合には、コントロールゲートとウェル間に印加する電圧を前記実施例の電圧よりも高い電圧となるように設計することは容易であり、ＳＴＩの不良部分における絶縁膜破壊をより短時間で生じさせることができ、テスト時間をさらに短くする上で有効である。

なお、前記実施例では本発明をフラッシュメモリの溝型素子分離絶縁膜としてのＳＴＩに適用した例を示しているが、溝型素子分離絶縁膜を備える半導体装置であって溝型素子分離絶縁膜上に電極を延設する構成の半導体装置であれば本発明を同様に適用することが可能である。

本発明が適用されるフラッシュメモリの概略の回路図である。 本発明のテスト装置のブロック回路図である。 メモリセルアレイの一部の概略の断面図である。 メモリセルに対する書き込み、読み出し、消去の各電圧を示す図である。 制御回路の信号と第１，第２の各選択回路の出力電圧を示す図である。 メモリセルの製造方法を示す工程断面図である。

符号の説明

１０ 正電圧チャージポンプ
２０ 負電圧チャージポンプ
３０ 第１選択回路
３１ 第１出力端子
４０ 第２選択回路
４１ 第２出力端子
５０ 制御回路
１０１ 半導体基板
１０２ トンネル酸化膜
１０３ フローティングゲート膜
１０６ 溝
１０７ 容量絶縁膜
１０８ コントロールゲート膜
１１１ 絶縁膜
Ｍ メモリセル
ＭＡ メモリセルアレイ
ＣＧ コントロールゲート
ＦＧ フローティングゲート
ＷＥＬＬ ウェル
ＶＯＵＴ１ 第１出力電圧
ＶＯＵＴ２ 第２出力電圧

Claims (14)

1. 半導体基板に形成された溝内に絶縁膜が埋設された溝型素子分離絶縁膜を備える半導体装置をテストする方法であって、前記溝型素子分離絶縁膜上に形成される電極と前記半導体基板との間に前記溝内において前記電極と前記半導体基板との間に介在される絶縁膜を破壊することが可能な高電圧を印加することを特徴とする半導体装置のテスト方法。
2. 前記高電圧は半導体装置の通常の動作時に前記溝型素子分離絶縁膜に印加される電圧以上の電圧であることを特徴とする請求項１に記載の半導体装置のテスト方法。
3. 前記半導体装置は、前記溝型素子分離絶縁膜上に薄い容量絶縁膜を介して形成されるコントロールゲートを備える不揮発性メモリ装置であることを特徴とする請求項１又は２に記載の半導体装置のテスト方法。
4. 前記コントロールゲートと前記半導体基板との間に、前記不揮発性メモリ装置にデータを書き込むときと同じ極性で高電圧を印加することを特徴とする請求項２または３のいずれかに記載の半導体装置のテスト方法。
5. 前記正電圧と負電圧は、前記不揮発性メモリにデータを書き込み、あるいはデータを消去する際に印加する正電圧と負電圧を利用することを特徴とする請求項３又は４に記載の半導体装置のテスト方法。
6. 前記高電圧を印加した後に、前記不揮発性メモリに対するデータの読み出し又は消去を行い、その読み出し不良又は消去不良を検出して前記半導体装置の良、不良を検査することを特徴とする請求項３ないし５のいずれかに記載の半導体装置のテスト方法。
7. 半導体基板に形成された溝内に絶縁膜が埋設された溝型素子分離絶縁膜を備える半導体装置において、前記溝型素子分離絶縁膜上に形成される電極と前記半導体基板との間に高電圧を印加する高電圧印加手段とを備えることを特徴とする半導体装置のテスト装置。
8. 前記半導体装置は不揮発性メモリであり、前記高電圧印加手段は前記不揮発性メモリのデータ書き込み、消去等を行うための正電圧源と負電圧源とを備えて構成されていることを特徴とする請求項７に記載の半導体装置のテスト装置。
9. 前記正電圧源と負電圧源の各出力電圧を選択して前記電極と前記半導体基板との間に印加する選択手段を備えることを特徴とする請求項７又は８に記載の半導体装置のテスト装置。
10. 少なくとも半導体装置に入力されるテストモード信号に基づいて前記選択手段での選択動作を制御するための制御回路を備えることを特徴とする請求項９に記載の半導体装置のテスト装置。
11. 前記電極は不揮発性メモリのコントロールゲートであり、前記選択手段はテストモード時に前記コントロールゲートに正電圧を印加し、前記半導体基板に負電圧を印加するように選択動作する構成であることを特徴とする請求項１０に記載の半導体装置のテスト装置。
12. 前記制御回路は、テストモード時に前記選択手段を制御して前記不揮発性メモリのデータ消去時に選択される前記正電圧と負電圧を切り替える構成であることを特徴とする請求項７ないし１１のいずれかに記載の半導体装置のテスト装置。
13. 前記正電圧源と前記負電圧源の少なくとも一方に、前記書き込み時又は消去時よりも高い高電圧を生成する手段を備えていることを特徴とする請求項７ないし１２のいずれかに記載の半導体装置のテスト装置。
14. 前記コントロールゲートに印加する電圧を全てのメモリセルに対して一括して供給する手段を備えることを特徴とする請求項１１ないし１３のいずれかに記載の半導体装置のテスト装置。
    
    

Images