JPH0799221A

JPH0799221A - 半導体デバイスのバーンインテスト回路及びその方法

Info

Publication number: JPH0799221A
Application number: JP5093575A
Authority: JP
Inventors: Takumi Nasu; 巧那須; Yasunori Yamaguchi; 泰紀山口; Nobumi Matsuura; 展巳松浦; Hidetoshi Iwai; 秀俊岩井; Toshiyuki Sakuta; 俊之作田
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1993-03-29
Filing date: 1993-03-29
Publication date: 1995-04-11

Abstract

(57)【要約】【目的】半導体装置内の欠陥絶縁膜による市場故障を
防止するためのバーンインテスト時間の短縮を図るテス
ト回路及びそのテスト方法を提供する。【構成】アドレスデコーダに接続されたワード線組内
のワード線を任意に活性化できるアドレスデコーダ回路
を設けて、多重レベル配線層間の電界ストレスを加速す
ることで、実効的なバーンインテストを行い、バーンイ
ンテスト時間を短縮する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体デバイスのテス
ト及びバーンインに関し、より詳細にはダイナミック・
バーンイン手法により半導体デバイスにストレスを与え
ながらバーンインをする方法に関する。本発明は半導体
デバイスを完成品とした後に、バーンイン期間中に同時
活性化するワード線の数を選択的に増やしてテスト時間
を短縮するテスト回路の技術に関する。

【０００２】

【従来技術】一般のＭＯＳ半導体デバイスは完成品を出
荷前にゲート絶縁膜若しくは層間絶縁膜に欠陥のあるデ
バイスによる市場不良を回避するために製品出荷試験時
にバーンイン及び電気的テストを行う必要がある。ある
手順ではベアチップに高電圧でプロービングをすること
により不完全なこれら絶縁膜に電界ストレスを与えて故
障チップを検出且つ選択した後にパッケージング及びバ
ーンインが更に行われる。他の方法では、チップを樹脂
封止し、リード端子を成形等のアセンブリ工程を経て半
導体装置自体をバーンイン及び電気的テストを行ってい
る。また、アセンブリされた半導体装置自体をバーンイ
ン及び電気的テストを行ってゲート絶縁膜等のストレス
を加速して、市場不良を防止している。

【０００３】

【発明が解決しようとする課題】従来のゲート絶縁膜の
初期不良を検出するために、通常より高い電界を各絶縁
膜に印加するストレステストと称する試験がある。この
ストレステストを図１に示す。このテストは半導体製品
の全数に対してレーザプローブテスト、マルチプローブ
テスト、バーンインの前・後に行われ、製品出荷され
る。最も長時間を要するテストはバーンイン期間であ
る。

【０００４】図２は、ある４メガＤＲＡＭ（以下、適宜
「４メガ」という。）のロットにおけるバーンイン期間
中の初期故障デバイスの発生頻度を示す。この期間は一
般に４メガで１００若しくは２００時間を消費する為
に、バーンイン費用の増大及び生産性の上での障害とな
っている。

【０００５】また、ウエハプロービングシステムには、
バーンイン期間中に全てのチップのボンドパッドに良好
な接触を行い、多層配線構造でも単層配線構造のデバイ
スでも使用できる組立体がある。多層配線構造では、チ
ップのコンタクトは複数の導体の第１層がウエハ表面に
わたって絶縁層上に形成される。この第１層に良好な接
触を得てバーンインテストを行うものである。このバー
ンイン法はデバイス全てのアドレス線及び入力線を同時
に活性化できるメモリデバイスに対しても使用すること
ができる。この第１層の導体はフューズリンクを介して
第２層導体へ接続することができ、これらリンクは後に
レーザにより切断して非動作若しくは故障回路を切り離
すことができる構造となっている。しかしながら、この
方法はバーンインテスト期間中に３０００から６０００
箇所全てのボンドパッドとの良好な接触を４００箇所に
低減しているものの未だ長期間にわたって維持すること
が困難であるため実際的ではない。このような多ピン数
バーンインプローブ組立体は不可能ではないが高価とな
る欠点をも有している。

【０００６】一方において、出荷試験前の半導体装置自
体をバーンインし、電気的テストを行う方法は、各半導
体製品が有する外部リード端子にコンタクトを行い、ワ
ード線、ビット線、記憶セルに電解ストレスを印加して
市場での初期不良を回避するが、多層配線構造及びワー
ド線等の本数増加に伴い有効な電界ストレスを絶縁膜に
与えるのが困難となってきた。特に今日の１６メガＤＲ
ＡＭ（以下、適宜「１６メガ」という。）、次世代の６
４メガＤＲＡＭ等の大規模集積回路は顕著にこの障害が
発生することが予想される。従って、バーンイン時間を
より短時間で終了しても市場での初期不良を完全にスク
リーニングする半導体装置のバーンインテスト方法及び
テスト回路の必要が生じた。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明のバーンインテスト用回路及びその方法にお
いては、上層、下層、隣接する配線層との間に存在する
絶縁膜及びゲート酸化膜若しくは蓄積ノード相互間に電
界ストレスを与える回路を半導体装置内に設けて、バー
ンイン期間内にストレスサイクルを繰り返すものであ
る。また、上記電界ストレスは、１組のワード線全てに
通常動作時より高い電界を印加する場合において、隣接
するビット線に高電位若しくは低電位の何れか１方の電
位を双方に印加する回路を含むものである。更に、上記
回路は、１組のワード線内の偶数番のワード線に通常動
作時より高い電界を、奇数番のワード線に基準電位を印
加する場合において、隣接するビット線に高電位若しく
は低電位の何れか１方の電位を双方に印加する回路を含
むものである。更にまた、上記回路は、１組のワード線
全てに通常動作時より高い電界を印加する場合におい
て、隣接するビット線の１方に高電位を他方に低電位の
電位を印加する回路を含むものである。上記回路は更
に、Ｙ線選択回路に接続され真と偽との１対のＹ線の電
位を双方共に同電位に固定することを含むものである。

【０００８】

【作用】上記のように構成されたバーンインテスト回路
をバーンイン期間中に種々のストレスサイクルを組み合
わせることにより実効的な電界ストレスを各層の絶縁膜
に作用させることができる。また、多重レベル金属配線
層間、同レベルの配線層間及び蓄積ノードと配線層間の
電位差により実効的な電界ストレスを与えることができ
る。更に、異種のストレス印加サイクルを複数回に分割
して実行できるようテスト回路は制御される。

【０００９】

【実施例】図２は、一般にバーンインテストのテスト開
始から４０時間経過までに初期故障となるデバイスが全
体の１％程度発生することを示す。また、４０時間経過
後から２００時間までの故障デバイスは０．８％程度発
生することが知られている。この０．８％の故障モード
の３０％以上がワード線下のゲート絶縁膜での故障であ
ることが知られている。従って、ワード線に対するスト
レスを加速させることでテスト時間を短縮することがで
きる。

【００１０】２００時間のバーンインテストの中で、１
つのワード線についてテストする時間は、４メガの場合
ワード線合計４０９６本中で同時に活性化される本数は
４本であるから、２００時間÷（４、０９６本／４本）
＝０．１９５（１１分４３秒）となる。ワード線１本当
りのストレス時間１１分４３秒は、このバーンインの温
度・印加電圧の条件を変化させなければワード線近傍の
故障を検出するために必要とされる時間となる。よっ
て、４メガのストレス時間の定数と考えることができ
る。この場合、テスト時間を短くしてこの１１分４３秒
を維持するためには、ワード線の総数を減らすか、又は
同時に活性化されるワード線の数を増加させればよい。
しかしながら、ワード線の総数はメモリの大容量化に伴
い増加する傾向にあるので容易に削減することはできな
い。そこで、テスト時間を効果的に短縮する為には、同
時に活性化できるワード線の本数を増やしてワード線の
ストレス頻度を多くすることで達成できる。

【００１１】ワード線を同時に活性化する方法は、テス
トモードに入ったときにアドレス線を制御することによ
る。次世代の６４メガＤＲＡＭ（以下、適宜「６４メ
ガ」という。）では、ワード線の１組は８本で構成さ
れ、この中の１本を活性化するモードと組となる８本の
ワード線を同時に活性化するモードの２通りを選択する
ことができる。この１本を活性化するモードのストレス
時間はワード線当りのテスト時間を４メガと同じとすれ
ば８×１１．７分＝９３．６分（１時間３６分）とな
る。また８本のワード線を同時に活性化するモードでは
１１．７分＝０．２時間となる。このようなモードを有
していない６４メガの場合は、ワード線の数は３２、７
６８本として、８ｋリフレッシュ時に４本、４ｋリフレ
ッシュ時に８本のワード線が同時に活性化される。よっ
て、８ｋリフレッシュの場合は３２、７６８÷（４×１
１．７分）＝９５，８４６．４分（１、５９７時間）と
なる。また４ｋリフレッシュの場は３２、７６８÷（８
×１１．７分）＝４７，９２３．２分（７９８．７時
間）となる。このワード線の８本中１本を活性化させる
方法でさえ、４ｋリフレッシュに対して７９７時間以上
テスト時間を短縮することができることがわかる。しか
し、これで２００時間が直ちに１．６時間若しくは０．
２時間となるものではない。これらはワード線近傍の初
期不良を１．６時間経過時にスクリーニングすることが
できるに過ぎない。図２の１２０時間経過時に発生する
故障の中の１つが、これ以外の要素を原因に故障してい
ることが経験上明かである。従って、ワード線のストレ
ス頻度を増加することによるテスト時間の短縮は、２０
０時間を１２０時間とする効果が期待でき、これ以上の
バーンインテストは故障発生率が収束しているため意味
がないこととなる。

【００１２】図３は、チップ１の回路の配置図を示す。
中央の縦方向に伸びる外部リード端子と接続する為のボ
ンドパッド７が複数設けられている。各種テスト制御回
路５はチップ中央部分のボンドパッド近傍に設けられ、
後述するバーンインテストの制御を行うことができる。
また、テスト結果を評価した後若しくはテスト中に不具
合のメモリセルを他の正常なメモリセルに置換する冗長
回路６がテスト回路の近傍に設けられている。テスト回
路は、後に明かとなるメモリブロック２各々に対応する
行・列及びＹ線選択デコーダ３、４を制御することがで
きる。このチップは、ボンドパッドが中央配置されるた
めＬＯＣパッケージ指向に設計されていることがわか
る。

【００１３】図４は、メモリセルのアレイ２をアドレス
する周辺回路を示す。テスト用シグナルを高レベルにす
るとＸプリデコーダ９とデコーダＸ１０によりアドレス
は真／偽共に高レベル（活性化）にすることができる。
このようにして、全てのＸアドレスをアクティブにする
とメモリアレイ２内の有効なワード線が全て活性化され
る。また、入力アドレスの０から２だけをメモリアレイ
２内部に取り込み。３から１２までを真／偽共にアクテ
ィブにすると１／８のワード線を活性化することもでき
る。

【００１４】図１０は、初期故障をスクリーニングする
ためにストレス状態を必要とする組合わせを示してい
る。各々の部分を図５、図６及び図７に示す。図１０か
ら、全ての部分に効率よくストレスをかける組合せを選
択することでストレステスト時間をより短縮することが
わかる。先ず、問題となるのは第３金属層レベルのワー
ド線２５間部分のＡ，ポリシリコン層レベルのワード線
２０間部分のＩ、ビット線２６から３０の間の部分Ｋ及
びトランジスタのソース・ドレイン１９間の部分Ｊの組
合せである。これらは、ワード線とワード線、ビット線
とビット線等、即ち同種の部分同士の組合せなので、ワ
ード線間のストレスの場合では電位７ｖのワード線と隣
接する電位０ｖのワード線との間の電界ストレスとな
る。これは、ストレス頻度を加速するときに、全ワード
線を同じ電位にすると、ワード線同士はストレスが加わ
らないことを意味する。従って、同時活性化の場合は、
何本かの間隔をおいて活性化する線を選択することによ
り電界ストレスを加速させることができる。６４メガチ
ップでは１／８ワード線を用いることでワード線同士の
ストレスを効率よく加速することができる。よって、ワ
ード線とビット線と蓄積ノードは固定電位ではなく復数
サイクルでこれら三要素相互に対して電界ストレスを印
加することが効果的である。図７に示すように、一般に
ツイステッド方式と称するビット線配置の場合は、全て
のビット線間と表１の高のストレス条件とを満たすに
は、（ビット線１）２６と（ビット線１＿）２８を固定
電位にして（ビット線２）２７と（ビット線２＿）２９
を反転する２サイクルとその後の（ビット線１）２６と
（ビット線１＿）２８の反転の１サイクルが必要とな
る。従って、合計３から４サイクルの電界ストレスを印
加すればよいことがわかる。以上のビット線の反転サイ
クル中に、記憶セル３１間のストレスは、図６に示すメ
モリセル３１相互の電界ストレスＪ−４を除く全てを実
行できることとなる。残るＪ−４は、同じビット線上の
隣接した記憶セルのストレス印加であるので、各ビット
線の反転サイクルにチェッカーボードパターンテストを
組み合わせることで電界ストレスを加速することができ
る。

【００１５】その他の部分を検討する。第１金属層レベ
ルのビット線２３と第２金属層レベルのＹ線２４との間
の部分ＣとＣ’、蓄積電極２２と第１金属層レベルのビ
ット線２３との間の部分ＤとＤ’及び蓄積ノード２１と
蓄積電極２２との間の部分ＧとＧ’のストレス状態は、
殆ど変化しないので何れかを選択すればよいことがわか
る。従って、全Ｙ線選択と蓄積電極は共に電位０ｖに固
定して良いこととなる。これら全ての電界ストレスを満
たすストレス印加サイクルを表２に示す。４メガで全ビ
ット線にストレスを印加する必要時間を１２０時間とし
て、その期間に各ビット線にストレスを印加する時間を
計算すると、４メガではチップの１／４が同時に活性化
することができるので、全チップを活性化するには１２
０時間の１／４の３０時間でよいことがわかる。ビット
線とビット線＿が反転することを考慮すると、各ビット
線当り１５時間のテスト時間を費やすこととなる。しか
し、実際にはどの要素（部分）欠陥がストレス時間の合
計を決定しているかは不明であるので、１サイクルの時
間を短くして、サイクル数によりストレス時間を制御で
きれば、対象となるデバイスに適した最短のストレス時
間を得ることができる、これをテストリミット時間とい
う。即ち、製造工程時に影響される初期故障要素及び設
計品質の結果により初期故障を生じ易い要素の中で一番
弱い要素の順に故障し始めるので、初期故障が早期に収
束するサイクルをデバイスの種類毎に検索して以後は収
束したサイクル期間以上はバーンインテストを省略し、
次の要素のバーンインテストサイクルを繰り返せば全体
のバーンイン期間は更に短縮することができると共に実
効的なバーンイン効果は損なうことはない。よって、収
束するサイクルを見いだせば表２に示すストレス時間を
３０時間より短くしても、従来費やしてきた２００時間
のストレス印加と実効的に同等の効果が期待することが
できる。これは従来バーンインサイクルが単一モードで
構成されたテスト方法と著しく効果の点で相違するもの
と考えられる。

【００１６】図８にプレート電位０ｖ、全Ｙ選択線電位
０ｖに固定する回路８を示す。図１１に示したテストサ
イクルを実行するために必要な回路は、ワード線同時活
性化技術の他に、プレート電位０ｖ、全ＹＳ線電位０ｖ
固定の技術がある。ビット線に関しては、従来のままの
回路で対応できる。図８には６４メガに使用できる回路
８が示されている。テスト時にプレート電位を０ｖに固
定するために使用される。端子ＴＰＳ３５に高レベル信
号を入力すると蓄積電極テストモードに入る。この状態
において、端子ＴＰＳＬ３６に高レベル信号を与えると
回路は蓄積電極を基板電位Ｖｓｓレベルに固定するＶＰ
ＬＴ３７出力を出す。これに対して、低レベル信号を与
えると蓄積電極を電源電位Ｖｄｄレベルに固定するＶＰ
ＬＴ３７出力を出すというものである。

【００１７】図９に全Ｙ選択線電位を０ｖに固定する回
路を示す。テスト用シグナルが印加されるとＹプリデコ
ーダ３８はＹデコーダ１１の本来の機能を停止させ第２
レベル金属層のＴ選択線２３を０ｖに固定することがで
きる。ただ、Ｙ線固定電位手法をバーンインテストに使
用するか否かは自由に選択することができ、必ずしも本
発明を実施する上で必須ではないことに留意する必要が
ある。

【００１８】以上の実施例においては、半導体製品に完
成した後にバーンインテストを施すことを主に述べてき
たが、本発明はデバイスの完成後のテストに限定するも
のではない。即ち、従来のバーンインテスト期間を実効
的に１５％以下に短縮できるので、従来のウエハプロー
ブ組立体を使用してもバーンイン期間が短期であるが故
にプローブとボンディングパッドとの電気的接触の信頼
性を保つことができ、従って、プローブの耐久性は従来
ほど要求されない。よって、チップがエウハ上にある状
態でバーンインテストを安価且つ高信頼性に行うことが
できる点で有効となるであろう。この場合、初期故障を
起こしたメモリセルを従来技術と同様な手法により主回
路から分離していわゆる冗長機能を持たせることも可能
となるであろう。

【００１９】その一方、本発明を完成品となった半導体
製品に対して行うバーンインテストに使用する場合は、
初期故障となったメモリセルを切り離すためにレーザに
よってフューズ溶断をすることはできないが、デバイス
のテストの際使用していない外部リードを介して冗長回
路用フューズマトリクスをアクセスし、所望のフューズ
を溶断するか若しくはＰＲＯＭアレイに相当する回路を
アクセスして従来のＦＰＬＡ手法により冗長メモリセル
を選択することを妨げるものではない。

【００２０】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されているような効果を奏す
る。多重レベル導電層相互間、導電層と蓄積電極間及び
同層レベル導電層相互間の電界ストレスを加速させるこ
とで、短時間のバーンインで従来の長時間のバーンイン
と同等若しくはそれ以上の電界ストレスを絶縁膜に与え
ることができるので、バーンイン費用を著しく低減する
と共に市場における初期故障を有効に防止することがで
きる。そして、初期故障を半導体装置の出荷前に発見で
きるので、冗長機構を使用することにより半導体製品の
歩留まりを向上させ、故に製造費用を低減することもで
きる。更に、多重・同層レベル、蓄積電極、相互間に電
界ストレスを効率的に印加する結果、短時間にて漏れの
ないバーンインテストサイクルを実行できるので、テス
ト漏れによる市場初期故障が激減することが期待でき
る。また、電界ストレスサイクルは複数の部分を個別に
バーンインテストできるので、初期故障が発生する部分
と発生しない部分を容易に判別できる。よって、作り込
み品質向上に伴い不用なバーンインテストサイクルを削
除して更にテスト期間を短縮することができる。また、
活性化するワード線若しくはビット線を任意に制御する
回路は小規模なものでよく、テスト品質が向上するのに
比してチップ面積の増大は最小限に押さえることができ
るので製造費用を増大させることがない。

【図面の簡単な説明】

【図１】半導体装置のテスト工程図である。

【図２】半導体装置のテストのバーンインテスト評価図
である。

【図３】半導体チップの平面図である。

【図４】ワード線同時活性化をするアドレス周辺回路の
回路図である。

【図５】半導体チップの断面図である。

【図６】メモリセルの平面図である。

【図７】メモリセルの平面図である。

【図８】メモリセル電極の電圧制御回路の回路図であ
る。

【図９】ＹＳ（選択）線電位固定制御回路の回路図であ
る。

【図１０】電界ストレスを加速する組合わせ示す図であ
る。

【図１１】電界ストレス印加サイクルを示す図である。

【符号の説明】

１チップ２メモリアレイ３行デコーダ４列デコーダ５テスト回路６行冗長機構回路７ボンディングパッド８記憶電極電圧制御回路９Ｘプリデコーダ１０Ｘデコーダ１１Ｙデコーダ１２入出力装置（Ｉ／Ｏ）１３センスアンプ（Ｓ／Ａ）１４半導体基板１５、１６、１７、１８絶縁層１９トランジスタのソース・ドレイン２０、２１、２２、２３、２４、２５導電層２６、２７、２８、２９、３０ビット線３１記憶セル３２ビット線コンタクト３３導通トランジスタのゲート３４ワード線３５、３６、３７制御信号端子３８Ｙプリデコーダ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０１Ｒ 31/28 (72)発明者山口泰紀東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者松浦展巳東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者岩井秀俊東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者作田俊之東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】半導体デバイスのバーンインテスト回路
であって、複数のワード線を含む１組のワード線の組
と、テスト信号に応答して前記組の全ワード線を活性化
する又は該組内の偶数若しくは奇数番のワード線のみを
活性化するデコーダ回路と、ワード線と異なる階層レベ
ルのＹ選択線を所定の電位に固定するＹデコーダ回路
と、メモリセル電極を所定の電位に固定する制御回路と
を含む、半導体デバイスの内部に設けられたバーンイン
テスト回路。
【請求項２】半導体デバイスのバーンインテスト方法
であって、テスト信号を印加してＹ選択線とメモリセル
電極を所定の電位に固定する段階と、上記Ｙ選択線と異
なる階層レベルの複数のワード線を含む１組のワード線
の組の全ワード線を活性化する段階と、前記組内の偶数
若しくは奇数番のワード線のみを活性化する段階と、前
記各段階において、ビット線の電界を交互に高レベルと
低レベルに印加するテストサイクルを複数回反復するこ
とを特徴とする半導体デバイスのバーンインテスト方
法。