JPS6231437B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は記憶素子中の故障部分を避け縮退し
て使用し得る半導体記憶素子に関するものであ
る。

従来のこの種の半導体記憶素子について説明す
る。

最近の記憶素子は新しい半導体技術を駆使して
益々高密度化されているが、このような記憶素子
は製品の良品率が未だ比較的低くかつ、不良品に
はチツプ内の一部だけが不良となつているものが
多い。１つの素子のチツプ面積が大きく、チツプ
中の一部分だけが不良となつた場合、そのチツプ
全体を不良品とすると不良品による価格面での損
失が大きくなる。このような損失を防止するた
め、従来から色々な方法が行われていた。例え
ば、冗長ビツトと、不良ビツトがあつた場合その
不良ビツトのかわりに上記冗長ビツトを使用でき
る回路をあらかじめ付加しておく方法とか、１つ
のチツプ中に不良ビツトが含まれている場合、不
良ビツトが含まれていない方の半分だけの容量の
チツプとして使用するため、アドレスラインを１
ビツト分減らして製品化するなどの方法が考えら
れている。最近の記憶素子は１つのチツプの容量
が従来の素子の１つのチツプの容量の４倍の容量
のものができているから、このような容量のチツ
プをその半分の容量で縮退して使用できれば、従
来のチツプ容量の２倍の容量を得ることができ
る。ところで上記のような従来の再生利用方法で
は製造工程途中の中間検査段階において、あるい
は完成時の製品検査段階において検出された不良
品に対してその都度、良品の製造工程とは異なる
製造工程を施す必要があり、そのための別ライン
を常に用意しなければならないなど製作時間及び
製作コストが割り高になるという欠点があつた。

たとえば、半導体集積回路の製造工程の最終的
なマスク及び金属化工程において、使用不能な回
路を避けて正常動作回路を接続するという工程
や、使用不能な記憶素子と置きかわるべき冗長記
憶素子及びその切り換え回路を持たせる工程や、
又はROM（読み出し専用メモリ）を介して間接
アドレス方式として使用不能な記憶素子にはアド
レスされないように接続する工程や、あるいは記
憶素子配列のワード線、ビツト線の不良線を２本
のリセツト線と２個のデコーダ回路を用いて置き
かえる工程や、冗長記憶素子及び冗長線をあらか
じめ備えておいてその切り換え接続を行う工程等
が従来不良品に対し正規の容量を持たせるために
実施されていた特別工程である。

一方、使用不能な記憶素子を含むチツプを縮退
使用するための従来の工程には、半導体記憶素子
をウエハ（wafer）段階で試験た結果、１ビツト
のアドレスに関して不良があれば、チツプをパツ
ケージ（package）に実装する段階において、パ
ツケージ端子と、チツプのアドレス端子とを結線
するとき、チツプ上の不良を含むアドレス端子を
１つ抜かしてパツケージのアドレス端子に結線す
る工程とか、半導体集積回路の製造工程中のマス
ク及び金属化工程において、不良回路を含むアド
レスを使用せぬように金属配線をする工程などが
ある。

以上のような特別な工程を良品の製造工程と別
に設けることは生産管理上不利であつた。

この発明は上記従来の欠点を除去することを目
的としたものであり、このためこの発明ではパツ
ケージ外部から電気的に書き込み可能なダイオー
ド又はヒユーズ素子をチツプ内に用意することに
より最終検査の段階において不良ビツトが検出さ
れたチツプに対し、上記のような手数のかかる従
来の工程を施すことなく２分の１の容量での再生
良品として使用できるようにするものである。

この発明の実施例を図面について説明する。第
１図はこの発明の一実施例を示すブロツク図で、
第１図中１は行アドレス入力線、２は行アドレス
デコーダ、３は列アドレス入力線、４は列アドレ
スデコーダ、５はワード線、６はビツト線、７は
記憶配列、８は読み出し書き込み制御回路、９は
書き込み可能化信号線、１０はチツプ選択線、１
１は書き込みデータ入力線、１２は読み出しデー
タ出力線、１３は上位から２番目のアドレス入力
線、１４は最上位のアドレス入力線、１５は書き
込み可能なダイオード素子を用いた記憶配列７の
分割回路（以下分割回路という）、１６は行アド
レスデコーダ選択線、１７は列アドレスデコーダ
選択線である。第２図は上記分割回路１５の詳細
を示し、第２図において第１図と同一符号は同一
部分を示し、２３，２４，２５，２６は出力開放
型又は論理“Ｈ”、“Ｌ”以外に高インピーダンス
状態をもつ３値出力型のNANDゲート、２９は第
１アドレス対応線、３０は第２アドレス対応線、
３１は第１アドレス対応線２９を出力とする非反
転ゲート、３２は第２アドレス対応線３０を出力
とする反転ゲート、３３はゲート３１，３２の入
力となるアドレス交換可能化線、３４，３５，３
６はダイオード素子、３７，３８，３９は高電位
を与える抵抗器、４０はダイオード素子３４，３
５，３６を“Ｈ”又は“Ｌ”状態に固定する場合
に対象となるダイオード素子を選択するためのデ
コーダ回路、４１はダイオード素子３４を破壊す
るための電流を与えるトランジスタ、４２はダイ
オード素子３５を破壊するための電流を与えるト
ランジスタ、４３はダイオード素子３６を破壊す
るための電流を与えるトランジスタ、４５は定電
圧ダイオード、４６はダイオードである。第３図
は分割回路１５の他の設計例を示し、第２図と同
一符号は同一又は相当部分を示し、４７，４８は
追加されたダイオード素子、４９，５０はダイオ
ード素子４７，４８を破壊するための電流を流す
トランジスタ、５１は行アドレス固定線、５２は
列アドレス固定線、５３は反転ゲート、５４はダ
イオード素子４７が破壊されない状態のとき行ア
ドレス固定線５１に高電位を与えるための抵抗
器、５５はダイオード素子４８が破壊されない状
態のとき列アドレス固定線５２に高電位を与える
ための抵抗器である。

次に第１図の回路の基本動作を説明する。第１
図において行アドレス線１は行アドレスデコーダ
２の入力、列アドレス入力線３は列アドレスデコ
ーダ４の入力となり、行アドレスデコーダ２の出
力であるワード線５と、列アドレスデコーダ４の
出力であるビツト線６が記憶素子配列７の１つの
記憶素子を選択する。読み出し動作を行うために
はチツプ選択線１０を活性化し、書き込み可能化
信号線９を不活性化する。書き込み動作を行うた
めには、チツプ選択線１０を活性化し、書込み可
能化信号線９を活性化する。上位から２番目のア
ドレス入力線１３及び最上位アドレス入力線１４
は分割回路１５により、行アドレスデコーダ選択
線１６、列アドレスデコーダ選択線１７に振り分
けられ、記憶配列７を分割使用できるように制御
する。

ところで、第１図に示すように記憶配列７は４
分割され、行アドレスデコーダ２と、列アドレス
デコーダ４とはそれぞれ２分割されている。この
明細書ではこの２分割に対応して仮に第１の行ア
ドレスレジスタ、第２の行アドレスレジスタ、第
１の列アドレスレジスタ、第２の列アドレスレジ
スタと称することにする。行アドレスデコーダ選
択線１６上の信号（行アドレスデコーダ選択信号
という）の論理に従つて第１の行アドレスデコー
ダと第２の行アドレスデコーダのうちのいずれか
１つだけが動作状態になるよう選択し、列アドレ
スデコーダ選択線１７上の信号（列アドレスデコ
ーダ選択信号という）の論理に従つて第１の列ア
ドレスデコーダと第２の列アドレスデコーダのう
ちいずれか１つだけが動作状態になるよう選択す
る。この分割に対応して記憶配列７に対するアド
レス入力のうちから最上位の２ビツトを除いたも
のが行アドレス入力線１と列アドレス入力線３と
に分配される。後で第２図について説明するが、
正常な記憶配列に対しては最上位のアドレス入力
は列アドレスデコーダ選択線１７から列アドレス
デコーダ４に入力され、上位２番目のアドレス入
力は行アドレスデコーダ選択線１６から行アドレ
スデコーダ２に入力される。したがつて、例えば
列アドレスデコーダ選択線１７上の信号論理が
“Ｌ”でかつ行アドレスデコーダ選択線１６上の
信号の論理が“Ｌ”のときは、４分割された記憶
配列７のうち左上部のブロツクが選ばれ、そのブ
ロツクのうちのどのビツトであるかが、行アドレ
ス線１及び列アドレス線３上の信号（これらの線
は第１図に示すように複数の信号線であるから、
信号はそれぞれ多ビツトの信号である）のビツト
パターンにより決定される。また、たとえば列ア
ドレスデコーダ選択線１７上の信号論理が“Ｌ”
で行アドレスデコーダ信号線１６上の信号論理が
“Ｈ”のときは記憶配列７の左下部のブロツクが
選ばれそのうちの１ビツトが行アドレス線１及び
列アドレス線３上の信号のビツトパターンより決
定される。上記分割回路１５の動作原理は第２図
に、実際の接続は第３図に示されているが、第２
図について説明すると、抵抗器３７，３８，３９
は電源につながれており、ダイオード素子３４，
３５，３６が破壊されないときで、かつゲート２
３，２４，２５，２６の出力が開放状態のときア
ドレス交換可能化線３３、行アドレスデコーダ選
択線１６、列アドレスデコーダ選択線１７に高電
位を与える。ダイオード素子３４，３５，３６は
破壊されると導通状態となり、アドレス交換可能
化線３３、行アドレスデコーダ選択線１６及び列
アドレスデコーダ選択線１７をそれぞれ強制的に
低電位にする。記憶素子に不良個所がなければこ
のままダイオード素子３４，３５，３６を破壊せ
ずに使用する。この場合には上位から２番目のア
ドレス入力線１３上の信号論理はゲート２３によ
り反転して行アドレスデコーダ選択線１６上に出
力され、最上位のアドレス入力線１４上の信号論
理はゲート２６により反転して列アドレスデコー
ダ選択線１７上に出力される。

次に記憶配列７の行方向に上下に分割して使用
する場合の動作を説明する。記憶配列７を行方向
に分割するためには行アドレスデコーダ選択線１
６を高電位又は低電位のいずれかに固定する。固
定される行アドレスデコーダ選択線１６は最上位
のアドレス入力線１４に対応ずけられ、上位２番
目のアドレス入力線１３と、最上位アドレス入力
線１４は、ゲート２３，２４，２５，２６を通し
て行アドレスデコーダ選択線１６、列アドレスデ
コーダ選択線１７のいずれかに対応し接続され
る。アドレス交換可能化線３３の論理“Ｈ”、
“Ｌ”電位に応じて互いに反転レベルを与えるゲ
ート３１，３２によつて第１アドレス対応線２９
あるいは第２アドレス対応線３０のいずれかを選
択し、上位２番目のアドレス入力線１３、最上位
のアドレス入力線１４と、行アドレスデコーダ選
択線１６、列アドレスデコーダ選択線１７とのそ
れぞれ組み合わせが決定される。アドレス交換可
能化線３３が高電位のとき、第１アドレス対応線
２９は高電位に、第２アドレス対応線３０は低電
位になる。上記の状態ではゲート２４，２６の出
力は開放状態になり高電位又は高インピーダンス
になり、ゲート２３，２６はチツプ選択線１０が
高電位のとき上位２番目のアドレス入力線１３の
信号を行アドレスデコーダ選択線１６に伝達し、
最上位アドレス入力線１４の信号を列アドレスデ
コーダ選択線１７に伝達する。ダイオード素子３
４を破壊する前の状態では、アドレス交換可能化
線３３は高電位を保つているので第１アドレス対
応線２９は高電位であり、ゲート２３，２６の出
力は他の２入力により定まる。行アドレスデコー
ダ選択線１６はダイオード３４が破壊されない状
態では上位２番目のアドレス入力線１３に対応し
ているので行方向に分割するためには最上位アド
レス入力線１４と対応するよう変更しなければな
らぬ。このためには第２アドレス対応線３０を高
電位に、すなわちアドレス交換可能化線３３を低
電位にするためダイオード素子３４を破壊する必
要がある。定電圧ダイオード４５及びダイオード
４６は通常動作時はトランジスタ４１，４２，４
３と、読み出しデータ出力線１２を分離し、ダイ
オード素子の破壊時は読み出しデータ出力線１２
より破壊電流を印加する。

次に記憶素子を２分の１の容量で使用するため
のダイオード素子３４を破壊する手順を示すと、
上位２番目のアドレス入力線１３と、最上位アド
レス入力線１４を利用しデコーダ回路４０により
ダイオード素子３４を破壊するための電流を流す
トランジスタ４１のベースに電流を注入し導通状
態にする。このときに読み出しデータ出力線１２
により破壊電流を与えダイオード素子３４を破壊
する。以上の動作により行アドレスデコーダ選択
線１６と、最上位アドレス入力線１４とが対応す
る。行アドレスデコーダ選択線１６を高電位に固
定し使用する場合は最上位アドレス入力線１４を
低電位に固定すれば良い。最上位アドレス入力線
１４を開放端のままで済ませるにはさらに２個の
ダイオード素子を追加すれば良くこの実施例を第
３図に示す。又、行アドレスデコーダ選択線１６
を低電位に固定して使用するにはダイオード素子
３５を破壊すれば良い。この破壊方法はチツプ選
択線１０を低電位にしてゲート２３，２４の出力
を開放状態にした状態でデコーダ回路４０でダイ
オード素子３５を破壊するための電流を流すトラ
ンジスタ４２を選択し、行アドレスデコーダ選択
線１６につながるゲート２５，２６の出力を開放
状態にしておき読み出しデータ出力線１２より破
壊電流を与えダイオード素子３５を破壊する。な
お最上位アドレス入力線１４はどの様な論理信号
を与えられても無関係となる。なお第２図及び第
３図のデコーダ回路４０への入力線及び反転ゲー
ト５３への入力線ならびに読み出しデータ出力線
１２上の電圧は初期状態の設定時にダイオード素
子３４〜３６，４７，４８を選択的に破壊するた
めの信号を入力する目的で仮に使用する入力線と
入力電圧であつて、使用状態における本来の信号
と電圧には無関係である。

以上の操作により２分の１の容量の記憶装置と
して使用できる。列方向に２分割する場合も同様
である。

第３図の実施例は、行アドレスデコーダ選択線
１６、あるいは列アドレスデコーダ選択線１７を
高電位に固定したいとき最上位アドレス入力線１
４を低電位に固定しなくてもすむようにしたもの
で、チツプ選択線１０を低電位にしてトランジス
タ４９を選択し、読み出しデータ出力線１２より
破壊電流を印加し、ダイオード素子４７を破壊し
て導通状態とし、行アドレス固定線５１を低電位
とすることによりゲート２３，２４の出力である
行アドレスデコーダ選択線１６を高電位とするの
である。そうすれば最上位アドレス入力線１４は
どの様な論理でも良く、開放端にしても外来雑音
を受けずさらに使い易いものとなる。

以上のように、この発明の記憶素子では、製造
工程完了後の検査において不良ビツトが検出され
これを縮退使用する場合においても、書き込み可
能な不揮発性記憶回路によつて構成されあらかじ
め設けられている分割回路１５に外部から書き込
み（ダイオード素子の破壊）を実施した上で最上
位のアドレス端子を不要端子として扱えばよく、
実装配線基板は縮退しない場合と同一のものを利
用しても問題なく、記憶素子の制御も縮退する場
合としない場合でほとんど変更を必要としない。
またさきに述べた従来の記憶素子を縮退使用する
場合、製造工程中で、金属蒸着マスクを変更した
り、記憶素子チツプとパツケージ間の結線順序を
変更したりする必要があるのに比し、この発明の
記憶素子は縮退使用する素子も正常の素子も同一
の工程で製造することができる。

更に、冗長記憶素子およびそのための回路を有
する形の従来の記憶素子に比し、この発明の記憶
素子はシリコン基板面積を有効に利用することが
でき、また、１つのチツプの半分だけが良品の場
合は縮退使用することができるので製造における
良品率を向上することができる。更にまた、冗長
回路付加にもとずくような新たな不良発生のおそ
れはなく、データアクセス時間など記憶素子とし
ての性能が低下することなく、これらを総合して
記憶素子の製造原価を低減することができる。

以上のごとくこの発明は記憶配列の行アドレス
線の１本に書き込み可能なダイオード素子を付加
し、この回路に書き込む（ダイオード素子を破壊
する）ことにより行の半分の領域を有効にする
か、無効にするかを切り換えられるため、従来の
様に不良記憶素子の縮退利用において特別の工程
を施さず実現させている。なお、この発明の実施
例ではバイポーラトランジスタをダイオード素子
として使用し、そのアバランシエ（avalanche）
破壊を利用してアドレスの切り換えを実施してい
るが、その他にニクロムヒユーズ素子、フローテ
イングゲート電流注入型の金属酸化膜トランジス
タ素子等におき換えることができる。すなわち一
般的に言えば、書き込み可能の不揮発性ROMで
分割回路を構成すればよいのである。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロツク
図、第２図は第１図に示す分割回路１５の動作原
理を示す接続図、第３図は上記分割回路１５の一
例を示す接線図である。 １……行アドレス入力線、２……行アドレスデ
コーダ、３……列アドレス入力線、４……列アド
レスデコーダ、５……ワード線、６……ビツト
線、７……記憶素子配列、８……読み出し、書き
込み制御回路、９……書き込み可能化線、１０…
…チツプ選択線、１１……書き込みデータ入力
線、１２……読み出しデータ出力線、１３……上
位２番目のアドレス入力線、１４……最上位アド
レス入力線、１５……分割回路、１６……行アド
レスデコーダ選択線、１７……列アドレスデコー
ダ選択線、２３，２４，２５，２６……出力開放
型NANDゲート、２９……第１アドレス対応線、
３０……第２アドレス対応線、３４，３５，３６
……ダイオード素子、４０……デコーダ回路、４
７，４８……ダイオード素子である。なお、各図
中同一符号は同一又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 行および列から構成されるマトリクス状の配
   列を有する全記憶素子の配列を行方向に２分割し
   かつ列方向に２分割した場合に構成される互に同
   一のマトリクス状の配列を有する４個の記憶配
   列、 行アドレス信号をデコードして、上記行方向に
   ２分割した記憶配列の第１の部分のうちの上記行
   アドレス信号の指定する行を選択する信号を出力
   する第１の行アドレスデコーダ、 行アドレス信号をデコードして、上記行方向に
   ２分割した記憶配列の第２の部分のうちの上記行
   アドレス信号の指定する行を選択する信号を出力
   する第２の行アドレスデコーダ、 列アドレス信号をデコードして、上記列方向に
   ２分割した記憶配列の第１の部分のうちの上記列
   アドレス信号の指定する列を選択する信号を出力
   する第１の列アドレスデコーダ、 列アドレス信号をデコードして、上記列方向に
   ２分割した記憶配列の第２の部分のうちの上記列
   アドレス信号の指定する列を選択する信号を出力
   する第２の列アドレスデコーダ、 上記全記憶素子中の任意の行及び任意の列によ
   り定められる番地にアクセスするアドレス信号中
   から最上位ビツトと上位から２番目のビツトの２
   ビツトを除いた他のビツトを行アドレス信号及び
   列アドレス信号に分ち、行アドレス信号を上記第
   １及び第２の行アドレスデコーダに並列に入力
   し、列アドレス信号を上記第１及び第２の列アド
   レスデコーダに並列に入力する手段、 上記アドレス信号中の最上位のビツト（入力線
   １４）と上位から２番目のビツト（入力線１３）
   を入力し、行アドレスデコーダ選択信号（選択線
   １６）を列アドレスデコーダ選択信号（選択線１
   ７）とを出力する分割回路、 上記行アドレスデコーダ選択信号の論理に従つ
   て上記第１又は上記第２の行アドレスデコーダの
   うちのいずれか１つだけが動作状態になるよう選
   択し、上記列アドレスデコーダ選択信号の論理に
   従つて上記第１又は上記第２の列アドレスデコー
   ダのうちのいずれか１つだけが動作状態になるま
   う選択する手段を備え、 上記分割回路は、 それぞれの線上の信号論理を「Ｈ」又は「Ｌ」
   にするためのプログラマブルな設定手段を有する
   行アドレス固定線５１、列アドレス固定線５２及
   びアドレス交換可能化線３３、 このアドレス交換可能化線３３上の信号論理を
   反転した論理の信号を伝送する第２アドレス対応
   線３０、 上記全記憶線子を選択する信号を伝送するチツ
   プ選択線１０、上位２番目のアドレス入力線１
   ３、アドレス交換可能化線３３、行アドレス固定
   線５１を４入力とする第１のナンドゲート２３、 チツプ選択線１０、最上位アドレス入力線１
   ４、第２アドレス対応線３０、行アドレス固定線
   ５１を４入力とする第２のナンドゲート２４、 チツプ選択線１０、上位２番目のアドレス入力
   線１３、第２アドレス対応線３０、列アドレス固
   定線５２を４入力とする第３のナンドゲート２
   ５、 チツプ選択線１０、最上位アドレス入力線１
   ４、アドレス交換可能化線３３、列アドレス固定
   線５２を４入力とする第４のナンドゲート２６、 上記第１のナンドゲート２３及び第２のナンド
   ゲート２４の出力を並列にして行アドレスデコー
   ダ選択線１６に接続し、上記第３のナンドゲート
   ２５及び第４のナンドゲート２６の出力を並列に
   して列アドレスデコーダ選択線１７に接続する手
   段、 上記行アドレスデコーダ選択線１６上の信号又
   は上記列アドレスデコーダ選択線１７上の信号論
   理を「Ｈ」又は「Ｌ」にするためのプログラマブ
   ルな設定手段を備えたことを特徴とする記憶素
   子。