JP3557773B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、たとえば、メモリアレイおよびロジック回路が組み込まれた半導体装置に関するものである。
【０００２】
【従来の技術】
一般的に、ロジックＩＣとメモリＩＣはそれぞれ別の半導体チップでシステムが構成されている。しかし、半導体装置技術の進歩によって高集積化が可能となり、１チップ上にロジックＩＣとメモリＩＣを混在して搭載できるようになる。
【０００３】
図５は１チップ上にロジック回路とメモリとが混在して搭載されている状態を示している。
図５において、１００は半導体装置チップ、１０はメモリアレイ、２０および３０はロジック回路をそれぞれ示している。
図示のように、メモリアレイ１０に記憶されているデータがデータバスなどの信号線によってロジック回路２０またはロジック回路３０との間に転送され、これらのロジック回路において、メモリアレイ１０に記憶されているデータを用いて論理演算が行われる。
【０００４】
こうすることによって、一つのＩＣチップによって、データ記憶および論理演算など異なる処理が行われ、半導体集積度の向上に伴い半導体装置の機能も充実してきている。
【０００５】
【発明が解決しようとする課題】
ところで、上述した半導体装置において、半導体チップに搭載されているメモリの規模が大きくなると、生産歩留りが低下する傾向にある。生産歩留りを向上させるために、冗長メモリを取り入れ、不良メモリを冗長メモリによる代替処理（リペア）を行うのが有効である。
しかし、ロジック回路とメモリを混載する半導体チップにおいては、試験を行うために十分な入出力端子（ピン）が確保できず、このピン数の制約によってリペアが有効にできず、また、メモリ試験のために、テストモードを設け、メモリ試験に必要なピンをすべてパッケージピンとして外部に取り出すために、ピンの数を増やす必要があり、半導体チップの組み立てコストの増加と実装面積の増大を招くという問題がある。
【０００６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、半導体チップの組み立てコストを低減でき、半導体チップの実装面積を増加させずメモリの試験および冗長メモリによる代替処理を可能な半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、複数のメモリセルによって構成されたメモリアレイと、上記メモリアレイと同一のチップに搭載され、上記メモリアレイと信号およびデータの転送が可能な信号処理回路と、オープン状態で抵抗素子を介して電源に接続された非ボンディング端子からなるテスト信号入力端子と、オープン状態で抵抗素子を介して電源に接続された非ボンディング端子からなる少なくとも一つの信号入力端子と、オープン状態で抵抗素子を介して電源に接続された非ボンディング端子からなる少なくとも一つのデータ入出力端子と、上記信号処理回路からの信号と上記信号入力端子に入力された信号とのいずれかを、上記テスト信号入力端子のレベルに応じて選択して上記メモリセルに入力させる少なくとも一つの第１の選択手段と、上記信号処理回路からのデータと上記データ入出力端子に入力されたデータとのいずれかを、上記テスト信号入力端子のレベルに応じて選択して上記メモリセルに入力させる少なくとも一つの第２の選択手段と、を有し、上記第１の選択手段は、上記テスト信号入力端子のレベルが上記電源レベルに相当するレベルの場合は上記信号処理回路からの信号を選択し、上記電源レベルと異なるレベルの場合は、上記信号入力端子から入力された信号を選択し、上記メモリセルに入力させ、上記第２の選択手段は、上記テスト信号入力端子のレベルが上記電源レベルに相当するレベルの場合は上記信号処理回路からのデータを選択し、上記電源レベルと異なるレベルの場合は、上記データ入出力端子から入力されたデータ信号を選択して、上記メモリセルに入力させる。
【０００８】
また、本発明では、上記メモリアレイのデータ出力端子は、バッファを介して上記データ入出力端子に接続され、上記メモリアレイのデータ出力端子と上記データ入出力端子との間に接続されたバッファは、上記信号入力端子の一つに、上記電源レベルと異なるレベルのアクティブ状態の信号が入力されたときに導通状態に切り換わり、上記メモリアレイの読み出しデータを上記データ入出力端子に出力する。
【０００９】
本発明によれば、たとえば、半導体チップ組み立ての前に、非ボンディング端子および選択手段により外部からの信号が選択されメモリに入力され、メモリに対して試験が行われ、この試験によって、たとえばメモリに不良メモリセルが検出された場合、メモリに配置されている冗長メモリセルによって代替処理が行われる。
【００１０】
そして、半導体チップ組み立ての後、選択手段によって信号処理回路からの信号のみが選択され、メモリに入力される。この結果、半導体チップのパッケージピン数が少なくなり、組み立てコストを低減でき、半導体チップの実装面積を増加させずメモリの試験および冗長メモリによる代替処理ができる。
【００１１】
【発明の実施の形態】
図１は、本発明に係る半導体装置の一実施形態を示す回路図である。
図１において、１０はメモリアレイ、１０ａは冗長メモリ部、２０は信号処理回路としてのロジック回路、ＣＥはチップイネーブル信号入力端子、ＷＥは書き込みイネーブル信号入力端子、Ａ0 ，Ａ1 ，…，Ａn はアドレス入力端子、ＤＩＯ0 ，…，ＤＩＯm はデータ入出力端子、ＯＥは出力イネーブル信号入力端子、ＴＳＴはテスト信号入力端子、ＢＵＦ1 ，ＢＵＦ2 ，ＢＵＦ3 ，ＢＵＦ4 は信号入力バッファ、ＢＡ0 ，ＢＡ1 ，…，ＢＡn
はアドレスバッファ、ＢＩ0 ，…，ＢＩm はデータ入力バッファ、ＢＯ0 ，…，ＢＯm はデータ出力バッファ、ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm は選択回路をそれぞれ示している。そして、ＳＥＬ 1 ，ＳＥＬ 2 ，ＳＡ 0 ，ＳＡ 1 ，…，ＳＡ n が第１の選択手段に相当し、ＳＤ 0 ，…，ＳＤ m が第２の選択手段に相当する。
【００１２】
図１に示すように、チップイネーブル信号入力端子ＣＥが信号入力バッファＢＵＦ１ を介して選択回路ＳＥＬ１ の入力端子Ｂに接続され、書き込みイネーブル信号入力端子ＷＥがバッファＢＵＦ２ を介して選択回路ＳＥＬ２ の入力端子Ｂに接続され、アドレス入力端子Ａ０ ，Ａ１ ，…，Ａｎ がそれぞれアドレスバッファＢＡ０ ，ＢＡ１ ，…，ＢＡｎ を介して、選択回路ＳＡ０ ，ＳＡ１ ，…，ＳＡｎ の入力端子Ｂに接続され、データ入出力端子ＤＩＯ０ ，…，ＤＩＯｍ がそれぞれデータ入力バッファＢＩ０ ，…，ＢＩｍ を介して、選択回路ＳＤ０ ，…，ＳＤｍ に接続されている。また、出力イネーブル信号入力端子ＯＥが信号入力バッファＢＵＦ３ を介してデータ出力バッファＢＯ０ ，…，ＢＯｍ のイネーブル信号入力端子に接続され、テスト信号入力端子ＴＳＴが信号入力バッファＢＵＦ４ を介して選択回路ＳＥＬ１ ，ＳＥＬ２ ，ＳＡ０ ，ＳＡ１ ，…，ＳＡｎ ，ＳＤ０ ，…，ＳＤｍ の選択信号入力端子Ｓに接続されている。
【００１３】
なお、上述した各信号入力端子ＣＥ，ＷＥ，ＯＥ，ＴＳＴ、アドレス入力端子Ａ０ ，Ａ１ ，…，Ａｎ およびデータ入出力端子ＤＩＯ０ ，…，ＤＩＯｍ がすべて非ボンディング端子であり、半導体チップが組み立て後、これらの非ボンディング端子がオープン状態となる。
また、これらの非ボンディング端子がそれぞれ抵抗素子を介して、電源電圧の供給線に接続されているので、オープン状態に置かれた場合、すべてハイレベル電圧、たとえば、電源電圧が印加される状態となる。
【００１４】
選択回路ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm の入力端子Ａはそれぞれロジック回路２０に接続され、選択回路ＳＥＬ1 の出力端子Ｏがメモリアレイ１０のチップイネーブル信号入力端子／ＣＥに接続され、選択回路ＳＥＬ2 の出力端子Ｏはメモリ１０の書き込みイネーブル信号入力端子／ＷＥに接続され、選択回路ＳＡ0 ，ＳＡ1 ，…，ＳＡn の出力端子Ｏがそれぞれメモリアレイ１０のデータ入力端子Ａ０，Ａ１，…，Ａｎに接続され、選択回路ＳＤ0 ，…，ＳＤm の出力端子Ｏがそれぞれメモリアレイ１０のデータ入力端子Ｄin0 ，…，Ｄinm に接続されている。
また、メモリアレイ１０のデータ出力端子Ｄout0，…，Ｄoutmがロジック回路２０に接続され、さらにデータ出力バッファＢＯ0 ，…，ＢＯm を介してデータ入出力端子ＤＩＯ0 ，…，ＤＩＯm に接続されている。
【００１５】
図２は選択回路ＳＥＬ１ ，ＳＥＬ２ ，ＳＡ０ ，ＳＡ１ ，…，ＳＡｎ ，ＳＤ０ ，…，ＳＤｍ の構成を示す回路図およびその等価回路図を示している。図２（ａ）は選択回路の等価回路を示しており、図２（ｂ）は選択回路の回路図を示している。
図２（ｂ）において、ＴＧ１ ，ＴＧ２ は転送ゲート、ＩＮＶ１ はインバータ、Ａ，Ｂは入力端子、Ｓは選択信号入力端子、Ｏは出力端子をそれぞれ示している。
【００１６】
図２（ｂ）に示すように、転送ゲートＴＧ１ ，ＴＧ２ がそれぞれ並列に接続されたｎＭＯＳトランジスタとｐＭＯＳトランジスタによって構成され、入力端子Ａ，Ｂがそれぞれ転送ゲートＴＧ１ ，ＴＧ２ を介して、出力端子Ｏに接続され、選択信号入力端子Ｓは転送ゲートＴＧ１ を構成するｎＭＯＳトランジスタのゲート電極と転送ゲートＴＧ２ を構成するｐＭＯＳトランジスタのゲート電極に接続され、さらにインバータＩＮＶ１ を介して、転送ゲートＴＧ１ を構成するｐＭＯＳトランジスタのゲート電極と転送ゲートＴＧ２ を構成するｎＭＯＳトランジスタのゲート電極に接続されている。
【００１７】
上述した構成において、選択信号入力端子Ｓにハイレベルの信号が入力された場合、転送ゲートＴＧ１ が導通状態にあり、転送ゲートＴＧ２ が非導通状態にあるため、入力端子Ａに入力された信号が選択され、出力端子Ｏに出力される。
一方、選択信号入力端子Ｓにローレベルの信号が入力された場合、転送ゲートＴＧ２ が導通状態にあり、転送ゲートＴＧ１ が非導通状態にあるため、入力端子Ｂに入力された信号が選択され、出力端子Ｏに出力される。
【００１８】
以下、図１および図２の回路図を参照しつつ、本実施形態における半導体装置の動作について説明する。
テスト信号入力端子ＴＳＴにハイレベルの信号が入力された場合、選択回路ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm において、それぞれの入力端子Ａに入力された信号、すなわち、ロジック回路２０からの信号が選択され、出力端子Ｏに出力され、メモリアレイ１０のそれぞれの入力端子に入力される。
【００１９】
テスト信号入力端子ＴＳＴにローレベルの信号が入力された場合、選択回路ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm において、それぞれの入力端子Ｂに入力された信号、すなわち、非ボンディング端子に入力された外部信号が選択され、出力端子Ｏに出力され、メモリメモリ１０のそれぞれの入力端子に入力される。
【００２０】
本実施形態において、半導体チップの組み立ての前に、非ボンディング端子および選択回路を介して、外部回路からの信号をメモリアレイ１０に入力し、また、メモリアレイ１０に記憶されたデータを外部回路に読み出すことによって、メモリアレイ１０に対して試験を行う。このメモリ試験によって、メモリアレイ１０に不良メモリセルが検出された場合、メモリアレイ１０に配置された冗長メモリ部１０ａにある冗長メモリセルによる不良メモリセルとの置き換えを、たとえば、レーザによるフューズの切断などにより行う。
【００２１】
このため、試験を行うとき、テスト信号入力端子ＴＳＴにローレベルの信号が入力され、選択回路ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm によって、非ボンディング端子、たとえば各信号入力端子ＣＥ，ＷＥ，ＯＥ、アドレス入力端子Ａ0 ，Ａ1 ，…，Ａn およびデータ入出力端子ＤＩＯ0 ，…，ＤＩＯm から入力された信号が選択され、メモリアレイ１０に入力される。
【００２２】
たとえば、外部回路によって所定のテストパターンが発生され、非ボンディング端子および選択回路を介してメモリアレイ１０に入力され、さらにメモリアレイ１０に記憶されたデータがデータ入出力端子ＤＩＯ0 ，…，ＤＩＯm により外部回路に読み出されることによって、メモリアレイ１０に対して検査が行われる。これによってメモリアレイ１０にある不良メモリセルが検出され、それに対して、冗長メモリ部１０ａの冗長メモリセルによる代替処理が行われる。
【００２３】
そして、上述したメモリ試験および不良メモリセルの代替処理が行われた後、半導体チップの組み立てが行われ、半導体チップが作成される。半導体チップ組み立ての後、非ボンディング端子がすべてオープン状態にあり、前述したように、電源電圧の供給線に接続されたプルアップ抵抗素子により、オープン状態にあるこれらの非ボンディング端子にハイレベルの電圧、たとえば、電源電圧が印加される。このため各選択回路においてロジック回路２０からの入力信号が選択され、メモリアレイ１０に入力される。また、メモリアレイ１０からデータが読み出され、ロジック回路２０に入力され、ロジック回路２０において論理演算が行われる。すなわち、半導体チップにおいて、通常時の動作が行われる。
【００２４】
図３は半導体チップにおけるデータの読み出しおよび書き込み時のタイミングチャートを示している。図３（ａ）はデータの読み出し時のタイミングチャートであり、図３（ｂ）はデータの書き込み時のタイミングチャートである。
【００２５】
図３（ａ）に示すように、メモリアレイ１０に対してデータの読み出しが行われるとき、まず、チップイネーブル信号入力端子ＣＥにアクティブのイネーブル信号、すなわち、ローレベルの信号が入力され、このチップイネーブル信号ＣＥが信号入力バッファＢＵＦ1 および選択回路ＳＥＬ1 を介してメモリアレイ１０に入力される。
【００２６】
メモリアレイ１０はローレベルのチップイネーブル信号によってアクティブ状態に設定される。そして、出力イネーブル信号入力端子ＯＥにアクティブ状態の信号、すなわち、ローレベルの信号が印加されたとき、データ出力バッファＢＯ0 ，…，ＢＯm が導通状態に切り換わり、メモリアレイ１０のデータ出力端子Ｄout0，…，Ｄoutmに出力されたデータ出力バッファＢＯ0 ，…，ＢＯm を介して、データ入出力端子ＤＩＯ0 ，…，ＤＩＯm
に出力される。
なお、データの読み出しが行われているとき、書き込みイネーブル信号入力端子ＷＥがハイレベルに保持されている。
【００２７】
図３（ｂ）に示すように、メモリアレイ１０に対してデータ書き込みが行われるとき、まず、チップイネーブル信号入力端子ＣＥにアクティブのイネーブル信号、すなわち、ローレベルの信号が入力され、このチップイネーブル信号ＣＥが信号入力バッファＢＵＦ1
および選択回路ＳＥＬ1 を介してメモリアレイ１０に入力される。
【００２８】
メモリアレイ１０はローレベルのチップイネーブル信号によってアクティブ状態に設定される。そして、外部回路によってデータ入出力端子ＤＩＯ0 ，…，ＤＩＯm に所定のデータが入力され、書き込みイネーブル信号入力端子ＷＥにアクティブ状態の信号、すなわち、ローレベルの信号が印加されたとき、データ入出力端子ＤＩＯ0 ，…，ＤＩＯm に入力されたデータがデータ入力バッファＢＩ0 ，…，ＢＩm および選択回路ＳＤ0 ，…，ＳＤm を介してメモリアレイ１０のデータ入力端子Ｄin0 ，…，Ｄinm に入力される。
なお、データの書き込みが行われているとき、出力イネーブル信号入力端子ＯＥがハイレベルに保持されている。
【００２９】
上述した書き込みおよび読み出し動作によって、外部回路からメモリアレイ１０にデータが書き込まれ、さらにメモリアレイ１０から外部回路にデータが読み出される。外部回路によって所定のテストパターンが発生され、メモリアレイ１０にテストパターンの書き込みおよびメモリアレイ１０からデータの読み出しを繰り返し行われることによって、不良メモリセルが検出される。
【００３０】
図４は本実施形態における半導体チップのテスト作業の流れを示すフローチャートである。
図示のように、半導体チップのテスト作業がステップＳ１からステップＳ５までの五つの段階に分けて実施されている。
まず、ステップＳ１に示すように、ウェハ状態の半導体チップに対してウェハプロセスが行われ、半導体基板上にメモリアレイ１０、ロジック回路２０、選択回路などの部品が形成され、さらに、配線処理によって配線が形成され、非ボンディング端子を含む入出力端子が形成される。
【００３１】
次いで、ステップＳ２の処理が行われ、ウェハ状態において、ステップＳ１で形成された非ボンディング端子などの入出力端子を用いて、メモリアレイ１０に対して試験などが行われる。
【００３２】
そして、ステップＳ２のメモリ試験によって不良メモリセルが検出された場合、ステップＳ３の処理によって、たとえば、レーザによるフューズの切断などの手段を用いて、冗長メモリ部１０ａの冗長メモリセルによる代替処理が行われる。
【００３３】
その後、各半導体チップに対してステップＳ４に示す組み立て作業が行われ、半導体チップが形成される。なお、この組み立て作業において、非ボンディング端子がボンディングされず、オープン状態となる。これによって、半導体チップのパッケージピン数が少なくなり、半導体チップの実装面積の増大が抑制される。
【００３４】
そして、ステップＳ５に示すように、ステップＳ４で形成された個々の半導体チップに対して、チップテストが行われ、このチップテストについては、良品／不良品判定で良くなるため、チップ内部にＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ）を内蔵するなどによって容易に試験が可能である。
【００３５】
以上説明したように、本実施形態によれば、半導体チップに非ボンディング端子および選択回路を設け、テスト信号入力端子ＴＳＴにローレベルの信号を入力し、選択回路によって非ボンディング端子に入力されたアドレス、データまたは制御信号を選択してメモリアレイ１０に入力し、さらにメモリアレイ１０からデータを非ボンディング端子を介して外部回路に読み出すことにより、メモリアレイ１０をテストし、不良メモリセルを検出し、それに対して冗長メモリ部１０ａの冗長メモリセルにより代替処理を行うので、半導体チップの実装面積の増大を抑制でき、さらに半導体チップの実装コストを低減でき、生産歩留りの向上を図れる。
【００３６】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、半導体チップの組み立てコストを低減でき、半導体チップの実装面積を増加させずメモリの試験および冗長メモリによる代替処理ができ、半導体チップの生産歩留りを改善できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態を示す回路図である。
【図２】選択回路およびその等価回路を示す回路図である。
【図３】データの書き込みおよび読み出し時のタイミングチャートである。
【図４】半導体チップのテスト作業のフローチャートである。
【図５】ロジック回路とメモリが混載する半導体チップを示す概念図である。
【符号の説明】
１０…メモリアレイ、１０ａ…冗長メモリ部、２０，３０…ロジック回路、ＣＥ…チップイネーブル信号入力端子、ＷＥ…書き込みイネーブル信号入力端子、Ａ０ ，Ａ１ ，…，Ａｎ …アドレス入力端子、ＤＩＯ０ ，…，ＤＩＯｍ …データ入出力端子、ＯＥ…出力イネーブル信号入力端子、ＴＳＴ…テスト信号入力端子、ＢＵＦ１ ，ＢＵＦ２ ，ＢＵＦ３ ，ＢＵＦ４ …信号入力バッファ、ＢＡ０ ，ＢＡ１ ，…，ＢＡｎ …アドレスバッファ、ＢＩ０ ，…，ＢＩｍ …データ入力バッファ、ＢＯ０ ，…，ＢＯｍ …データ出力バッファ、ＳＥＬ１ ，ＳＥＬ２ ，ＳＡ０ ，ＳＡ１ ，…，ＳＡｎ ，ＳＤ０ ，…，ＳＤｍ …選択回路
【発明の属する技術分野】
本発明は、たとえば、メモリアレイおよびロジック回路が組み込まれた半導体装置に関するものである。
【０００２】
【従来の技術】
一般的に、ロジックＩＣとメモリＩＣはそれぞれ別の半導体チップでシステムが構成されている。しかし、半導体装置技術の進歩によって高集積化が可能となり、１チップ上にロジックＩＣとメモリＩＣを混在して搭載できるようになる。
【０００３】
図５は１チップ上にロジック回路とメモリとが混在して搭載されている状態を示している。
図５において、１００は半導体装置チップ、１０はメモリアレイ、２０および３０はロジック回路をそれぞれ示している。
図示のように、メモリアレイ１０に記憶されているデータがデータバスなどの信号線によってロジック回路２０またはロジック回路３０との間に転送され、これらのロジック回路において、メモリアレイ１０に記憶されているデータを用いて論理演算が行われる。
【０００４】
こうすることによって、一つのＩＣチップによって、データ記憶および論理演算など異なる処理が行われ、半導体集積度の向上に伴い半導体装置の機能も充実してきている。
【０００５】
【発明が解決しようとする課題】
ところで、上述した半導体装置において、半導体チップに搭載されているメモリの規模が大きくなると、生産歩留りが低下する傾向にある。生産歩留りを向上させるために、冗長メモリを取り入れ、不良メモリを冗長メモリによる代替処理（リペア）を行うのが有効である。
しかし、ロジック回路とメモリを混載する半導体チップにおいては、試験を行うために十分な入出力端子（ピン）が確保できず、このピン数の制約によってリペアが有効にできず、また、メモリ試験のために、テストモードを設け、メモリ試験に必要なピンをすべてパッケージピンとして外部に取り出すために、ピンの数を増やす必要があり、半導体チップの組み立てコストの増加と実装面積の増大を招くという問題がある。
【０００６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、半導体チップの組み立てコストを低減でき、半導体チップの実装面積を増加させずメモリの試験および冗長メモリによる代替処理を可能な半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、複数のメモリセルによって構成されたメモリアレイと、上記メモリアレイと同一のチップに搭載され、上記メモリアレイと信号およびデータの転送が可能な信号処理回路と、オープン状態で抵抗素子を介して電源に接続された非ボンディング端子からなるテスト信号入力端子と、オープン状態で抵抗素子を介して電源に接続された非ボンディング端子からなる少なくとも一つの信号入力端子と、オープン状態で抵抗素子を介して電源に接続された非ボンディング端子からなる少なくとも一つのデータ入出力端子と、上記信号処理回路からの信号と上記信号入力端子に入力された信号とのいずれかを、上記テスト信号入力端子のレベルに応じて選択して上記メモリセルに入力させる少なくとも一つの第１の選択手段と、上記信号処理回路からのデータと上記データ入出力端子に入力されたデータとのいずれかを、上記テスト信号入力端子のレベルに応じて選択して上記メモリセルに入力させる少なくとも一つの第２の選択手段と、を有し、上記第１の選択手段は、上記テスト信号入力端子のレベルが上記電源レベルに相当するレベルの場合は上記信号処理回路からの信号を選択し、上記電源レベルと異なるレベルの場合は、上記信号入力端子から入力された信号を選択し、上記メモリセルに入力させ、上記第２の選択手段は、上記テスト信号入力端子のレベルが上記電源レベルに相当するレベルの場合は上記信号処理回路からのデータを選択し、上記電源レベルと異なるレベルの場合は、上記データ入出力端子から入力されたデータ信号を選択して、上記メモリセルに入力させる。
【０００８】
また、本発明では、上記メモリアレイのデータ出力端子は、バッファを介して上記データ入出力端子に接続され、上記メモリアレイのデータ出力端子と上記データ入出力端子との間に接続されたバッファは、上記信号入力端子の一つに、上記電源レベルと異なるレベルのアクティブ状態の信号が入力されたときに導通状態に切り換わり、上記メモリアレイの読み出しデータを上記データ入出力端子に出力する。
【０００９】
本発明によれば、たとえば、半導体チップ組み立ての前に、非ボンディング端子および選択手段により外部からの信号が選択されメモリに入力され、メモリに対して試験が行われ、この試験によって、たとえばメモリに不良メモリセルが検出された場合、メモリに配置されている冗長メモリセルによって代替処理が行われる。
【００１０】
そして、半導体チップ組み立ての後、選択手段によって信号処理回路からの信号のみが選択され、メモリに入力される。この結果、半導体チップのパッケージピン数が少なくなり、組み立てコストを低減でき、半導体チップの実装面積を増加させずメモリの試験および冗長メモリによる代替処理ができる。
【００１１】
【発明の実施の形態】
図１は、本発明に係る半導体装置の一実施形態を示す回路図である。
図１において、１０はメモリアレイ、１０ａは冗長メモリ部、２０は信号処理回路としてのロジック回路、ＣＥはチップイネーブル信号入力端子、ＷＥは書き込みイネーブル信号入力端子、Ａ0 ，Ａ1 ，…，Ａn はアドレス入力端子、ＤＩＯ0 ，…，ＤＩＯm はデータ入出力端子、ＯＥは出力イネーブル信号入力端子、ＴＳＴはテスト信号入力端子、ＢＵＦ1 ，ＢＵＦ2 ，ＢＵＦ3 ，ＢＵＦ4 は信号入力バッファ、ＢＡ0 ，ＢＡ1 ，…，ＢＡn
はアドレスバッファ、ＢＩ0 ，…，ＢＩm はデータ入力バッファ、ＢＯ0 ，…，ＢＯm はデータ出力バッファ、ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm は選択回路をそれぞれ示している。そして、ＳＥＬ 1 ，ＳＥＬ 2 ，ＳＡ 0 ，ＳＡ 1 ，…，ＳＡ n が第１の選択手段に相当し、ＳＤ 0 ，…，ＳＤ m が第２の選択手段に相当する。
【００１２】
図１に示すように、チップイネーブル信号入力端子ＣＥが信号入力バッファＢＵＦ１ を介して選択回路ＳＥＬ１ の入力端子Ｂに接続され、書き込みイネーブル信号入力端子ＷＥがバッファＢＵＦ２ を介して選択回路ＳＥＬ２ の入力端子Ｂに接続され、アドレス入力端子Ａ０ ，Ａ１ ，…，Ａｎ がそれぞれアドレスバッファＢＡ０ ，ＢＡ１ ，…，ＢＡｎ を介して、選択回路ＳＡ０ ，ＳＡ１ ，…，ＳＡｎ の入力端子Ｂに接続され、データ入出力端子ＤＩＯ０ ，…，ＤＩＯｍ がそれぞれデータ入力バッファＢＩ０ ，…，ＢＩｍ を介して、選択回路ＳＤ０ ，…，ＳＤｍ に接続されている。また、出力イネーブル信号入力端子ＯＥが信号入力バッファＢＵＦ３ を介してデータ出力バッファＢＯ０ ，…，ＢＯｍ のイネーブル信号入力端子に接続され、テスト信号入力端子ＴＳＴが信号入力バッファＢＵＦ４ を介して選択回路ＳＥＬ１ ，ＳＥＬ２ ，ＳＡ０ ，ＳＡ１ ，…，ＳＡｎ ，ＳＤ０ ，…，ＳＤｍ の選択信号入力端子Ｓに接続されている。
【００１３】
なお、上述した各信号入力端子ＣＥ，ＷＥ，ＯＥ，ＴＳＴ、アドレス入力端子Ａ０ ，Ａ１ ，…，Ａｎ およびデータ入出力端子ＤＩＯ０ ，…，ＤＩＯｍ がすべて非ボンディング端子であり、半導体チップが組み立て後、これらの非ボンディング端子がオープン状態となる。
また、これらの非ボンディング端子がそれぞれ抵抗素子を介して、電源電圧の供給線に接続されているので、オープン状態に置かれた場合、すべてハイレベル電圧、たとえば、電源電圧が印加される状態となる。
【００１４】
選択回路ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm の入力端子Ａはそれぞれロジック回路２０に接続され、選択回路ＳＥＬ1 の出力端子Ｏがメモリアレイ１０のチップイネーブル信号入力端子／ＣＥに接続され、選択回路ＳＥＬ2 の出力端子Ｏはメモリ１０の書き込みイネーブル信号入力端子／ＷＥに接続され、選択回路ＳＡ0 ，ＳＡ1 ，…，ＳＡn の出力端子Ｏがそれぞれメモリアレイ１０のデータ入力端子Ａ０，Ａ１，…，Ａｎに接続され、選択回路ＳＤ0 ，…，ＳＤm の出力端子Ｏがそれぞれメモリアレイ１０のデータ入力端子Ｄin0 ，…，Ｄinm に接続されている。
また、メモリアレイ１０のデータ出力端子Ｄout0，…，Ｄoutmがロジック回路２０に接続され、さらにデータ出力バッファＢＯ0 ，…，ＢＯm を介してデータ入出力端子ＤＩＯ0 ，…，ＤＩＯm に接続されている。
【００１５】
図２は選択回路ＳＥＬ１ ，ＳＥＬ２ ，ＳＡ０ ，ＳＡ１ ，…，ＳＡｎ ，ＳＤ０ ，…，ＳＤｍ の構成を示す回路図およびその等価回路図を示している。図２（ａ）は選択回路の等価回路を示しており、図２（ｂ）は選択回路の回路図を示している。
図２（ｂ）において、ＴＧ１ ，ＴＧ２ は転送ゲート、ＩＮＶ１ はインバータ、Ａ，Ｂは入力端子、Ｓは選択信号入力端子、Ｏは出力端子をそれぞれ示している。
【００１６】
図２（ｂ）に示すように、転送ゲートＴＧ１ ，ＴＧ２ がそれぞれ並列に接続されたｎＭＯＳトランジスタとｐＭＯＳトランジスタによって構成され、入力端子Ａ，Ｂがそれぞれ転送ゲートＴＧ１ ，ＴＧ２ を介して、出力端子Ｏに接続され、選択信号入力端子Ｓは転送ゲートＴＧ１ を構成するｎＭＯＳトランジスタのゲート電極と転送ゲートＴＧ２ を構成するｐＭＯＳトランジスタのゲート電極に接続され、さらにインバータＩＮＶ１ を介して、転送ゲートＴＧ１ を構成するｐＭＯＳトランジスタのゲート電極と転送ゲートＴＧ２ を構成するｎＭＯＳトランジスタのゲート電極に接続されている。
【００１７】
上述した構成において、選択信号入力端子Ｓにハイレベルの信号が入力された場合、転送ゲートＴＧ１ が導通状態にあり、転送ゲートＴＧ２ が非導通状態にあるため、入力端子Ａに入力された信号が選択され、出力端子Ｏに出力される。
一方、選択信号入力端子Ｓにローレベルの信号が入力された場合、転送ゲートＴＧ２ が導通状態にあり、転送ゲートＴＧ１ が非導通状態にあるため、入力端子Ｂに入力された信号が選択され、出力端子Ｏに出力される。
【００１８】
以下、図１および図２の回路図を参照しつつ、本実施形態における半導体装置の動作について説明する。
テスト信号入力端子ＴＳＴにハイレベルの信号が入力された場合、選択回路ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm において、それぞれの入力端子Ａに入力された信号、すなわち、ロジック回路２０からの信号が選択され、出力端子Ｏに出力され、メモリアレイ１０のそれぞれの入力端子に入力される。
【００１９】
テスト信号入力端子ＴＳＴにローレベルの信号が入力された場合、選択回路ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm において、それぞれの入力端子Ｂに入力された信号、すなわち、非ボンディング端子に入力された外部信号が選択され、出力端子Ｏに出力され、メモリメモリ１０のそれぞれの入力端子に入力される。
【００２０】
本実施形態において、半導体チップの組み立ての前に、非ボンディング端子および選択回路を介して、外部回路からの信号をメモリアレイ１０に入力し、また、メモリアレイ１０に記憶されたデータを外部回路に読み出すことによって、メモリアレイ１０に対して試験を行う。このメモリ試験によって、メモリアレイ１０に不良メモリセルが検出された場合、メモリアレイ１０に配置された冗長メモリ部１０ａにある冗長メモリセルによる不良メモリセルとの置き換えを、たとえば、レーザによるフューズの切断などにより行う。
【００２１】
このため、試験を行うとき、テスト信号入力端子ＴＳＴにローレベルの信号が入力され、選択回路ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm によって、非ボンディング端子、たとえば各信号入力端子ＣＥ，ＷＥ，ＯＥ、アドレス入力端子Ａ0 ，Ａ1 ，…，Ａn およびデータ入出力端子ＤＩＯ0 ，…，ＤＩＯm から入力された信号が選択され、メモリアレイ１０に入力される。
【００２２】
たとえば、外部回路によって所定のテストパターンが発生され、非ボンディング端子および選択回路を介してメモリアレイ１０に入力され、さらにメモリアレイ１０に記憶されたデータがデータ入出力端子ＤＩＯ0 ，…，ＤＩＯm により外部回路に読み出されることによって、メモリアレイ１０に対して検査が行われる。これによってメモリアレイ１０にある不良メモリセルが検出され、それに対して、冗長メモリ部１０ａの冗長メモリセルによる代替処理が行われる。
【００２３】
そして、上述したメモリ試験および不良メモリセルの代替処理が行われた後、半導体チップの組み立てが行われ、半導体チップが作成される。半導体チップ組み立ての後、非ボンディング端子がすべてオープン状態にあり、前述したように、電源電圧の供給線に接続されたプルアップ抵抗素子により、オープン状態にあるこれらの非ボンディング端子にハイレベルの電圧、たとえば、電源電圧が印加される。このため各選択回路においてロジック回路２０からの入力信号が選択され、メモリアレイ１０に入力される。また、メモリアレイ１０からデータが読み出され、ロジック回路２０に入力され、ロジック回路２０において論理演算が行われる。すなわち、半導体チップにおいて、通常時の動作が行われる。
【００２４】
図３は半導体チップにおけるデータの読み出しおよび書き込み時のタイミングチャートを示している。図３（ａ）はデータの読み出し時のタイミングチャートであり、図３（ｂ）はデータの書き込み時のタイミングチャートである。
【００２５】
図３（ａ）に示すように、メモリアレイ１０に対してデータの読み出しが行われるとき、まず、チップイネーブル信号入力端子ＣＥにアクティブのイネーブル信号、すなわち、ローレベルの信号が入力され、このチップイネーブル信号ＣＥが信号入力バッファＢＵＦ1 および選択回路ＳＥＬ1 を介してメモリアレイ１０に入力される。
【００２６】
メモリアレイ１０はローレベルのチップイネーブル信号によってアクティブ状態に設定される。そして、出力イネーブル信号入力端子ＯＥにアクティブ状態の信号、すなわち、ローレベルの信号が印加されたとき、データ出力バッファＢＯ0 ，…，ＢＯm が導通状態に切り換わり、メモリアレイ１０のデータ出力端子Ｄout0，…，Ｄoutmに出力されたデータ出力バッファＢＯ0 ，…，ＢＯm を介して、データ入出力端子ＤＩＯ0 ，…，ＤＩＯm
に出力される。
なお、データの読み出しが行われているとき、書き込みイネーブル信号入力端子ＷＥがハイレベルに保持されている。
【００２７】
図３（ｂ）に示すように、メモリアレイ１０に対してデータ書き込みが行われるとき、まず、チップイネーブル信号入力端子ＣＥにアクティブのイネーブル信号、すなわち、ローレベルの信号が入力され、このチップイネーブル信号ＣＥが信号入力バッファＢＵＦ1
および選択回路ＳＥＬ1 を介してメモリアレイ１０に入力される。
【００２８】
メモリアレイ１０はローレベルのチップイネーブル信号によってアクティブ状態に設定される。そして、外部回路によってデータ入出力端子ＤＩＯ0 ，…，ＤＩＯm に所定のデータが入力され、書き込みイネーブル信号入力端子ＷＥにアクティブ状態の信号、すなわち、ローレベルの信号が印加されたとき、データ入出力端子ＤＩＯ0 ，…，ＤＩＯm に入力されたデータがデータ入力バッファＢＩ0 ，…，ＢＩm および選択回路ＳＤ0 ，…，ＳＤm を介してメモリアレイ１０のデータ入力端子Ｄin0 ，…，Ｄinm に入力される。
なお、データの書き込みが行われているとき、出力イネーブル信号入力端子ＯＥがハイレベルに保持されている。
【００２９】
上述した書き込みおよび読み出し動作によって、外部回路からメモリアレイ１０にデータが書き込まれ、さらにメモリアレイ１０から外部回路にデータが読み出される。外部回路によって所定のテストパターンが発生され、メモリアレイ１０にテストパターンの書き込みおよびメモリアレイ１０からデータの読み出しを繰り返し行われることによって、不良メモリセルが検出される。
【００３０】
図４は本実施形態における半導体チップのテスト作業の流れを示すフローチャートである。
図示のように、半導体チップのテスト作業がステップＳ１からステップＳ５までの五つの段階に分けて実施されている。
まず、ステップＳ１に示すように、ウェハ状態の半導体チップに対してウェハプロセスが行われ、半導体基板上にメモリアレイ１０、ロジック回路２０、選択回路などの部品が形成され、さらに、配線処理によって配線が形成され、非ボンディング端子を含む入出力端子が形成される。
【００３１】
次いで、ステップＳ２の処理が行われ、ウェハ状態において、ステップＳ１で形成された非ボンディング端子などの入出力端子を用いて、メモリアレイ１０に対して試験などが行われる。
【００３２】
そして、ステップＳ２のメモリ試験によって不良メモリセルが検出された場合、ステップＳ３の処理によって、たとえば、レーザによるフューズの切断などの手段を用いて、冗長メモリ部１０ａの冗長メモリセルによる代替処理が行われる。
【００３３】
その後、各半導体チップに対してステップＳ４に示す組み立て作業が行われ、半導体チップが形成される。なお、この組み立て作業において、非ボンディング端子がボンディングされず、オープン状態となる。これによって、半導体チップのパッケージピン数が少なくなり、半導体チップの実装面積の増大が抑制される。
【００３４】
そして、ステップＳ５に示すように、ステップＳ４で形成された個々の半導体チップに対して、チップテストが行われ、このチップテストについては、良品／不良品判定で良くなるため、チップ内部にＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ）を内蔵するなどによって容易に試験が可能である。
【００３５】
以上説明したように、本実施形態によれば、半導体チップに非ボンディング端子および選択回路を設け、テスト信号入力端子ＴＳＴにローレベルの信号を入力し、選択回路によって非ボンディング端子に入力されたアドレス、データまたは制御信号を選択してメモリアレイ１０に入力し、さらにメモリアレイ１０からデータを非ボンディング端子を介して外部回路に読み出すことにより、メモリアレイ１０をテストし、不良メモリセルを検出し、それに対して冗長メモリ部１０ａの冗長メモリセルにより代替処理を行うので、半導体チップの実装面積の増大を抑制でき、さらに半導体チップの実装コストを低減でき、生産歩留りの向上を図れる。
【００３６】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、半導体チップの組み立てコストを低減でき、半導体チップの実装面積を増加させずメモリの試験および冗長メモリによる代替処理ができ、半導体チップの生産歩留りを改善できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態を示す回路図である。
【図２】選択回路およびその等価回路を示す回路図である。
【図３】データの書き込みおよび読み出し時のタイミングチャートである。
【図４】半導体チップのテスト作業のフローチャートである。
【図５】ロジック回路とメモリが混載する半導体チップを示す概念図である。
【符号の説明】
１０…メモリアレイ、１０ａ…冗長メモリ部、２０，３０…ロジック回路、ＣＥ…チップイネーブル信号入力端子、ＷＥ…書き込みイネーブル信号入力端子、Ａ０ ，Ａ１ ，…，Ａｎ …アドレス入力端子、ＤＩＯ０ ，…，ＤＩＯｍ …データ入出力端子、ＯＥ…出力イネーブル信号入力端子、ＴＳＴ…テスト信号入力端子、ＢＵＦ１ ，ＢＵＦ２ ，ＢＵＦ３ ，ＢＵＦ４ …信号入力バッファ、ＢＡ０ ，ＢＡ１ ，…，ＢＡｎ …アドレスバッファ、ＢＩ０ ，…，ＢＩｍ …データ入力バッファ、ＢＯ０ ，…，ＢＯｍ …データ出力バッファ、ＳＥＬ１ ，ＳＥＬ２ ，ＳＡ０ ，ＳＡ１ ，…，ＳＡｎ ，ＳＤ０ ，…，ＳＤｍ …選択回路
Claims (2)
- 複数のメモリセルによって構成されたメモリアレイと、
上記メモリアレイと同一のチップに搭載され、上記メモリアレイと信号およびデータの転送が可能な信号処理回路と、
オープン状態で抵抗素子を介して電源に接続された非ボンディング端子からなるテスト信号入力端子と、
オープン状態で抵抗素子を介して電源に接続された非ボンディング端子からなる少なくとも一つの信号入力端子と、
オープン状態で抵抗素子を介して電源に接続された非ボンディング端子からなる少なくとも一つのデータ入出力端子と、
上記信号処理回路からの信号と上記信号入力端子に入力された信号とのいずれかを、上記テスト信号入力端子のレベルに応じて選択して上記メモリセルに入力させる少なくとも一つの第１の選択手段と、
上記信号処理回路からのデータと上記データ入出力端子に入力されたデータとのいずれかを、上記テスト信号入力端子のレベルに応じて選択して上記メモリセルに入力させる少なくとも一つの第２の選択手段と、を有し、
上記第１の選択手段は、上記テスト信号入力端子のレベルが上記電源レベルに相当するレベルの場合は上記信号処理回路からの信号を選択し、上記電源レベルと異なるレベルの場合は、上記信号入力端子から入力された信号を選択し、上記メモリセルに入力させ、
上記第２の選択手段は、上記テスト信号入力端子のレベルが上記電源レベルに相当するレベルの場合は上記信号処理回路からのデータを選択し、上記電源レベルと異なるレベルの場合は、上記データ入出力端子から入力されたデータ信号を選択して、上記メモリセルに入力させる
半導体装置。 - 上記メモリアレイのデータ出力端子は、バッファを介して上記データ入出力端子に接続され、
上記メモリアレイのデータ出力端子と上記データ入出力端子との間に接続されたバッファは、上記信号入力端子の一つに、上記電源レベルと異なるレベルのアクティブ状態の信号が入力されたときに導通状態に切り換わり、上記メモリアレイの読み出しデータを上記データ入出力端子に出力する
請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04194696A JP3557773B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04194696A JP3557773B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09231799A JPH09231799A (ja) | 1997-09-05 |
| JP3557773B2 true JP3557773B2 (ja) | 2004-08-25 |
Family
ID=12622387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04194696A Expired - Fee Related JP3557773B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3557773B2 (ja) |
-
1996
- 1996-02-28 JP JP04194696A patent/JP3557773B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09231799A (ja) | 1997-09-05 |
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