JPH0684393A

JPH0684393A - アレイ組込み自己試験システム

Info

Publication number: JPH0684393A
Application number: JP5000102A
Authority: JP
Inventors: Robert Dean Adams; ロバート・ディーン・アダムス; Iii Henry A Bonges; ヘンリー・オーガスト・ボンギス三世; James W Dawson; ジェームズ・ウィリアム・ドーソン; Erik L Hedberg; エリック・リー・ヘドベルグ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-03-17
Filing date: 1993-01-04
Publication date: 1994-03-25
Also published as: US5313424A; EP0561131A2

Abstract

(57)【要約】【目的】本発明の目的は、アレイがその上に形成され
たチップをモジュールに実装し終えた後、アレイ中の障
害のある素子の試験及び交換を行う、半導体チップ上の
改良されたアレイ組込み自己試験システムを提供するこ
とにある。【構成】メモリ・アレイを試験して、その中の障害素
子の位置を突きとめる回路３２、２６、２８、３０と、
障害素子のアドレスを記憶するレジスタ３４と、単一入
力からのエネーブル信号を半導体チップに印加したと
き、レジスタに記憶されたアドレスの２進数字に応答し
て溶断される電気ヒューズ３８とを含む、半導体チップ
上に形成された冗長システムが提供される。エネーブル
信号は、チップ上の論理回路を通過し、したがってエネ
ーブル信号が存在しない限り、ヒューズをプログラミン
グしたり溶断したりすることができないようになってい
る。ヒューズからの出力に結合されたアドレス復号器４
０は、冗長素子を障害素子の代わりに使用する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、モジュール組立て後、
メモリ試験及び障害要素の交換を可能にする、アレイ組
込み自己試験（ＡＢＩＳＴ）システムに関する。

【０００２】

【従来の技術】チップまたは基板上に設けた冗長要素あ
るいは冗長線を使用して、チップまたは基板上に形成さ
れたメモリ・アレイ中の障害のある要素または線を交換
することは、以前から知られている。冗長技法では、一
般に、レーザ・ビームを用いて、ウェーハ・レベルの基
板上に形成されたヒューズを溶断していた。このように
して、冗長要素で障害要素を交換する。その後、ウェハ
をダイス切断してチップにし、チップをモジュールに装
着する。モジュールの完成後、バーンインを行う。バー
ンインに失敗した要素は、廃棄し、あるいはモジュール
を分解し費用をかけて修理する。

【０００３】メモリ・アレイを埋め込んだ論理回路を含
めて、様々な種類の回路を集積したチップは、埋め込ま
れたアレイの適切な試験可能性を望む回路設計者や試験
者に特別な問題を提起する。このようなチップは独立型
メモリを有するチップよりも回路試験者が使用できる入
出力ピンが少ないからである。

【０００４】試験費用を節減しメモリの歩留りを向上さ
せることによってメモリ作成費用を下げるため、自己試
験式自己修理式のシステムが開示されている。アレイ組
込み自己試験（ＡＢＩＳＴ）システムと呼ばれることも
ある、そうしたシステムの１つが、１９９０年７月３０
日発行の米国特許第４９３９６９４号に教示されてい
る。この発明では、代用アドレス・テーブル及びエラー
訂正コード（ＥＣＣ）技法を使ってメモリ・セル中のエ
ラーを訂正している。１９８７年１０月２８日公告の欧
州特許第０２４２８５４号で開示された別のＡＢＩＳＴ
システムは、連想式メモリを使って、半導体メモリの欠
陥メモリ・セルを予備メモリ・セルと交換している。１
９７３年８月２８日発行のＬ．Ｍ．アルズービ（Arzub
i）の米国特許第３７５５７９１号、及びＢ．Ｆ．フィ
ッツジェラルド（Fitzgerald）とＤ．Ｒ．ウィッテカー
（Whittaker）の論文"Semiconductor Memory Redundanc
y at Module Level"、ＩＢＭテクニカル・ディスクロー
ジャ・ブルテン、Vol.23、No.8、pp.3601〜3602は、不揮
発性セルを使って、障害アドレスを半永久的に記憶する
ことを開示している。別のＡＢＩＳＴシステムが、１９
９０年８月３０日公告の"Built-In Self Test for Inte
grated Circuits"と題するＥ．Ｌ．ヘドベルグ（Hedber
g）他の米国特許出願第０７／５７６６４６号に開示さ
れている。上記出願では、１次元の障害アドレス・レジ
スタを使って、メモリ・アレイの欠陥セルのワード・ア
ドレスを記憶している。すなわち、アレイのワード線に
平行な１方向のみに延びる冗長線を設けている。１９９
１年１０月１６日出願の"Method and Apparatus for Re
al Time Two Dimensional Redundancy Allocation"と題
する、Ｅ．Ｌ．ヘドベルグ及びＧ．Ｓ．コッホ（Koch）
の米国特許出願第０７／７７７８７７号は、半導体チッ
プの歩留りを高めるため、最終製造試験中に２次元冗長
線がリアルタイムで直接割り振られる、ＡＢＩＳＴシス
テムを開示している。１９９１年４月３０日出願の"Low
Voltage Programmable Storage Element"と題する米国
特許出願第０７／６９３４６３号は、プログラマブル・
アンチヒューズ回路における抵抗の減少を感知する、プ
ログラマブル冗長構成を開示している。

【０００５】

【発明が解決しようとする課題】本発明の目的は、アレ
イがその上に形成されたチップをモジュールに実装し終
えた後、アレイ中の障害のある素子の試験及び交換を行
う、半導体チップ上の改良されたアレイ組込み自己試験
システムを提供することにある。

【０００６】

【課題を解決するための手段】本発明の教示によれば、
アレイ中の障害素子のアドレスを記憶する手段と、その
第１端が電源電圧の第１端子に結合されている電気ヒュ
ーズと、エネーブル信号及び記憶手段に記憶されている
アドレスに応答して、ヒューズの第２端を電源電圧の第
２端子に選択的に結合して、障害素子のアドレスを表す
入力信号を冗長線を表す信号に切換える手段とを含む、
改良されたアレイ組込み自己試験システムが、半導体チ
ップ上に提供される。

【０００７】

【実施例】図面をより詳細に参照すると、図１には、本
発明のアレイ組込み自己試験（ＡＢＩＳＴ）システム
が、主として、たとえばシリコンの半導体チップ１０上
に形成されたシステムの主要な機能要素を示すブロック
形式で示されている。チップ１０は、複数の水平に配列
されたワード線Ｗ０、Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、
Ｗｍ、複数の垂直に配列されたビット線Ｂ０、Ｂ１、Ｂ
２、Ｂ３、Ｂｎ、及びワード線Ｗ０に隣接して配置され
水平に配列された冗長ワード線Ｒを含んでいる。希望す
るなら、ワード線の数は２５６に等しくでき、したがっ
てｍは２５５に等しい。ビット線の数は１２８に等しく
でき、従ってｎは１２７に等しい。また、複数の冗長線
をチップ１０上に設けることもできる。ワード線Ｗ０〜
Ｗｍ及びビット線Ｂ０〜Ｂｎはそれぞれ、ワード線Ｗ０
〜Ｗｍとビット線Ｂ０〜Ｂｎとの交点に位置する、図１
に点１４で表した複数のメモリ・セルを含む。以下で説
明するように、これらのセルは、本発明のＡＢＩＳＴシ
ステムで試験され、許容できないセルすなわち障害のあ
るセルが、アレイ中のアドレス位置に関して識別され、
冗長線と交換される。許容できない障害セルは、図１の
アレイ１２中でＸで示してあり、残りのセル１４は有用
なすなわち良好なセルである。良好なメモリ・セルと
は、その所期のデータ記憶機能を誤りなく実行できるセ
ルであり、障害メモリ・セルは、所期の通り機能せず、
データ・エラーをひき起こす。ワード線Ｗ０〜Ｗｍ、ビ
ット線Ｂ０〜Ｂｎ及び冗長線Ｒは、情報をセル１４に書
き込みセル１４から読み取るための既知のドライバ回路
及びセンス増幅器回路を含み、アレイ１２は、スタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）または
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）でよいことを理解されたい。

【０００８】図１に示すように、自己試験回路は、マル
チプレクサ（ＭＵＸ）１６を介してアレイ１２とインタ
ーフェースする。マルチプレクサ１６は一般に、試験／
非試験端子からの信号の制御下で、アドレス入力、制御
入力、データ入力１８と試験入力２０、２２、２４の間
で多重化する受信機構を含み、アドレス入力、制御入
力、データ入力１８に供給される信号は一般に、チップ
１０外の供給源からまたはチップ上の従来の論理回路２
６から供給される。試験回路すなわちシステム制御回路
２６は、マルチプレクサ１６を介して、メモリ・アレイ
１２の自己試験のために試験データを生成するデータ・
パターン生成機構２８及びアドレス・データを生成する
アドレス・カウンタ３０を制御するために設けられてい
る。既知のように、試験データは、チップ１０上に位置
するアレイ１２のメモリ・セル１４に書き込まれ、次い
で、データ圧縮ユニット３２に読み出され、そこで、デ
ータ・パターン生成機構２８からセルに書き込まれた試
験データと比較される。やはり既知のように、比較の結
果は、単一の合格／不合格信号、障害／無障害信号また
はマスタ障害信号に簡約される。これらの結果は、障害
アドレス・レジスタ３４に印加される。このレジスタ
は、１つまたは複数のラッチを含み、好ましくはシフト
・レジスタ（ＳＲＬ）型であり、アレイ１２のセル１４
のワード・アドレスをも受け取る。

【０００９】システム制御回路２６は、アドレスごとに
読取り／書込みコマンドをアレイ１２に供給し、アドレ
ス・ステッピングを制御し、アレイ１２及びデータ圧縮
回路３２へのデータ・パターン生成に影響を与え、障害
アドレス・レジスタ３４での結果ロギングを制御する。
読取り動作中、データ・パターン生成機構２８からの予
想データが、データ出力評価のためデータ圧縮回路３２
に印加される。この動作は、新しい試験シーケンスを形
成するため、アドレス・カウンタ３０によって最大アド
レス・フラグがシステム制御回路２６に発行されるま
で、続行される。３つの動作段階が、アレイ１２中のど
のアドレス・セルも十分に試験するため、ＡＢＩＳＴシ
ステム中でパイプライン化されている。第１段階中に、
アレイ入力データは、データ信号及びアドレス信号をマ
ルチプレクサ１６の入力２０、２２、２４に印加するこ
とを含む次の段階のためにセットアップされる。次い
で、次の段階中に、実際のデータがアレイ１２から読み
出され、データ圧縮回路３２で比較され、合格／不合格
信号またはマスタ障害信号が障害アドレス・レジスタ３
４に供給される。最終段階中に、合格／不合格信号また
はマスタ障害信号を使って、障害アドレス・レジスタ３
４中の、ワード線Ｗ１とビット線Ｂ１の交点に示されて
いるアレイ１２の障害セルのアドレスなど、アレイ１２
の障害セルのワード・アドレスをログインまたは記憶す
る。

【００１０】アレイが完全に試験され、障害セルがアレ
イ１２中に存在することを示すワード・アドレスが障害
アドレス・レジスタ３４に記憶された後、障害アドレス
・レジスタ３４からの２進アドレス信号及び端子ＦＢか
らのヒューズ溶断エネーブル信号に応答して、電気ヒュ
ーズ溶断インターフェース回路３６が活動化される。端
子ＦＢは、チップ１０上のパッドあるいはピンであり、
アレイの全テストの完了後、エネーブル信号がチップ外
の供給源から印加される。電気ヒューズ溶断インターフ
ェース回路３６の出力に結合され、複数のヒューズを含
む冗長ヒューズ回路が、障害アドレス・レジスタ３４に
記憶されている２進アドレス信号に応じて選択的に溶断
される。冗長ヒューズ回路３８からの出力が、任意の既
知の形式の適当なアドレス復号器４０に結合されて、欠
陥ワード線の入力アドレスを冗長ワード線Ｒに切り換え
る。したがって、チップ１０がカプセル封じまたはモジ
ュール形式で実装された後でも、チップ１０上のただ１
個のパッドまたはピンＦＢを使って、メモリ・アレイを
試験することができ、冗長ワード線を欠陥ワード線の代
わりに使用することができる。こうして、かなりの数に
のぼる、バーンイン後に故障したモジュールが、本発明
の実施により修理でき、完全に使用できるようになるこ
とに留意されたい。

【００１１】図２は、図面の図１に示した障害アドレス
・レジスタ３４及び電気ヒューズ溶断インターフェース
回路３６をより詳細に示す、本発明の教示による回路図
である。破線の枠内に示す、図２の障害アドレス・レジ
スタ３４は、クロック入力ＣＬ及び真出力Ｔを有しデー
タ入力Ｄがアドレス端子Ｒ０に接続された第１ラッチ４
２と、クロック入力ＣＬ及び真出力Ｔを有しデータ入力
Ｄがアドレス端子Ｒ１に接続された第２ラッチ４４とを
含む。第１ＡＮＤ回路４６は、本発明のシステムで使用
されるシフト・レジスタ・ラッチ（ＳＲＬ）用にクロッ
ク・パルスを供給する、クロック端子ＣＬＫに接続され
た第１入力と、図１に示した試験／非試験端子に印加さ
れる信号に応答して、試験動作中に高電圧が印加され
る、負荷結果端子ＬＲに接続された、第２入力とを有す
る。ラッチ４２及び４４のクロック入力ＣＬは、クロッ
ク端子ＣＬＫに直接接続されている。第２ＡＮＤ回路４
８は、第１ＡＮＤ回路４６の出力に接続された第１入力
を有する。第３ラッチ５０は、第２ＡＮＤ回路４８の出
力に接続されたクロック入力ＣＬと、第２ラッチ４４の
真出力Ｔに接続されたデータ入力と、真出力Ｔとを有す
る。第４ラッチ５２は、第２ＡＮＤ回路４８の出力に接
続されたクロック入力ＣＬと、第２ラッチ４４の真出力
Ｔに接続されたデータ入力と、真出力Ｔとを有する。第
１ＥＸＣＬＵＳＩＶＥ−ＯＲ回路５４は、第３ラッチ５
０の真出力Ｔに接続された第１入力と、第１ラッチ４２
の真出力Ｔに接続された第２入力とを有し、第２ＥＸＣ
ＬＵＳＩＶＥ−ＯＲ回路５６は、第４ラッチ５４の真出
力Ｔに接続された第１入力と、第２ラッチ４４の真出力
Ｔに接続された第２入力とを有する。第１ＯＲ回路５８
は、第２ＥＸＣＬＵＳＩＶＥ−ＯＲ回路５４の出力に接
続された第１入力と、第１ＥＸＣＬＵＳＩＶＥ−ＯＲ回
路５４の出力に接続された第２入力とを有する。

【００１２】第２ＯＲ回路６０は、図１に示したデータ
圧縮回路３２の出力に結合されている合格／不合格また
はマスタ障害端子ＦＡに接続された第１入力を有する。
第５ラッチ６２は、第２ＯＲ回路６０の出力に接続され
たデータ入力Ｄと、第１ＡＮＤ回路４６の出力に接続さ
れたクロック入力ＣＬと、第２ＯＲ回路６０の第２入力
に接続された真出力Ｔと、第２ＡＮＤ回路４８の第２入
力に接続された補出力Ｃとを有する。第３ＡＮＤ回路６
４は、第１０Ｒ回路５８の出力に接続された第１入力
と、第５ラッチ６２の真出力Ｔに接続された第２入力
と、マスタ障害端子ＦＡに接続された第３入力とを有す
る。第３ＯＲ回路６６は、第３ＡＮＤ回路６４の出力に
接続された第１入力を有し、第６ラッチ６８は、第３Ｏ
Ｒ回路６６の出力に接続されたデータ入力Ｄと、第１Ａ
ＮＤ回路４６の出力に接続されたクロック入力ＣＬと、
第３ＯＲ回路６６の第２入力及びオーバーフロー端子Ｄ
Ｆに接続された真出力Ｔとを有する。

【００１３】図１に示した電気ヒューズ溶断インターフ
ェース回路３６は、図２の破線３６の枠内に詳細に示さ
れている。電気ヒューズ溶断インターフェース回路３６
は、第１入力が第３ラッチ５０の真出力Ｔに接続され、
第２入力が第５ラッチ６２の真出力Ｔに接続されている
第１ＮＡＮＤ回路７０と、第１入力が第４ラッチ５２の
真出力Ｔに接続され、第２入力が第５ラッチ６２の真出
力Ｔに接続されている第２ＮＡＮＤ回路７２を含んでい
る。第１インバータ７４も、第５ラッチ６２の真出力Ｔ
に接続された入力を有する。第４ＯＲ回路７６は、図１
にも示されている、ヒューズ溶断エネーブル信号端子Ｆ
Ｂに接続された第１入力と、第１インバータ７４の出力
に接続された第２入力とを有し、第５ＯＲ回路７８は、
ヒューズ溶断エネーブル信号端子ＦＢに接続された第１
入力と、第１ＮＡＮＤ回路７０の出力に接続された第２
入力とを有し、第６ＯＲ回路８０は、ヒューズ溶断エネ
ーブル信号端子ＦＢに接続された第１入力と、第２ＮＡ
ＮＤ回路７２の出力に接続された第２入力とを有する。

【００１４】電気ヒューズ溶断インターフェース回路３
６はまた、第４ＯＲ回路７６の出力にその入力が接続さ
れている第２インバータ８２と、第５ＯＲ回路７８の出
力にその入力が接続されている第３インバータ８４と、
第６ＯＲ回路８０の出力にその入力が接続されている第
４インバータ８６も含んでいる。もちろん、既知のよう
に、希望するなら、ＮＯＲ回路を形成することにより、
ＯＲ回路７６、７８、８０とインバータ８２、８４、８
６の組合せを単純化することもできる。後でより詳しく
記載するように、インバータ８２、８４、８６のそれぞ
れのＰＲＧＭ，ＰＲＧ０、ＰＲＧ１出力は、ＦＢ信号と
一緒に、ヒューズ素子をプログラミングするために使用
される。

【００１５】前述のように、本発明は、電気的に「溶断
可能な」ヒューズを利用する。実際には、どのような電
気的に溶断可能な素子でも使用可能である。本発明で
は、４ボルトの電圧と１ｍＡ程度の電流を加えることに
より、素子が「溶断する」ものとしている。これは、オ
ンチップの電圧がかなり高くなると、誘電破壊、ラッチ
アップその他の有害なＦＥＴ故障機構が誘発されるから
である。本発明では、ドープされた非ケイ化ポリシリコ
ン線をヒューズ素子として使用することが好ましい。あ
る電流密度を加えると、ポリ線は抵抗の離散的減少を示
す。ＩＥＥＥカトウ等の論文"A Physical Mechanism of
Cureent-Induced Resistance Decrease in Heavily Do
ped Polysilicon Resistoros"、Transactions on Elect
ron Devices、Vol.ED-29、No.8(1982年8月）pp.1156〜61
を参照のこと。以前には、この現象を利用して、電気的
に溶断可能なヒューズ素子を作成していた。参照により
その教示を本明細書に組み込む、米国特許出願第０７／
６９３４６３号明細書を参照のこと。本発明では、上記
特許出願に開示されている、ヒューズの修正版を使用す
る。それらの修正については下記でより詳しく述べる。

【００１６】本発明で使用する、プログラマブル・ヒュ
ーズ素子（ＦＥ）を、図３に示す。これは、電圧電源Ｖ
dd、出力端子Ｔ及びヒューズ溶断電圧源ＦＢに複数のス
イッチング・トランジスタＱFa、ＱFcによって結合され
た３つの離散部分Ｆ1a、Ｆ1b及びＦ1cを有するポリシリ
コン線Ｆ１を備える。トランジスタＱFa、ＱFcは制御信
号ＰＲＧ１をその当該のゲート電極で受け取り、トラン
ジスタＱFb及びＱFdはＰＲＧ１の反転信号をインバータ
Ｉ_FEを介して受け取る。抵抗ＦlaないしＦlcはそれぞれ
非ケイ化ポリシリコン導体ストリップから構成し、等し
い抵抗値をもつことが好ましい。たとえば、プログラマ
ブル・ヒューズ回路の全直列抵抗値が２０００オームの
とき、各抵抗は約６７０オームの個別抵抗値をもつ。非
ケイ化ポリシリコン導体のドーパントは、リン、ホウ素
またはヒ素であることが好ましい。

【００１７】抵抗Ｆla〜Ｆlcのプログラミング状態を感
知するとき、トランジスタＱFa、ＱFb及びＱFcはオフ
で、トランジスタＱFdはオンである。この第１状態のと
き、抵抗Ｆla,Ｆlb、ＦlcはＶddと端子Ｔの間に直列に
接続されていることが理解されよう。ＱFdをオンにし
て、抵抗Ｆla〜Ｆlcを通る電流を、抵抗を「溶断する」
のに必要なしきい値電流未満に制限するのが有利であ
る。抵抗Ｆla〜Ｆlcが、直列接続された抵抗を通る電流
を著しく制限するのに十分な直列抵抗値を与えるとき
は、抵抗ＱFdを省略して、トランジスタＱFcにセンス中
でもプログラミング中でも電流を制限させることができ
ることは明かであろう。ヒューズのプログラミング中
に、トランジスタＱFa〜ＱFcをオンにする制御信号が印
加されて、抵抗Ｆla〜Ｆlcを並列に結合し、抵抗Ｆla〜
Ｆlcのそれぞれ中でしきい値電流より大きな電流を生成
する。

【００１８】上記で論じたカトウ等の参考文献に開示さ
れているように、１０²⁰/ｃｍ³より高いＮa、Ｎdドーパ
ント濃度をもつポリシリコンの抵抗は、約０．５マイク
ロ秒の間少なくとも１．０×１０⁶Ａ/ｃｍ²の電流密度
Ｊをかけると、ドーパントの再分配によって、約５０パ
ーセントまでの抵抗の減少を示す。導体に再びＪより大
きな電流密度、または０．５マイクロ秒より長い時間を
かけない限り、抵抗の変化は非揮発性かつ非破壊的であ
る。ある例では、ポリシリコン導体が０．３×１０^-4ｃ
ｍと０．３５×１０^-4ｃｍの断面サイズをもつと仮定す
ると、１．０５ｍＡのしきい値電流Ｉ_THで必要なＪの値
が得られる。Ｆlの直列抵抗が２０００オームで、ヒュ
ーズ素子の断面が３５０ｎｍ×６００ｎｍである別の例
では、しきい値電流Ｉ_THは少なくとも５．０ｍＡとな
り、したがって、少なくとも１０Ｖの印加電圧が必要と
なる。この必要電圧は高すぎて、チップ全体には印加で
きないことが理解されよう。抵抗Ｆla〜Ｆlcは、トラン
ジスタＱFa〜ＱFcによって並列に結合されると、必要な
電流密度を著しく低い印加電圧で達成できるようにな
る。必要なしきい値電流Ｉ_THを発生するために１０Ｖを
印加する例では、等価な電流密度が、並列抵抗Ｆla〜Ｆ
lcで、有利なことに、以前に必要とされた１０Ｖでなく
約４Ｖの印加電圧で達成できる。

【００１９】図３のプログラマブル・ヒューズ素子ＦＥ
は、図４に示す、プログラマブル・ヒューズ回路ＦＣの
一部として使用されている。ヒューズ回路ＦＣは、ノー
ドＮ１及びＮ２を有するセンス・ラッチ２を形成するよ
うに動作可能に結合された複数のトランジスタＱL1ない
しＱL4と、トランジスタＱP1及びＱP2のうち対応する一
方を介してそれぞれノードＮ１及びＮ２に動作可能に結
合された素子ＦＥ及びＦ２を備える。Ｆ２は、ヒューズ
溶断前に、Ｆ１の３つの部分Ｆla、Ｆlb、Ｆlcと等価な
等価直列抵抗をもつ単一のポリシリコン素子とすること
ができる。図３のトランジスタＱFdは、デバイスＱS2が
Ｆ２中に引くのと同じ電流をＦla〜Ｆlc中に引き、Ｆ１
とＦ２の間の抵抗差をノードＴ（ＦＥの出力）とノード
Ｎの間の電圧差に変換する。センス・ラッチ２は、通過
トランジスタＱP1及びＱP2が活性化され、かつＦＢによ
って設定ノードがプルダウンされるとき、ノードＴとノ
ードＮの間の電圧差を有利に増幅する。センス・ラッチ
２の最終状態が、より高い抵抗をもつヒューズ素子を示
すことが好ましい。ノードＮ１とＮ２のうちの一方は、
インバータを介して、出力端子Ｆoutに接続される。こ
のインバータは、１対のトランジスタＱb1及びＱb2から
形成され、センス・ラッチ２の出力を緩衝する。図３に
示したプログラマブル記憶素子ＦＥでは、Ｆoutにおけ
る信号は、Ｆ１の抵抗値がＦ２の抵抗値よりも高いと
き、電圧Ｖddに等しく、Ｆ１とＦ２の抵抗値が逆になる
と、接地電位ＧＮＤに等しくなる。

【００２０】図４に示した冗長ヒューズ回路ＦＣは、図
５で破線の枠３８内に示すように、プログラマブル素子
ＦＣＭ、ＦＣ０、ＦＣ１として利用される。ＦＢが低下
すると、それぞれのＰＲＧ信号がハイになっているヒュ
ーズ回路が、図３ないし図５に関して上述したように、
プログラミングされる。

【００２１】図１の構成図の記載に関して上述したよう
に、アドレス復号器４０は既知の形式のものでよい。た
だし、本発明をより明確に開示するため、アドレス復号
器４０の回路図の一部分を図５で破線の枠４０内に示し
てある。復号器４０は、ＦＣ０の出力Ｆout０にその入
力が接続されているインバータ１２０と、ＦＣ１の出力
Ｆout１にその入力が接続されているインバータ１２２
とを含む。ＮＯＲ回路１２４はＦＣＭの出力ＦoutＭに
接続された第１入力と、ＦＣＯの出力Ｆout０に接続さ
れた第２入力を有する。第１通過ゲート１２６、第２通
過ゲート１２８、第３通過ゲート１３０、第４通過ゲー
ト１３２はそれぞれ、Ｐチャンネル電界効果トランジス
タと並列に接続されたＮチャンネル電界効果トランジス
タを含んでいる。第１通過ゲート１２６は、第１端でア
ドレス端子Ｗ0Cに接続されたＮチャンネル・トランジス
タ１３４及びＰチャンネル・トランジスタ１３６を含
み、第２通過ゲート１２８は、第１端でアドレス端子Ｗ
0Tに接続されたＮチャンネル・トランジスタ１３８及び
Ｐチャンネル１４０を含み、第３通過ゲート１３０は、
第１端でアドレス端子Ｗ1Cに接続されたＮチャンネル・
トランジスタ１４２及びＰチャンネル・トランジスタ１
４４を含み、第４通過ゲート１３２は、アドレス端子Ｗ
1Tに接続されたＮチャンネル・トランジスタ１４６及び
Ｐチャンネル・トランジスタ１４８を含む。Ｎチャンネ
ル・トランジスタ１３４の制御電極はインバータ１２０
の出力に接続され、Ｐチャンネル・トランジスタ１３６
の制御電極はＦout０出力に接続され、Ｎチャンネル・
トランジスタ１３８の制御電極はインバータ１５０を介
してＮＯＲ回路１２４の出力に結合され、Ｐチャンネル
・トランジスタ１４０の制御電極はＮＯＲ回路１２４の
出力に直接接続され、Ｎチャンネル・トランジスタ１４
２の制御電極及びＰチャンネル・トランジスタ１４８の
制御電極はＦout１出力に接続され、Ｐチャンネル・ト
ランジスタ１４４の制御電極及びＮチャンネル・トラン
ジスタ１４６の制御電極は第１０インバータ１２２の出
力に接続されている。トランジスタ１５２、１５４、１
５６は共通の出力端子Ｆと接地の間に並列に接続され、
トランジスタ１５２の制御電極は通過ゲート１２６の第
２端に接続され、トランジスタ１５４の制御電極は通過
ゲート１２８の第２端に接続され、トランジスタ１５６
の制御電極は通過ゲート１３０及び１３２のそれぞれの
第２端に接続されている。トランジスタ１５８は、トラ
ンジスタ１５２の制御電極と接地の間に接続され、その
制御電極がＦout０出力に接続されており、トランジス
タ１６０は、トランジスタ１５４の制御電極と接地の間
に接続され、その制御電極がＮＯＲ回路１２４の出力に
接続されている。トランジスタ１６２及び１６４は電圧
電源ＶＨと共通出力端子Ｆの間に並列に接続され、トラ
ンジスタ１６２の制御電圧がリセット端子ＲＳに接続さ
れ、トランジスタ１６４の制御電極が接地に接続されて
いる。トランジスタ１５２ないし１６０はそれぞれＮチ
ャンネル電界効果トランジスタであり、トランジスタ１
６２及び１６４はＰチャンネル電界効果トランジスタで
ある。

【００２２】本発明のＡＢＩＳＴシステムの動作におい
て、図を見るとわかるように、試験中、アドレス、特に
ワード・アドレスが障害アドレス・レジスタ３４に印加
され、データ圧縮回路３２は合格／不合格信号またはマ
スタ障害信号を障害アドレス・レジスタ３４に印加す
る。このことは、図２を参照するとより詳しく分かる。
図２でワード・アドレスが端子ＲＯ及びＲ１に印加さ
れ、合格／不合格またはマスタ障害信号が端子ＦＡに印
加される。端子Ｒ０及びＲ１からのワード・アドレス
が、それぞれ、実際には第１レジスタを形成するラッチ
４２及び４４のデータ入力Ｄに印加され、次いでラッチ
４２及び４４の真出力Ｔから、第２レジスタを形成する
ラッチ５０及び５２のデータ入力端子Ｄに印加される。
あるアドレスが、マスター障害信号、たとえば不合格を
表す２進数１及び合格を表す２進数０によって、端子Ｆ
Ａで障害セルを有するものとして識別されない場合に
は、そのアドレスは、好ましくはシフト・レジスタ型の
ラッチ５０及び５２を介して、真出力ＴからＥＸＣＬＵ
ＳＩＶＥ−ＯＲ回路５４及び５６の第１入力にクロック
される。ラッチ４２及び４４中にある次のワード・アド
レスが、同時に、ＥＸＣＬＵＳＩＶＥ−ＯＲ回路５４及
び５６の第２入力に印加される。２つのアドレスの２進
数字のどちらかが異なっている場合、２進数１、すなわ
ち、たとえば３．６ボルトの高電圧が、少なくとも１つ
のＥＸＣＬＵＳＩＶＥ−ＯＲ回路の出力に現れることが
分かる。次いで、２進１信号がＯＲ回路５８を通過し
て、ＡＮＤ回路６４に印加される。ただし、マスタ障害
端子ＦＡに、このワード・アドレスのワード線が障害セ
ルをもつという指示がない場合には、２進１信号は、や
はりマスタ障害端子ＦＡに接続された入力を有する、Ａ
ＮＤ回路６４を通過しない。

【００２３】図１に示した、アレイ１２のワード線Ｗ１
中のセルＷ１，Ｂ１など、障害セルのワード・アドレス
がラッチ５０及び５２に印加されているとき、２進数１
すなわち高電圧が、同時に端子ＦＡに現れる。この高電
圧は、ＯＲ回路６０を通過してラッチ６２のデータ入力
に印加される。ラッチは、ラッチ６２も含めて、既知の
レベル感知式走査設計（ＬＳＳＤ）技法により、真出力
が低で補出力が高となるように最初に設定されるので、
高電圧がラッチ６２のデータ入力Ｄに印加されると、真
出力は高になり、補出力は低になる。ラッチ６２の補出
力Ｃが低の場合、クロック端子ＣＬからのクロック・パ
ルスは、もはやＡＮＤ回路４８を通過して、障害ワード
・アドレスがあるラッチ５０及び５１に行けない。した
がって、ワード線Ｗ1の障害ワード・アドレスが、試験
手順全体を通じてラッチ５０及び５２に記憶される。

【００２４】第１障害セルＷ1、Ｂ1のワード・アドレス
と同じでない、第２障害セルのワード・アドレスがラッ
チ５０及び５２のデータ入力Ｄに印加される場合、ＥＸ
ＣＬＵＳＩＶＥ−ＯＲ回路５４及び５６のうちの１つま
たは複数のものが、高出力を有し、それがＯＲ回路５８
を介してＡＮＤ回路６４に印加される。ラッチ６２の真
出力における電圧が高であり、マスタ障害端子における
電圧もこのとき高なので、ＡＮＤ回路６４の出力に高電
圧が現れて、ラッチ６８の真出力Ｔを高にし、本発明の
この実施例では、設けられている冗長線Ｒが１本だけな
ので、アレイ１２には修理すべき障害セルをもつワード
線が多過ぎることをオーバーフロー端子ＤＦで指示す
る。

【００２５】試験手順の完了後に、１本の障害ワード線
Ｗ１だけが識別された場合、たとえば０ボルトの低電圧
がヒューズ溶断エネーブル信号端子ＦＢに供給され、そ
れが図２にやや詳しく示す電気ヒューズ溶断インターフ
ェース回路３６に印加される。ラッチ６２の真出力Ｔに
おける高電圧が、電気ヒューズ溶断インターフェース回
路３６のＮＡＮＤ回路７０及び７２のそれぞれの第２入
力に印加され、ＮＡＮＤ回路７０及び７２の第１入力が
それぞれ、障害ワード線Ｗ１のアドレスが記憶されるラ
ッチ５０及び５２の真出力Ｔに接続されることに留意さ
れたい。したがって、ラッチ、たとえばラッチ５２に記
憶されているワード・アドレスの２進数０が、ＮＡＮＤ
回路７２の出力で高電圧を発生することが分かる。ＮＡ
ＮＤ回路７２の出力に高電圧がある場合は、低電圧がＰ
ＲＧ１の出力に供給される。同様に、ラッチのうちの１
つ、たとえばラッチ５０の真出力に２進数１すなわち高
電圧があると、ＮＡＮＤ回路７０の出力に低電圧が現
れ、その結果ＰＧＲ０出力に高電圧が生じることが分か
る。

【００２６】電気ヒューズ溶断インターフェース回路３
６ではまた、ラッチ６２の真出力Ｔからの高電圧がイン
バータ７４の入力に印加されて、ＯＲ回路７６の第２入
力に低電圧を生じさせ、かつヒューズ溶断エネーブル信
号端子ＦＢからの低電圧がＯＲ回路７６の第一入力に供
給され、その結果ＰＧＲＭ出力に高電圧が得られる。

【００２７】図３に戻ると、ＰＧＲ１入力が１、ＦＢが
低の場合、３つの素子Ｆ1a、Ｆ1b、Ｆ1cが、電圧電源Ｖ
ddまたはＶＨに直接接続され、その両端間にフル供給電
圧が印加されたとき溶断するように設計され、ヒューズ
素子が溶断すると、出力Ｔが高電圧に設定されることが
分かる。このため、図４のラッチ２が、ノードＮ１を高
に設定して（通過デバイスＱP1,ＱP2ならびに設定ノー
ドがＦＢによって活動化される）、Ｆoutを低にする。
したがって、図５で、ＰＲＧ０及びＰＲＧＭが高の場
合、Ｆout０及びＦoutＭ出力は永続的に０ボルトに維持
される。ＦC1については、ＰＲＧ１が低の場合、ヒュー
ズ素子Ｆ1a、Ｆ1b、Ｆ1cは変化せず、したがってノード
Ｎ１が低に設定され、Ｆout１が永続的に高電圧に設定
されるようになる。

【００２８】Ｆout１が高電圧の場合、アドレス復号器
４０の通過ゲート１３０がオンになり、通過ゲート１３
２はオフになる。端子Ｗ1T及びＷ1Cには、ＭＵＸ１６中
に配設された受信機構によって発生され、既知の方法で
アドレス線を介してアドレス復号器４０に供給される、
真アドレス信号及び補アドレス信号が印加される。真ア
ドレスが高で、補アドレスが低の場合、トランジスタ１
５６はオンにならない。端子ＵＯが低電圧の場合、通過
ゲート１２６はオフになる。端子ＵＭが低で、端子ＵＯ
に低電圧がある場合、通過ゲート１２８がオンになる。
したがって、アドレスとヒューズの間に対応関係がある
場合、すなわちヒューズが溶断せず、対応する真アドレ
スが高の場合、あるいはヒューズが溶断し、対応する真
アドレスが低の場合には、トランジスタ１５２、１５
４、１５６のどれもオンにならず、したがって端子Ｆは
各サイクル前にリセットされた通り、高のままになる。
トランジスタ１６４は、トランジスタ１５２、１５４、
または１５６のうちの少なくとも１つがオンになるま
で、単にブリーダ抵抗として働き、端子Ｆの放電を防止
する。端子Ｆが試験後も高のままのときは、アドレス復
号器４０は既知の方式で冗長ワード線Ｒを欠陥ワード線
Ｗ１の代わりに使用する。トランジスタ１５２、１５４
または１５６のどれかがオンになった場合、端子Ｆは接
地に放電され、アレイ１２がこのアドレスに対して冗長
代用品を必要としないことを示す。本発明の回路におけ
るヒューズ・リンクは開きまたは閉じ、したがって１ま
たは０の２進数字を有効に記憶することに留意された
い。

【００２９】図面には冗長ワード線を１本しか示さなか
ったが、本発明の教示にしたがって、障害アドレスを記
憶する追加のレジスタと、障害アドレスをこれらの追加
レジスタに保持するための適当な追加のラッチを設ける
ことにより、２本以上の冗長線も使用できることを理解
されたい。さらに、十分な数のレジスタを設け、ラッチ
を適当なアレイ選択論理回路と共に保持することによ
り、それぞれが１本または複数の冗長線を単一のチップ
上に有する、２つ以上のメモリ・アレイまたはサブアレ
イでも本発明の教示を利用することができる。

【００３０】図面では、たとえば図２の障害アドレス・
レジスタ３４には、ワード線アドレスの２進ビットを受
け取るための端子Ｒ０及びＲ１が２個だけ示してある。
ただし、アレイ中で使用されるワード線の数に応じて、
一連の点で示した追加のアドレス端子を、たとえば合計
８個設け、対応するラッチ及び論理回路をそれに結合す
ることができることを理解されたい。現在使用されてい
る典型的なメモリ・アレイ２５６では、２５６本のワー
ド線と１２８本のビット線が使用され、障害アドレス・
レジスタ３４中の８個のアドレス端子に８個の２進数字
が並列に印加される、ワード・アドレスが必要となる。

【００３１】

【発明の効果】したがって、本発明の教示によれば、ア
レイ組込み自己試験（ＡＢＩＳＴ）システムを用いて、
障害アレイ線を識別して記憶し、次いで、メモリ・アレ
イを担持する半導体チップ上の１個のパッドまたはピン
に電圧を単にトグルするだけで、冗長線を識別された障
害アレイ線の代わりに使用できることが分かる。冗長線
を障害アレイ線の代わりに使用するのに、チップの１個
のパッドまたはピンの電圧変化だけが必要なので、バー
ンイン後に、あるいはチップをモジュール形式に実装し
た後に現場ででも、アレイ試験及び冗長構成が実施でき
る。バーンインでアレイ中の弱いセルまたは障害セルが
しばしば見つかるので、電子冗長技法を用いる本発明を
使用すると、メモリ・アレイを埋め込んだ高性能製品の
歩留りを劇的に高めることができる。製品によっては、
バーンイン不合格の５０〜６０％が本発明の教示を用い
ることによって修理できることが判明している。

【図面の簡単な説明】

【図１】本発明のアレイ組込み試験（ＡＢＩＳＴ）シス
テムの構成図である。

【図２】図１に示したＡＢＩＳＴシステム中に示されて
いる、障害アドレス・レジスタ及び電気ヒューズ溶断回
路をより詳しく示す回路図である。

【図３】本発明のヒューズ素子（ＦＥ）の回路図であ
る。

【図４】図３の素子ＦＥを使用した、本発明のヒューズ
回路（ＦＣ）の回路図である。

【図５】図１のＡＢＩＳＴシステム中に示されている、
冗長ヒューズ回路と、アドレス復号器の回路のいくつか
を示す回路図である。

【符号の説明】

１２メモリ・アレイ１４メモリ・セル１６マルチプレクサ２６システム制御回路２８データ・パターン生成機構３０アドレス・カウンタ３２データ圧縮回路３４障害アドレス・レジスタ３６電気ヒューズ溶断インターフェース回路３８冗長ヒューズ回路４０アドレス復号器

───────────────────────────────────────────────────── フロントページの続き (72)発明者ヘンリー・オーガスト・ボンギス三世アメリカ合衆国05468、バーモント州ミルトン、ジャクソン・レーン４ (72)発明者ジェームズ・ウィリアム・ドーソンアメリカ合衆国12603、ニューヨーク州ポーキープシー、バート・ドライブ 32 (72)発明者エリック・リー・ヘドベルグアメリカ合衆国05452、バーモント州エセックス・ジャンクション、ラング・ドライブ 20

Claims

【特許請求の範囲】

【請求項１】その１本に障害のある複数のワード線と冗
長ワード線とを含む、メモリ・アレイと、上記障害ワード線を識別する手段と、上記障害ワード線のアドレスを記憶する手段と、複数のヒューズと、上記アドレス記憶手段を上記複数のヒューズに結合す
る、インターフェース回路手段と、上記インターフェース回路手段に結合され、上記記憶手
段に記憶されている上記障害ワード線のアドレスに応じ
て、上記複数ヒューズのうちの選択されたヒューズを溶
断するための、エネーブル信号手段と、上記インターフェース回路手段の出力に結合され、上記
障害ワード線を上記冗長ワード線と交換する、切換え手
段とを備える、半導体チップ上に形成された、アレイ組
込み自己試験システム。
【請求項２】上記エネーブル信号手段が、上記半導体チ
ップ上に、エネーブル信号が印加される端子を含むこと
を特徴とする、請求項１に記載のアレイ組込み自己試験システム。
【請求項３】上記端子が、上記半導体チップ上に配設さ
れたパッドであることを特徴とする、請求項２に記載の
アレイ組込み自己試験システム。
【請求項４】その１本に障害のある複数のワード線と冗
長ワード線とを含む、メモリ・アレイと、上記障害ワード線を識別する手段と、上記障害ワード線の多重ビット・アドレスを記憶する手
段と、それぞれ上記電源に選択的に結合されている、複数のヒ
ューズと、上記多重ビット・アドレスの当該のビットを、それぞれ
上記複数ヒューズのうちの対応するヒューズに結合す
る、インターフェース回路手段と、上記インターフェース回路手段に結合され、上記アドレ
ス記憶手段に記憶されている上記障害ワード線のアドレ
スに応じて、上記複数のヒューズのうちの選択されたヒ
ューズを上記電源に接続するための、エネーブル信号手
段と、上記インターフェース回路手段の出力に結合され、上記
障害ワード線を上記冗長ワード線と交換する、切換え手
段とを備える、半導体チップ上に形成され、所与の電圧
の電源を有する、アレイ組込み自己試験システム。
【請求項５】上記エネーブル信号手段が、上記半導体チ
ップ上に、エネーブル信号が印加される端子を含むこと
を特徴とする、請求項４に記載のアレイ組込み自己試験
システム。
【請求項６】上記の端子が、上記の半導体チップ上に配
設されたピンであることを特徴とする、請求項５に記載
のアレイ組込み自己試験システム。
【請求項７】その１本が障害ワード線である複数のワー
ド線と冗長ワード線とを含む、メモリ・アレイと、上記障害ワード線を識別する信号を供給する、データ圧
縮手段と、上記信号に応答して、上記障害ワード線のアドレスを記
憶する、障害アドレス・レジスタ手段と、チップのパッドに印加される上記信号に応答する、電気
ヒューズ溶断インターフェース手段と、上記電気ヒューズ溶断インターフェース手段の出力に結
合された複数のヒューズを含み、上記障害ワード線のア
ドレスに応じて、上記複数のヒューズのうちの選択され
たヒューズを溶断する、冗長ヒューズ回路手段と、上記冗長ヒューズ回路手段に結合され、上記冗長ワード
線を上記障害ワード線の代わりに使用する、アドレス復
号器手段とを備える、パッドをその上に配設した半導体
チップ上に形成された、アレイ組込み自己試験システ
ム。
【請求項８】半導体チップ上に形成されたシステムであ
って、上記チップ上に配設され、ヒューズ溶断エネーブル信号
が印加される電気端子と、１本の障害ワード線を含む複数のワード線と冗長ワード
線とを含む、メモリ・アレイと、上記障害ワード線を識別する制御信号を供給する手段
と、上記制御手段に応答して、上記障害ワード線のアドレス
を記憶する手段と、複数のヒューズと、上記制御信号及び上記ヒューズ溶断エネーブル信号に応
答して、上記アドレス記憶手段を上記複数のヒューズに
結合し、上記障害ワード線のアドレスに応じて、上記複
数のヒューズのうちの１本または複数本を溶断する、イ
ンターフェース回路手段と、上記インターフェース回路手段の出力に結合され、上記
障害ワード線を上記冗長ワード線と交換する、切換え手
段とを備えるシステム。
【請求項９】各行が離散的ｘビット・アドレスをもつ、
複数行の第１メモリ・セルを含む基板上に装着されたメ
モリ・デバイスにおいて、少なくとも１行の第２予備メモリ・セルと、障害があると判定された、複数行の第１メモリ・セルの
うちの少なくとも１行のｘビット・アドレスを一時的に
記憶する第１手段と、上記少なくとも１行の第２予備メモリ・セルが、上記複
数行の第１メモリ・セルのうちの上記少なくとも１行の
代わりに使用されるように、上記複数行の第１メモリ・
セルのうちの上記少なくとも１行の上記ｘビット・アド
レスを一時的に記憶するヒューズ手段と、エネーブル信号に応答して、上記ヒューズ手段を、上記
第１手段からの上記ｘビット・アドレスを永続的に記憶
するようにプログラミングし、上記エネーブル信号がな
い場合には上記ヒューズ手段がプログラミングされない
ようにする、第３手段とを備える、障害検出及び回復装
置。
【請求項１０】障害のある要素と冗長要素を有するアレ
イと、上記障害要素のアドレス信号を記憶する手段と、その第１端が電圧電源の第１端子に接続されている、電
気ヒューズと、半導体チップ上に配設され、エネーブル信号が印加され
る、端子と、上記エネーブル信号及びアドレス信号に応答して、上記
電気ヒューズの第２端を選択的に上記電圧電源の第２端
子に結合して、上記障害要素のアドレスを表す信号を上
記冗長要素を表す信号に切り換える手段とを備える、モ
ジュール内に実装された半導体チップ上に形成された、
アレイ組込み自己試験システム。