JPH09306200A - 集積回路アレイ内の欠陥を検出する回路及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路アレイ内の並行な行の導体の間の短
絡を検出するため、Ｉ_{DD Q} 試験を簡単に行う方法を提供
する。 【解決手段】 （ａ）アレイのすべての１つ置きの行の
導体を第１電圧（Ｖ_DD）に接続し、アレイの他の１つ置
きの行の導体を第１電圧とは異なる第２電圧（Ｖ _REF ）
に接続して導入される電流を測定し、（ｂ）電流が第１
限界を超えない場合は処理を終了し、（ｃ）電流が第１
限界を超える場合は、アレイの第１および第２半分につ
いて、アレイの試験中でない半分のすべての行の導体を
第２電圧（Ｖ_REF ）に接続してステップ（ａ）を別個に
繰り返し、（ｄ）ステップ（ｃ）でアレイの半分におい
て電流が第２限界を超える場合は、２で割れるアレイの
部分および所定の電流限界について、欠陥に関する十分
な情報が得られるまで同様なステップを続ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は集積回路に関し、
より詳しくは、ディジタルデータを記憶するメモリなど
の集積回路アレイの導電要素の間に望ましくない電流を
流す欠陥を検出する方法に関する。

【０００２】

【従来の技術】メモリアレイは一般に、近接する並行の
行と近接する並行の列に物理的に配置したメモリセルト
ランジスタの行列である。それぞれ絶縁体により分離さ
れた並行の導電ワード線と並行の導電ビット線を用いて
メモリセルに電気的に接続し、ランダムアクセスメモリ
では読み出しおよび書き込みを行い、ＥＰＲＯＭ（電気
的プログラム可能読出し専用メモリ）やフラッシュＥＰ
ＲＯＭ（フラッシュ消去可能プログラム可能読出し専用
メモリ）などの不揮発性メモリではプログラミング、読
み出し、および／または消去を行う。製造中に起こる欠
陥の１つは、近接するワード線間または近接するビット
線間の短絡回路（短絡）である。ワード線の短絡は、た
とえばエッチング工程で導電物質（たとえばアルミニウ
ムまたはドープされた多結晶性シリコン）の単一層で形
成される導電材料のフィラメントがワード線間に残るこ
とにより生じる。ビット線の短絡は、たとえば工程中の
任意の段階で、これもアルミニウムまたはドープされた
多結晶性シリコンのエッチング層で形成される導電材料
がビット線間に残ることにより生じる。その他の欠陥に
よりワード線とビット線とが短絡し、またはこれらの線
と半導体基板とが短絡することがある。

【０００３】製造中にメモリアレイを試験して、これら
の欠陥が存在するかしないかを検出する必要がある。抵
抗が非常に低いために、接続された行または列のセルが
全く機能しないような短絡もある。また短絡であっても
抵抗が十分高いので、接続された行または列のセルをプ
ログラム（または書き込み）したり読み出したりするこ
とができる場合もあるが、このような高抵抗の短絡があ
るとメモリアレイの信頼性が悪くなる、すなわち寿命が
短くなる。

【０００４】たとえば不揮発性アレイのメモリセルは、
一般に梱包する前にプログラミング電圧を加え、メモリ
セルのすべての浮遊ゲートに電圧印加してチェックす
る。浮遊ゲートに電圧を印加すると通常は「０」ビット
を記憶したことにするが、「１」を記憶したことにする
場合もある。次に、プログラミング操作を行った後
「０」ビットを記憶したことを示さないセルがあれば、
そのパターンを表示する形でセルに記憶したデータを読
み出す。たとえばプログラムできなかったセルの或るパ
ターンは、ワード線および／またはビット線の間に低抵
抗の短絡が存在することを示す。欠陥を持つセルの行お
よび／または列の数が比較的少ない場合は、レーザや、
不揮発性メモリセルなどの電気的手段を用いて、欠陥の
ある行および／または列を冗長な行および／または列と
交換し、フューズを働かせて回路の経路を変える。ここ
では不揮発性アレイを例にとって説明したが、ランダム
アクセスメモリまたは他の種類のメモリについても同様
な試験を行う。

【０００５】欠陥のあるメモリセルを交換した後、この
ような大規模な集積回路を試験することにより、長期の
信頼性を損なう欠陥などの、より微妙な欠陥を探すこと
が望ましい。このような微妙な欠陥には、高抵抗、低電
流路がある。より微妙な欠陥を探す試験法の１つにＩ
_DDQ 試験と呼ぶ方法がある。ここで述べるＩ_DDQ 試験で
は、絶縁体で分離されているワード線および／またはビ
ット線などの要素の間に電界すなわちポテンシャル差を
与えて、高抵抗の欠陥を探す。消費される電流をこの電
界条件の下で測定する。たとえばメモリアレイのＩ_DDQ
試験では、１つ置きのワード線（またはビット線）を電
源に接続し、他のワード線（またはビット線）を接地に
接続する。電流が所定の限界を超えて流れる場合は、限
界的な性能を生じたり後で信頼性の問題を生じる原因と
なる、少なくとも１個の高抵抗の短絡またはその他の微
妙な欠陥が存在することを示す。

【０００６】

【発明が解決しようとする課題】既知の短絡をセルの冗
長な行または列と交換して修理した後でＩ_DDQ を行った
場合は問題が生じる。この問題は、冗長による交換を行
った後でも低抵抗の短絡がアレイ内に残ることに関連す
る。低抵抗の欠陥が存在した場合は、そして欠陥のある
セルを冗長なセルと交換してこの低抵抗の欠陥を修理し
た場合は、Ｉ_DDQ試験中に低抵抗の欠陥を「表示する」
唯一の方法は行毎にまたは列毎に試験することである
が、電流を測定する前に容量に充電する時間が必要なた
めに、これは実用にならないほど遅い。他方、試験を速
めるために従来の並列法を用いると、「修理された」欠
陥により高電流が流れて他の検出されない微妙な欠陥を
隠すので、これらの微妙な欠陥を検出することができな
い。

【０００７】行毎に行うＩ_DDQ 試験は上に説明したプロ
グラムされたセルパターン試験に比べて非常に遅いの
で、低抵抗の短絡を探すのに一般にＩ_DDQ 試験を用いな
い。

【０００８】ワード線の短絡を検出する従来の方法は、
テキサス・インスツルメンツ社に譲渡された米国特許出
願番号第０８／１４９，２４４号、１９９３年１０月２
６日出願、「集積回路メモリ内のワード線の短絡を検出
する回路と方法 (CIRCUIT AND METHOD FOR DETECTING W
ORDLINE SHORTS IN INTEGRATED CIRCUIT MEMORIES)」に
述べられている。この特許では、ワード線の間に短絡が
存在するかしないかを、全アレイを１度に測定すること
により検出する。特殊な試験回路と方法により１つ置き
のワード線を基準ポテンシャル（Ｖ_REF すなわち接地）
に接続し、他の１つ置きのワード線を共通のバイアス電
圧端子に接続する。偶数および奇数のワード線をこのよ
うにバイアスして、共通の端子の電流／電圧特性を測定
することによりワード線の間の任意の低抵抗路を検出す
る。この方法によると、任意の２本の近接するワード線
の間の短絡を１度の測定で並列に検出することができ
る。しかしこの特許は短絡の場所を決定する方法を示さ
ず、短絡を修理した（セルの２本の行を交換した）場合
に短絡に関して処置する方法を示していない。

【０００９】ビット線の短絡を検出する従来の回路と方
法は、テキサス・インスツルメンツ社に譲渡された米国
特許第５，３９２，２４６号、１９９５年２月２１日発
行、「集積回路メモリ内の列線の短絡を検出する回路と
方法 (CIRCUIT AND METHOD FOR DETECTING COLUMN-LINE
SHORTS IN INTEGRATED CIRCUIT MEMORIES) 」に述べら
れている。この特許に述べられている短絡検出回路は、
たとえばすべてのワード線をオフにする特殊な試験回路
を備え、ビット線毎にＮチャンネルトランジスタを備
え、入力の最下位の列アドレスだけを用いる復号器を備
え、短絡した導体間の電流を検出するセンサを備える。
しかしこの特許は短絡の場所を決定する方法を示さず、
修理した（セルの列を交換した）欠陥に関して処置する
方法を説明していない。この特許に説明されている検出
回路の利点は、必要なトランジスタの数が非常に少ない
ことである。その理由は、この特許に説明されている検
出回路は、列復号器の入力として最下位アドレスだけを
用いるからである。

【００１０】低抵抗の短絡の行および／または列の位置
を決定した後で、またこのようなメモリセルの影響され
た行および／または列をメモリセルの冗長な行および／
または列と交換した後で、近接する並行の導体の間の高
抵抗路を検出しまた他の欠陥を検出するＩ_DDQ 試験の簡
単な方法が必要である。Ｉ_DDQ 試験の後、メモリアレイ
を廃棄し、品質に従って分類し、または限界的な短絡回
路により悪い影響を受けるセルの行／列を冗長なセルの
他の行／列と交換してよい。また、集積回路メモリ内の
近接する並行の導体間の高抵抗の短絡および／または低
抵抗の短絡の数や場所を検出するための簡単な試験方法
が必要である。

【００１１】

【課題を解決するための手段】この発明は、低抵抗およ
び高抵抗の電流路になりやすい導電要素の行および列を
備える任意の種類の集積回路に適用できる。

【００１２】第１態様では、この発明はメモリアレイの
復号回路への多数のアドレスを独立に使用不能にする回
路を備える。種々のアドレスを使用不能にする回路は、
或るアドレスが「ドント・ケア」であって「ケア」では
ないことを示す信号に応じて、該当するアドレス入力お
よびバッファ回路の出力を強制的に論理的な「ドント・
ケア」状態にする回路を備える。

【００１３】第２態様では、信頼性の高い高品質のメモ
リアレイを作るため、この発明を用いると「リペアード
(repaired)」メモリアレイのＩ_DDQ 試験を行うことがで
きる。すなわちこの発明により、Ｉ_DDQ 試験を行うとき
に「リペアード」メモリアレイ内の既知の欠陥「ワーク
・アラウンド(working around)」ことができる。

【００１４】第３態様では、この発明はさらに低抵抗の
電流路および／または高抵抗の電流路が存在することを
検出し、および／またはその位置を決定する。

【００１５】この発明の試験中は、この発明の第１（回
路）態様では個々のアドレスを「ケア」または「ドント
・ケア」として選択する。選択された「ドント・ケア」
アドレスは特定の方法で選ぶ。既知の欠陥に電流が引か
れないようにして試験を分割する特定の方法で「ケア」
アドレスを列べることにより、前に検出されなかった欠
陥によって引かれる電流だけを検出する。

【００１６】第２態様、すなわち他の既知の欠陥がある
場合に欠陥の存在を検出する方法は次の通りである。 （ａ） アレイの少なくとも１つの最大数の１つ置きの
行の導体を第１電圧に接続し、アレイの最大数の他の１
つ置きの行の導体を第１電圧とは異なる第２電圧に接続
し、ただし前記最大数は既知の欠陥の１つにアドレスせ
ずにアドレスすることのできる行の最大数であり、
（ｂ） 欠陥を持つ行を除くアレイのすべての行の試験
が終わるまで、任意の等しい最大数の１つ置きの行の導
体について、また次に小さい最大数の１つ置きの行の導
体と１つ置きの導体について、ステップ（ａ）を繰り返
す。

【００１７】第３態様、すなわち欠陥の存在と位置を検
出する方法は次の通りである。 （ａ） アレイのすべての１つ置きの行の導体を第１電
圧に接続し、アレイの他の１つ置きの行の導体を第１電
圧とは異なる第２電圧に接続して、第１電圧と第２電圧
の間の電流を測定し、（ｂ） 電流が第１限界を超えな
い場合は処理を終了し、（ｃ） 電流が第１限界を超え
る場合は、アレイ全体ではなくアレイの第１半分と第２
半分について、アレイの試験中でない半分のすべての行
の導体を第２電圧に接続して、ステップ（ａ）を別個に
繰り返し、

【００１８】（ｄ） ステップ（ｃ）でアレイの半分に
おいて電流が第２限界を超える場合は、アレイの試験中
でないすべての行を第２電圧に接続して、その半分内の
アレイの各四半分についてステップ（ａ）を繰り返し、
（ｅ） ステップ（ｄ）でアレイの四半分において電流
が第３限界を超える場合は、２で割れるアレイの部分に
ついてまた所定の電流限界について、欠陥に関する十分
な情報が得られるまで同様なステップを繰り返す。

【００１９】この発明の第２および第３態様では、１つ
置きの行の試験を、近接していないセグメントすなわち
分割、たとえば上半分と下半分のそれぞれの上半分、の
中のアレイの大きい部分について行ってよい。

【００２０】

【発明の実施の形態】

【実施例】この詳細な説明および特許請求の範囲では、
「行」という語は「列」を含むものとする。同様に、
「ワード線」に関する説明は「ビット線」すなわち「コ
ラム線」にも当てはまるものとする。

【００２１】この説明全体において、論理「高」は「真
の」論理信号を表すのに用い、論理「低」は「偽の」論
理信号を表すのに用いる。

【００２２】さらに、「短絡」という語は、近接する導
体や半導体基板や回路の他の機能への、（望ましくな
い）電流を測定することにより検出した任意の欠陥を含
むものとする。

【００２３】また、「ケア」アドレスとはその後の復号
回路で通常の機能を行うアドレスと定義する。「ドント
・ケア」アドレスとは、その後の復号がそのアドレスに
より使用不能にならないような状態に置かれたアドレス
と定義する。すなわち、すべての他の関連するアドレス
に適合するその後の復号動作は、「ドント・ケア」アド
レスの入力状態に関わらず適合する。

【００２４】Ａ． 第１態様−−回路 この発明の第１態様では、アドレス入力およびバッファ
回路を修正して、特定の復号動作に関連するアドレス
を、制御信号に応じて選択的にまた独立に「ドント・ケ
ア」状態に置くようにする。

【００２５】図１は、入力アドレスＡ_O 、
Ａ₁ 、．．．、Ａ_N-1 を用いて選択する、２^N 個の行す
なわちワード線ＷＬを備えるメモリアレイ（図１には示
していない）に用いる従来の行復号器ＲＤを示す。行復
号器ＲＤは、たとえばその出力が各ワード線ＷＬ０、Ｗ
Ｌ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２^N −１に結合す
る、ＮＡＮＤゲート１０で実現される。ＮＡＮＤゲート
１０の入力は図のようにバスＢＵＳを通して入力アドレ
スＡ_O 、Ａ₁ 、．．．、Ａ_N-1 と、入力アドレスＡ_O 、
Ａ₁、．．．、Ａ_N-1 の補アドレスＡ_O ＿、Ａ
₁ ＿、．．．、Ａ_N-1 ＿に結合する。インバータＩＮＶ
に直列に接続すると、各ＮＡＮＤゲート１０はＡＮＤゲ
ートになる。

【００２６】図２は、図１の従来の復号回路ＲＤを修正
してこの発明の方法を実現した回路を示す。図２の復号
回路ＲＤは、集積回路アレイ内の欠陥を検出するのに用
いる。図１の回路と同様に、図２の復号回路はアレイの
行導体ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ
２^N −１に結合する。また図１の回路と同様に、図２の
復号回路はアレイの各行導体ＷＬ０、ＷＬ１、ＷＬ２、
ＷＬ３、．．．、ＷＬ２^N −１に高状態か低状態の中の
どちらかを与えることができる。図２の復号回路は複数
の２進アドレス入力Ａ_O 、Ａ₁ 、．．．、Ａ_N-1 を持
つ。Ａ_O 、Ａ₁ 、．．．、Ａ_N-1 の組み合わせから成る
各２進アドレス入力は、アレイの行導体ＷＬ０、ＷＬ
１、ＷＬ２、ＷＬ３、．．．、ＷＬ２^N −１にそれぞれ
対応する。また図２の復号回路は、各２進アドレス入力
Ａ_O 、Ａ₁ 、．．．、Ａ_N-1 にそれぞれ対応する制御信
号ＤＣ_O ＿、ＤＣ₁ ＿、．．．、ＤＣ_N-1 ＿を持つ。各
２進アドレス入力Ａ_O 、Ａ₁ 、．．．、Ａ_N-1 と各対応
する制御信号ＤＣ_O ＿、ＤＣ₁＿、．．．、ＤＣ_N-1 ＿
は、論理回路に結合する。この論理回路は特定の２進ア
ドレス入力Ａ_O 、Ａ₁ 、．．．、Ａ_N-1 に対応する行導
体ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２^N
−１を、対応する２進アドレス入力Ａ_O 、
Ａ₁ 、．．．、Ａ_N-1 に関係なく強制的に高状態または
低状態にする。

【００２７】図２の例示の回路では、論理回路は第１お
よび第２ＮＡＮＤゲート１１の対と、２進アドレス入力
に結合する第１ＮＡＮＤ回路１１の入力と、前記２進ア
ドレス入力の反転に結合する第２ＮＡＮＤゲート１１の
入力と、対応する制御信号に結合する第１および第２Ｎ
ＡＮＤゲートのそれぞれの入力と、ＢＵＳとＡＮＤ回路
１０とＩＮＶを通して対応する行導体ＷＬ０、ＷＬ１、
ＷＬ２、ＷＬ３、．．．、ＷＬ２^N −１に結合する第１
および第２ＮＡＮＤ回路の出力を備える。制御信号ＤＣ
_O ＿、ＤＣ₁ ＿、．．．、ＤＣ_N-1 ＿は、たとえば集積
回路アレイの外部の信号源から論理回路に結合してよ
い。図２の復号回路ＲＤでは、真のアドレスＡ_J と補ア
ドレスＡ_J ＿を共に「高」にすると、特定の入力アドレ
スＡ_J は「ドント・ケア」になる。

【００２８】前に従来の技術の項で説明した従来の方法
では、最下位の行入力アドレスＡ_Oを除いて、１つの
「ドント・ケア」制御信号ＤＣ_J ＿がすべての入力アド
レスＡ _J に共通である。これにより、前に説明した１つ
置きのワード線が高、の状態になる。

【００２９】図２では、各入力アドレスＡ_J を個別に
「ドント・ケア」にすることができる。このために、
「ドント・ケア」信号ＤＣ_O ＿、．．．、ＤＣ_N-1 ＿を
バスと定義し、それらをたとえば一群のラッチなどの信
号源から、または各入力アドレスＡ_J ピンにそれぞれ取
り付けた一群の高電圧センサから得る。

【００３０】図３（Ａ）と図３（Ｂ）の例では、アレイ
ＡＲＲへの入力アドレスＡ₁ 、．．．、Ａ_N-2 は低信号
ＤＣ₁ ＿、．．．、ＤＣ_N-2 ＿によりそれぞれ「ドント
・ケア」になり、入力アドレスＡ_O とＡ_N-1 だけが高信
号ＤＣ_O ＿とＤＣ_N-1 ＿によりそれぞれ「ケア」にな
る。このため１つ置きのワード線は高になるが、それは
アドレスＡ_N-1 により選択されたアレイの半分の中だけ
である。この発明の第２態様に関連して後で説明するよ
うに、アレイの半分だけに低抵抗の短絡があることが分
かっており、試験は高抵抗の短絡だけを探す場合は、そ
の半アレイではＩ _DDQ 試験のステップは飛ばしてよい。
その半アレイの他の部分のＩ_DDQ 試験は後のステップで
行う。

【００３１】図４（Ａ）−図４（Ｄ）は、Ａ_N-2 、Ａ
_N-1 、Ａ_O が高信号ＤＣ_N-2 ＿、ＤＣ _N-1 ＿、ＤＣ_O ＿
によりそれぞれ「ケア」になった、アレイＡＲＲ内の代
表的なワード線ＲＯＷを示す。アドレスＡ₁ 、．．．、
Ａ_N-3 は、低信号ＤＣ₁ ＿、．．．、ＤＣ_N-3 によりそ
れぞれ「ドント・ケア」になる。このため、アドレスＡ
_N-2 とＡ_N-1 により選択された四半分内の１つ置きの行
は高になり、他の３つの四半分内のすべての行は低にな
る。この発明の第２態様に関して後で説明するように、
図３（Ａ）と図３（Ｂ）のバイアス構成で見つかった短
絡を含まない任意の四半分についてＩ_DDQ 試験を行う。
もちろん第１ステップでアレイＡＲＲのどちらかの半分
に短絡がないことが分かった場合は、それらの四半分を
再試験する必要はない。しかしＡ_N-1 を「ドント・ケ
ア」信号にすれば、それらの四半分を便宜上含めてもそ
の後の試験には差し支えない。もちろん、たとえばＡ
_N-1 を「ドント・ケア」信号にして四半分を再試験する
場合は、図４（Ａ）−図４（Ｄ）のバイアス配列は適用
されないことが分かる。

【００３２】Ｂ． 第２態様−−Ｉ_DDQ 試験 冗長なセルの数は限られているので、低抵抗の短絡の数
は一般に少ない。したがって図３（Ａ）と図３（Ｂ）に
関する試験では、短絡したセルと冗長なセルとを交換し
た後でも、時間のかかるＩ_DDQ 試験をアレイの大部分で
行う。

【００３３】欠陥のないＣＭＯＳメモリでは導入する電
流が非常に小さいので、この発明の試験中に電源から導
入する電流は電流漏れの尺度になる。この発明の方法で
は、１つまたは複数の試験電流限界の形で評価基準を確
立する必要がある。この試験を用いて高抵抗の短絡を見
つける場合は、電流限界は比較的低い。電流限界は付勢
されるワード線の数に従って変わる。導体を全アレイに
わたって１つ置きに充電する場合は高い電流限界を用
い、アレイの一部の導体が同じ電圧の場合は低い電流限
界を用いる。ワード線を付勢せずに電流を測定して実際
の接合漏れ電流を決定し、これをここで用いる漏れ電流
限界に加えてよい。この試験を用いて欠陥のある拡散の
位置を探す場合は、電流限界の値は欠陥のある拡散によ
り導入される過大な電流により決定される。

【００３４】この発明の第２態様では第１態様のアドレ
ス入力およびバッファ回路を用い、既知の欠陥に電流が
流れないようにして、既知の欠陥を持つアレイを試験し
て他の高抵抗（低電流消費）欠陥を探す。（冗長な要素
と交換した既知の欠陥がない場合は、１つ置きのワード
線またはビット線を用いる従来の試験で十分である）。
一般に既知の欠陥は冗長な要素と交換済みである。交換
された欠陥を持つアレイを従来の並列法を用いて試験す
ると、「リペアード」欠陥により高電流が流れて他の高
抵抗すなわち微妙な欠陥を隠すので、これらの微妙な欠
陥を検出することができない。他方、修理された欠陥を
「表示する」ためにＩ_DDQ 試験を行毎にまたは列毎に行
う場合は、電流を測定する前に容量に充電する時間が必
要なために、試験時間は実用にならないほど長くなる。

【００３５】他の既知の欠陥がある場合に欠陥の存在を
検出する方法は次の通りである。 （ａ） アレイの少なくとも１つの最大数の１つ置きの
行の導体を第１電圧に接続し、アレイの前記最大数の他
の１つ置きの行の導体を第１電圧とは異なる第２電圧に
接続し、ただし前記最大数は既知の欠陥の１つにアドレ
スせずにアドレスすることのできる行の最大数であり、
（ｂ） 欠陥を持つ行を除くアレイのすべての行の試験
が終わるまで、任意の等しい最大数の１つ置きの行の導
体について、また次に小さい最大数の１つ置きの行の導
体と１つ置きの導体について、ステップ（ａ）を繰り返
す。（このステップは、すでに試験した、より小さい最
大数の１つ置きの行の別のグループを含んでよい。）

【００３６】最大数の１つ置きの行の導体は、アドレス
信号Ａ_O 、Ａ₁ 、．．．、Ａ_N-1 をワード線ＷＬ０、Ｗ
Ｌ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２^N −１に接続す
ることにより定義される。

【００３７】たとえば、アレイが１個の既知の欠陥を持
ち、かつＡ_O からＡ_N-1 までのＮアドレスと２^N 行を持
つ場合は、Ｉ_DDQ 試験は次のステップで行ってよい。 （１） Ａ_N-1 とＡ_O を「ケア」アドレスに、他のアド
レスを「ドント・ケア」アドレスに選択する。 （ａ） 既知の欠陥が Ａ_N-1 ＝１ でアドレスされる
半アレイにある場合は、Ａ_N-1 ＝０ に設定して Ａ_O
＝０ または Ａ_O ＝１ またはその両方でＩ_DDQ 試験
を行う。 （ｂ） 既知の欠陥が Ａ_N-1 ＝０ でアドレスされる
半アレイにある場合は、Ａ_N-1 ＝１ に設定して Ａ_O
＝０ または Ａ_O ＝１ またはその両方でＩ_DDQ 試験
を行う。 （ｃ） 既知の欠陥がＡ_N-1 で割れる半アレイの間の境
界にある場合は、まずＡ_N-1 ＝Ａ_O ＝０ に設定してＩ
_DDQ 試験を行い、次に Ａ_N-1 ＝Ａ_O ＝１にして同様な
Ｉ_DDQ 試験を行う。

【００３８】（２） 次にＡ_N-2 からＡ₁ までの各アド
レスにおいて、Ａ_O に加えて１アドレスを「ケア」に、
他のアドレスを「ドント・ケア」に選択する。選択され
たアドレスをＡ_N-1 に置き換えてステップ（１）を繰り
返す。「Ａ_N-1 でアドレスされる半アレイ」は「Ａ_N-1
とＡ_N-2 によりアドレスされる四半分アレイ（または、
この試験が前に試験した四半分を含む場合は、Ａ_N-2 に
よりアドレスされる２個の四半分）」になり、「Ａ_N-1
とＡ_N-2 とＡ_N-3 によりアドレスされる八分の一アレイ
（または、この試験が前に試験した八分の一を含む場合
は、Ａ_N-3 によりアドレスされる４個の八分の一アレ
イ）」になる、など。

【００３９】アレイが２個の既知の欠陥を持ち、かつＡ
_O からＡ_N-1 までのＮアドレスと２ ^N 行を持つ場合は、
Ｉ_DDQ 試験は次のステップで行ってよい。 （１） Ａ_N-1 からＡ₁ までのアドレスから、２個の既
知の欠陥を区別するアドレスを選択する。すなわち、Ａ
_K ＝０ が１個の欠陥にアドレスし Ａ_K ＝１が他の欠
陥にアドレスするように、アドレスＡ_K を選択する。 （２） Ａ_K を「ケア」アドレスに選択する。Ａ_K がＡ
_N-1 でない場合は、Ａ _N-1 とＡ_O も「ケア」アドレスに
選択し、他のアドレスを「ドント・ケア」にする。Ａ_K
がＡ_N-1 の場合は、Ａ_K に加えてまずＡ_N-2 とＡ_O を
「ケア」アドレスにする。 （ａ） Ａ_K ＝０ を選択して次のステップを行う。 （ｉ） Ａ_K ＝０ でアドレスされる既知の欠陥が Ａ
_N-1 ＝１ でアドレスされる半アレイ内にある場合は、
Ａ_N-1 ＝０ に設定して Ａ_O ＝０ または Ａ_O ＝１
またはその両方でＩ_DDQ 試験を行う。 （ｉｉ） Ａ_K ＝０ でアドレスされる既知の欠陥が
Ａ_N-1 ＝０ でアドレスされる半アレイ内にある場合
は、Ａ_N-1 ＝１ に設定して Ａ_O ＝０ またはＡ_O ＝
１ またはその両方でＩ_DDQ 試験を行う。 （ｉｉｉ） Ａ_K ＝０ でアドレスされる既知の欠陥が
Ａ_N-1 で割れる半アレイの間の境界にある場合は、まず
Ａ_N-1 ＝Ａ_O ＝０ に設定してＩ_DDQ 試験を行い、次
に Ａ_N-1 ＝Ａ_O ＝１ にして同様なＩ_DDQ 試験を行
う。

【００４０】（ｂ） Ａ_K ＝１ を選択して次のステッ
プを行う。 （ｉ） Ａ_K ＝１ でアドレスされる既知の欠陥が Ａ
_N-1 ＝１ でアドレスされる半アレイ内にある場合は、
Ａ_N-1 ＝０ に設定して Ａ_O ＝０ または Ａ_O ＝１
またはその両方でＩ_DDQ 試験を行う。 （ｉｉ） Ａ_K ＝１ でアドレスされる既知の欠陥が
Ａ_N-1 ＝０ でアドレスされる半アレイ内にある場合
は、Ａ_N-1 ＝１ に設定して Ａ_O ＝０ または Ａ_O
＝１ またはその両方でＩ_DDQ 試験を行う。 （ｉｉｉ） Ａ_K ＝１ でアドレスされる既知の欠陥が
Ａ_N-1 で割れる半アレイの間の境界にある場合は、まず
Ａ_N-1 ＝Ａ_O ＝０ に設定してＩ_DDQ 試験を行い、次
に Ａ_N-1 ＝Ａ_O ＝１ にして同様なＩ_DDQ 試験を行
う。

【００４１】（３） 次にＡ_K を除くＡ_N-2 からＡ₁ ま
での各アドレスにおいて、Ａ_O とＡ _K に加えて１アドレ
スを「ケア」に、他のアドレスを「ドント・ケア」に選
択する。選択されたアドレスをＡ_N-1 に置き換えて、ス
テップ（２）を繰り返す。

【００４２】再び最大数の１つ置きの行の導体は、アド
レス信号Ａ_O 、Ａ₁ 、．．．、Ａ_{N- 1} をワード線ＷＬ
０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２^N −１に
接続することにより定義される。

【００４３】アレイが２個の既知の欠陥を持ち、かつＡ
_O からＡ_N-1 までのＮアドレスと２ ^N 行を持つ場合は、
Ｉ_DDQ 試験はまた次のステップで行ってよい。 （１） Ａ_N-1 とＡ_O を「ケア」アドレスに選択する。
どの既知の欠陥も Ａ _N-1 ＝０ である半アレイ内にな
く、かつ２個の半アレイの間の境界にも既知の欠陥がな
い場合は、Ａ_N-1 ＝０ および Ａ_O ＝１ にしてこの
半アレイを試験する。既知の欠陥が境界にある場合は
Ａ_N-1 ＝Ａ_O ＝０ を用いる。 （２） どの既知の欠陥も Ａ_N-1 ＝１ である半アレ
イ内になく、かつ２個の半アレイの間の境界にも既知の
欠陥がない場合は、Ａ_N-1 ＝１ および Ａ_O＝０にし
てこの半アレイを試験する。既知の欠陥が境界にある場
合は、Ａ_N-1 ＝Ａ_O ＝１ を用いる。

【００４４】（３） Ａ_N-1 の１つの状態で１個の既知
の短絡を持ち、かつ他の短絡がＡ_{N- 1} で選択される２個
の半アレイの間の境界にまたがる場合は、１個の既知の
欠陥を持つＡ_N-1 の１つの状態がある。別の半アレイに
は既知の欠陥がなく、試験は済んでいる。試験がまだ済
んでいなくて１つの既知の短絡がある半アレイを試験す
るには、Ａ_N-1 の状態をその半アレイを選択する状態に
する。やはり Ａ_O ＝Ａ_N-1 に設定する。ここでこの半
アレイを、１個の既知の短絡を持つ場合として正確に試
験する。というのは、この半アレイは実際上、１個の既
知の短絡を持つ全アレイと同等だからである。すなわ
ち、まずＡ_N-2 とＡ_O を（Ａ_N-1 に加えて）「ケア」に
する。次にＡ_N-3 とＡ_O （もちろんＡ_N-1 を加えて）を
用い、次にＡ_N-4 とＡ_O （プラスＡ_N-1 ）を用いる、な
ど。

【００４５】（４） しかしＡ_N-1 の各状態で１個の既
知の欠陥がある場合は、（ａ） Ａ_N-1 ＝０ にし、ア
ドレスＡ_N-2 からＡ_O を用いて、この半アレイを１個の
既知の短絡を持つ場合として正確に試験する。すなわ
ち、まずＡ_N-2とＡ_O （低に保持されているＡ_N-1 に加
えて）を「ケア」にし、次にＡ_N-3 とＡ _O を用い、次に
Ａ_N-4 とＡ_O を用いる、など。（ｂ） Ａ_N-1 ＝１ に
して上記を繰り返す。 （５） 既知の両欠陥を含むＡ_N-1 の１つの状態がある
場合は、Ａ_N-1 をまったく無視してＮを増分する。した
がってＡ_N-2 だったものをＡ_N-1 と呼ぶ。次にステップ
（１）に進む。

【００４６】再び最大数の１つ置きの行の導体は、アド
レス信号Ａ_O 、Ａ₁ 、．．．、Ａ_{N- 1} をワード線ＷＬ
０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２^N −１に
接続することにより定義される。

【００４７】アレイがＭ個の既知の欠陥を持ち、かつＡ
_O からＡ_N-1 までのＮアドレスと２ ^N 行を持つ場合は、
Ｉ_DDQ 試験は上述の手続きを拡張して、Ａ_O に加えてＭ
個の「ケア」アドレスを用いて行ってよい。Ｍ−１個の
「ケア」アドレスを用いて多重欠陥を区別し、既知の欠
陥を１つだけ持つ場合の方法にＡ_O と他の「ケア」アド
レスを用いてアレイを試験する。特殊な場合は、Ｍ−１
個より少ない「ケア」アドレスでＭ個の欠陥を区別する
ことができる。しかし一般の場合は、Ｍ−１個の「ケ
ア」アドレスが必要である。

【００４８】Ｃ． 第３態様−−欠陥の種類と位置の検
出 欠陥のないＣＭＯＳメモリアレイでは導入される電流が
非常に小さいので、この発明の試験中に電源から導入さ
れる電流は電流漏れの尺度になる。この発明の方法で
は、１つまたは複数の試験電流限界の形で評価基準を確
立する必要がある。この試験を用いて高抵抗の短絡を見
つける場合は、電流限界は比較的低い。この試験を用い
て低抵抗の短絡を見つける場合は、電流限界は比較的高
い。どちらの場合も、電流限界は付勢されるワード線の
数に従って変わる。導体を全アレイにわたって１つ置き
に充電する場合は高い電流限界を用い、アレイの一部の
導体が同じ電圧の場合は低い電流限界を用いる。ワード
線を付勢せずに電流を測定して実際の接合漏れ電流を決
定し、これをここで用いる漏れ電流限界に加えてよい。

【００４９】この発明の第３態様では上述の第１態様の
説明で用いたアドレス入力およびバッファ回路を用い、
欠陥の数が_N-2 を超えない場合は、Ａ_O からＡ_N-1 とい
うＮ個のアドレス入力と２^N 行を持つアレイ内の欠陥の
数と位置を決定するために、以下のステップを行う。 （１） Ａ_O を「ケア」アドレスに、他のアドレスを
「ドント・ケア」アドレスに選択して電流を測定する。 （ａ） 電流が所定の限界を超えない場合はアレイには
欠陥がなく、試験を終了する。 （ｂ） 電流が所定の限界を超える場合は、アレイには
少なくとも１個の欠陥がある。

【００５０】（２） Ａ_N-1 とＡ_O を「ケア」アドレス
に、他のアドレスを「ドント・ケア」アドレスに選択す
る。 （ａ） Ａ_N-1 ＝Ａ_O ＝０ を選択して電流を測定す
る。電流が所定の限界を超える場合は、Ａ_N-1 ＝０ で
アドレスされる半アレイ内に少なくと１個の欠陥があ
る。 （ｂ） Ａ_N-1 ＝Ａ_O ＝１ を選択して電流を測定す
る。電流が所定の限界を超える場合は、Ａ_N-1 ＝１ で
アドレスされる半アレイ内に少なくと１個の欠陥があ
る。

【００５１】（ｃ） （ａ）でも（ｂ）でも電流が所定
の電流限界を超えない場合は、Ａ _N-1 とＡ_O の他の２つ
の論理組み合わせを選択してそれぞれ電流を測定する。
この２つの組み合わせのどちらかが電流限界を超える場
合は、Ａ_N-1 ＝０ と Ａ _N-1 ＝１ でアドレスされる
半アレイの間の丁度中央に欠陥があるか、または一方の
半アレイ内に整流型の欠陥があることを示す。試験方法
がワード線の間の整流型の短絡に関連する場合は、近接
するワード線を逆向きに付勢しなければならない。整流
型の短絡を試験する１つの方法では、次のように電圧を
印加する。たとえば、 Ａ_N-1 が「ケア」アドレスの場
合は Ａ_O ＝Ａ_N-1 を選択する。そうでない場合は、最
上位の「ケア」アドレスの逆の状態にＡ_O を選択する。
実際上、２個以上の「ケア」アドレス（プラスＡ_O ）が
ある場合は、上半分と下半分のアレイの間の境界はバイ
アスされたワード線から離れているので、Ａ_O の状態は
関係ない。

【００５２】（ｄ） （ａ）と（ｂ）の一方だけ過大な
電流を引く場合は、可能性のある欠陥はすべてそのアド
レス内でＡ_N-1 の同じ状態を持つはずである。この状態
に注意して、その後の試験中はＡ_N-1 をこの状態にする
かまたは「ドント・ケア」にする。 （ｅ） （ａ）も（ｂ）も過大な電流を導入する場合は
少なくとも２個の欠陥があり、それらはＡ_N-1 で割れる
別個の半アレイ内にある。この場合は、Ａ_{N- 1} はその後
の試験中は「ケア」アドレスに留める必要がある。次の
ステップを２度、１度は Ａ_N-1 ＝０ について、１度
は Ａ_N-1 ＝１ について行う。

【００５３】（３） 次にＡ_N-2 からＡ₁ までの各アド
レスにおいて、Ａ_O に加えて１アドレスを「ケア」に選
択し、以前のステップで決定された恐らく高位のアドレ
スを強制的に「ケア」に選択する。他のアドレスは「ド
ント・ケア」に選択する。選択されたアドレスをＡ_N-1
に置き換えて、ステップ（２）を繰り返す。次にＡ_{N- 2}
からＡ₁ までの各アドレスを考慮する際に、欠陥にアド
レスする各アドレス状態と、その後のステップで強制的
に「ケア」になるアドレスに注意する。すべてのアドレ
スを用いれば、すべての欠陥を探すのに十分な情報があ
る。

【００５４】これまで、この発明についてワード線すな
わち行に関連して説明したが、ある種類の電源から得ら
れるバイアス（高）を１つ置きの列に与える場合は、列
にも同様に適用できる。論理回路が適当な方法で復号さ
れ、論理回路が選択的な使用不能化(disablement) すな
わち冗長回路置換を用いる場合は、普通のアレイを持つ
他の論理回路にもこの発明を適用することができる。

【００５５】この発明について例示の実施態様を参照し
て説明したが、この説明は制限的に解釈してはならな
い。例示の実施態様の種々の修正やこの発明の別の実施
態様も、この発明を参照すれば当業者には明らかであ
る。したがって、特許請求の範囲はこの発明の範囲内に
あるすべての修正や実施態様を含むものである。

【００５６】以上の説明に関して更に以下の項を開示す
る。 （１） 集積回路アレイ内の欠陥を検出するのに用い、
前記アレイの行導体に結合し、前記アレイの各行導体に
高状態または低状態のどちらかを与える復号回路であっ
て、２進アドレス入力であって、その各組み合わせが前
記アレイの行導体に対応する２進アドレス入力、各２進
アドレス入力に対応する制御信号、各前記２進アドレス
入力と各前記対応する制御信号は、前記２進アドレス入
力の状態に関わらず前記２進アドレス入力によって制御
される行導体を強制的に前記高状態または低状態にする
論理回路に結合するもの、を備える復号回路。

【００５７】（２） 前記論理回路は、第１および第２
ＮＡＮＤ回路と、前記２進アドレス入力に結合する前記
第１ＮＡＮＤ回路の入力と、前記２進アドレス入力の反
転に結合する前記第２ＮＡＮＤ回路の入力と、前記対応
する制御信号に結合する前記第１および第２ＮＡＮＤ回
路のそれぞれの入力と、バスとＡＮＤ回路を通して前記
対応する行導体に結合する前記第１および第２ＮＡＮＤ
回路の出力を備える、第１項記載の復号回路。 （３） 前記制御信号は前記集積回路アレイの外部の信
号源から前記論理回路に結合する、第１項記載の復号回
路。

【００５８】（４） 他の既知の欠陥がある場合に欠陥
の存在を検出する方法であって、（ａ） アレイの少な
くとも１つの最大数の１つ置きの行の導体を第１電圧に
接続し、アレイの前記最大数の他の１つ置きの行の導体
を前記第１電圧とは異なる第２電圧に接続し、ただし前
記最大数は既知の欠陥の１つにアドレスせずにアドレス
することのできる前記行の最大数であり、（ｂ） 前記
欠陥を持つ行を除く前記アレイのすべての行の試験が終
わるまで、任意の等しい最大数の１つ置きの行の導体に
ついて、また次に小さい最大数の１つ置きの行の導体と
１つ置きの導体について、ステップ（ａ）を繰り返す、
ことを含む、欠陥の存在を検出する方法。

【００５９】（５） 前記集積回路アレイは不揮発性メ
モリである、第４項記載の欠陥の存在を検出する方法。 （６） 前記行の導体はワード線導体である、第４項記
載の欠陥の存在を検出する方法。 （７） 前記行の導体はビット線導体である、第４項記
載の欠陥の存在を検出する方法。

【００６０】（８） 集積回路アレイ内の近接する並行
な行の導体の間の欠陥を検出する方法であって、（ａ）
前記アレイのすべての１つ置きの行の導体を第１電圧
に接続し、前記アレイの他の１つ置きの行の導体を第１
電圧とは異なる第２電圧に接続して、前記第１電圧と前
記第２電圧の間の電流を測定し、（ｂ） 前記電流が第
１限界を超えない場合は前記処理を終了し、（ｃ） 前
記電流が前記第１限界を超える場合は、前記アレイ全体
ではなく前記アレイの第１半分と第２半分について、前
記アレイの試験中でない半分のすべての行の導体を前記
第２電圧に接続して、ステップ（ａ）を別個に繰り返
し、（ｄ） ステップ（ｃ）で前記アレイの前記半分に
おいて前記電流が第２限界を超える場合は、前記アレイ
の試験中でないすべての行を前記第２電圧に接続して、
前記アレイ全体ではなく前記半分内の前記アレイの各四
半分についてステップ（ａ）を繰り返し、（ｅ） ステ
ップ（ｄ）で前記アレイの前記四半分において前記電流
が第３限界を超える場合は、前記アレイの試験中でない
すべての行を前記第２電圧に接続して、前記アレイ全体
ではなく前記四半分内の前記アレイの各八分の一につい
てステップ（ａ）を繰り返す、ことを含む、集積回路ア
レイ内の近接する並行な行の導体の間の欠陥を検出する
方法。

【００６１】（９） ２で割れるアレイの部分について
また所定の電流限界について、前記欠陥に関する十分な
情報が得られるまで同様なステップを行うことを含む、
第８項記載の集積回路アレイ内の近接する並行な行の導
体の間の欠陥を検出する方法。 （１０） 前記集積回路アレイは不揮発性メモリであ
る、第８項記載の集積回路アレイ内の近接する並行な行
の導体の間の欠陥を検出する方法。 （１１） 前記行の導体はワード線導体である、第８項
記載の集積回路アレイ内の近接する並行な行の導体の間
の欠陥を検出する方法。 （１２） 前記行の導体はビット線導体である、第８項
記載の集積回路アレイ内の近接する並行な行の導体の間
の欠陥を検出する方法。

【００６２】（１３） 前記第１電圧は供給電圧の１端
子の電圧であり、前記第２電流は前記供給電圧の第２端
子の電圧である、第８項記載の集積回路アレイ内の近接
する並行な行の導体の間の欠陥を検出する方法。 （１４） 前記第１電圧は供給電圧の１端子の電圧であ
り、前記第２電流は前記供給電圧の第２端子の電圧であ
り、前記電流は前記供給電圧を通して測定される電流で
ある、第８項記載の集積回路アレイ内の近接する並行な
行の導体の間の欠陥を検出する方法。 （１５） 前記電流限界は、前記並行な行の導体の近接
する導体間の低抵抗の短絡を通る電流に関連する、第８
項記載の集積回路アレイ内の近接する並行な行の導体の
間の欠陥を検出する方法。

【００６３】（１６） 前記電流限界は、前記並行な行
の導体の近接する導体間の高抵抗の短絡を通る電流に関
連する、第８項記載の集積回路アレイ内の近接する並行
な行の導体の間の欠陥を検出する方法。 （１７） 前記電流限界は、前記並行な行の導体の近接
する導体間の高抵抗の短絡を通る電流に関連し、低抵抗
の短絡を通る電流を決定するステップは省略する、第８
項記載の集積回路アレイ内の近接する並行な行の導体の
間の欠陥を検出する方法。 （１８） 前記電流限界は同じである、第８項記載の集
積回路アレイ内の近接する並行な行の導体の間の欠陥を
検出する方法。 （１９） 任意の前記電流限界を超える場合は前記試験
を終了する、第８項記載の集積回路アレイ内の近接する
並行な行の導体の間の欠陥を検出する方法。

【００６４】（２０） 集積回路アレイＡＲＲ内の並行
な行の導体ＲＯＷの間の欠陥を検出する方法であって、
（ａ）アレイＡＲＲのすべての１つ置きの行ＲＯＷの導
体を第１電圧Ｖ_DDに接続し、アレイＡＲＲの他の１つ置
きの行ＲＯＷの導体を第１電圧とは異なる第２電圧Ｖ
_REF に接続して引かれる電流を測定し、（ｂ）電流が第
１限界を超えない場合は処理を終了し、（ｃ）電流が第
１限界を超える場合は、アレイ全体でなくアレイの第１
および第２半分について、アレイＡＲＲの試験中でない
半分のすべての行ＲＯＷの導体を第２電圧Ｖ_REF に接続
して、ステップ（ａ）を別個に繰り返し、（ｄ）ステッ
プ（ｃ）でアレイＡＲＲの半分において電流が第２限界
を超える場合は、アレイＡＲＲの試験中でないすべての
行ＲＯＷを第２電圧Ｖ_REF に接続して、その半分内のア
レイＡＲＲの各四半分についてステップ（ａ）を繰り返
し、（ｅ）ステップ（ｄ）でアレイＡＲＲの四半分にお
いて電流が第３限界を超える場合は、２で割れるアレイ
ＡＲＲの部分についてまた所定の電流限界について、欠
陥に関する十分な情報が得られるまで同様なステップを
続ける。

【図面の簡単な説明】

【図１】例示の従来の行復号器の電気的略図。

【図２】図１の従来の行復号器をこの発明の方法で用い
るように修正した略図。

【図３】アドレスの特定の組を図２の復号器に与えたと
きのアレイのワード線の電圧を示す図。

【図４】既知の高抵抗の電流路を持つアレイにＩ_DDQ 試
験を行うため、または既知の電流路の種類と位置を決定
するため、特定のアドレスを図２の復号器に与えたとき
のアレイのワード線の電圧を示す図。

【符号の説明】

１０、１１ ＮＡＮＤゲート ＲＤ 行復号器 Ａ_O 、．．．、Ａ_N-1 入力アドレス ＷＬ０，．．．，ＷＬ２^N −１ 行導体（ワード線）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 集積回路アレイ内の欠陥を検出するのに
   用い、前記アレイの行導体に結合し、前記アレイの各行
   導体に高状態または低状態のどちらかを与える復号回路
   であって、 ２進アドレス入力であって、その各組み合わせが前記ア
   レイの行導体に対応する２進アドレス入力、 各２進アドレス入力に対応する制御信号、 各前記２進アドレス入力と各前記対応する制御信号は、
   前記２進アドレス入力の状態に関わらず、前記２進アド
   レス入力によって制御される行導体を強制的に前記高状
   態または低状態にする論理回路に結合するもの、を備え
   る復号回路。
2. 【請求項２】 他の既知の欠陥がある場合に欠陥の存在
   を検出する方法であって、（ａ） アレイの少なくとも
   １つの最大数の１つ置きの行の導体を第１電圧に接続
   し、アレイの前記最大数の他の１つ置きの行の導体を前
   記第１電圧とは異なる第２電圧に接続し、ただし前記最
   大数は既知の欠陥の１つにアドレスせずにアドレスする
   ことのできる前記行の最大数であり、（ｂ） 前記欠陥
   を持つ行を除く前記アレイのすべての行の試験が終わる
   まで、任意の等しい最大数の１つ置きの行の導体につい
   て、また次に小さい最大数の１つ置きの行の導体と１つ
   置きの導体について、ステップ（ａ）を繰り返す、こと
   を含む、欠陥の存在を検出する方法。