JP2978329B2 - 半導体メモリ装置及びそのビット線の短絡救済方法 - Google Patents
半導体メモリ装置及びそのビット線の短絡救済方法Info
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- line
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Description
【０００１】
【産業上の利用分野】この発明は、メモリセルアレイよ
り構成され、メモリセルのデータを出力するビット線を
有する半導体メモリ装置に関し、特にビット線間の短絡
（ショート）の処理に関する。
り構成され、メモリセルのデータを出力するビット線を
有する半導体メモリ装置に関し、特にビット線間の短絡
（ショート）の処理に関する。
【０００２】
【従来の技術】図６に従来の半導体メモリ装置の回路図
の一例を示す。図において、１はビット線、２はセレク
タ、３は行デコーダ、４はメモリセルをマトリクス状に
配置して成るメモリセルアレイである。メモリセルアレ
イ４のデータ出力線としてのビット線１は平行に複数本
配線され、セレクタ２に接続されている。また、ワード
線（図示せず）は行デコーダ３に接続されている。
の一例を示す。図において、１はビット線、２はセレク
タ、３は行デコーダ、４はメモリセルをマトリクス状に
配置して成るメモリセルアレイである。メモリセルアレ
イ４のデータ出力線としてのビット線１は平行に複数本
配線され、セレクタ２に接続されている。また、ワード
線（図示せず）は行デコーダ３に接続されている。
【０００３】次に作用を説明する。メモリセルの内容は
ワード線を指定することにより指定されたワード線上す
べてのセルが読み出される。指定されたワード線上のす
べてのセルはその内容をビット線１に出力し、セレクタ
２により、選択されたビット線１のみのデータが出力さ
れる。メモリセルのデータ出力線として例えば隣接する
ビット線１間に異物Ｅが介在することによりビット線間
ショートが生じる。従来、半導体メモリ装置におけるビ
ット線間ショートのリジェクト（ビット線間が短絡して
いる装置の排除）は、メモリセルの内容を読み出し、そ
れが期待値と一致するか否かの判断で、間接的に行って
いた。
ワード線を指定することにより指定されたワード線上す
べてのセルが読み出される。指定されたワード線上のす
べてのセルはその内容をビット線１に出力し、セレクタ
２により、選択されたビット線１のみのデータが出力さ
れる。メモリセルのデータ出力線として例えば隣接する
ビット線１間に異物Ｅが介在することによりビット線間
ショートが生じる。従来、半導体メモリ装置におけるビ
ット線間ショートのリジェクト（ビット線間が短絡して
いる装置の排除）は、メモリセルの内容を読み出し、そ
れが期待値と一致するか否かの判断で、間接的に行って
いた。
【０００４】
【発明が解決しようとする課題】従来の半導体メモリ装
置は以上のように構成されているので、メモリセルのデ
ータ出力線として例えばビット線間ショートのリジェク
トは、間接的なテストで判断しなければならず、テスト
精度の信頼性が低かった。また、テスト時間の長時間化
などの問題点があった。
置は以上のように構成されているので、メモリセルのデ
ータ出力線として例えばビット線間ショートのリジェク
トは、間接的なテストで判断しなければならず、テスト
精度の信頼性が低かった。また、テスト時間の長時間化
などの問題点があった。
【０００５】さらに、ビット線間ショートと判断された
装置は不良品として排除していたため歩留りが悪かっ
た。
装置は不良品として排除していたため歩留りが悪かっ
た。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、ショートを起こしているビッ
ト線間を流れるリーク電流量の観測から、ビット線間シ
ョートのリジェクトを精度良く、短時間で行える半導体
メモリ装置を得ることを目的としている。
るためになされたもので、ショートを起こしているビッ
ト線間を流れるリーク電流量の観測から、ビット線間シ
ョートのリジェクトを精度良く、短時間で行える半導体
メモリ装置を得ることを目的としている。
【０００７】さらに上記半導体メモリ装置におけるビッ
ト線間ショート不良を救済できて、歩留りを向上できる
ビット線の短絡救済方法を提供することを目的とする。
ト線間ショート不良を救済できて、歩留りを向上できる
ビット線の短絡救済方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明の請求項１によ
る半導体メモリ装置は、メモリセルをマトリクス状に配
置して成るメモリセルアレイ４と、上記メモリセルのデ
ータを出力する複数のビット線１とを有し、隣接するビ
ット線の各々をスイッチング素子を介して順次交互に電
源電位ライン，グランドラインに接続して成るものであ
り、上記電源電位ラインには上記スイッチング素子とし
てＰチャネルトランジスタ５が、上記グランドラインに
は上記スイッチング素子としてＮチャネルトランジスタ
６が接続されて成るものである。
る半導体メモリ装置は、メモリセルをマトリクス状に配
置して成るメモリセルアレイ４と、上記メモリセルのデ
ータを出力する複数のビット線１とを有し、隣接するビ
ット線の各々をスイッチング素子を介して順次交互に電
源電位ライン，グランドラインに接続して成るものであ
り、上記電源電位ラインには上記スイッチング素子とし
てＰチャネルトランジスタ５が、上記グランドラインに
は上記スイッチング素子としてＮチャネルトランジスタ
６が接続されて成るものである。
【０００９】また、この発明の請求項２による半導体メ
モリ装置のビット線の短絡救済方法は、上記半導体メモ
リ装置の電源電位ライン，グランドラインに電源１０を
接続するとともに、上記スイッチング素子をオンして、
ビット線に過電圧を加え、隣接するビット線間を短絡す
る異物を上記過電圧によるジュール熱で焼き切るように
するものである。さらに、この発明の請求項３による半
導体メモリ装置は、上記電源電位ライン，グランドライ
ンに電源を接続するとともに、上記スイッチング素子を
オンして、ビット線に過電圧を加え、隣接するビット線
間を短絡する異物を上記過電圧によるジュール熱で焼き
切るための手段を備えたものである。
モリ装置のビット線の短絡救済方法は、上記半導体メモ
リ装置の電源電位ライン，グランドラインに電源１０を
接続するとともに、上記スイッチング素子をオンして、
ビット線に過電圧を加え、隣接するビット線間を短絡す
る異物を上記過電圧によるジュール熱で焼き切るように
するものである。さらに、この発明の請求項３による半
導体メモリ装置は、上記電源電位ライン，グランドライ
ンに電源を接続するとともに、上記スイッチング素子を
オンして、ビット線に過電圧を加え、隣接するビット線
間を短絡する異物を上記過電圧によるジュール熱で焼き
切るための手段を備えたものである。
【００１０】
【作用】この発明の請求項１による半導体メモリ装置に
よれば、スイッチング素子をオンして隣接するビット線
間に流れるリーク電流量を観測することで、ビット線間
ショート不良の判定を行う。
よれば、スイッチング素子をオンして隣接するビット線
間に流れるリーク電流量を観測することで、ビット線間
ショート不良の判定を行う。
【００１１】また、この発明の請求項２による半導体メ
モリ装置のビット線の短絡救済方法は、上述の半導体メ
モリ装置のスイッチング素子をオンして、ビット線に過
電圧を加え、線間ショートの原因となる異物をジュール
熱で焼き切る。さらに、この発明の請求項３による半導
体メモリ装置は、隣接するビット線間を短絡する異物を
過電圧によるジュール熱で焼き切るための手段により、
線間ショートの原因となる異物をジュール熱で焼き切
る。
モリ装置のビット線の短絡救済方法は、上述の半導体メ
モリ装置のスイッチング素子をオンして、ビット線に過
電圧を加え、線間ショートの原因となる異物をジュール
熱で焼き切る。さらに、この発明の請求項３による半導
体メモリ装置は、隣接するビット線間を短絡する異物を
過電圧によるジュール熱で焼き切るための手段により、
線間ショートの原因となる異物をジュール熱で焼き切
る。
【００１２】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１はメモリセルのデー
タを出力するビット線、２はいずれかのビット線１を選
択するセレクタ、３は行デコーダ、４はメモリセルをマ
トリクス状に配置して成るメモリセルアレイ、５，６は
スイッチング素子としてのトランジスタであり、５はＰ
チャネルトランジスタ、６は制御信号φ（Ｈレベル）に
よりオンするＮチャネルトランジスタである。７はトラ
ンジスタ制御信号φ反転用のインバータであり、Ｐチャ
ネルトランジスタ５をオンする。８はＶＣＣ（電源電
位）、９はＶＳＳ（グランド電位）である。上記ビット
線１は平行に複数本配線され、セレクタ２に接続されて
いる。また、行デコーダ３には図示しない複数のワード
線が接続されている。Ｐチャネルトランジスタ５，Ｎチ
ャネルトランジスタ６は隣接するビット線１に交互に設
けられており、Ｐチャネルトランジスタ５はＶＣＣ８
に、Ｎチャネルトランジスタ６はＶＳＳ９にソース側が
接続されている。
ついて説明する。図１において、１はメモリセルのデー
タを出力するビット線、２はいずれかのビット線１を選
択するセレクタ、３は行デコーダ、４はメモリセルをマ
トリクス状に配置して成るメモリセルアレイ、５，６は
スイッチング素子としてのトランジスタであり、５はＰ
チャネルトランジスタ、６は制御信号φ（Ｈレベル）に
よりオンするＮチャネルトランジスタである。７はトラ
ンジスタ制御信号φ反転用のインバータであり、Ｐチャ
ネルトランジスタ５をオンする。８はＶＣＣ（電源電
位）、９はＶＳＳ（グランド電位）である。上記ビット
線１は平行に複数本配線され、セレクタ２に接続されて
いる。また、行デコーダ３には図示しない複数のワード
線が接続されている。Ｐチャネルトランジスタ５，Ｎチ
ャネルトランジスタ６は隣接するビット線１に交互に設
けられており、Ｐチャネルトランジスタ５はＶＣＣ８
に、Ｎチャネルトランジスタ６はＶＳＳ９にソース側が
接続されている。
【００１３】上記半導体メモリ装置のビット線間リーク
電流量を測定する測定回路の一例を図４に示す。図４に
おいて、１０は電源、１１はビット線間のリーク電流を
計測する測定器としての電流計、１２は上述の半導体メ
モリ装置、あるいはメモリ内蔵型のマイクロコンピュー
タを示す。１３はＶＣＣピン、１４は電源電位ライン、
１５はＶＳＳピン、１６はグランドラインである。
電流量を測定する測定回路の一例を図４に示す。図４に
おいて、１０は電源、１１はビット線間のリーク電流を
計測する測定器としての電流計、１２は上述の半導体メ
モリ装置、あるいはメモリ内蔵型のマイクロコンピュー
タを示す。１３はＶＣＣピン、１４は電源電位ライン、
１５はＶＳＳピン、１６はグランドラインである。
【００１４】次に動作について説明する。今、テストモ
ード時により、セレクタ２及び行デコーダ３から出力さ
れるワード線をアンアクティブ状態にしておく、トラン
ジスタ制御信号φにより、Ｐチャネルトランジスタ５及
びＮチャネルトランジスタ６を同時にアクティブ（オ
ン）状態にすると、ビット線１は交互にＶＣＣ，ＶＳＳ
ラインとなり、隣接するビット線１間に異物Ｅが介在し
て線間ショートしていれば、ＶＣＣ８，ＶＳＳ９間のリ
ーク電流Ｉ量は増加することから、これを電流計１１で
観測することでビット線ショート不良をリジェクトでき
る。
ード時により、セレクタ２及び行デコーダ３から出力さ
れるワード線をアンアクティブ状態にしておく、トラン
ジスタ制御信号φにより、Ｐチャネルトランジスタ５及
びＮチャネルトランジスタ６を同時にアクティブ（オ
ン）状態にすると、ビット線１は交互にＶＣＣ，ＶＳＳ
ラインとなり、隣接するビット線１間に異物Ｅが介在し
て線間ショートしていれば、ＶＣＣ８，ＶＳＳ９間のリ
ーク電流Ｉ量は増加することから、これを電流計１１で
観測することでビット線ショート不良をリジェクトでき
る。
【００１５】通常ＩＣＣスタンバイリーク（クロック停
止時、常温）では、電流値は数μＡ程度（品種差はあ
る）。しかし、異物Ｅにより、ＶＣＣ−ＶＳＳがショー
トしていれば数百μＡ〜数十ｍＡ程度流れる。
止時、常温）では、電流値は数μＡ程度（品種差はあ
る）。しかし、異物Ｅにより、ＶＣＣ−ＶＳＳがショー
トしていれば数百μＡ〜数十ｍＡ程度流れる。
【００１６】上記実施例によれば、メモリセルの読み出
しテストをすることなくビット線間ショートをリジュク
トできるが、どのビット線間に異物Ｅが介在しているの
か特定するのならば、メモリセルの読み出しテストをす
れば特定できる。
しテストをすることなくビット線間ショートをリジュク
トできるが、どのビット線間に異物Ｅが介在しているの
か特定するのならば、メモリセルの読み出しテストをす
れば特定できる。
【００１７】実施例２． 次に、この発明の半導体メモリ装置のビット線の短絡救
済方法の一実施例を説明する。前実施例と同じ構成の半
導体メモリ装置において、セレクタ２及び行デコーダ３
から出力されるワード線をアンアクティブ、Ｐチャネル
トランジスタ５及びＮチャネルトランジスタ６をアクテ
ィブ（オン）状態にしておく。異物Ｅによりビット線間
がショートしていることを、前記実施例の動作に従い確
認されたならば、電源１０の電圧を上げてＶＣＣ８に加
電圧を印加し、ビット線間に介在している異物Ｅをジュ
ール熱により焼き切る。これにより、ビット線間ショー
トを救済することができる。
済方法の一実施例を説明する。前実施例と同じ構成の半
導体メモリ装置において、セレクタ２及び行デコーダ３
から出力されるワード線をアンアクティブ、Ｐチャネル
トランジスタ５及びＮチャネルトランジスタ６をアクテ
ィブ（オン）状態にしておく。異物Ｅによりビット線間
がショートしていることを、前記実施例の動作に従い確
認されたならば、電源１０の電圧を上げてＶＣＣ８に加
電圧を印加し、ビット線間に介在している異物Ｅをジュ
ール熱により焼き切る。これにより、ビット線間ショー
トを救済することができる。
【００１８】この場合、異物が介在している特定ビット
線間の異物にのみジュール熱は発生する。図２に示すよ
うに導伝性の低い異物Ｅ１あるいは、伝導路が狭い異物
Ｅ２は、図３に示す等価回路のように抵抗Ｒとなるため
に、過電圧Ｖにおいて異物Ｅ１，Ｅ２はジュール熱を発
して焼き切れる。
線間の異物にのみジュール熱は発生する。図２に示すよ
うに導伝性の低い異物Ｅ１あるいは、伝導路が狭い異物
Ｅ２は、図３に示す等価回路のように抵抗Ｒとなるため
に、過電圧Ｖにおいて異物Ｅ１，Ｅ２はジュール熱を発
して焼き切れる。
【００１９】実施例３． 前実施例の構成において、ＶＣＣ８を図５に示すよう
に、他の回路１７へのＶＣＣ８Ａと別電源１０Ａに接続
すれば、前実施例のビット線ショート救済時の加電圧
が、他の回路１７を破壊するような事態を防止すること
ができる。図において、１３Ａ，１４Ａ，１５Ａ，１６
Ａはそれぞれ他の回路１７のＶＣＣピン，電源電位ライ
ン，ＶＳＳピン，グランドラインである。
に、他の回路１７へのＶＣＣ８Ａと別電源１０Ａに接続
すれば、前実施例のビット線ショート救済時の加電圧
が、他の回路１７を破壊するような事態を防止すること
ができる。図において、１３Ａ，１４Ａ，１５Ａ，１６
Ａはそれぞれ他の回路１７のＶＣＣピン，電源電位ライ
ン，ＶＳＳピン，グランドラインである。
【００２０】尚、過電圧を印加（入力）するように設け
られているＶＣＣピン１３，ＶＳＳピン１５は、隣接す
るビット線間を短絡する異物を過電圧によるジュール熱
で焼き切るための手段に相当し、これにより、線間ショ
ートの原因となる異物を過電圧によるジュール熱で焼き
切ることができるので、ビット線間ショートを救済でき
て、装置の歩留りを向上できる半導体メモリ装置が得ら
れる。 また、上述した各実施例においては、データ出力
線としてのビット線を例にしたが、ワード線ショートの
リジェクトにも本発明は適用可能である
られているＶＣＣピン１３，ＶＳＳピン１５は、隣接す
るビット線間を短絡する異物を過電圧によるジュール熱
で焼き切るための手段に相当し、これにより、線間ショ
ートの原因となる異物を過電圧によるジュール熱で焼き
切ることができるので、ビット線間ショートを救済でき
て、装置の歩留りを向上できる半導体メモリ装置が得ら
れる。 また、上述した各実施例においては、データ出力
線としてのビット線を例にしたが、ワード線ショートの
リジェクトにも本発明は適用可能である
【００２１】
【発明の効果】以上のように、この発明の請求項１に係
る半導体メモリ装置によれば、メモリセルをマトリクス
状に配置して成るメモリセルアレイと、上記メモリセル
のデータを出力する複数のビット線とを有し、隣接する
ビット線の各々をスイッチング素子を介して順次交互に
電源電位ライン，グランドラインに接続して成るもので
あり、特に、電源電位ラインには上記スイッチング素子
としてＰチャネルトランジスタが、グランドラインには
上記スイッチング素子としてＮチャネルトランジスタが
接続されており、ビット線に流れる電流量は大きくなる
ため、ビット線間ショートのリジェクトを、精度良く行
え（即ち、リーク電流があると電流計にその変化が即座
に大きく観測されるため、ビット線間ショートの検出精
度を高くできる）、しかも短時間で行える。また、この
発明の請求項２，３によれば、線間ショートの原因とな
る異物を過電圧によるジュール熱で焼き切ることができ
るので、ビット線間ショートを救済できて、装置の歩留
りを向上できる。
る半導体メモリ装置によれば、メモリセルをマトリクス
状に配置して成るメモリセルアレイと、上記メモリセル
のデータを出力する複数のビット線とを有し、隣接する
ビット線の各々をスイッチング素子を介して順次交互に
電源電位ライン，グランドラインに接続して成るもので
あり、特に、電源電位ラインには上記スイッチング素子
としてＰチャネルトランジスタが、グランドラインには
上記スイッチング素子としてＮチャネルトランジスタが
接続されており、ビット線に流れる電流量は大きくなる
ため、ビット線間ショートのリジェクトを、精度良く行
え（即ち、リーク電流があると電流計にその変化が即座
に大きく観測されるため、ビット線間ショートの検出精
度を高くできる）、しかも短時間で行える。また、この
発明の請求項２，３によれば、線間ショートの原因とな
る異物を過電圧によるジュール熱で焼き切ることができ
るので、ビット線間ショートを救済できて、装置の歩留
りを向上できる。
【００２２】また、この発明の請求項２に係るメモリ装
置のビット線の救済方法によれば、上記半導体メモリ装
置の電源電位ライン，グランドラインに電源を接続する
とともに、上記スイッチング素子をオンして、ビット線
に過電圧を加え、隣接するビット線間を短絡する異物を
上記過電圧によるジュール熱で焼き切るようにしたの
で、ビット線間のショートを救済できて、装置の歩留り
を向上できる。
置のビット線の救済方法によれば、上記半導体メモリ装
置の電源電位ライン，グランドラインに電源を接続する
とともに、上記スイッチング素子をオンして、ビット線
に過電圧を加え、隣接するビット線間を短絡する異物を
上記過電圧によるジュール熱で焼き切るようにしたの
で、ビット線間のショートを救済できて、装置の歩留り
を向上できる。
【図面の簡単な説明】
【図１】この発明の半導体メモリ装置の一実施例を示す
回路図である。
回路図である。
【図２】この発明の半導体メモリ装置のビット線の救済
方法の説明図である。
方法の説明図である。
【図３】この発明の半導体メモリ装置のビット線の救済
方法の説明図である。
方法の説明図である。
【図４】この発明の半導体メモリ装置のリーク電流測定
及び過電圧印加回路の一例を示す図である。
及び過電圧印加回路の一例を示す図である。
【図５】この発明の半導体メモリ装置のビット線の救済
方法に使用する過電圧印加回路の他の例を示す図であ
る。
方法に使用する過電圧印加回路の他の例を示す図であ
る。
【図６】従来の半導体メモリ装置の一例を示す回路図で
ある。
ある。
１ ビット線 ２ セレクタ ３ 行デコーダ ４ メモリセルアレイ ５ Ｐチャネルトランジスタ（スイッチング素子） ６ Ｎチャネルトランジスタ（スイッチング素子） ７ インバータ １０ 電源 １４ 電源電位ライン １６ グランドライン
Claims (3)
- 【請求項１】 メモリセルをマトリクス状に配置して成
るメモリセルアレイと、上記メモリセルのデータを出力
する複数のビット線とを有する半導体メモリ装置におい
て、隣接するビット線の各々をスイッチング素子を介し
て順次交互に電源電位ライン，グランドラインに接続し
て成るものであり、上記電源電位ラインには上記スイッ
チング素子としてＰチャネルトランジスタが、上記グラ
ンドラインには上記スイッチング素子としてＮチャネル
トランジスタが接続されて成ることを特徴とする半導体
メモリ装置。 - 【請求項２】 メモリセルをマトリクス状に配置して成
るメモリセルアレイと、上記メモリセルのデータを出力
する複数のビット線とを有するとともに、隣接するビッ
ト線の各々をスイッチング素子を介して順次交互に電源
電位ライン，グランドラインに接続して成るものであ
り、上記電源電位ラインには上記スイッチング素子とし
てＰチャネルトランジスタが、上記グランドラインには
上記スイッチング素子としてＮチャネルトランジスタが
接続されて成る半導体メモリ装置において、上記電源電
位ライン，グランドラインに電源を接続するとともに、
上記スイッチング素子をオンして、ビット線に過電圧を
加え、隣接するビット線間を短絡する異物を上記過電圧
によるジュール熱で焼き切るようにしたことを特徴とす
る半導体メモリ装置のビット線の短絡救済方法。 - 【請求項３】 メモリセルをマトリクス状に配置して成
るメモリセルアレイと、上記メモリセルのデータを出力
する複数のビット線とを有するとともに、隣接するビッ
ト線の各々をスイッチング素子を介して順次交互に電源
電位ライン，グランドラインに接続して成るものであ
り、上記電源電位ラインには上記スイッチング素子とし
てＰチャネルトランジスタが、上記グランドラインには
上記スイッチング素子としてＮチャネルトランジスタが
接続されて成る半導体メモリ装置において、上記電源電
位ライン，グランドラインに電源を接続するとともに、
上記スイッチング素子をオンして、ビット線に過電圧を
加え、隣接するビット線間を短絡する異物を上記過電圧
によるジュール熱で焼き切るための手段を備えたことを
特徴とする半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128134A JP2978329B2 (ja) | 1992-04-21 | 1992-04-21 | 半導体メモリ装置及びそのビット線の短絡救済方法 |
| US08/043,225 US5343431A (en) | 1992-04-21 | 1993-04-06 | Semiconductor memory apparatus, test apparatus therefor and method for relieving semiconductor memory apparatus from short circuit |
| DE4312238A DE4312238C2 (de) | 1992-04-21 | 1993-04-15 | Verfahren zum Befreien einer Halbleiterspeichervorrichtung von einem Kurzschluß |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128134A JP2978329B2 (ja) | 1992-04-21 | 1992-04-21 | 半導体メモリ装置及びそのビット線の短絡救済方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299606A JPH05299606A (ja) | 1993-11-12 |
| JP2978329B2 true JP2978329B2 (ja) | 1999-11-15 |
Family
ID=14977248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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