JP2001035193A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 バーンイン試験等が適切な条件でなされたか
否かを半導体記憶装置ごとに調べることが可能な半導体
記憶装置を提供する。 【解決手段】 バーンイン試験時における試験電圧が所
定の電圧を超えたことを検出する高電圧検出回路４２
と、検出結果を保持する保持回路５２と、保持回路５２
の保持内容を外部に出力する出力回路５４とを備える。
観測する試験電圧を内部電源電圧にすれば、内部で発生
される内部電源電圧が適切な値になっているかを知るこ
とができる。好ましくは、複数の異なる電圧を検知する
高電圧検出回路と、対応する検出結果を保持する保持回
路とを備えることにより、電圧範囲も特定することがで
きる。さらに、高温検出回路を内蔵すれば温度条件につ
いても確認可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、信頼性評価のための試験に関
連する回路を有する半導体記憶装置に関する。

【０００２】

【従来の技術】近年では、半導体装置の高集積化により
ＭＯＳトランジスタの微細化が進み、それに伴いＭＯＳ
トランジスタのゲート酸化膜の厚さも年々減少する方向
にある。このため、ゲート酸化膜の耐圧が下がり、ゲー
ト電圧を高く設定すると、ＭＯＳトランジスタの信頼性
に影響を及ぼす可能性がある。

【０００３】たとえば、半導体記憶装置が使用されるシ
ステムにおいては、システム自体の電源電圧より半導体
記憶装置の内部動作に必要な電圧のほうが低い場合があ
る。このような場合は、システム自体の電源電圧から半
導体記憶装置の電源電圧を供給するため、半導体記憶装
置の内部で電圧を降下させて半導体記憶装置の動作に必
要な内部電源電圧を発生する場合が多い。

【０００４】このようにして内部電源電圧を発生する回
路を電圧降下回路と呼ぶ。このような電圧降下回路を用
いることによって、半導体記憶装置の消費電力は大きく
低減し、半導体記憶装置内部の内部電源電圧を安定化さ
せることができる。

【０００５】次に信頼性評価のための試験について説明
する。一般に、半導体装置に故障が発生する期間は、３
つの期間に大別される。この期間は時間の経過順に初期
故障期間、偶発故障期間、摩耗故障期間である。

【０００６】初期故障期間は、半導体装置の作成時の欠
陥が故障として現れたもので、使用開始直後に発生する
初期故障が発生する期間である。この初期故障の割合は
時間とともに急速に減少する。

【０００７】その後は、低い故障率が一定期間長く続く
偶発故障期間となる。やがて、半導体装置は耐用年数に
近づき、急激に故障率が増大する摩耗故障期間になる。

【０００８】半導体装置は、偶発故障期間内で使用する
ことが望ましい。したがって、半導体装置の信頼性を高
めるには、初期故障が発生する半導体装置を予め除去す
る必要がある。このために、半導体装置に一定時間の加
速動作エージングを行ない、不良品を除去するスクリー
ニングが行なわれる。スクリーニングを短期間で効果的
に行なうためには、初期故障率が時間に対して急速に減
少し、早く偶発故障期間に入るような試験をすることが
望ましい。

【０００９】現在、このスクリーニング手法の一つとし
て一般に高温動作試験（バーンイン試験）を行なってい
る。バーンイン試験は、実デバイスを用いて誘電体膜を
直接評価できる手法であり、アルミ配線のマイグレーシ
ョンを初め、あらゆる不良要因を高電界のストレスを印
加することにより顕在化させる試験である。

【００１０】このバーンイン試験は、特に、高温中で半
導体装置を動作させて加速性を高めると効果的となる。

【００１１】

【発明が解決しようとする課題】従来の半導体記憶装置
では、半導体記憶装置内部にテスト条件を検出できる機
能がないので、適切な条件でバーンイン試験が行なわれ
たかどうかがわからないという問題点があった。

【００１２】たとえば、バーンイン試験の前後では半導
体記憶装置の外観は変わることがない。したがって、試
験前後の製品の区別には十分な注意が必要である。この
ような場合に、半導体記憶装置にバーンイン試験が行な
われたことを半導体記憶装置ごとに内部で保持してお
き、出荷時のテストにおいて電気的に読取ることができ
れば便利である。

【００１３】また、バーンイン試験装置によって、半導
体記憶装置に対して条件設定、たとえば温度条件や電圧
条件の設定が適切にされていたかをバーンイン試験の後
に知ることができれば便利である。

【００１４】さらに、バーンイン試験時においては、外
部から与える電源電圧を所定の高電圧にするが、このと
きに、半導体記憶装置が内蔵する電圧降下回路によって
発生される内部電源電圧が変化しないのでは、加速試験
を実施したことにならない。したがって、通常は電圧降
下回路は、バーンイン試験時には通常時の内部電源電圧
よりもさらに高い内部電源電圧を発生するように動作が
切換わる。この電圧降下回路の動作切換が正常に行なわ
れたか否かを検出して保持できればさらにバーンイン試
験の信頼度が上がる。

【００１５】この発明の目的は、バーンイン試験等を実
行する際の試験条件設定が正しくなされたか否かを半導
体記憶装置ごとに確認することが可能な半導体記憶装置
を提供することである。

【００１６】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、テスト時におけるテスト条件を検出する検
出回路と、検出回路の出力を受けて保持する保持回路
と、保持回路の出力を読出す出力回路とを備える。

【００１７】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、検出回路
は、テスト電圧が第１の電圧を超えたことを検出する第
１の電圧検出回路を含む。

【００１８】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、検出回路
は、テスト電圧が第１の電圧より高い第２の電圧を超え
たことを検出する第２の電圧検出回路をさらに含む。

【００１９】請求項４に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、外部から
与えられる電源電圧を受けて内部電源電圧を発生する電
圧発生回路と、内部電源電圧によって動作するメモリア
レイとをさらに備え、テスト電圧は、内部電源電圧であ
る。

【００２０】請求項５に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、検出回路
は、テスト時の温度を検出する温度検出回路を含む。

【００２１】請求項６に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、保持回路
は、第１の時刻において活性化され検出回路の出力を保
持する第１のデータ保持回路と、第１の時刻より後の第
２の時刻において活性化され検出回路の出力を保持する
第２のデータ保持回路とを含む。

【００２２】請求項７に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、保持回路
は、検出回路の出力を受けて保持する揮発性データ保持
回路を含む。

【００２３】請求項８に記載の半導体記憶装置は、請求
項７に記載の半導体記憶装置の構成に加えて、揮発性デ
ータ保持回路は、検出回路の出力を受けて保持するラッ
チ回路を含む。

【００２４】請求項９に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、保持回路
は、検出回路の出力を受けて保持する不揮発性データ保
持回路を含む。

【００２５】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、不揮発
性データ保持回路は、電気信号に応じて一端と他端の間
の導通状態を変化させる電気ヒューズを含む。

【００２６】請求項１１に記載の半導体記憶装置は、請
求項１０に記載の半導体記憶装置の構成において、電気
ヒューズは、所定電圧より大きな電圧が両端に印加され
ると導通状態となる、アンチヒューズである。

【００２７】請求項１２に記載の半導体記憶装置は、請
求項１に記載の半導体記憶装置の構成において、テスト
は、バーンイン試験である。

【００２８】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００２９】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の構成を示す概略ブロック図
である。

【００３０】図１を参照して、半導体記憶装置１は、制
御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．
／ＷＥをそれぞれ受ける制御信号入力端子２〜６と、ア
ドレス入力端子群８と、データ信号を入力する入力端子
Ｄｉｎと、データ信号を出力する出力端子Ｄｏｕｔと、
接地電位Ｖｓｓが与えられる接地端子１２と、電源電位
Ｅｘｔ．Ｖｃｃが与えられる電源端子１０とを備える。

【００３１】半導体記憶装置１は、さらに、クロック発
生回路２２と、行および列アドレスバッファ２４と、行
デコーダ２６と、列デコーダ２８と、センスアンプ＋入
出力制御回路３０と、メモリセルアレイ３２と、ゲート
回路１８と、データ入力バッファ２０およびデータ出力
バッファ３４とを備える。

【００３２】クロック発生回路２２は、制御信号入力端
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体記憶装置全
体の動作を制御する。

【００３３】行および列アドレスバッファ２４は、外部
から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）
に基づいて生成したアドレス信号を行デコーダ２６およ
び列デコーダ２８に与える。

【００３４】行デコーダ２６と列デコーダ２８とによっ
て指定されたメモリセルアレイ３２中のメモリセルは、
センスアンプ＋入出力制御回路３０とデータ入力バッフ
ァ２０またはデータ出力バッファ２２とを介して入出力
端子Ｄｉｎまたは出力端子Ｄｏｕｔを通じて外部とデー
タをやり取りする。

【００３５】半導体記憶装置１は、さらに、アドレス信
号Ａ０〜Ａｉの設定に応じたテストモードにおいてテス
ト条件を検出して検出結果を保持する条件検出回路３６
と、条件検出回路３６の保持結果を出力するための端子
Ｔｏｕｔと、外部電源電圧Ｅｘｔ．Ｖｃｃおよび接地電
位Ｖｓｓを受けて内部電源電位Ｖｃｃを出力する電圧降
下回路３８とを含む。

【００３６】図１に示した半導体記憶装置１は、代表的
な一例であり、たとえば同期型半導体記憶装置（ＳＤＲ
ＡＭ）にも本発明は適用可能である。

【００３７】図２は、図１に示した条件検出回路３６の
構成を示すブロック図である。図２を参照して、条件検
出回路３６は、内部電源電位Ｖｃｃが所定の高電位に設
定されたか否かを検出する高電圧検出回路４２と、高電
圧検出回路４２の出力を受ける直列に接続された２つの
インバータ４４、４６と、一方の入力がＨレベルに固定
され、他方の入力にインバータ４６の出力を受けるＮＡ
ＮＤ回路４８と、ＮＡＮＤ回路４８の出力を受けて反転
し、信号ＲＩＮを出力するインバータ５０とを含む。

【００３８】条件検出回路３６は、さらに、アドレス信
号Ａ０〜Ａｉの設定に応じてテストモードを検出し、テ
スト信号ＴＥＳＴを出力するテストモード回路５６と、
テストモード信号ＴＥＳＴが活性化されたときに信号Ｒ
ＩＮの活性化に応じてテスト条件に対応する情報を保持
する保持回路５２と、保持回路５２の保持する情報に応
じた信号ＲＯＵＴをテスト信号ＴＥＳＴの活性化時に端
子Ｔｏｕｔに出力する出力回路５４を含む。

【００３９】テストモード回路５６は、たとえば、アド
レス信号Ａ０〜Ａｉの与えられる端子のうち所定の端子
に電源電位より高い電位が与えられたときにテストモー
ドであることを検出し、その時の他の端子の設定状態に
より、どのテストが行なわれているかを検知し対応する
制御をするためにテスト信号を出力する。

【００４０】高電圧検出回路４２は、ゲートとドレイン
がともに内部電源電位Ｖｃｃに結合されるＮチャネルＭ
ＯＳトランジスタ５８と、ゲートとドレインがともにＮ
チャネルＭＯＳトランジスタ５８のソースに接続されソ
ースがノードＮ１に接続されるＮチャネルＭＯＳトラン
ジスタ６０と、ゲートとドレインがノードＮ１に接続さ
れるＮチャネルＭＯＳトランジスタ６２と、ゲートとド
レインがともに接地電位Ｖｓｓに接続されソースがＮチ
ャネルＭＯＳトランジスタ６２のソースに接続されるＰ
チャネルＭＯＳトランジスタ６４とを含む。

【００４１】ノードＮ１の電位は、ＮチャネルＭＯＳト
ランジスタ５８、６０のしきい値電圧分だけ内部電源電
位Ｖｃｃより低い電圧となる。通常使用時においては、
電源電圧が低いので、高電圧検出回路の出力であるノー
ドＮ１の電位はＬレベルとなる。

【００４２】バーンイン試験時には、初期故障不良品を
スクリーニングするため、予め設定された高電圧が外部
から与えられ、そして内部電源電位Ｖｃｃも通常よりも
高い電圧となる。このときに、高電圧検出回路４２の出
力はインバータ４４の入力しきい値電圧を超え、保持回
路５２に対する書込を行なう信号ＲＩＮがＨレベルとな
る。

【００４３】図３は、図２における保持回路５２の構成
を示す回路図である。図３を参照して、保持回路５２
は、信号ＲＩＮを受けて反転し／Ｓを出力するインバー
タ６２と、テスト信号ＴＥＳＴを受けるインバータ６６
と、インバータ６６の出力とテスト信号ＴＥＳＴを受け
て信号／Ｒを出力するＮＡＮＤ回路６８と、信号／Ｓが
Ｌレベルのときにセットされ信号／ＲがＬレベルのとき
にリセットされるラッチ回路６４とを含む。

【００４４】ラッチ回路６４は、信号／Ｓを一方の入力
に受け保持回路５２の出力である信号ＲＯＵＴを出力す
るＮＡＮＤ回路７０と、信号／Ｒおよび信号ＲＯＵＴを
受けるＮＡＮＤ回路７２とを含む。ＮＡＮＤ回路７０の
他方の入力にはＮＡＮＤ回路７２の出力が接続される。
ラッチ回路６４は、テスト信号ＴＥＳＴの立上がり時に
インバータ６６およびＮＡＮＤ回路６８によって発生さ
れるパルス信号によってリセットされ、保持回路入力で
ある信号ＲＩＮがＨレベルに活性化されたときにデータ
がセットされる。ラッチ回路６４にデータがセットされ
ると、信号ＲＯＵＴはＨレベルとなり、半導体装置が適
切な電圧でバーンイン試験されたことがわかる。

【００４５】図３に示した保持回路の構成は、バーンイ
ン試験直後に電源電圧を保持したままで判定を行なう場
合に使用可能な揮発性回路の例であったが、不揮発性の
記憶素子を用いれば電源を断状態とした後の出荷検査に
おいても判定が可能となる。

【００４６】図４は、保持回路５２の他の例である保持
回路５２ａの構成を示す回路図である。

【００４７】図４を参照して、保持回路５２ａは、第１
の入力に信号ＲＩＮを受け、第２の入力にテスト信号Ｔ
ＥＳＴを受ける３入力のＡＮＤ回路７４と、ＡＮＤ回路
７４の出力がＨレベルのときにイネーブル信号ＥＮを間
欠的に活性化させるパルス発生回路７５と、イネーブル
信号ＥＮの活性化に応じて高電圧ＢＶを出力する高電圧
発生回路７６と、イネーブル信号ＥＮの活性化時に高電
圧ＢＶを受けてデータ保持を行なう不揮発性データ保持
回路７８と、不揮発性データ保持回路７８の出力を受け
る直列に接続されたインバータ８０、８２と、インバー
タ８２の出力を受けて反転し、信号ＲＯＵＴを出力する
インバータ８４とを含む。インバータ８２の出力は、Ａ
ＮＤ回路７４の第３の入力にも与えられる。

【００４８】不揮発性データ保持回路７８は、イネーブ
ル信号ＥＮがＨレベルのときに高電圧ＢＶをノードＮ２
に伝達するＮチャネルＭＯＳトランジスタ８６と、内部
電源電位Ｖｃｃが与えられる電源ノードとノードＮ２と
の間に接続される抵抗８８と、接地電位Ｖｓｓが与えら
れる接地ノードとノードＮ２との間に接続されるアンチ
ヒューズ９０とを含む。ノードＮ２からは不揮発性デー
タ保持回路７８の出力信号が出力される。

【００４９】情報を記憶するため、特定のフューズに対
しレーザ光線や電気信号を印加し、電気的性質を変える
ことをブローという。アンチフューズは電気フューズの
一種であるが、ブローすることで電極間が導通する性質
を持つ。

【００５０】アンチフューズ９０は、特開平７−３７９
８４号公報に示されるように、ブロー前に高抵抗を有
し、適当な電圧を印加すると低抵抗へとその導通状態を
変化させる要素である。アンチフューズは、キャパシタ
型の構造を有しており、たとえば、アルミニウムのよう
な２個の導電層の間に二酸化ケイ素のような薄い絶縁層
を挟んだものである。そのままではキャパシタすなわち
オープン回路であるが、高電圧を印加してブローすると
絶縁層に導電性のパスが発生し、数ｋΩ程度の抵抗値を
持つ抵抗素子となる。

【００５１】なお、不揮発性データ保持回路７８に代え
て、フラッシュメモリ等に用いられているフローティン
グゲートを有するトランジスタを用いた構成としてもデ
ータを不揮発性的に保持することが可能である。もちろ
ん、保持回路５２ａに代えて、フラッシュメモリそのも
のを用いてもかまわない。

【００５２】以上のように不揮発性のデータ保持回路で
保持回路を構成すれば、バーンイン試験後に一旦電源を
断状態にした後の出荷検査においてもバーンイン試験が
正常に行なわれたか否かの判定が可能である。さらに、
出荷後において、故障が発生した場合でも、バーンイン
試験が正常に行なわれていたか否かの解析に使用するこ
ともできる。

【００５３】［実施の形態２］実施の形態２では、図１
における条件検出回路３６に代えて条件検出回路１００
を備える。

【００５４】図５は、条件検出回路１００の構成を示す
ブロック図である。図５を参照して、条件検出回路１０
０は、高電圧検出回路１０２と、高電圧検出回路１０２
の出力を受ける直列に接続されるインバータ１０４、１
０６と、一方の入力がＨレベルに固定され他方の入力に
インバータ１０６の出力を受けるＮＡＮＤ回路１０８
と、ＮＡＮＤ回路１０８の出力を受けて反転するインバ
ータ１１０と、アドレス信号Ａ０〜Ａｉの設定に応じて
テスト信号ＴＥＳＴを活性化させるテストモード回路１
１６と、テスト信号ＴＥＳＴの活性化時にインバータ１
１０の出力に応じた値を内部に保持する保持回路１１２
と、テスト信号ＴＥＳＴの活性化時に保持回路１１２の
出力を受けて端子Ｔｏｕｔ１から出力する出力回路１１
４とを含む。

【００５５】条件検出回路１００は、さらに、高電圧検
出回路４２と、高電圧検出回路４２の出力を受ける直列
に接続されたインバータ１２４、１２６と、一方の入力
がＨレベルに固定され他方の入力にインバータ１２６の
出力を受けるＮＡＮＤ回路１２８と、ＮＡＮＤ回路１２
８の出力を受けて反転するインバータ１３０と、テスト
信号ＴＥＳＴの活性化時にインバータ１３０の出力に応
じた値を内部に保持する保持回路１３２と、テスト信号
ＴＥＳＴの活性化時に保持回路１３２の保持する情報に
応じた信号を受けて端子Ｔｏｕｔ２に出力する出力回路
１３４とを含む。

【００５６】高電圧検出回路４２は、図２における高電
圧検出回路４２と同様な構成を有するため説明は繰返さ
ない。

【００５７】高電圧検出回路１０２は、内部電源電位Ｖ
ｃｃにドレインおよびゲートが結合されソースがノード
Ｎ３に接続されるＮチャネルＭＯＳトランジスタ１３８
と、ノードＮ３にゲートおよびドレインが接続されるＮ
チャネルＭＯＳトランジスタ１４０と、ＮチャネルＭＯ
Ｓトランジスタ１４０のソースにゲートおよびドレイン
が接続されるＮチャネルＭＯＳトランジスタ１４２と、
ゲートおよびドレインが接地電位Ｖｓｓに結合されソー
スがＮチャネルＭＯＳトランジスタ１４２のソースと接
続されるＰチャネルＭＯＳトランジスタ１４４とを含
む。ノードＮ３からは高電圧検出回路１０２の出力信号
が出力される。

【００５８】高電圧検出回路４２は内部電源電位Ｖｃｃ
からＮチャネルＭＯＳトランジスタ５８、６０のしきい
値電圧分だけ低い電圧がノードＮ１から出力されるが、
高電圧検出回路１０２においては、内部電源電位Ｖｃｃ
からＮチャネルＭＯＳトランジスタ１３８のしきい値電
圧分だけ低い電位がノードＮ３から出力される。

【００５９】このように、２つの高電圧検出回路におい
て、異なる電圧を検出させることができる。この構成に
おいては、バーンイン試験において内部電源電位Ｖｃｃ
として内部メモリセルに印加された電圧範囲の特定が可
能となる。

【００６０】すなわち、実施の形態１においては、ある
電源電圧以上の値が与えられたことは検出できるが、図
５で示した構成にすれば、ある電源電位以上でかつある
電源電位未満の電圧が与えられていたことを検出するこ
とが可能である。

【００６１】［実施の形態３］実施の形態３において
は、図１における条件検出回路３６に代えて条件検出回
路２００を備える。

【００６２】図６は、条件検出回路２００の構成を示す
ブロック図である。図６を参照して、条件検出回路２０
０は、高温検出回路２０２と、高温検出回路２０２の出
力を受けて反転するインバータ２０４と、一方の入力が
Ｈレベルに固定され、他方の入力にインバータ２０４の
出力を受けるＮＡＮＤ回路２０６と、ＮＡＮＤ回路２０
６の出力を受けて反転するインバータ２０８と、アドレ
ス信号Ａ０〜Ａｉの設定に応じてテスト信号ＴＥＳＴを
活性化するテストモード回路２１４と、テスト信号ＴＥ
ＳＴが活性化時にインバータ２０８の出力に応じた情報
を保持する保持回路２１０と、テストモード信号ＴＥＳ
Ｔが活性化時に保持回路２１０が保持する情報を受けて
端子Ｔｏｕｔに出力する出力回路２１２とを含む。

【００６３】高温検出回路２０２は、検出部２１９と、
検出部２１９の出力電位に応じてインバータ２０４に信
号を出力する出力部２２９とを含む。

【００６４】検出部２１９は、内部電源電位Ｖｃｃにソ
ースが結合されゲートとドレインが接続されたＰチャネ
ルＭＯＳトランジスタ２２０と、ＰチャネルＭＯＳトラ
ンジスタ２２０のドレインと接地ノードとの間に接続さ
れるＮチャネルＭＯＳトランジスタ２２２と、ソースが
接地ノードと接続されゲートおよびドレインがＮチャネ
ルＭＯＳトランジスタ２２２のゲートに接続されるＮチ
ャネルＭＯＳトランジスタ２２８と、ドレインがＮチャ
ネルＭＯＳトランジスタ２２８のドレインと接続されゲ
ートがＰチャネルＭＯＳトランジスタ２２０のドレイン
に接続されるＰチャネルＭＯＳトランジスタ２２６と、
内部電源電位Ｖｃｃが与えられる電源ノードとＰチャネ
ルＭＯＳトランジスタ２２６のドレインとの間に接続さ
れる抵抗２２４とを含む。

【００６５】出力部２２９は、ＮチャネルＭＯＳトラン
ジスタ２２８のドレインにゲートが接続されソースが接
地電位Ｖｓｓに結合されるＮチャネルＭＯＳトランジス
タ２３２と、内部電源電位Ｖｃｃが与えられる電源ノー
ドとＮチャネルＭＯＳトランジスタ２３２のドレインと
の間に接続される抵抗２３０とを含む。ＮチャネルＭＯ
Ｓトランジスタ２３２のドレインの電位は高温検出回路
２０２の出力電位となる。

【００６６】検出部２１９が含む抵抗２２４に流れる電
流は、絶対温度に比例するように調整されている。すな
わち、抵抗２２４の抵抗値を適切に選択することで、Ｐ
チャネルＭＯＳトランジスタ２２０、２２６はサブスレ
ッショルド電流領域で動作するようにできる。

【００６７】サブスレッショルド電流領域においては、
ＭＯＳトランジスタのドレイン電流Ｉｄｓの対数を取っ
た値すなわちｌｏｇ（Ｉｄｓ）とゲート−ソース間電圧
Ｖｇｓとの間の関係は一定の傾きを有する直線となる。

【００６８】この傾きはサブスレッショルド係数Ｓとよ
ばれ温度と近似的に次式のような関係が有る。ｋはボル
ツマン係数、Ｔは絶対温度である。

【００６９】Ｓ∝ｋＴ…（１） ＮチャネルＭＯＳトランジスタ２２２、２２８によって
構成されるカレントミラー回路によって、ＰチャネルＭ
ＯＳトランジスタ２２０とＰチャネルＭＯＳトランジス
タ２２６には等しい電流Ｉｄｓが流れる。

【００７０】ここで、ＰチャネルＭＯＳトランジスタ２
２０とＰチャネルＭＯＳトランジスタ２２６とのトラン
ジスタサイズ（Ｗ／Ｌ）の比を１：１０にする。Ｐチャ
ネルＭＯＳトランジスタ２２０とＰチャネルＭＯＳトラ
ンジスタ２２６のゲート−ソース間電圧をそれぞれＶｇ
ｓ１、Ｖｇｓ２とすると、次式が成り立つ。

【００７１】Ｖｇｓ１−Ｖｇｓ２＝Ｓ…（２） また抵抗２２４の抵抗値をＲとすると、Ｒの両端にかか
る電位差はＶｇｓ１−Ｖｇｓ２なので、次式が成り立
つ。

【００７２】 Ｉｄｓ＝（Ｖｇｓ１−Ｖｇｓ２）／Ｒ…（３） したがって、（１）〜（３）式より、次式が導き出され
る。

【００７３】Ｉｄｓ＝Ｓ／Ｒ∝ｋＴ…（４） すなわち、半導体記憶装置が高温になると、抵抗２２４
を流れる電流値は増加する。ＮチャネルＭＯＳトランジ
スタ２２８に流れる電流とＮチャネルＭＯＳトランジス
タ２３２に流れる電流とはトランジスタサイズが等しけ
れば等しくなる。したがって、ＮチャネルＭＯＳトラン
ジスタ２３２に流れる電流値は、半導体記憶装置の温度
が高温になるとやはり増加する。抵抗２３０の抵抗値は
温度依存性が小さいので流れる電流が増大すれば出力部
２２９の出力する電位は低くなる。

【００７４】抵抗２３０を抵抗２２４より大きな抵抗値
にすると温度変化に対するより大きな振幅を得ることが
できる。

【００７５】したがって、高温になれば、インバータ２
０４の出力はＨレベルとなり、応じてインバータ２０８
の出力もＨレベルとなり保持回路２１０には半導体記憶
装置が高温になったことが保持される。

【００７６】保持回路２１０は、図３に示した保持回路
５２や図４に示した保持回路５２ａと同様な構成を有す
るものを用いることができる。

【００７７】以上説明したように、実施の形態３におい
ては、半導体記憶装置がバーンイン試験時において適切
な温度で実施されたか否かを確認することが可能とな
る。

【００７８】また図５と同様に検出温度が異なる複数の
高温検出回路を用いれば、温度範囲の特定が可能とな
る。

【００７９】［実施の形態４］実施の形態４では図１に
示した条件検出回路３６に代えて、条件検出回路３００
を備える。

【００８０】図７は、条件検出回路３００の構成を示す
ブロック図である。図７を参照して、条件検出回路３０
０は、高電圧検出回路４２と、高電圧検出回路４２の出
力を受ける直列に接続されたインバータ３０４、３０６
と、高温検出回路２０２と、高温検出回路２０２の出力
を受けて反転するインバータ３１０と、インバータ３０
６の出力とインバータ３１０の出力を受けるＮＡＮＤ回
路３１２と、ＮＡＮＤ回路３１２の出力を受けて反転す
るインバータ３１４とを含む。

【００８１】条件設定回路３００は、さらに、アドレス
信号Ａ０〜Ａｉの設定に応じてテストモードを検出して
テストモード信号ＴＥＳＴを出力するテストモード回路
３２０と、テストモード信号ＴＥＳＴの活性化に応じて
インバータ３１４の出力に応じた値を情報として保持す
る保持回路３１６と、テストモード信号ＴＥＳＴの活性
化に応じて保持回路３１６の保持する情報に対応する信
号を受けて端子Ｔｏｕｔに出力する出力回路３１８とを
含む。

【００８２】高電圧検出回路４２は図２において示した
高電圧検出回路４２と同様の構成を有するため説明は繰
返さない。高温検出回路２０２は図６に示した高温検出
回路２０２と同様の構成を有するため説明は繰返さな
い。

【００８３】保持回路３１６は、図３に示した保持回路
５２や図４に示した保持回路５２ａと同様な構成を有す
るものを用いることができる。

【００８４】以上のような構成にすることによって、設
定どおりの高温高電圧が印加されたか否かを確認するこ
とが可能となる。

【００８５】［実施の形態５］実施の形態５では、図１
に示した条件検出回路３６に代えて条件検出回路４００
を備える。

【００８６】図８は、条件検出回路４００の構成を示す
ブロック図である。図８を参照して、条件検出回路４０
０は、高電圧検出回路４２と、高電圧検出回路４２の出
力を受ける直列に接続されたインバータ４０２、４０４
と、高温検出回路２０２と、高温検出回路２０２の出力
を受けて反転するインバータ４０６と、アドレス信号Ａ
０〜Ａｉの状態に応じてテストモードを検出し、テスト
信号ＴＥＳＴ、φ１、φ２を出力するテストモード回路
４２０と、インバータ４０４の出力とインバータ４０６
の出力とテスト信号φ１とを受ける３入力のＮＡＮＤ回
路４０８と、ＮＡＮＤ回路４０８の出力を受けて反転す
るインバータ４１０とテスト信号ＴＥＳＴの活性化時に
インバータ４１０の出力に応じた情報を保持する保持回
路４１６と、テストモード信号ＴＥＳＴの活性化時に保
持回路４１６の保持する情報に応じた信号を受けて端子
Ｔｏｕｔ１に出力する出力回路４１８とを含む。

【００８７】条件検出回路４００は、さらに、インバー
タ４０４の出力とインバータ４０６の出力とテスト信号
φ２を受ける３入力のＮＡＮＤ回路４１２と、ＮＡＮＤ
回路４１２の出力を受けて反転するインバータ４１４
と、テストモード信号ＴＥＳＴの活性化時にインバータ
４１４の出力に応じた値を情報として保持する保持回路
４２２と、テストモード信号ＴＥＳＴの活性化時に保持
回路４２２が保持する情報に対応する信号を受けて端子
Ｔｏｕｔ２に出力する出力回路４２４とを含む。

【００８８】保持回路４１６，４２２は、図３に示した
保持回路５２や図４に示した保持回路５２ａと同様な構
成を有するものを用いることができる。

【００８９】テストモード回路４２０はテスト時におけ
る異なる時間においてテスト信号φ、φ２を活性化す
る。たとえば、バーンイン試験開始直後にテスト信号φ
１をＨレベルに活性化しバーンイン試験開始時の条件を
保持回路４１６に保持する。バーンイン試験終了直前に
は、テスト信号φ２をＨレベルに活性化し、条件検出結
果を保持回路４２２に書込む。

【００９０】このようにすれば、保持回路４１６、４２
２の保持するデータがともに所定の条件を満たしている
ことを確認することで、バーンイン試験期間中適切な試
験電圧および試験温度であったことが確認できる。さら
に保持回路を増やし、試験中の異なる時間におけるデー
タを定期的にサンプリングすることも可能である。

【００９１】［実施の形態６］実施の形態６では、図１
における条件検出回路３６に代えて条件検出回路５００
を備える。

【００９２】図９は、条件検出回路５００の構成を示す
ブロック図である。図９を参照して、条件検出回路５０
０は、高電圧検出回路１０２と、高電圧検出回路１０２
の出力を受ける直列に接続されたインバータ５０４、５
０６と、一方の入力がＨレベルに固定され、他方の入力
にインバータ５０６の出力を受けるＮＡＮＤ回路５０８
と、ＮＡＮＤ回路５０８の入力を受けて反転するインバ
ータ５１０と、アドレス信号Ａ０〜Ａｉの状態に応じて
テストモード信号ＴＥＳＴを活性化するテストモード回
路５１６と、テストモード信号ＴＥＳＴが活性化してい
るときにインバータ５１０の出力に応じた情報を保持す
る保持回路５１２と、テストモード信号ＴＥＳＴが活性
化時に保持回路５１２の保持する情報に応じた信号を端
子Ｔｏｕｔに出力する出力回路５１４とを含む。

【００９３】高電圧検出回路１０２には、内部電源電位
Ｖｃｃを昇圧電源発生回路５０２によって昇圧した昇圧
電位Ｖｐｐが与えられている。昇圧電位Ｖｐｐは、メモ
リセルアレイのワード線の活性化電位等として用いられ
る。高電圧検出回路１０２は、図５における高電圧検出
回路１０２と同様の構成を有するため説明は繰返さな
い。

【００９４】昇圧電源回路５０２は、内部電源電位より
高い昇圧電位Ｖｐｐを発生するもので、バーンイン試験
時においては、内部電源電位Ｖｃｃが高く設定されるの
で、通常時よりさらに高い電圧が発生されている。この
場合において異常に高い電圧になると内部の回路が破壊
されるおそれがあるため、昇圧電位Ｖｐｐがバーンイン
試験時に設計された値になっているかどうか確認するこ
とが重要である。このような構成とすることによって昇
圧電位Ｖｐｐのチェックをすることも可能となる。

【００９５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００９６】

【発明の効果】請求項１に記載の半導体記憶装置は、半
導体記憶装置が適切な条件で試験されたか否かを半導体
記憶装置ごとに確認することができる。

【００９７】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置が奏する効果に加えて、半
導体記憶装置が適切な電圧以上で試験されたか否かを半
導体記憶装置ごとに確認することができる。

【００９８】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置が奏する効果に加えて、半
導体記憶装置が適切な電圧範囲で試験されたか否かを半
導体記憶装置ごとに確認することができる。

【００９９】請求項４に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置が奏する効果に加えて、半
導体記憶装置内部で発生する電源電圧が適切な電圧以上
で試験されたか否かを半導体記憶装置ごとに確認するこ
とができる。

【０１００】請求項５に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置が奏する効果に加えて、半
導体記憶装置が適切な温度以上で試験されたか否かを半
導体記憶装置ごとに確認することができる。

【０１０１】請求項６に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置が奏する効果に加えて、半
導体記憶装置が適切な条件で試験されたか否かを試験中
の複数の時刻において半導体記憶装置ごとに確認するこ
とができる。

【０１０２】請求項７、８に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置が奏する効果に加え
て、半導体記憶装置が適切な条件で試験されたか否かを
試験直後の通電状態において、半導体記憶装置ごとに確
認することができる。

【０１０３】請求項９〜１１に記載の半導体記憶装置
は、請求項１に記載の半導体記憶装置が奏する効果に加
えて、半導体記憶装置が適切な条件で試験されたか否か
を試験後に一旦電源断状態となった後でも、半導体記憶
装置ごとに確認することができる。

【０１０４】請求項１２に記載の半導体記憶装置は、バ
ーンイン試験において半導体記憶装置が適切な条件で試
験されたか否かを半導体記憶装置ごとに確認することが
できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体記憶装置１の
構成を示す概略ブロック図である。

【図２】 図１に示した条件検出回路３６の構成を示す
ブロック図である。

【図３】 図２における保持回路５２の構成を示す回路
図である。

【図４】 保持回路５２の他の例である保持回路５２ａ
の構成を示す回路図である。

【図５】 条件検出回路１００の構成を示すブロック図
である。

【図６】 条件検出回路２００の構成を示すブロック図
である。

【図７】 条件検出回路３００の構成を示すブロック図
である。

【図８】 条件検出回路４００の構成を示すブロック図
である。

【図９】 条件検出回路５００の構成を示すブロック図
である。

【符号の説明】

１ 半導体装置、３６ 条件検出回路、３８ 電圧降下
回路、４２，１０２高電圧検出回路、５２，１１２，１
３２，２１０，３１６，４１６，４２２ 保持回路、５
４，１１４，１３４，２１２，３１８，４１８，４２４
出力回路、５６，１１６，２１４，３２０，４２０
テストモード回路、６４ ラッチ、７５ パルス発生回
路、７６ 高電圧発生回路、７８ 不揮発性データ保持
回路、２０２ 高温検出回路。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 テスト時におけるテスト条件を検出する
   検出回路と、 前記検出回路の出力を受けて保持する保持回路と、 前記保持回路の出力を読出す出力回路とを備える半導体
   記憶装置。
2. 【請求項２】 前記検出回路は、 テスト電圧が第１の電圧を超えたことを検出する第１の
   電圧検出回路を含む、請求項１に記載の半導体記憶装
   置。
3. 【請求項３】 前記検出回路は、 前記テスト電圧が前記第１の電圧より高い第２の電圧を
   超えたことを検出する第２の電圧検出回路をさらに含
   む、請求項２に記載の半導体記憶装置。
4. 【請求項４】 外部から与えられる電源電圧を受けて内
   部電源電圧を発生する電圧発生回路と、 前記内部電源電圧によって動作するメモリアレイとをさ
   らに備え、 前記テスト電圧は、前記内部電源電圧である、請求項２
   に記載の半導体記憶装置。
5. 【請求項５】 前記検出回路は、 テスト時の温度を検出する温度検出回路を含む、請求項
   １に記載の半導体記憶装置。
6. 【請求項６】 前記保持回路は、 第１の時刻において活性化され前記検出回路の出力を保
   持する第１のデータ保持回路と、 前記第１の時刻より後の第２の時刻において活性化され
   前記検出回路の出力を保持する第２のデータ保持回路と
   を含む、請求項１に記載の半導体記憶装置。
7. 【請求項７】 前記保持回路は、 前記検出回路の出力を受けて保持する揮発性データ保持
   回路を含む、請求項１に記載の半導体記憶装置。
8. 【請求項８】 前記揮発性データ保持回路は、 前記検出回路の出力を受けて保持するラッチ回路を含
   む、請求項７に記載の半導体記憶装置。
9. 【請求項９】 前記保持回路は、 前記検出回路の出力を受けて保持する不揮発性データ保
   持回路を含む、請求項１に記載の半導体記憶装置。
10. 【請求項１０】 前記不揮発性データ保持回路は、 電気信号に応じて一端と他端の間の導通状態を変化させ
    る電気ヒューズを含む、請求項９に記載の半導体記憶装
    置。
11. 【請求項１１】 前記電気ヒューズは、所定電圧より大
    きな電圧が両端に印加されると導通状態となる、アンチ
    ヒューズである、請求項１０に記載の半導体記憶装置。
12. 【請求項１２】 前記テストは、バーンイン試験であ
    る、請求項１に記載の半導体記憶装置。