KR102229463B1 - 이퓨즈 otp 메모리 장치 및 그 구동 방법 - Google Patents

이퓨즈 otp 메모리 장치 및 그 구동 방법 Download PDF

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KR102229463B1 KR1020190125418A KR20190125418A KR102229463B1 KR 102229463 B1 KR102229463 B1 KR 102229463B1 KR 1020190125418 A KR1020190125418 A KR 1020190125418A KR 20190125418 A KR20190125418 A KR 20190125418A KR 102229463 B1 KR102229463 B1 KR 102229463B1
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유범선
최호용
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충북대학교 산학협력단
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Abstract

본 실시예는, 이퓨즈 OTP 메모리 장치에 있어서, 이퓨즈 셀; 상기 이퓨즈 셀에 읽기 전류를 인가하여 상기 이퓨즈 셀에 대한 셀출력 전압을 생성하는 셀출력전압 생성부; 기준 전류가 흐르도록 구동되어 기준 전압을 생성하는 기준전압 생성부; 및 상기 셀출력 전압과 상기 기준 전압 사이의 차이를 기반으로 상기 이퓨즈 셀의 데이터에 대한 정보를 생성하는 데이터 판독부를 포함하는 이퓨즈 OTP 메모리 장치를 제공한다.

Description

이퓨즈 OTP 메모리 장치 및 그 구동 방법{Method and Apparatus for Driving E-Fuse OTP Memory}
본 실시예는 이퓨즈(E-Fuse: Electrical Fuse) OTP(One Time Programmable) 메모리 장치 및 그 구동 방법에 관한 것이다.
이하에 기술되는 내용은 단순히 본 실시예와 관련되는 배경 정보만을 제공할 뿐 종래기술을 구성하는 것이 아니다.
이퓨즈 OTP 메모리는 반도체 칩 내에 집적되는 OTP 메모리 중의 하나이다.
이퓨즈 OTP 메모리는 복수의 메모리 셀(cell) 회로를 포함하며, 각 메모리 셀 회로는 이퓨즈 셀 및 구동회로를 포함한다.
이퓨즈 셀은 폴리실리콘(poly-silicon) 위에 살리사이드(salicide) 물질이 증착된 낮은 저항의 살리사이드 폴리실리콘(salicide poly-silicon)에 강한 전류가 인가되는 경우 EM(Electro-Migration) 현상에 의해 폴리실리콘 상층부에 위치한 살리사이드 물질이 제거됨으로써 살리사이드 폴리실리콘의 저항값이 증가되도록 형성되는 OTP 메모리 셀의 일종이다. 여기서, 살리사이드 폴리실리콘에 전류가 인가되어 폴리실리콘 상층부의 살리사이드 물질이 제거되는 과정을 이퓨즈 셀에 대한 프로그래밍이라고 정의한다.
도 1은 일반적인 이퓨즈 OTP 메모리 내의 메모리 셀 회로를 도시한 도면이다.
도 1에 도시한 메모리 셀 회로(100)는 이퓨즈셀 구동회로(110), 기준전압 발생회로(120) 및 데이터 읽기회로(130)를 포함한다.
이퓨즈셀 구동회로(110)는 이퓨즈 셀(111)에 대한 읽기 및 쓰기 기능(즉, 프로그래밍 기능)을 제공하는 회로이며, 기준전압 발생회로(120)는 이퓨즈 셀(111)의 셀전압과 비교하기 위한 기준 전압을 생성하는 회로이며, 데이터 읽기회로(130)는 이퓨즈 셀(111)의 데이터를 읽기 기능을 제공하는 회로이다.
이퓨즈 셀(111)에 대한 프로그래밍시에는 PE(Program Enable) 신호가 HIGH로 설정되고 RE(Read Enable) 신호가 LOW로 설정되어 MP1 및 MN1이 턴온(turn on)되고 MP2, MN2 및 MN3이 턴오프(turn off)되어 이퓨즈 셀(111)에 고전류 i1이 흐른다. 이 과정에서 이퓨즈 셀(111)에 흐르는 고전류에 의한 EM 현상에 의하여 이퓨즈 셀(111)이 프로그래밍된다.
프로그래밍되기 전 혹은 프로그래밍된 후의 이퓨즈 셀(111)에 대한 읽기 동작 시에는 RE 신호가 HIGH로 설정되고 PE 신호가 LOW로 설정되어 MP2, MN2 및 MN3이 턴온되고 MP1 및 MN1이 턴오프되어 이퓨즈 셀(111)에 읽기 전류 i2가 생성되고 셀전압 VBL이 발생한다.
일반적으로 이퓨즈 셀(111)에서 프로그래밍 전의 초기 저항값은 100 Ω 이하의 값을 가지고 프로그래밍 후의 저항값은 10 KΩ 이상의 값을 가진다. 이퓨즈 셀(111)은 초기 저항값과 프로그래밍 후의 저항값 사이의 차이의 감지를 위하여 기준전압 발생회로(120) 및 데이터 읽기회로(130)를 포함한다.
RE 신호가 HIGH가 되면 기준전압 발생회로(120)에서는 MP3, MN4 및 MN5가 턴온이 되어 기준 전류 i3이 생성되고, i3에 의한 기준전압 Vref가 발생한다.
데이터 읽기회로(130)에서는 RE 신호가 HIGH가 되면 MP4, MP54 및 MN6가 턴온이 되고 셀전압 VBL 및 기준전압 Vref의 크기에 따라 데이터 출력값 DOUT이 생성된다.
하지만, 도 1의 구조에서는 기준전압 발생회로(120)가 이퓨즈 OTP 메모리 내의 모든 메모리 셀 회로(100)에 공통적으로 필요하므로 복수의 메모리 셀 회로(100)를 포함하는 전체 이퓨즈 OTP 메모리의 면적이 커지는 문제가 있다.
또한, 메모리 셀 회로(100)에 대한 읽기 동작 시에 VDD 단자로부터 GND 단자로 흐르는 직류 전류경로가 이퓨즈셀 구동회로(110) 및 기준전압 발생회로(120)에서 각각 형성되어 비교적 큰 전류가 흐르고, 셀전압 VBL 및 기준전압 Vref가 각각 백투백 인버터 INV1 및 INV2의 2개의 출력단에 각각 연결됨으로써 데이터 읽기회로(130) 내의 INV1 및 INV2에 의한 전력 소모도 커지는 단점을 가진다.
또한, 이러한 메모리 셀 회로(100) 구조에서 과전류에 의한 VDD 단자 또는 GND 단자 상의 전원 노이즈로 인해 시스템 오동작을 발생시킬 수 있는 치명적인 단점을 가진다.
본 실시예는 전력 소모가 최소화되고 데이터 검증이 가능한 이퓨즈 OTP 메모리 장치 및 그 구동 방법을 제공하는 데에 주된 목적이 있다.
본 실시예에 의하면, 이퓨즈 OTP 메모리 장치에 있어서, 이퓨즈 셀; 상기 이퓨즈 셀에 읽기 전류를 인가하여 상기 이퓨즈 셀에 대한 셀출력 전압을 생성하는 셀출력전압 생성부; 기준 전류가 흐르도록 구동되어 기준 전압을 생성하는 기준전압 생성부; 및 상기 셀출력 전압과 상기 기준 전압 사이의 차이를 기반으로 상기 이퓨즈 셀의 데이터에 대한 정보를 생성하는 데이터 판독부를 포함하는 이퓨즈 OTP 메모리 장치를 제공한다.
본 실시예에 의하면, 이퓨즈 OTP 메모리 검증 방법에 있어서, 이퓨즈 셀에 읽기 전류를 인가하여 상기 이퓨즈 셀에 대한 셀출력 전압을 생성하는 과정; 기준 전류가 흐르도록 구동되어 기준 전압을 생성하는 과정; 및 상기 기준 전류가 인가되어 기준전압을 생성하는 과정; 및 상기 셀출력 전압과 상기 기준 전압 사이의 차이를 기반으로 상기 이퓨즈 셀의 데이터에 대한 정보를 생성하는 과정을 포함하는 이퓨즈 OTP 메모리 검증 방법을 제공한다.
본 실시예에 의하면, 이퓨즈 셀의 데이터 값을 감지하기 위하여 이퓨즈 셀의 셀전압과 비교하는 기준전압을 발생하는 기준전압 발생기를 이퓨즈 OTP 메모리 내의 복수의 메모리 셀 회로에 공통으로 사용되도록 함으로써 이퓨즈 OTP 메모리의 전체 면적이 감소되는 효과가 있다.
또한, 이퓨즈 셀에 대한 읽기 모드 시에 전류 미러에 의해 전류가 복사되어 기준 전류로서 공급됨으로써 전류의 크기가 제한되어 전력 소모가 최소화되는 효과가 있다.
또한, 이퓨즈 셀에 대한 프로그래밍 후 이퓨즈 셀에 대한 데이터 검증 기능을 제공함으로써 이퓨즈 OTP 메모리의 품질을 확보할 수 있는 장점을 가진다.
도 1은 일반적인 이퓨즈 OTP 메모리 내의 메모리 셀 회로를 도시한 도면이다.
도 2는 본 실시예에 따른 이퓨즈 OTP 메모리의 구조를 도시한 도면이다.
도 3은 이퓨즈 OTP 메모리 내의 이퓨즈 셀에 대한 프로그래밍 및 읽기에 대한 제어신호의 타이밍을 도시한 도면이다.
도 4는 다른 실시예에 따른 이퓨즈 OTP 메모리의 구조를 도시한 도면이다.
도 5는 데이터 판독부의 내부 회로도를 예시한 도면이다.
도 6은 이퓨즈 OTP 메모리에 대한 읽기 검증 플로우를 나타낸 도면이다.
도 7은 각 이퓨즈 OTP 메모리의 구조별 공급전압에 따른 전류 소모를 비교한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 2는 본 실시예에 따른 이퓨즈 OTP 메모리의 구조를 도시한 도면이고, 도 3은 이퓨즈 OTP 메모리 내의 이퓨즈 셀에 대한 프로그래밍 및 읽기에 대한 제어신호의 타이밍을 도시한 도면이다.
이하, 도 2 및 도 3을 함께 참조하면서 본 실시예에 따른 이퓨즈 OTP 메모리의 동작을 설명한다.
본 실시예에 따른 이퓨즈 OTP 메모리(200)는 이퓨즈 셀(211), 프로그래밍부(220), 셀출력전압 생성부(230), 기준전압 생성부(240) 및 데이터 판독부(250)를 포함한다.
프로그래밍부(220)는 이퓨즈 셀(211)의 일단과 VDD 단자 사이에 트랜지스터 MP21과 이퓨즈 셀(211)의 타단과 GND 단자 사이에 트랜지스터 MN21을 포함한다.
셀출력전압 생성부(230)는 이퓨즈 셀(211)의 일단과 VDD 단자 사이에 직렬 연결된 트랜지스터 MP22, 저항 소자 R1 및 트랜지스터 MN22와, 이퓨즈 셀(211)의 타단과 GND 단자 사이에 트랜지스터 MN23을 포함한다.
프로그래밍부(220)는 이퓨즈 셀(211)에 프로그래밍 전류를 인가하여 이퓨즈 셀(211)에 발생하는 EM 현상에 의한 데이터 프로그래밍을 수행한다.
HIGH 값을 갖는 PE 신호가 MP21 및 MN21의 게이트에 입력되고 LOW 값을 갖는 RE 신호가 MP22, MN22 및 MN23의 게이트에 입력되면, 프로그래밍부(220)에서 MP21 및 MN21가 턴온되고 MP22, MN22 및 MN23가 턴오프되어 이퓨즈 셀(211)에 고전류 i21이 흐른다. 이 과정에서 이퓨즈 셀(211)에 흐르는 i21에 의한 EM 현상에 의하여 이퓨즈 셀(211)이 프로그래밍된다.
셀출력전압 생성부(230)는 이퓨즈 셀(211)에 읽기 전류를 인가하여 이퓨즈 셀(211)에 대한 셀출력 전압을 생성한다.
셀출력전압 생성부(230)에서 이퓨즈 셀(211)에 대한 읽기 동작 수행을 위하여 LOW 값을 갖는 PE 신호가 MP21 및 MN21의 게이트에 입력되고 HIGH 값을 갖는 RE 신호가 MP22, MN22 및 MN23의 게이트에 입력되면, MP21 및 MN21이 턴오프되고 MP22, MN22 및 MN23가 턴온되어 이퓨즈 셀(211)에 읽기 전류 i22가 흐른다. 이때 셀출력전압 생성부(230)에 흐르는 읽기 전류 i22에 의해 셀출력 전압 VBL이 생성된다.
기준전압 생성부(240)는 전원 VDD에 직렬 연결된 트랜지스터 MP23, 저항 R1, 트랜지스터 MN24, 저항 R2 및 트랜지스터 MN5를 포함한다.
RE 신호가 HIGH이면, 기준전압 생성부(240)에서 MP23, MN24 및 MN25가 턴온이 되어 기준 전류 i23이 흐르고, i23에 의한 기준 전압 Vref가 생성된다.
데이터 판독부(250)는 셀출력 전압 VBL과 기준 전압 Vref 사이의 차이를 기반으로 이퓨즈 셀(211)에 대한 데이터 읽기 동작을 수행한다.
데이터 판독부(250)는 일단이 전원 VDD에 병렬 연결된 제1 증폭기(251) 및 제2 증폭기(252)를 포함하는 차동증폭기와 데이터 출력부(253)를 포함하여 구현될 수 있다. 여기서 데이터 출력부(253)는 제1 증폭기(251) 및 제2 증폭기(252) 중 어느 하나의 출력 단자와 연결된다.
제1 증폭기(251)는 제1 입력단 트랜지스터 MB1(251b)와, MB1(251b)에 직렬연결된 제1 출력부(251a: MA1, MA2)를 포함한다. 여기서 트랜지스터 MA1 및 MA2는 서로 직렬로 연결되고 두 트랜지스터의 게이트 단자가 서로 연결되어 공통 게이트를 형성한다. 여기서, 트랜지스터 MA1 및 MA2는 서로 다른 채널 타입의 MOS 트랜지스터로 구성되어 제1 증폭기(251)에 흐르는 전류의 크기를 최소화한다. 예컨대 MA1은 p-MOS로, MA2는 n-MOS로 구현될 수 있다.
제2 증폭기는 제2 입력단 트랜지스터 MB2(252b)와, MB2(252b)에 직렬연결된 제2 출력부(252a: MA3, MA4)를 포함한다. 여기서 트랜지스터 MA3 및 MA4는 서로 직렬로 연결되고 두 트랜지스터의 게이트 단자가 서로 연결되어 공통 게이트를 형성한다. 여기서, 트랜지스터 MA3 및 MA4는 서로 다른 채널 타입의 MOS 트랜지스터로 구성되어 제2 증폭기에 흐르는 전류의 크기를 최소화한다. 예컨대 MA3은 p-MOS로, MA4는 n-MOS로 구현될 수 있다.
제1 출력부(251a)에서 출력단자는 직렬 연결된 MA1와 MA2 사이의 접점에 위치하고, 제2 출력부(252a)에서 출력단자는 직렬 연결된 MA3와 MA4 사이의 접점에 위치한다.
제1 출력부(251a)의 출력단자는 제2 출력부의 공통 게이트에 연결되고 제2 출력부(252a)의 출력단자는 제1출력부의 공통 게이트에 연결되어, 제1 출력부(251a)와 제2 출력부(252a)가 백투백(back-to-back)으로 연결된 형상을 한다.
데이터 판독부(250)는 MA1에 병렬로 연결되는 트랜지스터 MC1과 MA3에 병렬로 연결되는 트랜지스터 MC2를 추가로 포함하여 구현될 수 있으며, 일단에 제1증폭기(251)의 타단과 제2 증폭기(252)의 타단이 연결되고 타단에 GND 단자가 연결되는 트랜지스터 MC3을 추가로 포함하여 구현될 수 있다.
한편, 트랜지스터 MC1, MC2 및 MC3의 각 게이트 단자에 HIGH 값을 갖는 SAEN 신호가 입력되는 경우 데이터 판독부(250)의 기능이 활성화되며, MC1, MC2 및 MC3의 각 게이트 단자에 LOW 값을 갖는 SAEN 신호가 입력되는 경우 데이터 판독부(250)의 기능이 비활성화된다.
한편, 데이터 출력부(253)로는 제2 출력부(252a)의 출력과 LAT_EN 신호를 입력으로 하는 S-R 래치로서 구현될 수 있으나, 본발명이 이에 한정되지 않고 다양한 회로로서 구현될 수 있다.
또한, 데이터 출력부(253)의 앞단에 제2 출력부(252a)의 출력을 증폭하기 위한 회로가 추가로 포함될 수 있다.
데이터 판독부(250)의 기능이 활성화된 경우, 셀출력 전압 VBL 및 기준 전압 Vref은 각각 차동입력단인 MB1(251b)의 게이트 및 MB2(252b)의 게이트에 입력된다.
만일, 이퓨즈 셀(211)이 프로그래밍 되기 전인 경우 이퓨즈 셀(211)의 저항값은 기준전압 생성부(240)의 저항 R3의 저항값보다 작은 것이 일반적이므로, 셀출력 전압 VBL은 기준 전압 Vref보다 작다. 이 경우 제1 출력부(251a)의 출력단자는 HIGH가 되고(제2 출력부(252a)의 출력단자는 LOW가 됨) 이에 따라 래치(253)에 의해 DOUT이 LOW로 변환되어 이퓨즈 셀(211)의 데이터가 0인 것으로 판독된다.
만일, 이퓨즈 셀(211)이 프로그래밍 된 후인 경우에는 이퓨즈 셀(211)의 저항값은 기준전압 생성부(240)의 저항 R3의 저항값보다 큰 것이 일반적이므로, 셀출력 전압 VBL이 기준 전압 Vref보다 크다. 이 경우 제1 출력부(251a)의 출력단자는 LOW가 되고(제2 출력부(252a)의 출력단자는 HIGH가 됨) 이에 따라 래치(253)에 의해 DOUT은 HIGH로 변환되어 이퓨즈 셀(211)의 데이터가 1인 것으로 판독된다.
참고로, 프로그래밍되지 않은 이퓨즈 셀(211)은 보통 100 Ω의 저항값을 갖는 반면, 프로그래밍된 이퓨즈 셀(211)은 보통 최소 3 KΩ의 저항값을 갖는다. 따라서, 기준전압 생성부(240)의 저항 R1은 프로그래밍되기 전과 후의 저항값의 중간값인 1.5 KΩ으로 설정한다.
전술하였듯이, 이퓨즈 OTP 메모리(200)는 하나의 기준전압 생성부(240)와 복수의 메모리 셀 회로를 포함하며, 각 메모리 셀 회로는 이퓨즈 셀(211), 프로그래밍부(220), 셀출력전압 생성부(230) 및 데이터 판독부(250)를 포함한다.
본 실시예에서는, 복수의 메모리 셀 회로에 대하여 하나의 기준전압 생성부(240)가 공통으로 사용 가능하므로 전체 이퓨즈 OTP 메모리(200)의 면적이 최소화될 수 있다.
도 4는 다른 실시예에 따른 이퓨즈 OTP 메모리의 구조를 도시한 도면이다.
도 4에서 이퓨즈 OTP 메모리(400)는 이퓨즈 셀(411), 프로그래밍부(420), 셀출력전압 생성부(430), 기준전압 생성부(440), 데이터 판독부(450), 제1 구동회로(460), 전류 복사회로(470), 제3 구동회로(475), 전류선택부(480) 및 제2 구동회로(490)를 포함한다.
이하, 제어신호의 타이밍을 도시한 도 3과 도 4를 함께 참조하면서 본 실시예에 따른 이퓨즈 OTP 메모리(400)의 동작을 설명한다.
프로그래밍부(420)는 트랜지스터 MP5와 MN5를 포함한다. MP5는 이퓨즈 셀(411)의 일단과 VDD 단자 사이에 위치하고, MN5는 이퓨즈 셀(411)의 타단과 GND 단자 사이에 위치한다.
셀출력전압 생성부(430)는 이퓨즈 셀(411)의 일단과 VDD 단자 사이에 직렬 연결된 트랜지스터 MP4 및 트랜지스터 MN2와, 이퓨즈 셀(211)의 타단과 GND 단자 사이에 트랜지스터 MN4를 포함한다.
PE 신호가 HIGH이고 PEB 신호가 LOW이면 이퓨즈 셀(411)에 대한 프로그래밍이 이루어진다.
프로그래밍부(420)에서, HIGH 값을 갖는 PE 신호와 LOW 값을 갖는 PEB 신호가 MP5의 게이트 및 MN5의 게이트에 각각 입력되고 LOW 값을 갖는 RE 신호가 MN2 및 MN4의 게이트에 입력되면, MP5 및 MN5가 턴온되고 MN2 및 MN4가 턴오프되어 이퓨즈 셀(411)에 고전류 i41이 흐른다. 이때, 이퓨즈 셀(411)에 흐르는 i41에 의해 이퓨즈 셀(411)에 EM 현상이 발생하고 이퓨즈 셀(411)이 프로그래밍된다. 여기서 PEB 신호는 PE 신호와 반대되는 레벨을 갖는 신호를 의미한다.
PE 신호가 LOW이고 RE 신호가 HIGH이면 셀출력전압 생성부(430)에서 이퓨즈 셀(411)에 대한 읽기 동작이 수행된다.
셀출력전압 생성부(430)에서 LOW 값을 갖는 PE 신호와 HIGH 값을 갖는 PEB 신호가 MP5의 게이트 및 MN5의 게이트에 각각 입력되고 HIGH 값을 갖는 RE 신호가 MN2 및 MN4의 게이트에 입력되면, MP5 및 MN5가 턴오프되고 MN2 및 MN4가 턴온된다. 이때, MP4에 읽기 전류가 제3 구동회로(475)에 의해 구동되면 이퓨즈 셀(411)에 읽기 전류 i42가 흐르고 셀출력 전압 VBL이 생성된다. 여기서, 제3 구동회로(475)에 의해 MP4에 읽기 전류가 구동되는 내용에 대해서는 후술한다.
기준전압 생성부(440)는 전원 VDD와 GND 단자 사이에 직렬 연결된 트랜지스터 MP2, 트랜지스터 MN1, 저항 R1 및 트랜지스터 MN3을 포함한다.
기준전압 생성부(440)에서, RE 신호가 HIGH가 되면 MN1 및 MN3이 턴온이 된다, 이때, MP2에 기준 전류가 제2 구동회로(490)에 의해 구동되면 기준전압 생성부(440)에 기준 전류 i43이 흐르고, i23에 의한 기준 전압 Vref가 생성된다. 여기서, 제2 구동회로(490)에 의해 MP2에 기준 전류가 구동되는 내용에 대해서는 후술한다.
데이터 판독부(450)는 셀출력 전압 VBL과 기준 전압 Vref 사이의 차이를 기반으로 이퓨즈 셀(411)에 대한 데이터 읽기 동작을 수행한다.
데이터 판독부(450)에서 이퓨즈 셀(411)에 대한 데이터 읽기 동작을 수행하기 위한 회로 구성은 도 2의 데이터 판독부(250)의 회로구성과 유사하며, 데이터 판독부(450)의 회로 구성에 대한 설명은 후술한다.
제1 구동회로(460)는 구동전류원(461), 구동전류원(461)에 직렬연결된 트랜지스터 MA1 및 CM0와, CM0에 병렬 연결된 트랜지스터 MA2를 포함한다.
제1 구동회로(460)는 RE 신호가 HIGH 값을 갖는 경우에 구동전류원(461)으로부터 수신된 기설정된 크기의 구동 전류가 MA1 및 CM0으로 흐른다.
전류 복사회로(470)는 제1 전류복사회로(471), 제2 전류복사회로(472) 및 제3 전류복사회로(473)를 포함한다. 제1 내지 제3 전류복사회로(471, 472, 473)는 서로 병렬로 연결된다.
제1 전류복사회로(471)는 직렬연결된 트랜지스터 M1 및 CM1을 포함하고, 제2 전류복사회로(472)는 직렬연결된 트랜지스터 M2 및 CM2를 포함하고, 제3 전류복사회로(473)는 직렬연결된 트랜지스터 M3 및 CM3을 포함한다.
제1 내지 제3 전류복사회로(471, 472, 473)에서 트랜지스터 CM1, CM2 및 CM3는 각각 제1 구동회로(460)의 CM0의 구동에 의하여 복사 전류가 흐를 수 있도록 제1 구동회로(460)의 트랜지스터 CM0에 대한 전류 미러로서 형성된다.
여기서, CM1, CM2 및 CM3의 트랜지스터 크기를 서로 달리하여 제1 내지 제3 전류복사회로(471, 472, 473)에 흐르는 복사 전류의 크기가 각각 서로 다르도록 구현될 수 있다. 예를 들어, 각각 제1 구동회로(460)에 의해 구동되는 경우, 제1 전류복사회로(471)에는 정상동작 전류 100 ㎂가 흐르도록 구성되고 제2 전류복사회로(472)에는 정상동작 전류보다 작은 제1 검증전류 90 ㎂가 흐르도록 구성되고 제3 전류복사회로(473)에는 정상동작 전류보다 큰 제2 검증전류 110 ㎂가 흐르도록 구성된다.
정상동작 전류, 제1 검증전류 및 제2 검증전류의 이용에 관한 상세한 내용은 후술한다.
전류선택부(480)는 복수의 전류 복사회로(471, 472, 473) 중에서 하나의 전류 복사회로가 구동되도록 선택한다.
전류선택부(480)는 SW0, SW1 및 SW2 신호 등 3개의 선택신호를 생성하며, 복수의 전류 복사회로(471, 472, 473) 중 구동시키고자 하는 전류 복사회로에 해당하는 하나의 선택신호를 HIGH로 설정하여 제2 구동전류가 흐르도록 하고 나머지 2 개의 선택신호는 LOW로 설정하여 전류가 흐르지 않도록 제어한다.
제2 구동회로(490)는 전류 복사회로(470)에 직렬로 연결된 트랜지스터 MP1을 포함한다. MP1에는 전류선택부(480)에서 선택된 하나의 전류 복사회로에 흐르는 제2 구동 전류가 인가되며, 기준전압 생성부(440)에 기준 전류가 생성되도록 트랜지스터 MP2에 대한 전류 미러로서 형성되어 기준전압 생성부(440)의 MP2를 구동한다.
제3 구동회로(475)는 제1 구동회로(460)에 의해 구동되어 제3 구동전류를 생성하고, 셀출력전압 생성부(430)에서 읽기 전류가 생성되도록 셀출력전압 생성부(430)를 구동한다.
제3 구동회로(475)는 직렬 연결된 트랜지스터 CM4, MA3 및 MP3를 포함한다.
RE 신호가 HIGH인 경우, 트랜지스터 CM4에는 제1 구동회로(460)의 구동에 의하여 제1 구동전류에 대한 복사 전류가 흐르며, 트랜지스터 CM4는 제1 구동전류에 대한 복사 전류가 생성되도록 트랜지스터 CM0에 대한 전류 미러로서 형성된다. 참고로, CM4의 트랜지스터 크기와 CM1의 트랜지스터 크기는 서로 동일하도록 구현될 수 있다.
제3 구동회로(475)에서 생성된 제3 구동전류에 의해 셀출력전압 생성부(430)에 읽기 전류가 구동된다.
셀출력전압 생성부(430)의 MP4는 제3 구동회로(475)의 트랜지스터 MP3에 대한 전류 미러로서 형성된다.
제3 구동회로(475)에 제3 구동전류가 흐르면 전류 미러인 MP4에 제3 구동전류에 대한 복사전류가 흐른다.
이퓨즈 OTP 메모리(400)는 정상 모드, 제1 검증모드 및 제2 검증모드의 세 가지 동작 모드로 동작하며, 이퓨즈 OTP 메모리(400)의 동작 모드는 전류선택부(480)에서 생성되는 SW0, SW1 및 SW2 신호에 의해 결정된다.
(1) 정상 모드
전류선택부(480)에서 SW0 신호를 HIGH로 설정하고 SW1 및 SW2 신호를 각각 LOW로 설정하는 경우 이퓨즈 OTP 메모리(400)가 정상 모드로 동작한다.
정상 모드에서는 제1 전류복사회로(471)에 제2 구동 전류가 흐르고 제2 전류복사회로(472) 및 제3 전류복사회로(473)에는 전류가 흐르지 않는다.
예를 들어, 제1 구동회로(460)에 흐르는 제1 구동전류가 10 ㎂인 경우, 제1 전류복사회로(471)에 흐르는 제2 구동 전류는 100 ㎂가 되도록 제1 전류복사회로(471)가 구현된다.
제1 전류복사회로(471)에 흐르는 제2 구동 전류는 제2 구동회로(490)에도 흐르며, 제2 구동회로(490)는 기준전압 생성부(440)에서 기준 전류가 흐르도록 기준전압 생성부(440)를 구동한다. 여기서 기준 전류의 크기는 제2 구동 전류의 크기와 같도록 기준전압 생성부(440)가 구현된다.
(2) 제1 검증모드
전류선택부(480)에서 SW1 신호를 HIGH로 설정하고 SW0 및 SW2 신호를 각각 LOW로 설정하는 경우 이퓨즈 OTP 메모리(400)가 제1 검증모드로 동작한다.
제1 검증모드에서는 제2 전류복사회로(472)에 제2 구동 전류가 흐르고 제1 전류복사회로(471) 및 제3 전류복사회로(473)에는 전류가 흐르지 않는다. 이하에서, 제1 검증모드에서 제2 전류복사회로(472)에 흐르는 제2 구동 전류를 제1 검증전류라 칭할 수도 있다.
제1 구동회로(460)에 흐르는 제1 구동전류가 10 ㎂인 경우, 제2 전류복사회로(472)에 흐르는 제1 검증전류는 90 ㎂가 되도록 제2 전류복사회로(472)가 구현된다.
제2 전류복사회로(472)에 흐르는 제1 검증전류는 제2 구동회로(490)에도 흐르며, 제2 구동회로(490)에 흐르는 제1 검증전류에 의해 기준전압 생성부(440)에서 동일한 크기의 기준 전류가 생성되도록 기준전압 생성부(440)가 구동된다.
(3) 제2 검증모드
전류선택부(480)에서 SW2 신호를 HIGH로 설정하고 SW0 및 SW1 신호를 각각 LOW로 설정하는 경우 이퓨즈 OTP 메모리(400)가 제2 검증모드로 동작한다.
제2 검증모드에서는 제3 전류복사회로(473)에 제2 구동 전류가 흐르고 제1 전류복사회로(471) 및 제2 전류복사회로(472)에는 전류가 흐르지 않는다. 이하에서, 제2 검증모드에서 제3 전류복사회로(473)에 흐르는 제3 구동 전류를 제2 검증전류라 칭할 수도 있다.
제1 구동회로(460)에 흐르는 제1 구동전류가 10 ㎂인 경우, 제3 전류복사회로(473)에 흐르는 제2 검증전류는 110 ㎂가 되도록 제3 전류복사회로(473)가 구현된다.
제3 전류복사회로(473)에 흐르는 제2 검증전류는 제2 구동회로(490)에도 흐르며, 제2 구동회로(490)에 흐르는 제2 검증전류에 의해 기준전압 생성부(440)에서 동일한 크기의 기준 전류가 생성되도록 기준전압 생성부(440)가 구동된다.
전술하였듯이, 제2 구동회로(490)에 제2 구동 전류가 흐르면 기준전압 생성부(440)에 제2 구동 전류와 동일한 크기의 기준 전류가 생성되도록 기준전압 생성부(440)가 구현된다. 여기서, MP1 및 MP2의 트랜지스터 크기는 서로 동일하도록 구현될 수 있다.
기준전압 생성부(440)에 기준 전류가 생성되면 기준전압 생성부(440)의 출력단자에서 기준 전압 Vref가 생성된다.
한편, 제3 구동회로(475)는 제1 구동회로(460)에 의해 구동되어 제3 구동전류를 생성한다. 제1 구동회로(460)에 흐르는 제1 구동전류가 10 ㎂인 경우, 제3 구동회로(475)에 흐르는 제3 구동전류는 100 ㎂가 되도록 제3 구동회로(475)가 구현된다.
제3 구동회로(475)에 제3 구동전류가 생성되면, 제3 구동회로(475)에 의해 셀출력전압 생성부(430)가 구동되어 셀출력전압 생성부(430)에 읽기 전류가 생성된다.
제3 구동회로(475)에 의해 제3 구동전류와 동일한 크기의 읽기 전류가 셀출력전압 생성부(430)에 생성되도록 셀출력전압 생성부(430)가 구현된다. 여기서, MP3 및 MP4의 트랜지스터 크기는 서로 동일하도록 구현될 수 있다. 참고로, MN1과 MN2의 트랜지스터 크기는 서로 같고, MN3와 MN4의 트랜지스터 크기도 서로 같도록 구현될 수 있다.
셀출력전압 생성부(430)에 읽기 전류가 생성되면 셀출력전압 생성부(430)의 출력 단자에 셀출력 전압 VBL이 생성된다.
데이터 판독부(450)는 셀출력 전압 VBL과 기준 전압 Vref을 수신하고 셀출력 전압 VBL과 기준 전압 Vref 사이의 차이를 기반으로 이퓨즈 셀(411)의 데이터에 대한 정보를 생성한다.
정상 모드에서, 이퓨즈 셀(411)이 프로그래밍 되기 전의 셀 데이터를 갖는 경우 VBL은 Vref 보다 작고, 이퓨즈 셀(411)이 프로그래밍된 셀 데이터를 갖는 경우 VBL은 Vref보다 크다. 따라서 데이터 판독부(450)는, VBL이 Vref보다 작은 경우 이퓨즈 셀(411)의 데이터가 0임을 나타내는 출력을 생성하고 VBL이 Vref보다 큰 경우 이퓨즈 셀(411)의 데이터가 1임을 나타내는 출력을 생성한다.
또한, 제1 검증모드 또는 제2 검증모드에서는. 전류선택부(480)의 선택에 의해서 제2 구동회로(490)에 제1 검증전류 또는 제2 검증전류에 대응되는 기준 전류가 기준전압 생성부(440)에 인가되도록 제어되는 경우, 제1 검증전류 또는 제2 검증전류에 대응되는 기준 전압과 셀출력 전압 사이의 차이에 기초하여 데이터 판독부(450)는 이퓨즈 셀(411)에 오류가 발생하였는지 여부를 나타내기 위한 출력을 생성한다.
제1 검증모드는, 프로그래밍 되기 전의 이퓨즈 셀(411)에 대하여 오류가 발생하였는지 여부를 판정하기 위한 동작 모드이다.
제1 검증모드에서는 기준 전류가 90 ㎂가 되며, 이때 데이터 판독부(450)의 출력이 Vref가 VBL보다 큼을 나타내는 경우 이퓨즈 셀(411)에 오류가 발생한 것으로 판정될 수 있다.
제2 검증모드는, 프로그래밍된 후의 이퓨즈 셀(411)에 대하여 오류가 발생했는지 여부를 판정하기 위한 동작 모드이다.
제2 검증모드에서는 기준 전류가 110 ㎂가 되며, 이때 데이터 판독부(450)의 출력이 Vref가 VBL보다 작음을 나타내는 경우 이퓨즈 셀(411)에 오류가 발생한 것으로 판정될 수 있다.
오류 판정부(미도시)를 구비하는 경우, 제1 검증모드 및 제2 검증모드에서 데이터 판독부(450)의 출력을 확인함으로써 이퓨즈 셀(411)에 오류 발생여부를 확인할 수 있다.
도 5는 데이터 판독부(450)의 내부 회로도를 예시한 도면이다.
도 5에 도시된 데이터 판독부(450)의 내부 회로는 도 2에 도시된 데이터 판독부(250)의 회로와 유사하다.
도 2의 회로에서 p-MOS로 구현된 것이 도 5의 회로에서는 n-MOS로 구현되고, 도 2의 회로에서 n-MOS로 구현된 것이 도 5의 회로에서는 p-MOS로 구현되어 있다는 점에서 데이터 판독부(250)와 데이터 판독부(450)가 서로 상이하나 그 동작은 유사하므로 도 5의 회로에 대한 더 이상의 상세한 설명은 생략한다.
도 6은 이퓨즈 OTP 메모리(400)에 대한 읽기 검증 플로우를 나타낸 도면이다.
도 6에 도시한 바와 같이, 이퓨즈 OTP 메모리(400)에 대한 읽기 검증은 이퓨즈 OTP 메모리(400)에 대한 기본적인 O/S(Open/Short) 테스트 및 누설전류 테스트를 수행(S620)한 후에 이퓨즈 셀(411)에 대한 테스트를 수행한다.
이퓨즈 OTP 메모리(400)에 대한 기본적인 테스트가 완료되면 전류선택부(480)에서 SW0=HIGH, SW1=SW2=LOW로 설정하여 정상 모드로 설정하고 모든 이퓨즈 셀(411)에 대한 초기 출력을 테스트한다(S620).
초기 출력을 테스트한 결과 모든 이퓨즈 셀(411)에 대해 데이터 판독부(450)의 출력값이 LOW가 나오는지를 확인한다(S630).
S630 과정에서의 확인 결과, 데이터 판독부(450)의 출력이 LOW가 나오지 않는 이퓨즈 셀(411)이 존재하는 경우 이퓨즈 OTP 메모리(400)에 대해서 FAIL 처리를 한다(S640).
S630 과정에서의 확인 결과, 모든 이퓨즈 셀(411)에 대해 데이터 판독부(450)의 출력이 LOW가 나오는 경우에는, 전류선택부(480)에서 SW1=HIGH, SW0=SW2=LOW로 설정하여 제1 검증모드로 설정하고 모든 이퓨즈 셀(411)에 대한 출력을 테스트한다(S650).
제1 검증모드로 테스트한 결과 모든 이퓨즈 셀(411)에 대해 데이터 판독부(450)의 출력값이 LOW가 나오는지를 확인한다(S660).
S660 과정에서의 확인 결과, 데이터 판독부(450)의 출력이 LOW가 나오지 않는 이퓨즈 셀(411)이 존재하는 경우 이퓨즈 OTP 메모리(400)에 대해서 FAIL 처리를 한다(S640).
S660 과정에서의 확인 결과, 모든 이퓨즈 셀(411)에 대해 데이터 판독부(450)의 출력이 LOW가 나오는 경우에는, 전류선택부(480)에서 SW2=HIGH, SW0=SW1=LOW로 설정하여 제2 검증모드로 설정하고 프로그래밍된 모든 이퓨즈 셀(411)에 대한 출력을 테스트한다(S670).
제2 검증모드로 테스트한 결과 프로그래밍된 모든 이퓨즈 셀(411)에 대해 데이터 판독부(450)의 출력값이 HIGH가 나오는지를 확인한다(S680).
S680 과정에서의 확인 결과, 데이터 판독부(450)의 출력이 HIGH가 나오지 않는 프로그래밍된 이퓨즈 셀(411)이 존재하는 경우 이퓨즈 OTP 메모리(400)에 대해서 FAIL 처리를 한다(S640).
S680 과정에서의 확인 결과, 모든 프로그래밍된 이퓨즈 셀(411)에 대해 데이터 판독부(450)의 출력이 HIGH가 나오는 경우, 해당 이퓨즈 OTP 메모리(400)에 대해서 정상 메모리인 것으로 처리한다(S690).
도 7은 각 이퓨즈 OTP 메모리의 구조별 공급전압에 따른 전류 소모를 비교한 도면이다.
도 7에 도시한 바와 같이, 도 4의 이퓨즈 OTP 메모리(400)의 전류소모가 가장 적음을 알 수 있다.
참고로, 본 출원서에 기재된 도면에 포함된 각 트랜지스터는 기생 저항 및 기생 커패시터 등의 기생 소자가 존재하므로, 도면상으로는 단락인 것처럼 도시된 부분의 경우에도 그 동작은 기생 소자의 영향으로 실제로 그 부분이 단락된 것처럼 회로가 동작하지 않을 수 있음을 유의한다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 셀 회로 111: 이퓨즈 셀
110: 이퓨즈셀 구동회로 120: 기준전압 발생회로
130: 데이터 읽기회로 200, 400: 이퓨즈 OTP 메모리
211, 411: 이퓨즈 셀 220, 420: 프로그래밍부
230, 430: 셀출력전압 생성부 240, 440: 기준전압 생성부
250, 450: 데이터 판독부 460: 제1 구동회로
470: 전류 복사회로 475: 제3 구동회로
480: 전류선택부 490: 제2 구동회로

Claims (10)

  1. 이퓨즈(E-Fuse: Electrical Fuse) OTP(One Time Programmable) 메모리 장치에 있어서,
    이퓨즈 셀;
    상기 이퓨즈 셀에 읽기 전류를 인가하여 상기 이퓨즈 셀에 대한 셀출력 전압을 생성하는 셀출력전압 생성부;
    기준 전류가 생성되도록 구동되어 상기 기준 전류에 따라 기준 전압을 생성하는 기준전압 생성부;
    서로 다른 복수의 복사 전류를 각각 생성하는 복수의 전류 복사회로;
    상기 복수의 전류 복사회로 중에서 하나의 전류 복사회로를 선택하여 상기 하나의 전류 복사회로에 대응하는 복사 전류가 제2 구동 전류로서 흐르도록 하는 전류선택부;
    상기 복수의 전류 복사회로에 연결되되, 상기 제2 구동 전류에 따라 상기 기준전압 생성부에 상기 기준 전류가 생성되도록 구동하는 제2 구동회로; 및
    상기 셀출력 전압과 상기 기준 전압 사이의 차이를 기반으로 상기 이퓨즈 셀의 데이터에 대한 정보를 생성하는 데이터 판독부
    를 포함하되,
    상기 복수의 복사 전류는 정상동작 전류, 상기 정상동작 전류보다 작은 제1 검증전류 및 상기 정상동작 전류보다 큰 제2 검증전류를 포함하고,
    상기 전류선택부의 선택에 의해 상기 제1 검증전류 또는 상기 제2 검증전류에 대응되는 기준 전류가 상기 기준전압 생성부에 인가되는 경우, 상기 데이터 판독부는 상기 제1 검증전류 또는 상기 제2 검증전류에 대응되는 기준 전압과 상기 셀출력 전압 사이의 차이에 기초하여 상기 이퓨즈 셀에 오류가 발생하였는지 여부를 나타내는 정보를 생성하는 이퓨즈 OTP 메모리 장치.
  2. 제1항에 있어서,
    상기 데이터 판독부는,
    상기 셀출력 전압과 상기 기준 전압을 각각 차동입력으로서 수신하는 차동증폭기를 포함하되, 상기 차동입력의 차이에 따른 상기 차동증폭기의 출력을 기반으로 상기 데이터 판독을 수행하는 것을 특징으로 하는 이퓨즈 OTP 메모리 장치.
  3. 제1항에 있어서,
    기설정된 크기의 제1 구동 전류를 발생하되 상기 복수의 전류 복사회로에 대한 전류 미러로서 형성되는 제1 구동회로를 더 포함하는 이퓨즈 OTP 메모리 장치.
  4. 삭제
  5. 제3항에 있어서,
    상기 제1 구동회로에 의해 구동되어 제3 구동전류를 생성하고 상기 셀출력전압 생성부에서 상기 읽기 전류가 생성되도록 상기 셀출력전압 생성부를 구동하는 제3 구동회로
    를 더 포함하는 것을 특징으로 하는 이퓨즈 OTP 메모리 장치.
  6. 제5항에 있어서,
    상기 셀출력전압 생성부는 상기 제3 구동회로에 대한 전류 미러를 포함하는 것을 특징으로 하는 이퓨즈 OTP 메모리 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 이퓨즈 셀은 프로그래밍되기 전의 것이고 상기 제1 검증전류에 대응되는 기준 전류가 생성된 경우, 상기 데이터 판독부는 상기 셀출력 전압이 상기 기준 전압보다 클 경우 상기 이퓨즈 셀에 오류가 발생하였음을 나타내는 정보를 생성하는 것을 특징으로 하는 이퓨즈 OTP 메모리 장치.
  9. 제1항에 있어서,
    상기 이퓨즈 셀은 프로그래밍된 것이고 상기 제2검증전류에 대응되는 기준 전류가 생성된 경우, 상기 데이터 판독부는 상기 셀출력 전압이 상기 기준 전압보다 작을 경우 상기 이퓨즈셀에 오류가 발생하였음을 나타내는 정보를 생성하는 것을 특징으로 하는 이퓨즈 OTP 메모리 장치.
  10. 이퓨즈 OTP 메모리 장치가 이퓨즈 OTP 메모리를 구동하는 방법에 있어서,
    이퓨즈 셀에 읽기 전류를 인가하여 상기 이퓨즈 셀에 대한 셀출력 전압을 생성하는 과정;
    기준전압 생성부에 기준 전류가 생성되도록 구동되어 상기 기준 전류에 따라 기준 전압을 생성하는 과정;
    서로 다른 복수의 복사 전류를 생성하는 복수의 전류 복사회로 중에서 하나의 전류 복사회로를 선택하여 상기 하나의 전류 복사회로에 대응하는 복사 전류가 제2 구동 전류로서 흐르도록 하는 선택과정; 및
    상기 복수의 전류 복사회로에 연결된 제2 구동회로가 상기 제2 구동 전류에 따라 상기 기준전압 생성부에 상기 기준 전류가 생성되도록 구동하는 과정
    을 포함하되,
    상기 복수의 복사 전류는 정상동작 전류, 상기 정상동작 전류보다 작은 제1 검증전류 및 상기 정상동작 전류보다 큰 제2 검증전류를 포함하고,
    상기 선택과정에서 상기 제1 검증전류 또는 상기 제2 검증전류에 대응되는 기준 전류가 인가되는 경우, 상기 제1 검증전류 또는 상기 제2 검증전류에 대응되는 기준 전압과 상기 셀출력 전압 사이의 차이에 기초하여 상기 이퓨즈 셀에 오류가 발생하였는지 여부를 나타내는 정보를 생성하는 과정
    을 더 포함하는 이퓨즈 OTP 메모리 구동 방법.
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