JP2012169032A - 不揮発性メモリのビットセルのi−v曲線を取得するためのデジタル方法および装置 - Google Patents
不揮発性メモリのビットセルのi−v曲線を取得するためのデジタル方法および装置 Download PDFInfo
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Abstract
【解決手段】基準電流生成回路は、選択されたデジタルレジスタ設定に対応する選択された基準電流を生成する。センスアンプ回路は、遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する。前記遷移ゲート電圧および前記基準電流を前記不揮発性メモリビットセルに対する電流−電圧特性情報としてメモリに格納する。
【選択図】図1
Description
Claims (22)
- 不揮発性メモリビットセルに対する電流−電圧特性情報を生成するための方法であって、
選択されたデジタルレジスタ設定に対応する選択された基準電流を生成する工程と、
遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する工程と、
前記遷移ゲート電圧および前記基準電流を前記不揮発性メモリビットセルに対する電流−電圧特性情報として格納する工程と、を備える方法。 - 複数の基準電流値と、対応する複数のデジタルレジスタ設定とを含むテストフラッシュメモリから校正テーブルを取得する工程をさらに備える、請求項1に記載の方法。
- 前記校正テーブルを取得する工程は、
デジタルトリム可能な基準電流回路のデジタルレジスタ設定を第1の値に設定する工程と、
前記デジタルトリム可能な基準電流回路によって生成された基準電流を測定する工程と、
測定された基準電流と第1の値とを前記校正テーブルに値の対として保存する工程と、を含む請求項2に記載の方法。 - 前記選択された基準電流を生成する工程は、前記選択されたデジタルレジスタ設定をデジタルトリム可能な基準電流回路に適用して基準電流を生成する工程を含む、請求項1に記載の方法。
- 前記基準電流を前記不揮発性メモリビットセルのドレイン電流と比較する工程は、前記基準電流および前記不揮発性メモリビットセルのドレイン電流をセンスアンプ回路に印加する工程を含む、請求項1記載の方法。
- 前記選択される基準電流を前記不揮発性メモリビットセルのドレイン電流と比較する工程は、前記不揮発性メモリビットセルの1つのアドレスの読出を複数のゲート電圧にて実行する工程を含む、請求項1に記載の方法。
- 前記不揮発性メモリビットセルによって生成されるドレイン電流が前記基準電流より大きくなり、ビットセルのセンスアンプ出力が論理値0から1に変化するまで、前記ゲート電圧をローからハイに上昇させることによって、前記掃引ゲート電圧が前記不揮発性メモリビットセルに印加される、請求項1に記載の方法。
- 前記不揮発性メモリビットセルによって生成されるドレイン電流が前記基準電流より小さくなり、ビットセルのセンスアンプ出力が論理値1から0に変化するまで、前記ゲート電圧をハイからローに低下させることによって、前記掃引ゲート電圧が前記不揮発性メモリビットセルに印加される、請求項1に記載の方法。
- 別のデジタルレジスタ設定に対応する第2の基準電流を生成する工程と、
第2の遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、第2の基準電流を同不揮発性メモリビットセルによって生成されるドレイン電流と比較する工程と、
前記第2の遷移ゲート電圧および第2の基準電流を前記不揮発性メモリビットセルに対する電流−電圧特性情報として格納し、それによって、前記不揮発性メモリビットセルに対する複数の電流−電圧曲線点を規定する工程と、をさらに備える、請求項1に記載の方法。 - 前記遷移ゲート電圧および前記基準電流を格納する工程は、前記遷移ゲート電圧および前記基準電流を前記不揮発性メモリビットセルに対する電流−電圧曲線上の点として格納する工程を含む請求項1に記載の方法。
- メモリデバイスであって、
行および列からなるアレイに配列される複数の不揮発性メモリビットセルと、
複数の基準電流値に対応する複数のデジタルレジスタ設定を格納する校正テーブルメモリと、
前記校正テーブルメモリの選択されるデジタルレジスタ設定に対応する選択される基準電流を生成するための基準電流生成回路と、
複数の掃引ゲート電圧を生成するためのゲート電圧生成回路と、
前記複数の掃引ゲート電圧を選択される不揮発性メモリビットセルに印加するための行デコーダと、
遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに前記複数の掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較するためのセンスアンプ回路と、を備えるメモリデバイス。 - 第1の選択される基準電流値と、対応する第1の遷移ゲート電圧とを含む複数の電流−電圧値の対を格納するためのメモリをさらに備える、請求項11に記載のメモリデバイス。
- 第1の選択される基準電流値と、対応する第1の遷移ゲート電圧とを含む複数の電流−電圧値の対を出力するための1つ以上のデータ出力ポートをさらに備える、請求項11に記載のメモリデバイス。
- 前記複数の不揮発性メモリビットセルは、行および列に配列される複数の不揮発性半導体メモリトランジスタを備え、各メモリトランジスタは、ソース、ドレイン、およびゲートを備え、前記ゲートは電子を注入可能な浮遊ゲートであって放電可能であり、半導体メモリトランジスタの各行におけるすべてのトランジスタのゲートは対応するワード線に接続されており、各列におけるすべてのトランジスタのドレインは対応するビット線に接続されており、各行におけるすべてのトランジスタのソースは対応するソース制御線に接続されている、請求項11に記載のメモリデバイス。
- 校正テーブルメモリは不揮発性テストフラッシュメモリを含む、請求項11に記載のメモリデバイス。
- 基準電流生成回路はデジタル的に調整可能な基準電流回路を含む、請求項11に記載のメモリデバイス。
- 前記センスアンプ回路は、前記選択される不揮発性メモリビットセルによって生成されるドレイン電流が前記選択される基準電流未満であるとき、第1の論理状態を出力し、前記選択される不揮発性メモリビットセルによって生成されるドレイン電流が前記基準電流より大きいとき、第2の論理状態を出力する、請求項11に記載のメモリデバイス。
- 1つ以上の不揮発性メモリビットセルに対する電流−電圧曲線データ点を取得するための方法において、
所定の基準電流を生成する工程と、
選択される不揮発性メモリビットセルに所定のソースおよびドレイン電圧を印加する工程と、
前記選択される不揮発性メモリビットセルに掃引ゲート電圧を印加する工程と、
遷移ゲート電圧が識別されるまで前記不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記所定の基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する工程と、
前記所定の基準電流に対応する第1の値と前記遷移ゲート電圧に対応する第2の値とを含む電流−電圧曲線データ点を出力する工程と、を備える方法。 - 所定の基準電流を生成する工程は、
複数の所定の基準電流値と、対応する複数のデジタル値とを含む校正テーブルを取得する工程と、
前記校正テーブルから第1のデジタル値を選択する工程と、
前記第1のデジタル値に対応する所定の基準電流を生成する工程と、を含む請求項18記載の方法。 - 選択される第2のデジタル値に対応する第2の所定の基準電流を生成する工程と、
選択される不揮発性メモリビットセルに所定のソースおよびドレイン電圧を印加する工程と、
前記選択される不揮発性メモリビットセルに掃引ゲート電圧を印加する工程と、
第2の遷移ゲート電圧が識別されるまで前記不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記第2の所定の基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する工程と、
前記第2の遷移ゲート電圧および第2の所定の基準電流を前記選択される不揮発性メモリビットセルに対する電流−電圧特性情報として格納し、それによって、前記選択される不揮発性メモリビットセルに対する複数の電流−電圧曲線点を規定する工程と、をさらに備える請求項18に記載の方法。 - 前記選択される不揮発性メモリビットセルに対する複数の電流−電圧曲線点を時間を通じて処理し、前記選択される不揮発性メモリビットセルが不良な相互コンダクタンスまたは損なわれた相互コンダクタンスを有するか、さもなければ欠陥を有すると見なされるか否かを判定する工程をさらに備える、請求項20に記載の方法。
- デジタルトリム可能な基準電流回路のデジタルレジスタ設定を第1のデジタル値に設定する工程と、
前記デジタルトリム可能な基準電流回路によって生成される基準電流を測定する工程と、
測定された基準電流と第1のデジタル値とを校正テーブルに値の対として保存する工程と、
によって校正テーブルを生成する工程を含む、請求項18に記載の方法。
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