JP2001202799A - 回路内メモリ・アレイ・ビット・セル・スレシホルド電圧分布測定 - Google Patents

回路内メモリ・アレイ・ビット・セル・スレシホルド電圧分布測定

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Abstract

(57)【要約】 【課題】 信頼性を維持しつつ、サイクル時間短縮およ
びコスト削減を図った、不揮発性メモリ検査方法を提供
する。 【解決手段】 不揮発性メモリを動作させる装置および
方法は、ビット・セル・アレイを含む。動作電源および
検査電源間で選択を行なう。検査電源はチップ上でプロ
グラム可能である。動作電源が選択された場合、不揮発
性メモリを動作モードで動作させ、検査電源が選択され
た場合、検査モードで動作させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ・
システムに関し、更に特定すれば、当該不揮発性メモリ
・システム内においてビット・セルのスレシホルド電圧
を測定する回路内技法即ちオン・チップ技術を含むメモ
リ・システムに関する。
【０００２】
【従来の技術】ＮＶＭシステムにおけるビット・セルの
スレシホルド電圧測定は、典型的に、外部の製品検査プ
ラットフォーム(plat form)を使用し、例えば、入力電
圧を掃引しピン上のビット・セル電圧を測定することに
よって、フラッシュ・メモリ内のビット・セルの電流／
電圧特性を測定する。ＮＶＭシステムにおける別のビッ
ト・セルのスレシホルド電圧測定方法に、外部の製品検
査プラットフォームを使用し、例えば、入力電圧を掃引
しディジタル・データ出力を読み取ることによって、ビ
ット・セルの電流／電圧特性を測定し、更に内部基準に
対してビット・セル電流／電圧特性を比較するものがあ
る。これら従来の方法双方には、検査プラットフォーム
が正確に制御された入力電圧を掃引することができなけ
ればならず、しかも最初の方法の場合、小さなビット・
セル電流を測定できなければならないという欠点があ
る。
【０００３】現在のフラッシュＥＥＰＲＯＭアレイのス
レシホルド電圧分布の典型的な測定は、既存の製品検査
プラットフォームを用いてデータ収集するために、複雑
な外部電圧およびタイミング制御を必要とする。例え
ば、既存の製品検査プラットフォームは、被検査素子の
同期，複雑な制御コード，およびインテリジェント検査
プラットフォームを必要とし、その結果検査時間が長く
なり、被検査素子のピン数が多いために、並列度が高い
検査環境には適していなかった。また、既存の製品検査
プラットフォームは、高精度の電源を必要とする。単一
の現場テスタ(site tester)上で埋め込み型不揮発性メ
モリ（ＮＶＭ）を有するマイクロコントローラを検査す
る際に考慮すべき別の問題点には、プログラム／消去サ
イクルの後に生ずるデータ保持力の低下およびゲート／
ドレイン・ストレスの悪化，ならびに高耐久性仕様の部
品に対する潜伏性プログラム／消去耐久性欠損の識別が
含まれる。
【０００４】
【発明が解決しようとする課題】従来の単一現場テスタ
上における埋め込みＮＶＭを有するマイクロコントロー
ラの検査では、全検査コストの９０％までがフラッシュ
・モジュールだけに用いられていることが示されてい
る。５００Ｋバイト更に１Ｍバイトにも達するサイズの
埋め込みＮＶＭメモリでは、品質および信頼性を維持し
つつ、サイクル時間を短縮しコストを削減するために、
フラッシュを検査する方法の改良および高コスト効率化
が求められている。
【０００５】本発明は、ビット・セル・アレイの制御ゲ
ートを掃引し、ビット・セル電流／電圧特性を内部基準
と比較するための、オン・チップ・ディジタル可制御精
密電圧源を提供する。本発明は、内蔵型であり、並列性
が高い環境における自己検査に適しており、検査工程に
おけるプラットフォーム・テスタ／素子のオーバーヘッ
ドを解消することによって、スループットを向上させ
る。
【０００６】
【課題を解決するための手段】先に述べたのは概要であ
り、したがって、必然的に、簡略化，一般化および詳細
の省略がある。つまり、この概要は例示に過ぎず、全く
限定を意図していないことを当業者は認めよう。本発明
の他の態様，発明的特徴，および利点は、以下の詳細な
説明において明白となろう。
【０００７】本発明によれば、ビット・セル・アレイを
含む不揮発性メモリを動作させる装置および方法が記載
される。動作電源および検査電源間で選択が行われ、検
査電源はチップ上でプログラム可能である。不揮発性メ
モリは、動作電源が選択された場合には、動作モードで
動作し、検査電源が選択された場合には検査モードで動
作する。
【０００８】本発明の第１実施例では、不揮発性メモリ
を検査モードで動作させ、不揮発性メモリ内におけるス
レシホルド電圧分布を第１電圧値から最終電圧値までの
電圧値範囲において測定する。本発明の別の実施例で
は、検査モードにおける不揮発性メモリの動作は、不揮
発性メモリの切迫不良(imminent failure)の早期検出を
含む。本発明の更に別の実施例では、検査モードにおけ
る不揮発性メモリの動作は、不揮発性メモリの応力検査
を含む。
【０００９】本発明の特性および利点の更なる理解は、
本明細書の残りの部分および図面を参照することによっ
て実現されよう。
【００１０】
【発明の実施の形態】添付図面を参照することによっ
て、本発明のより良い理解が得られ、その多数の目的，
特徴，および利点は当業者には明白となろう。異なる図
面における同一参照符号の使用は、同様または同一の部
分を示すこととする。
【００１１】特に指示しない限り、多数の図に同じ参照
番号で現れる構造は同一である。
【００１２】以下の記載は、本発明の一例の詳細な説明
を行なうことを意図するのであり、発明自体を限定する
ものとは見なしてはならない。逆に、特許請求の範囲に
規定した本発明の範囲内には、多数の変形が該当する可
能性がある。
【００１３】図１は、埋め込み不揮発性メモリ（ＮＶ
Ｍ）１１０モジュールを含むマイクロコントローラ１０
０の機能ブロック図であり、ＮＶＭ１１０モジュール
は、更に、オン・チップ・プログラマブル電圧発生器
（ＰＶＧ）１１４を含む。更に、マイクロコントローラ
１００は、システム・バス１０４を通じてＮＶＭ１１０
に接続された中央演算装置（ＣＰＵ）１０２を含む。外
部バス・インターフェース１０６がシステム・バス１０
４を通じてＮＶＭ１１０およびＣＰＵ１０２に接続され
ており、外部バス１０８を通じて、例えば、Ｉ／Ｏ素子
（図示せず）のような外部素子に接続するために利用さ
れる。
【００１４】前述の部品および素子は、ここでは、概念
を明確にするための例として用いている。例えば、ＣＰ
Ｕ１０２は、マイクロプロセッサ・ユニットを含みこれ
には限定されないあらゆる汎用演算装置の一例として利
用され、システム・バス１０４および外部バス１０８
は、マルチプロセッサ・バスおよびＩ／Ｏバスを含みこ
れらには限定されないあらゆる処理バスの例として利用
され、外部バス・インターフェース１０６は、外部バス
とインターフェースするために利用されるあらゆる種類
のインターフェースの一例として利用される。したがっ
て、ここで用いる場合、これらの具体的な例は、その更
に一般的なクラスを代表することを意図するものとす
る。更に、総じて、ここでの具体的な例の使用は、その
クラスを代表することも意図しており、かかる具体的な
素子が前述のリストに含まれないことは、限定が望まし
いことを示すとして解釈してはならない。
【００１５】図２は、本発明によるＮＶＭ１１０モジュ
ールの機能ブロック図である。ＮＶＭ１１０モジュール
は、図１に示すように、マイクロコントローラ１００内
に埋め込むことができ、あるいは単体のメモリ・モジュ
ールとすることも可能である。ＮＶＭ１１０のコアは、
メモリ・セルまたはビット・セル、例えば、ビット・セ
ル１２６のアレイ１２８である。アレイ１２８は、好ま
しくは、フローティング・ゲート・トランジスタ・セル
・アレイであり、各ビット・セル１２６は、フローティ
ング・ゲート・トランジスタを含み、制御ゲート端子１
２７がワード・ラインに接続され、ドレイン端子１２９
がビット・ラインに接続され、ソース端子１３１がアー
スに接続されている。アレイ１２８内の個々のビット・
セル１２６は、行および列に配列されており、例えば、
合計１２８Ｋの３２ビット・ワードがアレイ１２８に格
納される。行デコーダ１３０は、アドレス・ライン１１
３からのアドレス入力をデコードし、所望のメモリ・ビ
ット・セル１２６が位置するアレイ１２８内の行を選択
する。列デコーダ１３２はアドレス・ライン１１３から
のアドレス入力をデコードし、列選択部１３４をイネー
ブルして、所望のメモリ・ビット・セル１２６が位置す
るアレイ１２８内の列を選択する。列選択部１３４は、
ビット・セル１２６を、複数のセンス・アンプ、例え
ば、センス・アンプ１４０を含むセンス・アンプ・モジ
ュール１３８に接続する。センス・アンプ１４０は、読
み取り動作の間、またはビット・セルの状態が、例え
ば、プログラミングまたは消去動作の後に判定されるデ
ータ検証ステップの間に、メモリ・ビット・セル内に含
まれているデータを読み取るために用いられる。例え
ば、センス・アンプ１４０は、ビット・セル１２６の電
流値を含む、ビット・セル１２６内に含まれるデータを
判定する際、ビット・セル１２６の電流値を電流基準１
４２と比較する。ビット・セル１２６の電流が電流基準
１４２よりも大きい場合、センス・アンプ１４０は、ビ
ット・セル１２６を、データ出力ライン１１５上におい
て１の論理値として読み取る。ビット・セル１２６の電
流が電流基準１４２未満である場合、センス・アンプ１
４０は、ビット・セル１２６を、データ出力ライン１１
５上において０の論理値として読み取る。
【００１６】アレイ１２８内のメモリ・セルのプログラ
ミングまたは消去は、適切な時間期間にわたり適切な電
圧をセルのソース，ドレインおよび制御ゲートに印加す
ることによって行われる。これによって、電子はチャネ
ル領域からフローティング・ゲートに潜入する、即ち、
注入される。フローティング・ゲート上にある電荷量
は、素子にソースおよびドレイン領域間に電流を導通さ
せるために制御ゲート上に必要な電圧を決定する。これ
をビット・セルのスレシホルド電圧またはＶTと呼ぶ。
導通は素子の「オン」または消去状態を表し、１の論理
値に対応する。プログラム状態の「オフ」は、ソースお
よびドレイン領域間に電流が導通していない状態であ
り、ゼロの論理値に対応する。ビット・セルのＶTを適
切な値に設定することにより、１組の所与の印加電圧に
対して、ビット・セルに電流を導通させるかまたは導通
させないようにすることができる。このように、１組の
所与の印加電圧においてビット・セルが電流を導通させ
るか否かについて決定することにより、ビット・セルの
状態（プログラムまたは消去）を求めることができる。
【００１７】ＮＶＭ１１０モジュールは、アレイ１２８
内のビット・セルに対するプログラミングまたは消去動
作を行なった後、当該ビット・セルのステータスを検証
する。検証を行なうには、各ビット・セルにアクセス
し、動作後にビット・セルが有するマージン（ビット・
セルのＶＴおよびアース・レベル間の電圧差）を評価す
る。
【００１８】ＮＶＭ１１０モジュールは、制御レジスタ
１２０，行デコーダ電源スイッチ１２２，動作読み取り
電源１２３，およびプログラマブル電圧発生器（ＰＶ
Ｇ）１１４を含む。ＰＶＧ１１４は、例えば、分圧器を
含む。本発明によれば、ＰＶＧ１１４即ち検査電源は、
チップ上または回路内にあり、制御レジスタ１２０を用
いてプログラム可能である。ライン１１２におけるデー
タは、制御レジスタ１２０に入力値を与える。制御レジ
スタ１２０は、種々のビット・フィールドを含み、メモ
リ・アレイ１２８の読み取り動作の間に用いられるワー
ド・ライン電源電圧を制御する。例えば、１ビット・フ
ィールドのＶTイネーブル・フィールド１１９は、行デ
コーダ電源スイッチ１２２をイネーブルし、読み取り電
源１２３またはＰＶＧ１１４からの出力を選択するため
に用いられる。行デコーダ電源スイッチ１２２からの出
力は、行デコーダ１３０の電源となる。行デコーダ電源
スイッチ１２２から行デコーダ１３０への電源は、選択
されたワード・ライン上に駆動される電圧である。
【００１９】本発明による不揮発性メモリを動作させる
方法は、動作電源および検査電源の間で選択を行なうこ
とを含み、検査電源は、チップ上でプログラム可能であ
る。不揮発性メモリは、動作電源ノードが選択された場
合動作モードで動作し、検査電源が選択された場合検査
モードで動作する。例えば、通常の読み取り動作では、
ＶTイネーブル・フィールド１１９は読み取り電源１２
３の電圧出力即ち動作電源を選択し、行デコーダ１３０
の電源電圧として用いる。検査モード動作では、ＶTイ
ネーブル・フィールド１１９はＰＶＧ１１４の電圧出力
即ち検査電源を選択し、行デコーダ１３０の電源電圧と
して用いる。
【００２０】別のビット・フィールド、例えば、ワード
・ライン電圧（ＶWL）選択フィールド１２１は、プログ
ラマブル電圧発生器１１４の出力電圧を選択するために
用いられる。ＶWL選択フィールド１２１を変更すること
により、プログラマブル電圧発生器１１４の出力電圧を
変化させる。検査モード動作では、プログラマブル電圧
発生器１１４の出力電圧を変化させると、ビット・セル
１２６の制御ゲート端子１２７に供給される電圧も変化
する。
【００２１】図３は、ワード・ライン電圧に対するビッ
ト・セルＶTの所望の分布曲線３００を示す図である。
動作範囲３０４は、通常の読み取り動作の間にビット・
セル制御ゲート１２７に印加される電圧である。高スレ
シホルド状態即ちプログラム状態にあるビット・セルは
曲線３０６の分布内に位置し、低スレシホルド状態即ち
消去状態にあるビット・セルは曲線３０２の分布内に位
置する。高スレシホルド状態の最小値を動作範囲３０４
の最大値から分離し、高スレシホルド状態におけるビッ
ト・セルからの信頼性の高い読み取りを保証する。低ス
レシホルド状態の最小値を動作範囲３０４の最大値から
分離し、低スレシホルド状態におけるビット・セルから
の信頼性のある読み取りを保証する。
【００２２】図４は、本発明の一実施例による、メモリ
・アレイ内のビット・セルのＶT分布を判定する方法を
示すフロー・チャートである。ここでは、不揮発性メモ
リ１１０は検査モードで動作しており、ＶT分布は、例
えば、第１電圧値から最終電圧値までの電圧値範囲にわ
たって測定される。ブロック４０２において、ＮＶＭ１
１０は検査モードに構成され、図２においてＰＶＧ１１
４として示される検査電源をＮＶＭ１１０に印加し、Ｎ
ＶＭを検査モードで動作するように構成することを含
む。ブロック４０４において、ワード・ライン電圧を第
１電圧値に設定する。メモリ・セル・アレイ１２８内の
ビット・セル位置は全て、ブロック４０６において読み
出される。ブロック４０８において、どのビット・セル
が導通状態にあるかについて判定し、更に導通ビット・
セルとして読み出すビット・セルの数を判定する。判断
ブロック４１２において、ワード・ライン電圧が最終電
圧値にセットされているか否かについて判定を行なう。
ワード・ライン電圧が未だ最終電圧値ではない場合、フ
ローはブロック４１０に進み、最終電圧値の方向に検査
電源の値の分数だけ、ワード・ライン電圧設定を変化さ
せる。ＮＶＭ１１０内のビット・セル・アレイでは、ブ
ロック４０６において再度読み取りが行われる。ブロッ
ク４０８において、導通ビット・セルとして読み取った
ビット・セルの数を判定し、ブロック４１２においてワ
ード・ライン電圧が最終電圧値に設定されたと判定され
るまで、このプロセスを繰り返し、ブロック４１２にお
いてワード・ライン電圧が最終電圧値に設定されたと判
定された場合、プロセスは４１４において終了する。ワ
ード・ライン電圧を連続的に読み取って変化させ、更に
導通状態のビット・セルを判定することにより、または
データ出力１１５が状態を変化させたときを判定するこ
とにより、データ出力１１５が状態を変化させた時点に
おいて各ビット・セルのＶTを判定することができ、し
たがって、メモリ・セル１２８内のビット・セルのＶT
の分布を判定することができる。このビット・セルのＶ
Tの分布を判定する方法は、本発明のオン・チップ・プ
ログラマブル回路を用いてウエハ上で多数の素子を一括
検査(gang testing)する場合にも適用可能である。
【００２３】ブロック４０４において、ワード・ライン
電圧を第１電圧値に設定するには、更に、制御レジスタ
１２０に第１電圧値を示す第１ディジタル値をプログラ
ムすることを含む。ブロック４１０において、ワード・
ライン電圧を変化させるには、更に、制御レジスタ１２
０を次のディジタル値に変更することを含み、これは制
御レジスタ１２０のフィールドを増分することまたは制
御レジスタ１２０のフィールドを減分することを含む可
能性がある。ブロック４０８において、ビット・セルが
導通状態にあるか否かについての判定は、更に、どのデ
ータ・セルが導通状態として読み取り、ビット・セルが
最初に導通したワード・ライン電圧値を格納したかにつ
いて判定すること即ち、導通状態として読み取った各ビ
ット・セル毎に状態の変化を判定することを含む。
【００２４】図５は、ワード・ライン電圧に対するビッ
ト・セルＶTの分布，および蓄積ＶT分布を示す図であ
る。高スレシホルド状態即ちプログラム状態にあるビッ
ト・セルは、曲線５０６の分布内に位置し、低スレシホ
ルド状態即ち消去状態にあるビット・セルは曲線５０２
の分布内に位置する。曲線５１０は、チック・マーク(t
ic mark)で示されるＶTレベルを超過するビット・セル
の蓄積数である。
【００２５】図６は、本発明の別の実施例による切迫不
良検出方法を示すフロー・チャートである。本発明の利
点の１つは、メモリ・セル・アレイの切迫不良を簡単
に、例えば、外部検査プラットフォームを用いることな
く、顧客によって検出可能なことにある。本発明による
不揮発性メモリ集積回路および動作方法は、並列性が高
い環境における自己検査に適しており、容易に切迫不良
検出が行なえる。図６は、検査モードにおいて、ＮＶＭ
１１０の切迫不良を検出する実施例を示す。読み取り電
源１２３として示す動作電源を選択してＮＶＭ１１０に
印加し、ブロック５００において、動作電源をＮＶＭ１
１０に印加した後、ビット・セル・アレイから第１デー
タ・セットを読み取る。ブロック５０２において、ＮＶ
Ｍ１１０に対して検査モードを構成する。これは、検査
電源を選択しＮＶＭ１１０に印加することを含む。ブロ
ック５０４において、ワード・ライン電圧を切迫不良電
圧値に設定し、次いでブロック５０６において、ビット
・セル・アレイを再度読み取り、ビット・セル・アレイ
から第２データ・セットを与える。ブロック５０８にお
いて、第１データ・セットを第２データ・セットと比較
する。判断ブロック５１０において判断を行い、第１デ
ータ・セットの第２データ・セットに対する比較に基づ
いて、切迫不良が示されたか否かについて判定する。例
えば、第１データ・セットおよび第２データ・セットの
比較により、データが一致しないことが示された場合、
ブロック５１２における切迫不良の可能性を示す。
【００２６】第１データ・セットおよび第２データ・セ
ットが一致した場合、切迫不良は示されない。ブロック
５０４において設定された切迫不良電圧値が高電圧値で
ある場合、ブロック５１４において、ワード・ライン電
圧を切迫不良低電圧値に設定する。しかしながら、ブロ
ック５０４において設定した切迫不良電圧値が切迫不良
低電圧値である場合、ブロック５１４において設定した
切迫不良電圧値は高電圧値となる。ブロック５１６にお
いて、第３データ・セットをビット・セル・アレイから
読み取る。ブロック５１８において、第１データ・セッ
トを第３データ・セットと比較し、ブロック５２０にお
いて、第１データ・セットの第３データ・セットに対す
る比較に基づいて、切迫不良が示されているか否かにつ
いて判定を行なう。ブロック５２０の判定において、第
１データ・セットおよび第３データセットが一致しない
場合、ブロック５１２において切迫不良の可能性が示さ
れる。しかしながら、判断ブロック５２０において、第
１データ・セットおよび第３データ・セットが一致した
場合、プロセスはブロック５２２において終了する。第
１データ・セット，第２データ・セットおよび第３デー
タ・セットは、動作電源をＮＶＭ１１０に印加した後に
ビット・セル・アレイから読み取った第１の値，ワード
・ライン電圧を切迫不良電圧値に設定した後にビット・
セル・アレイから読み取った第２の値，およびワード・
ライン電圧を切迫不良電圧値に設定した後にビット・セ
ル・アレイから読み取った第３の値をそれぞれ含むこと
ができる。第１データ・セット，第２データ・セットお
よび第３データ・セットは、第１の値のチェックサム，
第２の値のチェックサム，および第３の値のチェックサ
ムをそれぞれ含むことも可能である。
【００２７】図７は、ワード・ライン電圧に対するビッ
ト・セルＶTの分布を示し、更に動作範囲および検出ス
レシホルド双方を示す図である。動作範囲７０４は、通
常動作の間ビット・セル制御ゲート１２７に印加される
電圧である。高スレシホルド状態即ちプログラム状態の
ビット・セルは、曲線７０６の分布内に位置し、低スレ
シホルド状態即ち消去状態のビット・セルは、曲線７０
２の分布内に位置する。切迫不良低電圧値は、ＶIFLと
して示し、切迫不良高電圧値はＶIFHとして示す。高電
圧または定電圧いずれでも、切迫不良電圧が動作範囲７
０４に近づく程、切迫不良の可能性に対して反応するた
めに許される時間は少なくなる。逆に、切迫不良電圧が
動作範囲７０４から遠ざかる程、切迫不良の可能性に対
して反応するために許される時間は長くなる。ＶIFLに
対する許容範囲は、低スレシホルド状態７０２の最大値
から７０４の動作範囲の最小値までであり、ＶIFHに対
する許容範囲は、高スレシホルド状態７０６の最小値か
ら動作範囲７０４の最大値までである。
【００２８】図８は、本発明にしたがって、不揮発性メ
モリ・アレイ内に含まれるビット・セルの選択応力検査
による合格不合格基準を判定する方法を示すフローであ
る。ブロック８００において、ビット・セル・アレイを
第１数値セットに初期化する。これは、例えば、低ＶT
および高ＶTを含む。次にＮＶＭ１１０のビット・セル
・アレイに応力を印加する。応力は、例えば、温度加速
応力および電圧加速応力，またはこれらの応力の組み合
わせを含む。ブロック８０４において、検査電源を選択
し、これをＮＶＭ１１０に印加することによって、ＮＶ
Ｍ１１０を検査モードに構成する。ブロック８０６にお
いて、ワード・ライン電圧を応力マージン電圧値に設定
する。次に、ブロック８０８において、ワード・ライン
電圧を応力マージン電圧値に設定した後に、ビット・セ
ル・アレイから第２数値セットを読み取る。応力マージ
ン電圧値は、通常電圧値と低スレシホルド状態または高
スレシホルド状態のいずれかのスレシホルド状態との間
の範囲において選択する。判断ブロック８１０におい
て、第１数値セットを第２数値セットと比較し、第１数
値セットの第２数値セットに対する比較に基づいて、応
力不良が示されているか否かについて判定を行い、合格
／不合格基準を与える。ＮＶＭ１１０が応力検査に合格
しなかった場合、ブロック８１４において不良を示し、
プロセスはブロック８１６において終了する。ＮＶＭ１
１０が応力検査に合格した場合、判断ブロック８１２に
おいて追加の応力検査を選択することができ、その場合
プロセスはブロック８００に戻り、ＮＶＭ１１０アレイ
を初期化し、ブロック８０２において新たな応力を加え
る。ブロック８１０において、例えば、第１数値セット
および第２数値セットの比較により、第１数値セットお
よび第２数値セットが一致しないことが示された場合、
ブロック８１４において、例えば、応力不良が示され
る。応力不良を判定するステップは、本発明のオン・チ
ップ・プログラマブル回路を用いて、ウエハ上における
多数の素子の一括検査にも適用することができる。
【００２９】図９は、ワード・ライン電圧に対するビッ
ト・セルＶTの分布を示し、選択した応力検査に対する
不良レベルを示す図である。初期化導通状態におけるビ
ット・セルは、曲線９０２の分布内に位置することが示
されている。応力Ｘ，応力Ｙおよび応力Ｚに対する応力
マージンの読み取りは、ワード・ライン電圧値上にも示
されている。応力ＸをＮＶＭ１１０のビット・セルに印
加した後、ビット・セルは曲線９０４の分布内に位置す
ることが示されている。ビット・セルのデータ値は、分
布曲線９０４によって予期されかつ図示されたように移
動しなければならない。さもないと、応力Ｘに対する不
良が示される。非導通即ち高ＶT状態に初期化されたビ
ット・セルは、曲線９０６の分布内に位置し、応力Ｙを
加えた後、曲線９０８の分布内に位置しなければならな
い。さもないと、応力Ｙに対する応力不良が示される。
【００３０】図４、図６および図８は、本発明の一実施
例によるモジュールの動作，ならびに不揮発性メモリ・
モジュールの動作および検査方法のフロー・チャートを
示す。ここで論ずる動作は、コンピュータ・システムの
ユーザによって、または特定用途ハードウエア・モジュ
ールによって実行されるステップによって直接入力され
るコマンドで構成することができるが、好適実施例はソ
フトウエア・モジュールによって実行されるステップを
含むことは認められよう。ここで言及するステップの機
能性は、モジュールまたはモジュールの一部の機能性に
対応する。
【００３１】ここで言及する動作は、モジュールまたは
モジュールの一部（例えば、ソフトウエア，ファームウ
エアまたはハードウエア・モジュール）とすることも可
能である。例えば、ここに記載する実施例はソフトウエ
ア・モジュールおよび／または手作業で入力するユーザ
・コマンドを含むが、種々のモジュール例としては、特
定用途ハードウエア・モジュールも可能である。ここで
論ずるソフトウエア・モジュールは、スクリプト，バッ
チまたはその他の実行可能ファイル，あるいはかかるフ
ァイルの組み合わせおよび／または一部を含むことも可
能である。ソフトウエア・モジュールは、コンピュータ
読み取り可能媒体上にエンコードされたプログラム，ま
たはそのサブルーチンを含むことができる。例えば、本
発明は、不揮発性メモリへのアクセスを制御する、コン
ピュータ・プログラム生産物をエンコードしたコンピュ
ータ読み取り可能媒体を含むことができる。コンピュー
タ・プログラム生産物は、第１データ処理システム上で
実行可能であり、動作電源ノードおよび検査電源ノード
間で選択するための第１命令を含み、検査電源ノード
は、チップ上でプログラム可能である。第２命令は、第
１データ処理システム上で実行可能であり、動作電源ノ
ードが選択された場合、不揮発性メモリを動作モードで
動作させる。第３命令は、第１データ処理システム上で
実行可能であり、検査電源ノードが選択された場合、不
揮発性メモリを検査モードで動作させる。
【００３２】加えて、モジュール間の境界は単に例示に
過ぎず、代替実施例では、モジュールの併合や、あるい
は代わりにモジュールの機能性の分解も可能であること
を当業者は認めよう。更に、代替実施例では、特定のモ
ジュールまたはサブモジュールの多数のインスタンスを
組み合わせることも可能である。更に叉、代表的な実施
例に記載した動作は例示のために過ぎないことも当業者
は認めよう。本発明にしたがって、動作を組み合わせた
り、あるいは動作の機能性を追加の動作内に分散するこ
とも可能である。更に、回路図内の回路要素および論理
ブロック間の境界は単に例示に過ぎないこと、および代
替実施例では、論理回路または回路要素の併合，あるい
は代わりに種々の論理ブロックまたは回路要素上におけ
る機能性の分解も可能であることを当業者は認めよう。
【００３３】前述の説明は、本発明の実施例を余すこと
なく網羅したリストを提示することを意図したものでは
ない。代表的な実施例の一部およびその代表的な変形に
ついて概要を説明しようとしたのであるが、他の実施例
および／または変形も、特許請求の範囲内に規定した本
発明の範囲に含まれることとする。
【図面の簡単な説明】
【図１】埋め込み不揮発性メモリ・モジュールを含むマ
イクロコントローラの機能ブロック図。
【図２】本発明による不揮発性メモリ・モジュールの機
能ブロック図。
【図３】ビット・セルのスレシホルド電圧（ＶT）のワ
ード・ライン電圧に対する分布を示す図。
【図４】本発明によるメモリ・アレイ内におけるビット
・セルのＶT分布を判定する方法を示すフロー・チャー
ト。
【図５】ワード・ライン電圧に対するビット・セルのス
レシホルド電圧（ＶT）の分布，および蓄積ＶT分布を示
す図。
【図６】本発明による切迫不良検出方法を示すフロー・
チャート。
【図７】ワード・ライン電圧に対するビット・セルのＶ
Tの分布を示し、動作範囲および検出スレシホルド双方
を示す図。
【図８】本発明にしたがってメモリ・セル内に含まれる
ビット・セルの選択応力検査による合格／不合格基準を
決定する方法を示すフロー・チャート。
【図９】ワード・ライン電圧に対するビット・セルＶT
の分布を示し、選択応力検査に対する不良レベルを示す
図。
【符号の説明】 １００ マイクロコントローラ １０２ 中央演算装置（ＣＰＵ） １０４ システム・バス １０６ 外部バス・インターフェース １０８ 外部バス １１０ 埋め込み不揮発性メモリ（ＮＶＭ） １１２ データ入力ライン １１３ アドレス・ライン １１４ オン・チップ・プログラマブル電圧発生器
（ＰＶＧ） １１５ データ出力ライン １１９ ＶTイネーブル・フィールド １２０ 制御レジスタ １２１ ＶWL選択フィールド １２２ 行デコーダ電源スイッチ １２３ 動作読み取り電源 １２６ ビット・セル １２７ 制御ゲート端子 １２８ アレイ １２９ ドレイン端子 １３０ 行デコーダ １３１ ソース端子 １３２ 列デコーダ １３４ 列選択部 １３８ センス・アンプ・モジュール １４０ センス・アンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/78 ５１０ Ｇ０１Ｒ 31/28 Ｂ Ｇ１１Ｃ 16/02 Ｖ 16/06 Ｇ１１Ｃ 17/00 ６０１Ｚ ６３２Ｃ (72)発明者 デビット・ウィリアム・クルディムスキー アメリカ合衆国テキサス州オースチン、ガ ントクレスト8514 (72)発明者 トーマス・ジュー アメリカ合衆国テキサス州オースチン、ア イダリア・ドライブ4020

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】ビット・セル・アレイを含む不揮発性メモ
    リを動作させる方法であって：動作電源および検査電源
    間で選択を行なう段階であって、前記検査電源がチップ
    上でプログラム可能である、段階；前記動作電源が選択
    された場合、前記不揮発性メモリを動作モードで動作さ
    せる段階；および前記検査電源が選択された場合、前記
    不揮発性メモリを検査モードで動作させる段階；から成
    ることを特徴とする方法。
  2. 【請求項２】ビット・セル・アレイを含む不揮発性メモ
    リを動作させる方法であって：動作電源および検査電源
    間で選択を行なう段階であって、前記検査電源がチップ
    上でプログラム可能である、段階；前記動作電源が選択
    された場合、前記不揮発性メモリを動作モードで動作さ
    せる段階；および前記検査電源が選択された場合、前記
    不揮発性メモリを検査モードで動作させる段階；から成
    り、 前記検査モードにおいて、第１電圧値から最終電圧値ま
    での電圧値範囲にわたって、前記不揮発性メモリにおけ
    るスレシホルド電圧分布を測定し、前記不揮発性メモリ
    を検査モードで動作させる段階は：前記不揮発性メモリ
    に対して、検査電源を選択して印加する段階；ワード・
    ライン電圧を前記第１電圧値に設定する段階；前記不揮
    発性メモリ内において前記ビット・セル・アレイを読み
    取る段階；ビット・セルが導通状態にあるか否かについ
    て判定する段階；前記ワード・ライン電圧が最終電圧値
    であるか否かについて判定を行なう段階；前記ワード・
    ライン電圧が前記最終電圧値でない場合、前記最終電圧
    値の方向に前記検査電源の分圧値だけ、前記ワード・ラ
    イン電圧を変化させる段階；および前記ワード・ライン
    電圧が前記最終電圧値を有するまで、前記ビット・セル
    ・アレイを読み取る前記段階，前記ビット・セルが導通
    状態にあるか否かについて判定する前記段階，前記ワー
    ド・ライン電圧が最終電圧値であるか否かについて判定
    を行なう前記段階，および前記ワード・ライン電圧を変
    化させる前記段階を繰り返す段階；から成ることを特徴
    とする方法。
  3. 【請求項３】ビット・セル・アレイを含む不揮発性メモ
    リを動作させる方法であって：動作電源および検査電源
    間で選択を行なう段階であって、前記検査電源がチップ
    上でプログラム可能である、段階；前記動作電源が選択
    された場合、前記不揮発性メモリを動作モードで動作さ
    せる段階；および前記検査電源が選択された場合、前記
    不揮発性メモリを検査モードで動作させる段階；から成
    り、 前記検査モードにおいて、前記不揮発性メモリの切迫不
    良を検出し、前記不揮発性メモリを検査モードで動作さ
    せる前記段階は：動作電源を選択し、前記不揮発性メモ
    リに印加する段階；前記動作電源を前記不揮発性メモリ
    に印加した後、前記ビット・セル・アレイから第１デー
    タ・セットを読み取る段階；前記検査電源を選択し、前
    記不揮発性メモリに印加する段階；ワード・ライン電圧
    を切迫不良電圧値に設定する段階；前記ワード・ライン
    電圧を前記切迫不良電圧値に設定した後、前記ビット・
    セル・アレイから第２データ・セットを読み取る段階；
    前記第１データ・セットを前記第２データ・セットと比
    較する段階；および前記第１データ・セットの前記第２
    データ・セットに対する比較に基づいて、切迫不良が示
    されたか否かについて判定を行なう段階；から成ること
    を特徴とする方法。
  4. 【請求項４】ビット・セル・アレイを含む不揮発性メモ
    リを動作させる方法であって：動作電源および検査電源
    間で選択を行なう段階であって、前記検査電源がチップ
    上でプログラム可能である、段階；前記動作電源が選択
    された場合、前記不揮発性メモリを動作モードで動作さ
    せる段階；および前記検査電源が選択された場合、前記
    不揮発性メモリを検査モードで動作させる段階；から成
    り、 前記検査モードにおいて、前記不揮発性メモリの応力検
    査を行い、前記不揮発性メモリを検査モードで動作させ
    る前記段階は：前記ビット・セル・アレイを第１数値セ
    ットに初期化する段階；ストレスを印加する段階；前記
    検査電源を選択し、前記不揮発性メモリに印加する段
    階；ワード・ライン電圧をストレス・マージン電圧値に
    設定する段階；前記ワード・ライン電圧を前記ストレス
    ・マージン電圧値に設定した後、前記ビット・セル・ア
    レイから第２数値セットを読み取る段階；前記第１数値
    セットを前記第２数値セットと比較する段階；および前
    記第１数値セットの前記第２数値セットに対する比較に
    基づいて、ストレス不良が発生したか否かについて判定
    を行なう段階；から成ることを特徴とする方法。
  5. 【請求項５】マイクロコントローラであって：不揮発性
    メモリ・ビット・セル・アレイ；前記アレイに結合され
    た出力を有する電力スイッチ；前記電力スイッチの第１
    入力に検査電圧を供給するように結合された出力を有す
    るプログラマブル電圧発生器；前記電力スイッチの第２
    入力に結合された出力を有する動作電源；および前記電
    力スイッチの制御入力に結合された第１出力を有し、前
    記プログラマブル電圧発生器に結合された第２出力を有
    し、前記プログラマブル電圧発生器によって出力される
    前記検査電圧を決定する制御回路；から成ることを特徴
    とするマイクロコントローラ。
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