JP2001167588A - Ｅｅｐｒｏｍの読み出し不良検出回路及び読み出し不良検出方法 - Google Patents
Ｅｅｐｒｏｍの読み出し不良検出回路及び読み出し不良検出方法Info
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- JP2001167588A JP2001167588A JP34697299A JP34697299A JP2001167588A JP 2001167588 A JP2001167588 A JP 2001167588A JP 34697299 A JP34697299 A JP 34697299A JP 34697299 A JP34697299 A JP 34697299A JP 2001167588 A JP2001167588 A JP 2001167588A
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
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- G11C16/26—Sensing or reading circuits; Data output circuits
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＥＥＰＲＯＭのメモリセルの動作時におい
て、しきい値電圧が読み出し電圧より低下する前に、事
前にマイコンの誤動作を回避することができるＥＥＰＲ
ＯＭの読み出し不良検出回路及び読み出し不良検出方法
を提供する。 【解決手段】 マイクロコンピュータは、読み出し電圧
Ｖ１を生成するリード電圧生成回路１と、電圧Ｖ１より
若干電圧が高い不良検出用読み出し電圧Ｖ２を生成する
リード電圧生成回路２とを有し、選択回路４によって選
択されたいずれかの電圧によりＦＬＡＳＨ ＥＥＰＲＯ
Ｍ６からデータが読み出され、これらのデータが比較回
路５で比較される。ここでデータが一致しない場合は、
比較回路５において、エラーフラグを生成してこれを割
り込み信号とすることにより、ＣＰＵ３がエラーを認識
し、不一致となったアドレス及びそのアドレスの正しい
データを読み出し、正しいデータを再書き込みする。
て、しきい値電圧が読み出し電圧より低下する前に、事
前にマイコンの誤動作を回避することができるＥＥＰＲ
ＯＭの読み出し不良検出回路及び読み出し不良検出方法
を提供する。 【解決手段】 マイクロコンピュータは、読み出し電圧
Ｖ１を生成するリード電圧生成回路１と、電圧Ｖ１より
若干電圧が高い不良検出用読み出し電圧Ｖ２を生成する
リード電圧生成回路２とを有し、選択回路４によって選
択されたいずれかの電圧によりＦＬＡＳＨ ＥＥＰＲＯ
Ｍ６からデータが読み出され、これらのデータが比較回
路５で比較される。ここでデータが一致しない場合は、
比較回路５において、エラーフラグを生成してこれを割
り込み信号とすることにより、ＣＰＵ３がエラーを認識
し、不一致となったアドレス及びそのアドレスの正しい
データを読み出し、正しいデータを再書き込みする。
Description
【０００１】
【発明の属する技術分野】本発明は電気的に消去書き込
み可能な不揮発性半導体記憶装置であるＥＥＰＲＯＭの
読み出し不良検出回路及び読み出し不良検出方法に関
し、特に、しきい値電圧の低下によるＥＥＰＲＯＭの誤
動作を回避するためのＥＥＰＲＯＭの読み出し不良検出
回路及び読み出し不良検出方法に関する。
み可能な不揮発性半導体記憶装置であるＥＥＰＲＯＭの
読み出し不良検出回路及び読み出し不良検出方法に関
し、特に、しきい値電圧の低下によるＥＥＰＲＯＭの誤
動作を回避するためのＥＥＰＲＯＭの読み出し不良検出
回路及び読み出し不良検出方法に関する。
【０００２】
【従来の技術】一般に、電気的消去書き込み可能な不揮
発性半導体記憶装置であるＦＬＡＳＨ（フラッシュ）Ｅ
ＥＰＲＯＭ（electrically erasable programmable rea
d onlymemory）は、データを読み出す場合、選択された
メモリセルのしきい値電圧が読み出し電圧Ｖ１より下で
あれば“１”を読み出し、読み出し電圧Ｖ１より上であ
れば“０”を読み出す。しかしながら、ＥＥＰＲＯＭセ
ルのしきい値電圧が時間と共に変化することにより、マ
イクロコンピュータが誤動作するという問題がある。
発性半導体記憶装置であるＦＬＡＳＨ（フラッシュ）Ｅ
ＥＰＲＯＭ（electrically erasable programmable rea
d onlymemory）は、データを読み出す場合、選択された
メモリセルのしきい値電圧が読み出し電圧Ｖ１より下で
あれば“１”を読み出し、読み出し電圧Ｖ１より上であ
れば“０”を読み出す。しかしながら、ＥＥＰＲＯＭセ
ルのしきい値電圧が時間と共に変化することにより、マ
イクロコンピュータが誤動作するという問題がある。
【０００３】例えば、フローティングゲートを有するメ
モリトランジスタでは、データの書き込み後、半導体チ
ップが使用者に長時間使用された場合はフローティング
ゲートを挟む絶縁膜に電界が生じることによって、ま
た、半導体チップが高温状態で使用された場合はフロー
ティングゲートに蓄積された電子が励起されることによ
って、フローティングゲートに蓄積された電子がコント
ロールゲート又は素子が形成されているシリコン基板上
に放出され、しきい値電圧が低下する。
モリトランジスタでは、データの書き込み後、半導体チ
ップが使用者に長時間使用された場合はフローティング
ゲートを挟む絶縁膜に電界が生じることによって、ま
た、半導体チップが高温状態で使用された場合はフロー
ティングゲートに蓄積された電子が励起されることによ
って、フローティングゲートに蓄積された電子がコント
ロールゲート又は素子が形成されているシリコン基板上
に放出され、しきい値電圧が低下する。
【０００４】こうして、書き込まれたメモリセルのしき
い値電圧が読み出し電圧Ｖ１より低下する場合があり、
このような場合、期待値“０”に対して“１”と誤って
データを読み出してしまい、マイクロコンピュータは誤
動作をする。
い値電圧が読み出し電圧Ｖ１より低下する場合があり、
このような場合、期待値“０”に対して“１”と誤って
データを読み出してしまい、マイクロコンピュータは誤
動作をする。
【０００５】従来、ＥＥＰＲＯＭを内蔵するマイクロコ
ンピュータにおいて、ＰＲＯＭライターを使用して、し
きい値電圧の変化による読み出し不良のスクリーニング
を図ったマイクロコンピュータがある（特開平７−１４
３９３号公報）。この公報によれば、動作電源電圧が低
い場合は、ＥＥＰＲＯＭ内蔵マイクロコンピュータにお
いて電源電圧の変動及び温度の変動によりＥＥＰＲＯＭ
セルのしきい値電圧が変化して、マイクロコンピュータ
が誤動作する問題が生じる。ところが、ＥＥＰＲＯＭセ
ルのしきい値電圧は、コントロールゲートの基準電位に
対する相対的な値であるため、この基準電位を変えるこ
とにより、ＥＥＰＲＯＭの見かけ上のしきい値電圧を変
えることができる。従って、通常読み出し時には基準電
位Ｖ３を、ＥＥＰＲＯＭライターによる書き込み動作後
のデータ比較時には、電源電圧又は温度によって変動す
るしきい値電圧になるように設定された基準電位Ｖ４を
選択できるようにし、書き込み動作後の見かけ上のしき
い値電圧を変える。これにより、書き込み動作後の比較
時に良品と判定されたＥＥＰＲＯＭセルは通常読み出し
状態では読み出し不良とならない。
ンピュータにおいて、ＰＲＯＭライターを使用して、し
きい値電圧の変化による読み出し不良のスクリーニング
を図ったマイクロコンピュータがある（特開平７−１４
３９３号公報）。この公報によれば、動作電源電圧が低
い場合は、ＥＥＰＲＯＭ内蔵マイクロコンピュータにお
いて電源電圧の変動及び温度の変動によりＥＥＰＲＯＭ
セルのしきい値電圧が変化して、マイクロコンピュータ
が誤動作する問題が生じる。ところが、ＥＥＰＲＯＭセ
ルのしきい値電圧は、コントロールゲートの基準電位に
対する相対的な値であるため、この基準電位を変えるこ
とにより、ＥＥＰＲＯＭの見かけ上のしきい値電圧を変
えることができる。従って、通常読み出し時には基準電
位Ｖ３を、ＥＥＰＲＯＭライターによる書き込み動作後
のデータ比較時には、電源電圧又は温度によって変動す
るしきい値電圧になるように設定された基準電位Ｖ４を
選択できるようにし、書き込み動作後の見かけ上のしき
い値電圧を変える。これにより、書き込み動作後の比較
時に良品と判定されたＥＥＰＲＯＭセルは通常読み出し
状態では読み出し不良とならない。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＥＥＰＲＯＭライターを使用して不良をスクリーニング
する技術は、ライターによる書き込み動作後、不良とな
るＥＥＰＲＯＭセルを検出するためのデータ比較処理を
実行する必要があるという問題点がある。
ＥＥＰＲＯＭライターを使用して不良をスクリーニング
する技術は、ライターによる書き込み動作後、不良とな
るＥＥＰＲＯＭセルを検出するためのデータ比較処理を
実行する必要があるという問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、ＥＥＰＲＯＭのメモリセルの動作時におい
て、しきい値電圧が読み出し電圧より低下する前に、事
前にマイコンの誤動作を回避することができるＥＥＰＲ
ＯＭの読み出し不良検出回路及び読み出し不良検出方法
を提供することを目的とする。
のであって、ＥＥＰＲＯＭのメモリセルの動作時におい
て、しきい値電圧が読み出し電圧より低下する前に、事
前にマイコンの誤動作を回避することができるＥＥＰＲ
ＯＭの読み出し不良検出回路及び読み出し不良検出方法
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るＥＥＰＲＯ
Ｍの読み出し不良検出回路は、検出測定対象であるＥＥ
ＰＲＯＭの通常の読み出しに使用する電圧を生成する通
常読み出し電圧生成回路と、前記通常読み出し電圧より
高い不良検出用読み出し電圧を生成する不良検出用読み
出し電圧生成回路と、前記ＥＥＰＲＯＭに印加する電圧
を前記通常読み出し電圧及び前記不良検出用読み出し電
圧から選択する選択回路と、この選択回路の選択タイミ
ングを制御する制御回路と、前記選択回路により選択さ
れた通常読み出し電圧及び不良検出用読み出し電圧によ
り前記ＥＥＰＲＯＭから夫々読み出された第１データ及
び第２データを比較する比較回路と、を有することを特
徴とする。
Ｍの読み出し不良検出回路は、検出測定対象であるＥＥ
ＰＲＯＭの通常の読み出しに使用する電圧を生成する通
常読み出し電圧生成回路と、前記通常読み出し電圧より
高い不良検出用読み出し電圧を生成する不良検出用読み
出し電圧生成回路と、前記ＥＥＰＲＯＭに印加する電圧
を前記通常読み出し電圧及び前記不良検出用読み出し電
圧から選択する選択回路と、この選択回路の選択タイミ
ングを制御する制御回路と、前記選択回路により選択さ
れた通常読み出し電圧及び不良検出用読み出し電圧によ
り前記ＥＥＰＲＯＭから夫々読み出された第１データ及
び第２データを比較する比較回路と、を有することを特
徴とする。
【０００９】本発明においては、通常読み出し電圧より
電圧が高い不良検出用読み出し電圧を有するため、通常
読み出し電圧及び不良検出用読み出し電圧により読み出
したデータを比較回路にて比較する。この結果、データ
が一致していなければ、通常読み出し電圧により読み出
したデータが正しく、電圧が高い不良検出用読み出し電
圧に読み出したデータが誤りであることが確認でき、こ
れらのデータのアドレスにおいて、しきい値電圧の低下
により、ＥＥＰＰＲＯＭが誤動作する可能性があること
が事前に検出できる。
電圧が高い不良検出用読み出し電圧を有するため、通常
読み出し電圧及び不良検出用読み出し電圧により読み出
したデータを比較回路にて比較する。この結果、データ
が一致していなければ、通常読み出し電圧により読み出
したデータが正しく、電圧が高い不良検出用読み出し電
圧に読み出したデータが誤りであることが確認でき、こ
れらのデータのアドレスにおいて、しきい値電圧の低下
により、ＥＥＰＰＲＯＭが誤動作する可能性があること
が事前に検出できる。
【００１０】また、前記比較回路は第１データ及び第２
データが一致しない場合にエラーフラグを生成するエラ
ーフラグ生成回路を有することができる。
データが一致しない場合にエラーフラグを生成するエラ
ーフラグ生成回路を有することができる。
【００１１】更に、前記比較回路は、前記第１データ及
びその前記ＥＥＰＲＯＭにおけるアドレスを夫々格納す
るデータラッチ回路及びアドレスラッチ回路を有するこ
とができる。
びその前記ＥＥＰＲＯＭにおけるアドレスを夫々格納す
るデータラッチ回路及びアドレスラッチ回路を有するこ
とができる。
【００１２】更にまた、少なくとも前記選択回路が前記
通常読み出し電圧を選択する第１のタイミング、前記選
択回路が前記不良検出用読み出し電圧を選択する第２の
タイミング並びに前記比較回路が前記第１及び第２デー
タの比較を行う第３のタイミングにより構成される周期
を繰り返すことができる。
通常読み出し電圧を選択する第１のタイミング、前記選
択回路が前記不良検出用読み出し電圧を選択する第２の
タイミング並びに前記比較回路が前記第１及び第２デー
タの比較を行う第３のタイミングにより構成される周期
を繰り返すことができる。
【００１３】本発明に係るＥＥＰＲＯＭの読み出し不良
検出方法は、検出対象であるＥＥＰＲＯＭの通常の読み
出し電圧に使用する通常読み出し電圧及びこの通常読み
出し電圧より高い不良検出用読み出し電圧を前記ＥＥＰ
ＲＯＭに順次印加して夫々第１データ及び第２データを
読み出す工程と、前記第１データ及び第２データを比較
する工程と、前記比較する工程で前記第１データと前記
第２データが一致しない場合にエラーフラグを生成する
工程と、を有することを特徴とする。
検出方法は、検出対象であるＥＥＰＲＯＭの通常の読み
出し電圧に使用する通常読み出し電圧及びこの通常読み
出し電圧より高い不良検出用読み出し電圧を前記ＥＥＰ
ＲＯＭに順次印加して夫々第１データ及び第２データを
読み出す工程と、前記第１データ及び第２データを比較
する工程と、前記比較する工程で前記第１データと前記
第２データが一致しない場合にエラーフラグを生成する
工程と、を有することを特徴とする。
【００１４】前記エラーフラグを生成する工程の後工程
として、前記第１データ及び前記第２データが読み出さ
れた前記ＥＥＰＲＯＭ内のアドレスに前記第１データを
書き込む工程を有してもよい。
として、前記第１データ及び前記第２データが読み出さ
れた前記ＥＥＰＲＯＭ内のアドレスに前記第１データを
書き込む工程を有してもよい。
【００１５】
【発明の実施の形態】以下、本発明の実施例について、
添付の図面を参照して具体的に説明する。図１は、本発
明の実施例に係るマイクロコンピュータの構成を示すブ
ロック図である。図１に示すように、本実施例のマイク
ロコンピュータにおいては、リード電圧生成回路１が、
通常使用するＦＬＡＳＨ ＥＥＰＲＯＭ６の読み出し電
圧（以下、通常読み出し電圧という。）Ｖ１を生成して
選択回路４に入力する。また、リード電圧生成回路２
が、通常読み出し（リード）電圧Ｖ１より若干電圧が高
い不良検出用読み出し（リード）電圧Ｖ２を生成して選
択回路４に入力する。そして、選択回路４はＣＰＵ（ce
ntral processing unit：マイクロプロセッサ）３から
のタイミング制御信号により、通常読み出し電圧Ｖ１又
は不良検出用読み出し電圧Ｖ２を交互に選択し、この選
択回路４によって選択された電圧Ｖ１又はＶ２がＦＬＡ
ＳＨ ＥＥＰＲＯＭ６に入力される。ＦＬＡＳＨ ＥＥ
ＰＲＯＭ６に通常読み出し電圧Ｖ１が入力された場合
は、データＲ１が読み出され、不良検出用読み出し電圧
Ｖ２が入力された場合は、データＲ２が読み出されて夫
々データバスに出力され、また、データＲ１及びデータ
Ｒ２のアドレスのデータがアドレスバスに出力され、こ
れらのデータＲ１、Ｒ２及びそのアドレスは比較回路５
に入力される。そして、比較回路５はデータＲ１及びデ
ータＲ２が一致するか否かを比較し、データＲ１とデー
タＲ２とが不一致であると判断した場合は、不一致とな
ったデータのアドレス及びそのアドレスの正しいデータ
であるデータＲ１をデータバスに出力する。
添付の図面を参照して具体的に説明する。図１は、本発
明の実施例に係るマイクロコンピュータの構成を示すブ
ロック図である。図１に示すように、本実施例のマイク
ロコンピュータにおいては、リード電圧生成回路１が、
通常使用するＦＬＡＳＨ ＥＥＰＲＯＭ６の読み出し電
圧（以下、通常読み出し電圧という。）Ｖ１を生成して
選択回路４に入力する。また、リード電圧生成回路２
が、通常読み出し（リード）電圧Ｖ１より若干電圧が高
い不良検出用読み出し（リード）電圧Ｖ２を生成して選
択回路４に入力する。そして、選択回路４はＣＰＵ（ce
ntral processing unit：マイクロプロセッサ）３から
のタイミング制御信号により、通常読み出し電圧Ｖ１又
は不良検出用読み出し電圧Ｖ２を交互に選択し、この選
択回路４によって選択された電圧Ｖ１又はＶ２がＦＬＡ
ＳＨ ＥＥＰＲＯＭ６に入力される。ＦＬＡＳＨ ＥＥ
ＰＲＯＭ６に通常読み出し電圧Ｖ１が入力された場合
は、データＲ１が読み出され、不良検出用読み出し電圧
Ｖ２が入力された場合は、データＲ２が読み出されて夫
々データバスに出力され、また、データＲ１及びデータ
Ｒ２のアドレスのデータがアドレスバスに出力され、こ
れらのデータＲ１、Ｒ２及びそのアドレスは比較回路５
に入力される。そして、比較回路５はデータＲ１及びデ
ータＲ２が一致するか否かを比較し、データＲ１とデー
タＲ２とが不一致であると判断した場合は、不一致とな
ったデータのアドレス及びそのアドレスの正しいデータ
であるデータＲ１をデータバスに出力する。
【００１６】以下、比較回路５について更に詳しく説明
する。図２は、比較回路５の内部を示すブロック図であ
る。図２に示すように、比較回路５において、アドレス
バスは、アドレスラッチ回路７に接続され、アドレスラ
ッチ回路７はＣＰＵ３のタイミングでアドレスのデータ
をラッチする。データバスはデータラッチ回路８及びエ
ラーフラグ生成回路１１に接続され、更にデータラッチ
回路８はデータバスにより、エラーフラグ生成回路１１
及びデータラッチ回路１０に接続されている。データラ
ッチ回路８は、ＣＰＵ３のタイミングでデータＲ１をラ
ッチする。また、エラーフラグ生成回路１１はデータＲ
２が入力されると共に、データラッチ回路８からデータ
Ｒ１が入力され、データＲ１とデータＲ２とを比較し、
両者が不一致であると判断した場合はエラーフラグを生
成する。こうしてエラーフラグ生成回路１１で生成され
たエラーフラグはＣＰＵ３、アドレスラッチ回路９及び
データラッチ回路１０に入力される。アドレスラッチ回
路７は、アドレスバスによりアドレスラッチ回路９に接
続されており、アドレスラッチ回路９に入力されるエラ
ーフラグのタイミングにより、アドレスラッチ回路７か
ら不一致となったアドレスデータがアドレスラッチ回路
９に格納される。また、データラッチ回路１０に入力さ
れるエラーフラグのタイミングにより、データラッチ回
路８から不一致となったアドレスのデータＲ１がデータ
ラッチ回路１０に格納される。これらのアドレスラッチ
回路９及びデータラッチ回路１０は、夫々アドレスバス
及びデータバスにより夫々出力バッファ１２及び出力バ
ッファ１３に接続されている。そして、ＣＰＵ３に入力
されるエラーフラグのタイミングにより、ＣＰＵ３から
アドレスリード信号及びデータリード信号が夫々出力バ
ッファ１２及び出力バッファ１３に入力される。出力バ
ッファ１２は、ＣＰＵ３のアドレスリード信号により、
アドレスラッチ回路９に格納された不一致となったアド
レスを入力してこれをデータバスに出力する。また、出
力バッファ１３も同様に、ＣＰＵ３のデータリード信号
により、データラッチ１０に格納された不一致となった
アドレスのデータＲ１を入力してこれをデータバスに出
力する。
する。図２は、比較回路５の内部を示すブロック図であ
る。図２に示すように、比較回路５において、アドレス
バスは、アドレスラッチ回路７に接続され、アドレスラ
ッチ回路７はＣＰＵ３のタイミングでアドレスのデータ
をラッチする。データバスはデータラッチ回路８及びエ
ラーフラグ生成回路１１に接続され、更にデータラッチ
回路８はデータバスにより、エラーフラグ生成回路１１
及びデータラッチ回路１０に接続されている。データラ
ッチ回路８は、ＣＰＵ３のタイミングでデータＲ１をラ
ッチする。また、エラーフラグ生成回路１１はデータＲ
２が入力されると共に、データラッチ回路８からデータ
Ｒ１が入力され、データＲ１とデータＲ２とを比較し、
両者が不一致であると判断した場合はエラーフラグを生
成する。こうしてエラーフラグ生成回路１１で生成され
たエラーフラグはＣＰＵ３、アドレスラッチ回路９及び
データラッチ回路１０に入力される。アドレスラッチ回
路７は、アドレスバスによりアドレスラッチ回路９に接
続されており、アドレスラッチ回路９に入力されるエラ
ーフラグのタイミングにより、アドレスラッチ回路７か
ら不一致となったアドレスデータがアドレスラッチ回路
９に格納される。また、データラッチ回路１０に入力さ
れるエラーフラグのタイミングにより、データラッチ回
路８から不一致となったアドレスのデータＲ１がデータ
ラッチ回路１０に格納される。これらのアドレスラッチ
回路９及びデータラッチ回路１０は、夫々アドレスバス
及びデータバスにより夫々出力バッファ１２及び出力バ
ッファ１３に接続されている。そして、ＣＰＵ３に入力
されるエラーフラグのタイミングにより、ＣＰＵ３から
アドレスリード信号及びデータリード信号が夫々出力バ
ッファ１２及び出力バッファ１３に入力される。出力バ
ッファ１２は、ＣＰＵ３のアドレスリード信号により、
アドレスラッチ回路９に格納された不一致となったアド
レスを入力してこれをデータバスに出力する。また、出
力バッファ１３も同様に、ＣＰＵ３のデータリード信号
により、データラッチ１０に格納された不一致となった
アドレスのデータＲ１を入力してこれをデータバスに出
力する。
【００１７】以下、このように構成されたマイクロコン
ピュータが通常読み出し電圧Ｖ１及び不良検出用読み出
し電圧Ｖ２を有する理由について更に詳しく説明する。
上述したように、ＥＥＰＲＯＭを内蔵したマイクロコン
ピュータは、しきい値電圧が低下すると誤動作する。図
３は、ＥＥＰＲＯＭセルにおけるしきい値電圧の経時変
化を示すグラフ図である。図３に示すように、ＥＥＰＲ
ＯＭのしきい値電圧は、書き込み時の書き込みセルしき
い値電圧から時間の経過と共に低下し、時間ｔ２では、
通常の読み出し電圧Ｖ１より低下してしまう。従って、
これを通常読み出し電圧Ｖ１で読み出すと、経過時間ｔ
２までは、期待値どおり“０”を読み出すが、時間ｔ２
以降は、期待値“０”に対して“１”と誤って読み出し
てしまい、マイクロコンピュータが誤動作する。一方、
経過時間ｔ１では、通常読み出し電圧Ｖ１は、しきい値
電圧より大きいため、期待値どおり“０”を読み出すこ
とができる。ここで、通常読み出し電圧Ｖ１より若干電
圧が高い不良検出用読み出し電圧Ｖ２で読み出した場合
は、時間ｔ１以降で期待値“０”に対して“１”と誤っ
て読み出し、本来、マイクロコンピュータが誤動作し始
める時間ｔ２より早く、データを読み間違えるため、事
前にしきい値電圧の低下を認識することができる。本発
明は不良検出用読み出し電圧Ｖ２と通常読み出し用電圧
Ｖ１との信号を比較する比較回路５を有し、通常読み出
し電圧Ｖ１より若干電圧が高い不良検出用読み出し電圧
Ｖ２が事前に誤った信号を読み出すことを利用して、Ｃ
ＰＵ３自身で読み出しエラーを検出するものである。
ピュータが通常読み出し電圧Ｖ１及び不良検出用読み出
し電圧Ｖ２を有する理由について更に詳しく説明する。
上述したように、ＥＥＰＲＯＭを内蔵したマイクロコン
ピュータは、しきい値電圧が低下すると誤動作する。図
３は、ＥＥＰＲＯＭセルにおけるしきい値電圧の経時変
化を示すグラフ図である。図３に示すように、ＥＥＰＲ
ＯＭのしきい値電圧は、書き込み時の書き込みセルしき
い値電圧から時間の経過と共に低下し、時間ｔ２では、
通常の読み出し電圧Ｖ１より低下してしまう。従って、
これを通常読み出し電圧Ｖ１で読み出すと、経過時間ｔ
２までは、期待値どおり“０”を読み出すが、時間ｔ２
以降は、期待値“０”に対して“１”と誤って読み出し
てしまい、マイクロコンピュータが誤動作する。一方、
経過時間ｔ１では、通常読み出し電圧Ｖ１は、しきい値
電圧より大きいため、期待値どおり“０”を読み出すこ
とができる。ここで、通常読み出し電圧Ｖ１より若干電
圧が高い不良検出用読み出し電圧Ｖ２で読み出した場合
は、時間ｔ１以降で期待値“０”に対して“１”と誤っ
て読み出し、本来、マイクロコンピュータが誤動作し始
める時間ｔ２より早く、データを読み間違えるため、事
前にしきい値電圧の低下を認識することができる。本発
明は不良検出用読み出し電圧Ｖ２と通常読み出し用電圧
Ｖ１との信号を比較する比較回路５を有し、通常読み出
し電圧Ｖ１より若干電圧が高い不良検出用読み出し電圧
Ｖ２が事前に誤った信号を読み出すことを利用して、Ｃ
ＰＵ３自身で読み出しエラーを検出するものである。
【００１８】以下、本実施例の動作について説明する。
図４は、マイクロコンピュータの動作のタイミングチャ
ート図である。図１及び図４に示すように、読み出し電
圧生成回路１は通常読み出し電圧Ｖ１を生成し、不良検
出用読み出し電圧生成回路２は通常読み出し電圧Ｖ１よ
り若干電圧が高い不良検出用読み出し電圧Ｖ２を生成す
る。そして、ＣＰＵ３は、１サイクルがφ１，φ２，φ
３，φ０から構成されるタイミングクロックを有し、こ
のタイミングクロックの切り替え回路である選択回路４
によって、読み出し電圧レベルがφ２及びφ０のタイミ
ングで切り替えられ、ＣＰＵ３のφ２のタイミングで通
常読み出し電圧Ｖ１をＦＬＡＳＨ ＥＥＰＲＯＭ６に入
力し、φ０のタイミングで不良検出用読み出し電圧Ｖ２
をＦＬＡＳＨ ＥＥＰＲＯＭ６に入力する。この選択回
路４で選ばれた通常読み出し電圧Ｖ１又は不良検出用読
み出し電圧Ｖ２によりＦＬＡＳＨ ＥＥＰＲＯＭ６から
データをデータバスに読み出す。従って、データバスに
は１サイクル（Ｎ、Ｎ＋１、Ｎ＋２…）毎にφ２及びφ
０のタイミングで夫々データＲ１及びデータＲ２が読み
出される。また、このときのデータを読み出したアドレ
スも１サイクル毎にアドレスバスに読み出される。通常
読み出し電圧Ｖ１で読み出されたデータＲ１及び不良検
出用読み出し電圧Ｖ２で読み出されデータＲ２は、デー
タＲ１及びデータＲ２のアドレスと共に比較回路５に入
力される。
図４は、マイクロコンピュータの動作のタイミングチャ
ート図である。図１及び図４に示すように、読み出し電
圧生成回路１は通常読み出し電圧Ｖ１を生成し、不良検
出用読み出し電圧生成回路２は通常読み出し電圧Ｖ１よ
り若干電圧が高い不良検出用読み出し電圧Ｖ２を生成す
る。そして、ＣＰＵ３は、１サイクルがφ１，φ２，φ
３，φ０から構成されるタイミングクロックを有し、こ
のタイミングクロックの切り替え回路である選択回路４
によって、読み出し電圧レベルがφ２及びφ０のタイミ
ングで切り替えられ、ＣＰＵ３のφ２のタイミングで通
常読み出し電圧Ｖ１をＦＬＡＳＨ ＥＥＰＲＯＭ６に入
力し、φ０のタイミングで不良検出用読み出し電圧Ｖ２
をＦＬＡＳＨ ＥＥＰＲＯＭ６に入力する。この選択回
路４で選ばれた通常読み出し電圧Ｖ１又は不良検出用読
み出し電圧Ｖ２によりＦＬＡＳＨ ＥＥＰＲＯＭ６から
データをデータバスに読み出す。従って、データバスに
は１サイクル（Ｎ、Ｎ＋１、Ｎ＋２…）毎にφ２及びφ
０のタイミングで夫々データＲ１及びデータＲ２が読み
出される。また、このときのデータを読み出したアドレ
スも１サイクル毎にアドレスバスに読み出される。通常
読み出し電圧Ｖ１で読み出されたデータＲ１及び不良検
出用読み出し電圧Ｖ２で読み出されデータＲ２は、デー
タＲ１及びデータＲ２のアドレスと共に比較回路５に入
力される。
【００１９】図２及び図４に示すように、比較回路５に
おいて、読み出されたデータＲ１及びデータＲ２のアド
レスは、φ３のタイミングでアドレスラッチ回路７に取
り込まれる。通常読み出し電圧Ｖ１で読み出されたデー
タＲ１は、φ３のタイミングでデータラッチ回路８に取
り込まれた後、エラーフラグ生成回路１１に入力され
る。そして不良検出用読み出し電圧Ｖ２で読み出された
データＲ２と共にエラーフラグ生成回路１１で比較され
る。比較回路５はデータＲ１とデータＲ２とが不一致と
判断した場合にエラーフラグを立てる。これは、上述し
たように、不良検出用読み出し電圧Ｖ２によってデータ
を読み出すと、通常読み出し電圧Ｖ１より不良検出用読
み出し電圧Ｖ２の電圧が高いため、しきい値電圧を上回
り、誤ったデータを読み出すためである。本実施例で
は、図４に示すＮ＋１サイクルで通常読み出し電圧Ｖ１
により読み出されたデータＲ１と不良検出用読み出し電
圧Ｖ２より読み出されたデータＲ２が不一致となる。従
って、エラーフラグ生成回路１１がエラーフラグを生成
し、このエラーフラグの立ち上がりで、不一致となった
アドレス、即ちφ３のタイミングでアドレスラッチ回路
７に取り込まれたアドレスはアドレスラッチ回路９に格
納される。一方、このアドレスの正しい値であるデータ
ラッチ回路８に取り込まれたデータＲ１はデータラッチ
回路１０に格納される。更に、エラーフラグを割り込み
信号とすることにより、ＣＰＵ３がエラーを認識し、ア
ドレスリード信号及びデータリード信号を出力してアド
レスラッチ回路９及びデータラッチ回路１０に夫々格納
されている不一致となったアドレス及びそのアドレスの
正しいデータであるデータＲ１を読み出し、不一致とな
ったアドレスに正しいデータを再書き込みする。
おいて、読み出されたデータＲ１及びデータＲ２のアド
レスは、φ３のタイミングでアドレスラッチ回路７に取
り込まれる。通常読み出し電圧Ｖ１で読み出されたデー
タＲ１は、φ３のタイミングでデータラッチ回路８に取
り込まれた後、エラーフラグ生成回路１１に入力され
る。そして不良検出用読み出し電圧Ｖ２で読み出された
データＲ２と共にエラーフラグ生成回路１１で比較され
る。比較回路５はデータＲ１とデータＲ２とが不一致と
判断した場合にエラーフラグを立てる。これは、上述し
たように、不良検出用読み出し電圧Ｖ２によってデータ
を読み出すと、通常読み出し電圧Ｖ１より不良検出用読
み出し電圧Ｖ２の電圧が高いため、しきい値電圧を上回
り、誤ったデータを読み出すためである。本実施例で
は、図４に示すＮ＋１サイクルで通常読み出し電圧Ｖ１
により読み出されたデータＲ１と不良検出用読み出し電
圧Ｖ２より読み出されたデータＲ２が不一致となる。従
って、エラーフラグ生成回路１１がエラーフラグを生成
し、このエラーフラグの立ち上がりで、不一致となった
アドレス、即ちφ３のタイミングでアドレスラッチ回路
７に取り込まれたアドレスはアドレスラッチ回路９に格
納される。一方、このアドレスの正しい値であるデータ
ラッチ回路８に取り込まれたデータＲ１はデータラッチ
回路１０に格納される。更に、エラーフラグを割り込み
信号とすることにより、ＣＰＵ３がエラーを認識し、ア
ドレスリード信号及びデータリード信号を出力してアド
レスラッチ回路９及びデータラッチ回路１０に夫々格納
されている不一致となったアドレス及びそのアドレスの
正しいデータであるデータＲ１を読み出し、不一致とな
ったアドレスに正しいデータを再書き込みする。
【００２０】このように構成された本実施例おいては、
ＦＬＡＳＨ ＥＥＰＲＯＭ６を内蔵するマイクロコンピ
ュータにおいて、ＦＬＡＳＨ ＥＥＰＲＯＭ６のデータ
読み出し電圧Ｖ１より電圧が高い不良検出用読み出し電
圧Ｖ２を生成するリード電圧生成回路２を設け、また、
各電圧で読み出したデータを比較する比較回路５を設け
ることにより、ＣＰＵ３自身で読み出しエラーを検出す
ることができる。これにより、書き込まれたセルのしき
い値電圧が時間経過と共に低下して、読み出し電圧Ｖ１
より低くなる前に、事前にそのアドレスを検出するた
め、誤ったデータを読み出すことによるマイコンの誤動
作を防止することができる。
ＦＬＡＳＨ ＥＥＰＲＯＭ６を内蔵するマイクロコンピ
ュータにおいて、ＦＬＡＳＨ ＥＥＰＲＯＭ６のデータ
読み出し電圧Ｖ１より電圧が高い不良検出用読み出し電
圧Ｖ２を生成するリード電圧生成回路２を設け、また、
各電圧で読み出したデータを比較する比較回路５を設け
ることにより、ＣＰＵ３自身で読み出しエラーを検出す
ることができる。これにより、書き込まれたセルのしき
い値電圧が時間経過と共に低下して、読み出し電圧Ｖ１
より低くなる前に、事前にそのアドレスを検出するた
め、誤ったデータを読み出すことによるマイコンの誤動
作を防止することができる。
【００２１】また、不一致となったアドレス及び通常読
み出し電圧で読み出された正しいデータは保持されるた
め、不一致となったデータＲ１及びデータＲ２を読み出
したＦＬＡＳＨ ＥＥＰＲＯＭ６におけるアドレス及び
そのアドレスの正しいデータであるデータＲ１を読み出
し、正しいデータＲ１を再書き込みしてしきい値電圧を
上げることができる。
み出し電圧で読み出された正しいデータは保持されるた
め、不一致となったデータＲ１及びデータＲ２を読み出
したＦＬＡＳＨ ＥＥＰＲＯＭ６におけるアドレス及び
そのアドレスの正しいデータであるデータＲ１を読み出
し、正しいデータＲ１を再書き込みしてしきい値電圧を
上げることができる。
【００２２】
【発明の効果】以上、詳述したように、本発明によれ
ば、マイクロコンピュータの動作時に通常読み出し電圧
及びこれより電圧が高い不良検出用読み出し電圧で読み
出されたデータを比較して、これらのデータが一致して
いない場合は、不良検出用読み出し電圧で読み出したデ
ータを誤りとし、書き込まれたメモリセルのしきい値電
圧の低下を認識することができる。このため、誤ったデ
ータの読み出しによって起こるマイコンの誤動作を回避
することができる。また、不一致となったデータ及びそ
のアドレスを保持すれば、不良を検出した場合、不一致
となったアドレス及びそのアドレスの正しいデータを読
み出し、正しいデータを再書き込みしてしきい値電圧を
上げることができる。
ば、マイクロコンピュータの動作時に通常読み出し電圧
及びこれより電圧が高い不良検出用読み出し電圧で読み
出されたデータを比較して、これらのデータが一致して
いない場合は、不良検出用読み出し電圧で読み出したデ
ータを誤りとし、書き込まれたメモリセルのしきい値電
圧の低下を認識することができる。このため、誤ったデ
ータの読み出しによって起こるマイコンの誤動作を回避
することができる。また、不一致となったデータ及びそ
のアドレスを保持すれば、不良を検出した場合、不一致
となったアドレス及びそのアドレスの正しいデータを読
み出し、正しいデータを再書き込みしてしきい値電圧を
上げることができる。
【図１】本発明の実施例に係るマイクロコンピュータを
示すブロック図である。
示すブロック図である。
【図２】本発明の実施例に係るマイクロコンピュータの
比較回路を示すブロック図である。
比較回路を示すブロック図である。
【図３】本発明の実施例に係るＥＥＰＲＯＭにおけるし
きい値電圧の経時変化を示すグラフ図である。
きい値電圧の経時変化を示すグラフ図である。
【図４】本発明の実施例に係るマイクロコンピュータの
タイミングクロックを示す図である。
タイミングクロックを示す図である。
１；通常読み出し電圧生成回路 ２；不良検出用読み出し電圧生成回路 ３；ＣＰＵ ４；選択回路 ５；比較回路 ６；ＦＬＡＳＨ ＥＥＰＲＯＭ ７、９；アドレスラッチ回路 ８、１０；データラッチ回路 １１；エラーフラグ生成回路 １２、１３；出力バッファ
Claims (6)
- 【請求項１】 検出対象であるＥＥＰＲＯＭの通常の読
み出しに使用する電圧を生成する通常読み出し電圧生成
回路と、前記通常読み出し電圧より高い不良検出用読み
出し電圧を生成する不良検出用読み出し電圧生成回路
と、前記ＥＥＰＲＯＭに印加する電圧を前記通常読み出
し電圧及び前記不良検出用読み出し電圧から選択する選
択回路と、この選択回路の選択タイミングを制御する制
御回路と、前記選択回路により選択された通常読み出し
電圧及び不良検出用読み出し電圧により前記ＥＥＰＲＯ
Ｍから夫々読み出された第１データ及び第２データを比
較する比較回路と、を有することを特徴とするＥＥＰＲ
ＯＭの読み出し不良検出回路。 - 【請求項２】 前記比較回路は第１データ及び第２デー
タが一致しない場合にエラーフラグを生成するエラーフ
ラグ生成回路を有することを特徴とする請求項１に記載
のＥＥＰＲＯＭの読み出し不良検出回路。 - 【請求項３】 前記比較回路は、前記第１データ及びそ
の前記ＥＥＰＲＯＭにおけるアドレスを夫々格納するデ
ータラッチ回路及びアドレスラッチ回路を有することを
特徴とする請求項１又は２に記載のＥＥＰＲＯＭの読み
出し不良検出回路。 - 【請求項４】 少なくとも前記選択回路が前記通常読み
出し電圧を選択する第１のタイミング、前記選択回路が
前記不良検出用読み出し電圧を選択する第２のタイミン
グ並びに前記比較回路が前記第１及び第２データの比較
を行う第３のタイミングにより構成される周期を繰り返
すことを特徴とする請求項１乃至３のいずれか１項に記
載のＥＥＰＲＯＭの読み出し不良検出回路。 - 【請求項５】 検出対象であるＥＥＰＲＯＭの通常の読
み出し電圧に使用する通常読み出し電圧及びこの通常読
み出し電圧より高い不良検出用読み出し電圧を前記ＥＥ
ＰＲＯＭに順次印加して夫々第１データ及び第２データ
を読み出す工程と、前記第１データ及び第２データを比
較する工程と、前記比較する工程で前記第１データと前
記第２データが一致しない場合にエラーフラグを生成す
る工程と、を有することを特徴とするＥＥＰＲＯＭの読
み出し不良検出方法。 - 【請求項６】 前記エラーフラグを生成する工程の後工
程として、前記第１データ及び前記第２データが読み出
された前記ＥＥＰＲＯＭ内のアドレスに前記第１データ
を書き込む工程を有することを特徴とする請求項５に記
載のＥＥＰＲＯＭの読み出し不良検出方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34697299A JP2001167588A (ja) | 1999-12-06 | 1999-12-06 | Ｅｅｐｒｏｍの読み出し不良検出回路及び読み出し不良検出方法 |
| US09/730,940 US20010052092A1 (en) | 1999-12-06 | 2000-12-06 | Reading defect detecting circuit and reading defect detecting method of EEPROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34697299A JP2001167588A (ja) | 1999-12-06 | 1999-12-06 | Ｅｅｐｒｏｍの読み出し不良検出回路及び読み出し不良検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001167588A true JP2001167588A (ja) | 2001-06-22 |
Family
ID=18387066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34697299A Pending JP2001167588A (ja) | 1999-12-06 | 1999-12-06 | Ｅｅｐｒｏｍの読み出し不良検出回路及び読み出し不良検出方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010052092A1 (ja) |
| JP (1) | JP2001167588A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001202799A (ja) * | 1999-11-17 | 2001-07-27 | Motorola Inc | 回路内メモリ・アレイ・ビット・セル・スレシホルド電圧分布測定 |
| KR100871700B1 (ko) | 2007-02-13 | 2008-12-08 | 삼성전자주식회사 | 불휘발성 메모리 장치에서 전하 손실에 기인한 오류 데이터정정 방법 |
| US7843736B2 (en) | 2008-03-14 | 2010-11-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and read method thereof |
| JP2013003723A (ja) * | 2011-06-14 | 2013-01-07 | Nec Corp | 電子装置、フラッシュメモリ交換管理システム、方法およびプログラム |
| JP2013218758A (ja) * | 2012-04-06 | 2013-10-24 | Genusion:Kk | 不揮発性半導体記憶装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2471068B1 (en) | 2009-08-25 | 2015-11-11 | SanDisk IL Ltd. | Restoring data into a flash storage device |
| EP2473999A1 (en) | 2009-08-31 | 2012-07-11 | SanDisk IL Ltd. | Preloading data into a flash storage device |
-
1999
- 1999-12-06 JP JP34697299A patent/JP2001167588A/ja active Pending
-
2000
- 2000-12-06 US US09/730,940 patent/US20010052092A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001202799A (ja) * | 1999-11-17 | 2001-07-27 | Motorola Inc | 回路内メモリ・アレイ・ビット・セル・スレシホルド電圧分布測定 |
| KR100871700B1 (ko) | 2007-02-13 | 2008-12-08 | 삼성전자주식회사 | 불휘발성 메모리 장치에서 전하 손실에 기인한 오류 데이터정정 방법 |
| US7843736B2 (en) | 2008-03-14 | 2010-11-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and read method thereof |
| JP2013003723A (ja) * | 2011-06-14 | 2013-01-07 | Nec Corp | 電子装置、フラッシュメモリ交換管理システム、方法およびプログラム |
| JP2013218758A (ja) * | 2012-04-06 | 2013-10-24 | Genusion:Kk | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010052092A1 (en) | 2001-12-13 |
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