JP4580219B2 - 半導体装置 - Google Patents
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Description
メモリセルのデータを閾値に対して判定する判定基準の異なる複数の判定手段と、複数の判定手段の結果を比較して一致しない場合に異なる信号を出力する比較手段と、比較手段の比較結果を格納し保持する保持手段とを備え、複数の判定手段で判定された結果からメモリセルの劣化度合いを検知する半導体装置において、
保持手段の出力を受けて比較手段の結果が一致の場合に切換え信号を出力するCPUと、CPUの切換え信号を受けて複数の判定手段のうち低い判定基準の判定手段により判定されたメモリセルのデータをCPUに出力する切換え手段を有する。
(実施の形態1)
図1は、本発明の第1の実施の形態である半導体装置の概略構成図である。 図1において、半導体装置は、フラッシュメモリ21、データ判定回路2、比較回路24、保持回路25、CPU26で構成されている。データ判定回路2は、2種類のセンスアンプSA22、SA23で構成されている。SA22とSA23はそれぞれフラッシュメモリ21のデータが“0”か“1”かを判定し出力する。比較回路24は、SA22とSA23のデータをビット毎に比較し、1ビットでも異なれば“1”データを出力し、それ以外は“0”データを出力する。保持回路25は、比較回路24の出力を格納し保持する。CPU26はSA22の出力データを命令およびテーブルデータとして格納し、保持回路25の出力を比較回路24の比較結果として格納し、所定の処理を行う。
(実施の形態2)
図2は、本発明の第2の実施の形態である半導体装置の概略構成図である。
(実施の形態3)
図3は、第3の実施の形態である半導体装置の概略構成図である。
(実施の形態4)
図4は、本発明における第4の実施の形態である半導体装置の概略構成図である。
図8において、91はSA53の判定基準となる電流曲線、92はSA52の判定基準となる電流曲線であり、第3の実施の形態では、SA52とSA53の判定基準は異なり、SA52よりSA53の方が低くなるように設定されている。SA52は、任意の電源電圧におけるフラッシュメモリ51のセル電流値が判定基準92より高い場合は“0”データ、低い場合は“1”データとして判定する。この判定方法は、SA53についても同様であり、判定基準91よりセル電流が高い場合は“0”、低い場合は“1”と判定する。
22 SA
23 SA
24 比較回路
25 保持回路
26 CPU
Claims (1)
- メモリセルの閾値の劣化度合いを検知する半導体装置であって、
前記メモリセルのデータを前記閾値に対して判定する判定基準の異なる複数の判定手段と、前記複数の判定手段の結果を比較して一致しない場合に異なる信号を出力する比較手段と、前記比較手段の比較結果を格納し保持する保持手段とを備え、前記複数の判定手段で判定された結果から前記メモリセルの劣化度合いを検知する半導体装置において、
前記保持手段の出力を受けて前記比較手段の結果が一致の場合に切換え信号を出力するCPUと、前記CPUの前記切換え信号を受けて前記複数の判定手段のうち低い判定基準の前記判定手段により判定されたメモリセルのデータを前記CPUに出力する切換え手段を有する半導体装置。
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