JP3529688B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JP3529688B2 JP3529688B2 JP2000010674A JP2000010674A JP3529688B2 JP 3529688 B2 JP3529688 B2 JP 3529688B2 JP 2000010674 A JP2000010674 A JP 2000010674A JP 2000010674 A JP2000010674 A JP 2000010674A JP 3529688 B2 JP3529688 B2 JP 3529688B2
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Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
メモリに関し、より詳細には、書き込み動作試験を行う
ための予備メモリセルを備える不揮発性半導体メモリに
関する。
メモリに関し、より詳細には、書き込み動作試験を行う
ための予備メモリセルを備える不揮発性半導体メモリに
関する。
【０００２】
【従来の技術】従来の不揮発性半導体メモリについて、
ＯＴＰＲＯＭ(One Time ProgrammableRead Only Memor
y) を例に採って説明する。
ＯＴＰＲＯＭ(One Time ProgrammableRead Only Memor
y) を例に採って説明する。
【０００３】従来より、ＥＰＲＯＭ(Erasable Programm
able Read Only Memory)の一種として、ＯＴＰＲＯＭが
知られている。ＯＴＰＲＯＭは、一般のＥＰＲＯＭと同
様、紫外線を照射することによってデータを消去するこ
とができるメモリ素子を使用している。但し、ＯＴＰＲ
ＯＭは、紫外線照射窓が無いパッケージに封入されるの
で、パッケージングされた後は、一端書き込んだデータ
を書き換えたり消去したりすることはできない。
able Read Only Memory)の一種として、ＯＴＰＲＯＭが
知られている。ＯＴＰＲＯＭは、一般のＥＰＲＯＭと同
様、紫外線を照射することによってデータを消去するこ
とができるメモリ素子を使用している。但し、ＯＴＰＲ
ＯＭは、紫外線照射窓が無いパッケージに封入されるの
で、パッケージングされた後は、一端書き込んだデータ
を書き換えたり消去したりすることはできない。
【０００４】このため、製造の最終段階でＯＴＰＲＯＭ
の書き込み動作試験を行う場合には、本メモリセルとは
別に、かかる動作試験でのみ使用するための予備メモリ
セルを設ける場合がある。すなわち、予備メモリセルを
設けることによって、パッケージング後に書き込み動作
試験を行うことが可能となる。
の書き込み動作試験を行う場合には、本メモリセルとは
別に、かかる動作試験でのみ使用するための予備メモリ
セルを設ける場合がある。すなわち、予備メモリセルを
設けることによって、パッケージング後に書き込み動作
試験を行うことが可能となる。
【０００５】図４は、従来のＯＴＰＲＯＭの要部構成例
を示すブロック図である。
を示すブロック図である。
【０００６】図４に示したように、このＯＴＰＲＯＭ４
００は、本メモリセル４０１と予備メモリセル４０２と
を備えている。本メモリセル４０１および予備メモリセ
ル４０２には、それぞれ、図示しないワード線、ドレイ
ン線およびビット線を備えている。一般に、本メモリセ
ル４０１および予備メモリセル４０２内のメモリ素子
（図示せず）としては、フローティングゲート構造のト
ランジスタが使用される。
００は、本メモリセル４０１と予備メモリセル４０２と
を備えている。本メモリセル４０１および予備メモリセ
ル４０２には、それぞれ、図示しないワード線、ドレイ
ン線およびビット線を備えている。一般に、本メモリセ
ル４０１および予備メモリセル４０２内のメモリ素子
（図示せず）としては、フローティングゲート構造のト
ランジスタが使用される。
【０００７】本メモリセル４０１に対する書き込み・読
み出し時には、アドレス信号Ａ0 〜Ａm に基づいて、ワ
ード線ドライバ４０３がいずれかのワード線（図示せ
ず）を選択し、ドレイン線ドライバ４１４がいずれかの
ドレイン線（図示せず）を選択し、且つ、ビット線ドラ
イバ４０４およびマルチプレクサ４０８がいずれかのビ
ット線（図示せず）を選択する。そして、選択されたワ
ード線およびドレイン線によって、本メモリセル４０１
内のブロックが特定され、さらに、選択されたビット線
によって、そのブロック内のいずれかのメモリ素子が特
定される。アドレス信号Ａ0 〜Ａm は、アドレスバッフ
ァ４０６を介して入力される。
み出し時には、アドレス信号Ａ0 〜Ａm に基づいて、ワ
ード線ドライバ４０３がいずれかのワード線（図示せ
ず）を選択し、ドレイン線ドライバ４１４がいずれかの
ドレイン線（図示せず）を選択し、且つ、ビット線ドラ
イバ４０４およびマルチプレクサ４０８がいずれかのビ
ット線（図示せず）を選択する。そして、選択されたワ
ード線およびドレイン線によって、本メモリセル４０１
内のブロックが特定され、さらに、選択されたビット線
によって、そのブロック内のいずれかのメモリ素子が特
定される。アドレス信号Ａ0 〜Ａm は、アドレスバッフ
ァ４０６を介して入力される。
【０００８】一方、予備メモリセル４０２に対する書き
込み・読み出し時には、アドレス信号Ａ0 〜Ａm に基づ
いて、予備セルドライバ４０５がいずれかのワード線を
選択し、ドレイン線ドライバ４１４がいずれかのドレイ
ン線を選択し、且つ、ビット線ドライバ４０４およびマ
ルチプレクサ４０８がいずれかのビット線を選択する。
これにより、メモリ素子が特定される。そして、予備セ
ルドライバ４０５は、予備セルバッファ４０７を介し
て、アドレス信号Ａ0 〜Ａm を入力する。
込み・読み出し時には、アドレス信号Ａ0 〜Ａm に基づ
いて、予備セルドライバ４０５がいずれかのワード線を
選択し、ドレイン線ドライバ４１４がいずれかのドレイ
ン線を選択し、且つ、ビット線ドライバ４０４およびマ
ルチプレクサ４０８がいずれかのビット線を選択する。
これにより、メモリ素子が特定される。そして、予備セ
ルドライバ４０５は、予備セルバッファ４０７を介し
て、アドレス信号Ａ0 〜Ａm を入力する。
【０００９】センスアンプ４０９および出力バッファ４
１０は、ビット線上に読み出されたデータの増幅・出力
を行う。
１０は、ビット線上に読み出されたデータの増幅・出力
を行う。
【００１０】本メモリセル４０１と予備メモリセル４０
２との選択は、第ｎのアドレス信号Ａn の電位によって
行われる。アドレス信号Ａn がハイレベルまたはローレ
ベルのときは本メモリセルが選択され、アドレス信号Ａ
n がＨＶ(High Voltage)レベル（ハイレベルよりも高い
電位）のときは予備メモリセルが選択される。ＨＶ検出
回路４１１は、アドレス信号Ａn がＨＶレベルのとき
に、予備メモリセル４０２が選択されたことを示す信号
を、予備セルバッファ４０７に送る。
２との選択は、第ｎのアドレス信号Ａn の電位によって
行われる。アドレス信号Ａn がハイレベルまたはローレ
ベルのときは本メモリセルが選択され、アドレス信号Ａ
n がＨＶ(High Voltage)レベル（ハイレベルよりも高い
電位）のときは予備メモリセルが選択される。ＨＶ検出
回路４１１は、アドレス信号Ａn がＨＶレベルのとき
に、予備メモリセル４０２が選択されたことを示す信号
を、予備セルバッファ４０７に送る。
【００１１】書き込みモード信号発生回路４１３は、チ
ップイネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢ
およびＶpp検出信号ＶＰＰＨＢに基づいて、書き込みモ
ードであるか否かを判断し、判断結果を各ドライバ４０
３，４０５，４１４およびセンスアンプ４０９に送る。
ここで、Ｖpp検出信号ＶＰＰＨＢは、Ｖpp端子（ワード
線およびドレイン線に印可する電圧の供給端子）にＶcc
よりも高い電圧が印加されているのか、Ｖcc以下の電圧
が印可されているのか示す信号である。フローティング
ゲート構造のトランジスタをメモリ素子として使用する
場合、読み出し時のワード線・ドレイン線電圧よりも、
書き込み時のワード線・ドレイン線電圧を高くする必要
がある。図４のＯＴＰＲＯＭ４００では、読み出し時の
ワード線・ドレイン線をそれぞれＶccとし、書き込み時
のワード線・ドレイン線電圧をＶppとする。
ップイネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢ
およびＶpp検出信号ＶＰＰＨＢに基づいて、書き込みモ
ードであるか否かを判断し、判断結果を各ドライバ４０
３，４０５，４１４およびセンスアンプ４０９に送る。
ここで、Ｖpp検出信号ＶＰＰＨＢは、Ｖpp端子（ワード
線およびドレイン線に印可する電圧の供給端子）にＶcc
よりも高い電圧が印加されているのか、Ｖcc以下の電圧
が印可されているのか示す信号である。フローティング
ゲート構造のトランジスタをメモリ素子として使用する
場合、読み出し時のワード線・ドレイン線電圧よりも、
書き込み時のワード線・ドレイン線電圧を高くする必要
がある。図４のＯＴＰＲＯＭ４００では、読み出し時の
ワード線・ドレイン線をそれぞれＶccとし、書き込み時
のワード線・ドレイン線電圧をＶppとする。
【００１２】図５は、書き込みモード信号発生回路４１
３の内部構成例を示す論理回路である。また、図６は、
ＯＴＰＲＯＭ４００のモードと各制御信号ＣＥＢ，ＯＥ
Ｂ，ＶＰＰＨＢ，Ａn の信号値との関係を示している。
３の内部構成例を示す論理回路である。また、図６は、
ＯＴＰＲＯＭ４００のモードと各制御信号ＣＥＢ，ＯＥ
Ｂ，ＶＰＰＨＢ，Ａn の信号値との関係を示している。
【００１３】チップイネーブル信号ＣＥＢおよび出力イ
ネーブル信号ＯＥＢは、ともに負論理である。Ｖpp検出
信号ＶＰＰＨＢは、電圧がＶcc以下のときハイレベルと
なり、電圧がＶppのときローレベルとなる。また、アド
レス信号Ａn は、上述したように、ハイレベルまたはロ
ーレベルのときは本メモリセルが選択されることを示し
ており、ＨＶレベルのときは予備メモリセルが選択され
ることを示している。
ネーブル信号ＯＥＢは、ともに負論理である。Ｖpp検出
信号ＶＰＰＨＢは、電圧がＶcc以下のときハイレベルと
なり、電圧がＶppのときローレベルとなる。また、アド
レス信号Ａn は、上述したように、ハイレベルまたはロ
ーレベルのときは本メモリセルが選択されることを示し
ており、ＨＶレベルのときは予備メモリセルが選択され
ることを示している。
【００１４】図５に示したように、ＮＯＲゲート５０２
は、チップイネーブル信号ＣＥＢおよびＶpp検出信号Ｖ
ＰＰＨＢを入力するとともに、ＮＯＴゲート５０１を介
して出力イネーブル信号ＯＥＢを入力する。そして、Ｎ
ＯＲゲート５０２の出力はＮＯＴゲート５０３で反転さ
れて、出力モード信号ＰＧＭＹＢとなる。
は、チップイネーブル信号ＣＥＢおよびＶpp検出信号Ｖ
ＰＰＨＢを入力するとともに、ＮＯＴゲート５０１を介
して出力イネーブル信号ＯＥＢを入力する。そして、Ｎ
ＯＲゲート５０２の出力はＮＯＴゲート５０３で反転さ
れて、出力モード信号ＰＧＭＹＢとなる。
【００１５】図６において、リードモードは読み出し動
作状態のモード、スタンバイモードは読み出し動作待機
状態のモード、プログラムモードは本メモリセル４０１
に対する書き込み動作状態のモード、プログラムインヒ
ビットモードは書き込み動作待機状態のモードである。
また、特殊モードは、予備メモリセル４０２に対する書
き込み動作状態のモード、すなわち書き込み動作試験の
モードである。
作状態のモード、スタンバイモードは読み出し動作待機
状態のモード、プログラムモードは本メモリセル４０１
に対する書き込み動作状態のモード、プログラムインヒ
ビットモードは書き込み動作待機状態のモードである。
また、特殊モードは、予備メモリセル４０２に対する書
き込み動作状態のモード、すなわち書き込み動作試験の
モードである。
【００１６】図５、図６から判るように、書き込みモー
ド信号ＰＧＭＹＢは、チップイネーブル信号ＣＥＢがロ
ーレベルで、出力イネーブル信号ＯＥＢがハイレベル
で、Ｖpp検出信号ＶＰＰＨＢがローレベルのときにロー
レベルとなり、他の場合はハイレベルとなる。すなわ
ち、ＯＴＰＲＯＭ４００では、本メモリセル４０１への
書き込み（プログラムモード）と予備メモリセル４０２
への書き込み（特殊モード）とは、アドレス信号Ａn の
値のみが異なり、他の信号ＣＥＢ，ＯＥＢ，ＶＰＰＨＢ
の論理は同一である。そして、ＨＶ検出回路４１１の検
出結果によって、書き込み先が本メモリセル４０１であ
るか予備メモリセル４０２であるのかが、特定される。
ド信号ＰＧＭＹＢは、チップイネーブル信号ＣＥＢがロ
ーレベルで、出力イネーブル信号ＯＥＢがハイレベル
で、Ｖpp検出信号ＶＰＰＨＢがローレベルのときにロー
レベルとなり、他の場合はハイレベルとなる。すなわ
ち、ＯＴＰＲＯＭ４００では、本メモリセル４０１への
書き込み（プログラムモード）と予備メモリセル４０２
への書き込み（特殊モード）とは、アドレス信号Ａn の
値のみが異なり、他の信号ＣＥＢ，ＯＥＢ，ＶＰＰＨＢ
の論理は同一である。そして、ＨＶ検出回路４１１の検
出結果によって、書き込み先が本メモリセル４０１であ
るか予備メモリセル４０２であるのかが、特定される。
【００１７】
【発明が解決しようとする課題】上述したように、プロ
グラムモードと特殊モードとは、アドレス信号Ａn の電
位のみが異なる。
グラムモードと特殊モードとは、アドレス信号Ａn の電
位のみが異なる。
【００１８】しかし、従来のＯＴＰＲＯＭでは、アドレ
ス信号Ａn をＨＶレベル設定したにも拘わらず、ノイズ
の影響や測定器の誤動作等のために、ハイレベルまたは
ローレベルになってしまう場合がある。このため、従来
のＯＴＰＲＯＭでは、予備メモリセル４０２にデータを
書き込もうとしたにも拘わらず、本メモリセル４０１に
データが書き込まれてしまう場合がある。特殊モード時
すなわち書き込み動作試験時に本メモリセル４０１にデ
ータが書き込まれてしまった場合、そのＯＴＰＲＯＭは
出荷できなくなる。
ス信号Ａn をＨＶレベル設定したにも拘わらず、ノイズ
の影響や測定器の誤動作等のために、ハイレベルまたは
ローレベルになってしまう場合がある。このため、従来
のＯＴＰＲＯＭでは、予備メモリセル４０２にデータを
書き込もうとしたにも拘わらず、本メモリセル４０１に
データが書き込まれてしまう場合がある。特殊モード時
すなわち書き込み動作試験時に本メモリセル４０１にデ
ータが書き込まれてしまった場合、そのＯＴＰＲＯＭは
出荷できなくなる。
【００１９】また、ウエハプロセスでの製造ばらつきに
起因してＨＶ検出回路４０５のしきい値にばらつきが生
じてしまった場合も、アドレス信号Ａn がＨＶレベルで
あるにも拘わらず、ハイレベルまたはローレベルである
と判断されてしまう場合がある。この場合も、ＯＴＰＲ
ＯＭは、本メモリセル４０１にデータが書き込まれてし
まうので、出荷できなくなる。
起因してＨＶ検出回路４０５のしきい値にばらつきが生
じてしまった場合も、アドレス信号Ａn がＨＶレベルで
あるにも拘わらず、ハイレベルまたはローレベルである
と判断されてしまう場合がある。この場合も、ＯＴＰＲ
ＯＭは、本メモリセル４０１にデータが書き込まれてし
まうので、出荷できなくなる。
【００２０】特に、近年では、集積回路の微細化に伴っ
て、耐圧の低下や、信号電圧の低電圧化が進んでいる。
このため、上述のような誤書き込みが、さらに増大する
おそれがある。
て、耐圧の低下や、信号電圧の低電圧化が進んでいる。
このため、上述のような誤書き込みが、さらに増大する
おそれがある。
【００２１】このため、特殊モードをプログラムモード
であると誤認識して本メモリセルにデータを書き込むお
それがない不揮発性半導体メモリが嘱望されていた。
であると誤認識して本メモリセルにデータを書き込むお
それがない不揮発性半導体メモリが嘱望されていた。
【００２２】
【課題を解決するための手段】この発明に係る不揮発性
半導体メモリは、本データを記憶するための本メモリセ
ルと、書き込み動作試験を行うための予備メモリセル
と、メモリセル選択信号を入力して、本メモリセルが選
択されたか或いは予備メモリセルが選択されたかを判断
する信号レベル検出部と、少なくともチップイネーブル
信号および出力イネーブル信号を含む制御信号と信号レ
ベル検出部の検出結果とを入力し、制御信号の論理値が
書き込みモードを示し且つ検出結果が本メモリセルの選
択を示している場合と、制御信号の論理値が特定の非書
き込みモードを示し且つ検出結果が予備メモリセルの選
択を示している場合とに、書き込みモード信号を発生す
る書き込みモード信号発生部と、書き込みモード信号を
入力して、本メモリセルおよび予備メモリセルへの書き
込み制御を行うドライバ部とを備える。
半導体メモリは、本データを記憶するための本メモリセ
ルと、書き込み動作試験を行うための予備メモリセル
と、メモリセル選択信号を入力して、本メモリセルが選
択されたか或いは予備メモリセルが選択されたかを判断
する信号レベル検出部と、少なくともチップイネーブル
信号および出力イネーブル信号を含む制御信号と信号レ
ベル検出部の検出結果とを入力し、制御信号の論理値が
書き込みモードを示し且つ検出結果が本メモリセルの選
択を示している場合と、制御信号の論理値が特定の非書
き込みモードを示し且つ検出結果が予備メモリセルの選
択を示している場合とに、書き込みモード信号を発生す
る書き込みモード信号発生部と、書き込みモード信号を
入力して、本メモリセルおよび予備メモリセルへの書き
込み制御を行うドライバ部とを備える。
【００２３】この発明によれば、制御信号の論理値が特
定の非書き込みモードを示し且つ書き込み先検出部の検
出結果が予備メモリセルへの書き込みを示している場合
に予備メモリセルへの書き込みを行うこととしたので、
第ｎビットのアドレス信号の電位が誤認識されても本メ
モリセルへの書き込みが行われることがない。
定の非書き込みモードを示し且つ書き込み先検出部の検
出結果が予備メモリセルへの書き込みを示している場合
に予備メモリセルへの書き込みを行うこととしたので、
第ｎビットのアドレス信号の電位が誤認識されても本メ
モリセルへの書き込みが行われることがない。
【００２４】
【発明の実施の形態】以下、この発明の実施の形態に係
る不揮発性半導体メモリについて、ＯＴＰＲＯＭを例に
採り、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎない。
る不揮発性半導体メモリについて、ＯＴＰＲＯＭを例に
採り、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎない。
【００２５】図１は、この実施の形態に係るＯＴＰＲＯ
Ｍの要部構成を概略的に示すブロック図である。
Ｍの要部構成を概略的に示すブロック図である。
【００２６】図１に示したＯＴＰＲＯＭ１００におい
て、本メモリセル１０１は、本データすなわちユーザデ
ータを記憶するためのメモリセルである。本メモリセル
１０１の記憶素子としては、例えば、フローティングゲ
ート構造のトランジスタが使用される。
て、本メモリセル１０１は、本データすなわちユーザデ
ータを記憶するためのメモリセルである。本メモリセル
１０１の記憶素子としては、例えば、フローティングゲ
ート構造のトランジスタが使用される。
【００２７】予備メモリセル１０２は、書き込み動作試
験を行うためのメモリセルである。予備メモリセル１０
２の記憶素子としても、例えば、フローティングゲート
構造のトランジスタが使用される。
験を行うためのメモリセルである。予備メモリセル１０
２の記憶素子としても、例えば、フローティングゲート
構造のトランジスタが使用される。
【００２８】ワード線ドライバ１０３は、アドレスバッ
ファ１０６（後述）から、アドレス信号Ａ0 〜Ａm の行
アドレス部分を入力する。そして、この行アドレスに対
応するワード線（図示せず）を選択する。書き込みモー
ド信号ＰＧＭＹＢがローレベルのときは、書き込み動作
（プログラムモード）状態となって、選択されたワード
線に電圧Ｖppが印可される。一方、書き込みモード信号
ＰＧＭＹＢがハイレベルのときは、読み出し動作（リー
ドモード）状態になって、選択されたワード線に電圧Ｖ
ccが印可される。
ファ１０６（後述）から、アドレス信号Ａ0 〜Ａm の行
アドレス部分を入力する。そして、この行アドレスに対
応するワード線（図示せず）を選択する。書き込みモー
ド信号ＰＧＭＹＢがローレベルのときは、書き込み動作
（プログラムモード）状態となって、選択されたワード
線に電圧Ｖppが印可される。一方、書き込みモード信号
ＰＧＭＹＢがハイレベルのときは、読み出し動作（リー
ドモード）状態になって、選択されたワード線に電圧Ｖ
ccが印可される。
【００２９】ビット線ドライバ１０４は、アドレスバッ
ファ１０６（後述）から、アドレス信号Ａ0 〜Ａm の列
アドレスの一部を入力する。そして、この列アドレスに
対応するビット線（図示せず）を選択するための選択信
号を、マルチプレクサ１０８に対して出力する。
ファ１０６（後述）から、アドレス信号Ａ0 〜Ａm の列
アドレスの一部を入力する。そして、この列アドレスに
対応するビット線（図示せず）を選択するための選択信
号を、マルチプレクサ１０８に対して出力する。
【００３０】ドレイン線ドライバ１１４は、アドレスバ
ッファ１０６（後述）から、アドレス信号Ａ0 〜Ａm の
残り部分を入力する。そして、このアドレスに対応する
ドレイン線（図示せず）を選択する。ドレイン線ドライ
バ１１４によって選択されたドレイン線には、図示しな
いドレイン電圧発生回路によって、ドレイン電圧が印可
される。ドレイン電圧は、書き込み動作（プログラムモ
ード）の場合には、電圧Ｖppと電圧Ｖccとの間の、最適
化された中間電圧に設定される。また、このドレイン電
圧は、読み出し動作（リードモード）の場合には、電圧
Ｖccとローレベルとの間の、最適化された中間電圧に設
定される。
ッファ１０６（後述）から、アドレス信号Ａ0 〜Ａm の
残り部分を入力する。そして、このアドレスに対応する
ドレイン線（図示せず）を選択する。ドレイン線ドライ
バ１１４によって選択されたドレイン線には、図示しな
いドレイン電圧発生回路によって、ドレイン電圧が印可
される。ドレイン電圧は、書き込み動作（プログラムモ
ード）の場合には、電圧Ｖppと電圧Ｖccとの間の、最適
化された中間電圧に設定される。また、このドレイン電
圧は、読み出し動作（リードモード）の場合には、電圧
Ｖccとローレベルとの間の、最適化された中間電圧に設
定される。
【００３１】予備セルドライバ１０５は、アドレス信号
Ａn にＨＶレベルが印可されたことがＨＶ検出回路１１
１によって検出されたときに、予備セルバッファ１０７
（後述）から、アドレス信号Ａ0 〜Ａm の行アドレス部
分を入力する。そして、この行アドレスに対応するワー
ド線（図示せず）を選択する。予備セルドライバ１０５
は、特殊モードで使用される。予備セルドライバ１０５
が選択したワード線には、書き込みモード信号ＰＧＭＹ
Ｂがローレベルのときに電圧Ｖppが印可され、書き込み
モード信号ＰＧＭＹＢがハイレベルのときに電圧Ｖccが
印可される。
Ａn にＨＶレベルが印可されたことがＨＶ検出回路１１
１によって検出されたときに、予備セルバッファ１０７
（後述）から、アドレス信号Ａ0 〜Ａm の行アドレス部
分を入力する。そして、この行アドレスに対応するワー
ド線（図示せず）を選択する。予備セルドライバ１０５
は、特殊モードで使用される。予備セルドライバ１０５
が選択したワード線には、書き込みモード信号ＰＧＭＹ
Ｂがローレベルのときに電圧Ｖppが印可され、書き込み
モード信号ＰＧＭＹＢがハイレベルのときに電圧Ｖccが
印可される。
【００３２】アドレスバッファ１０６は、アドレス信号
Ａ0 〜Ａm を入力する。そして、ＨＶ検出回路１１１
（後述）の検出結果がローレベルまたはハイレベルであ
る場合は、チップイネーブル信号ＣＥＢがローレベルの
ときに、これらのアドレス信号Ａ0 〜Ａm をワード線ド
ライバ１０３、ビット線ドライバ１０４およびドレイン
線ドライバ１１４に対して出力する。一方、ＨＶ検出回
路１１１（後述）の検出結果がＨＶレベルである場合
は、チップイネーブル信号ＣＥＢがローレベルのとき
に、これらのアドレス信号Ａ0 〜Ａm の列アドレス部分
を、ビット線ドライバ１０４およびドレイン線ドライバ
１１４に対して出力する。
Ａ0 〜Ａm を入力する。そして、ＨＶ検出回路１１１
（後述）の検出結果がローレベルまたはハイレベルであ
る場合は、チップイネーブル信号ＣＥＢがローレベルの
ときに、これらのアドレス信号Ａ0 〜Ａm をワード線ド
ライバ１０３、ビット線ドライバ１０４およびドレイン
線ドライバ１１４に対して出力する。一方、ＨＶ検出回
路１１１（後述）の検出結果がＨＶレベルである場合
は、チップイネーブル信号ＣＥＢがローレベルのとき
に、これらのアドレス信号Ａ0 〜Ａm の列アドレス部分
を、ビット線ドライバ１０４およびドレイン線ドライバ
１１４に対して出力する。
【００３３】予備セルバッファ１０７は、ＨＶ検出回路
１１１（後述）の検出結果がＨＶレベルである場合に、
アドレス信号Ａ0 〜Ａm の行アドレス部分を入力する。
そして、チップイネーブル信号ＣＥＢがローレベルのと
きに、この行アドレスを予備セルドライバ１０５に対し
て出力する。
１１１（後述）の検出結果がＨＶレベルである場合に、
アドレス信号Ａ0 〜Ａm の行アドレス部分を入力する。
そして、チップイネーブル信号ＣＥＢがローレベルのと
きに、この行アドレスを予備セルドライバ１０５に対し
て出力する。
【００３４】マルチプレクサ１０８は、ビット線ドライ
バ１０４から選択信号を入力し、この選択信号に対応す
るビット線（図示せず）を選択する。
バ１０４から選択信号を入力し、この選択信号に対応す
るビット線（図示せず）を選択する。
【００３５】センスアンプ１０９は、チップイネーブル
信号ＣＥＢがローレベルのときに、ビット線上に読み出
されたデータＤ0 〜Ｄn を増幅して出力する。
信号ＣＥＢがローレベルのときに、ビット線上に読み出
されたデータＤ0 〜Ｄn を増幅して出力する。
【００３６】出力バッファ１１０は、出力イネーブル信
号ＯＥＢがローレベルのときに、センスアンプ１０９が
増幅したデータＤ0 〜Ｄn を出力する。
号ＯＥＢがローレベルのときに、センスアンプ１０９が
増幅したデータＤ0 〜Ｄn を出力する。
【００３７】ＨＶ検出回路１１１は、アドレス信号Ａn
を入力して、このアドレス信号Ａnの信号電位を検出
し、検出結果をＨＶ検出信号ＡｎＨとして出力する。こ
こで、アドレス信号Ａn がローレベルまたはハイレベル
のときは、ＨＶ検出信号ＡｎＨはローレベルとなり、ア
ドレス信号Ａn がＨＶレベルのときはＨＶ検出信号Ａｎ
Ｈはハイレベルとなる。なお、ＨＶ検出信号ＡｎＨのロ
ーレベルは、本メモリセル１０１が選択されたことを示
しており、ＨＶ検出信号ＡｎＨのハイレベルは、予備メ
モリセル１０２が選択されたことを示している。
を入力して、このアドレス信号Ａnの信号電位を検出
し、検出結果をＨＶ検出信号ＡｎＨとして出力する。こ
こで、アドレス信号Ａn がローレベルまたはハイレベル
のときは、ＨＶ検出信号ＡｎＨはローレベルとなり、ア
ドレス信号Ａn がＨＶレベルのときはＨＶ検出信号Ａｎ
Ｈはハイレベルとなる。なお、ＨＶ検出信号ＡｎＨのロ
ーレベルは、本メモリセル１０１が選択されたことを示
しており、ＨＶ検出信号ＡｎＨのハイレベルは、予備メ
モリセル１０２が選択されたことを示している。
【００３８】制御信号バッファ１１２は、チップイネー
ブル信号ＣＥＢ、出力イネーブル信号ＯＥＢおよびＶpp
検出信号ＶＰＰＨＢを入力し、書き込みモード信号発生
回路１１３（後述）などに送る。
ブル信号ＣＥＢ、出力イネーブル信号ＯＥＢおよびＶpp
検出信号ＶＰＰＨＢを入力し、書き込みモード信号発生
回路１１３（後述）などに送る。
【００３９】書き込みモード信号発生回路１１３は、Ｈ
Ｖ検出回路１１１からＨＶ検出信号ＡｎＨを入力すると
ともに、制御信号バッファ１１２からチップイネーブル
信号ＣＥＢ、出力イネーブル信号ＯＥＢおよびＶpp検出
信号ＶＰＰＨＢを入力する。そして、これらの信号Ａｎ
Ｈ，ＣＥＢ，ＯＥＢ，ＶＰＰＨＢを用いてモードの判断
を行い、判断結果を書き込みモード信号ＰＧＭＹＢとし
て出力する。後述するように、書き込みモード信号ＰＧ
ＭＹＢは、モードが書き込みモード（すなわち本メモリ
セル１０１のプログラムモードまたは特殊モード）の場
合はローレベルとなり、他のモードの場合はハイレベル
になる。
Ｖ検出回路１１１からＨＶ検出信号ＡｎＨを入力すると
ともに、制御信号バッファ１１２からチップイネーブル
信号ＣＥＢ、出力イネーブル信号ＯＥＢおよびＶpp検出
信号ＶＰＰＨＢを入力する。そして、これらの信号Ａｎ
Ｈ，ＣＥＢ，ＯＥＢ，ＶＰＰＨＢを用いてモードの判断
を行い、判断結果を書き込みモード信号ＰＧＭＹＢとし
て出力する。後述するように、書き込みモード信号ＰＧ
ＭＹＢは、モードが書き込みモード（すなわち本メモリ
セル１０１のプログラムモードまたは特殊モード）の場
合はローレベルとなり、他のモードの場合はハイレベル
になる。
【００４０】図２は、書き込みモード信号発生回路１１
３の内部構成を示す論理回路図である。また、図３は、
ＯＴＰＲＯＭ１００のモードと各制御信号ＣＥＢ，ＯＥ
Ｂ，ＶＰＰＨＢ，ＨＶ検出信号ＡｎＨの信号値との関係
を示している。
３の内部構成を示す論理回路図である。また、図３は、
ＯＴＰＲＯＭ１００のモードと各制御信号ＣＥＢ，ＯＥ
Ｂ，ＶＰＰＨＢ，ＨＶ検出信号ＡｎＨの信号値との関係
を示している。
【００４１】従来のＯＴＰＲＯＭ４００（図４参照）と
同様、チップイネーブル信号ＣＥＢおよび出力イネーブ
ル信号ＯＥＢは、ともに負論理である。また、Ｖpp検出
信号ＶＰＰＨＢは、電圧がＶcc以下のときハイレベルと
なり、電圧がＶppのときローレベルとなる。さらに、Ｈ
Ｖ検出信号ＡｎＨは、上述したように、ローレベルが本
メモリセル１０１の選択を示しており、ハイレベルが予
備メモリセル１０２の選択を示している。
同様、チップイネーブル信号ＣＥＢおよび出力イネーブ
ル信号ＯＥＢは、ともに負論理である。また、Ｖpp検出
信号ＶＰＰＨＢは、電圧がＶcc以下のときハイレベルと
なり、電圧がＶppのときローレベルとなる。さらに、Ｈ
Ｖ検出信号ＡｎＨは、上述したように、ローレベルが本
メモリセル１０１の選択を示しており、ハイレベルが予
備メモリセル１０２の選択を示している。
【００４２】図２の書き込みモード信号発生回路１１３
において、ＮＯＴゲート２０１は、出力イネーブル信号
ＯＥＢの反転値を出力する。ＮＯＲゲート２０２は、Ｎ
ＯＴゲート２０１の出力信号を入力するとともに、信号
ＡｎＨ，ＣＥＢ，ＶＰＰＨＢを入力する。また、ＮＯＴ
ゲート２０３は、Ｖpp検出信号ＶＰＰＨＢの反転値を出
力する。ＮＡＮＤゲート２０４は、ＮＯＴゲート２０３
の出力信号を入力するとともに、信号ＡｎＨ，ＯＥＢ，
ＣＥＢを入力する。ＮＯＴゲート２０５は、ＮＡＮＤゲ
ート２０４の反転値を出力する。さらに、ＮＯＲゲート
２０６は、ＮＯＲゲート２０２の出力信号およびＮＯＴ
ゲート２０５の出力信号を入力し、書き込みモード信号
ＰＧＭＹＢを出力する。
において、ＮＯＴゲート２０１は、出力イネーブル信号
ＯＥＢの反転値を出力する。ＮＯＲゲート２０２は、Ｎ
ＯＴゲート２０１の出力信号を入力するとともに、信号
ＡｎＨ，ＣＥＢ，ＶＰＰＨＢを入力する。また、ＮＯＴ
ゲート２０３は、Ｖpp検出信号ＶＰＰＨＢの反転値を出
力する。ＮＡＮＤゲート２０４は、ＮＯＴゲート２０３
の出力信号を入力するとともに、信号ＡｎＨ，ＯＥＢ，
ＣＥＢを入力する。ＮＯＴゲート２０５は、ＮＡＮＤゲ
ート２０４の反転値を出力する。さらに、ＮＯＲゲート
２０６は、ＮＯＲゲート２０２の出力信号およびＮＯＴ
ゲート２０５の出力信号を入力し、書き込みモード信号
ＰＧＭＹＢを出力する。
【００４３】この実施の形態で採用するモードは、従来
のＯＴＰＲＯＭ４００の場合と同様である。すなわち、
図３において、リードモードは読み出し動作状態のモー
ド、スタンバイモードは読み出し動作待機状態のモー
ド、プログラムモードは本メモリセル１０１に対する書
き込み動作状態のモード、プログラムインヒビットモー
ドは書き込み動作待機状態のモードである。また、特殊
モードは、予備メモリセル１０２に対する書き込み動作
状態のモード、すなわち書き込み動作試験のモードであ
る。
のＯＴＰＲＯＭ４００の場合と同様である。すなわち、
図３において、リードモードは読み出し動作状態のモー
ド、スタンバイモードは読み出し動作待機状態のモー
ド、プログラムモードは本メモリセル１０１に対する書
き込み動作状態のモード、プログラムインヒビットモー
ドは書き込み動作待機状態のモードである。また、特殊
モードは、予備メモリセル１０２に対する書き込み動作
状態のモード、すなわち書き込み動作試験のモードであ
る。
【００４４】図２から判るように、書き込みモード信号
ＰＧＭＹＢがローレベルになるのは、ＮＯＲゲート２０
２がハイレベルのときと、ＮＡＮＤゲート２０４がロー
レベルのときとである。ここで、ＮＯＲゲート２０２が
ハイレベルになるのは、チップイネーブル信号ＣＥＢが
ローレベル、出力イネーブル信号ＯＥＢがハイレベル、
Ｖpp検出信号ＶＰＰＨＢがローレベル且つＨＶ検出信号
ＡｎＨがローレベルのときであり、プログラムモードに
相当する（図３参照）。また、ＮＡＮＤゲート２０４が
ローレベルになるのは、チップイネーブル信号ＣＥＢが
ハイレベル、出力イネーブル信号ＯＥＢがハイレベル、
Ｖpp検出信号ＶＰＰＨＢがローレベル且つＨＶ検出信号
ＡｎＨがハイレベルのときであり、特殊モードに相当す
る（図３参照）。
ＰＧＭＹＢがローレベルになるのは、ＮＯＲゲート２０
２がハイレベルのときと、ＮＡＮＤゲート２０４がロー
レベルのときとである。ここで、ＮＯＲゲート２０２が
ハイレベルになるのは、チップイネーブル信号ＣＥＢが
ローレベル、出力イネーブル信号ＯＥＢがハイレベル、
Ｖpp検出信号ＶＰＰＨＢがローレベル且つＨＶ検出信号
ＡｎＨがローレベルのときであり、プログラムモードに
相当する（図３参照）。また、ＮＡＮＤゲート２０４が
ローレベルになるのは、チップイネーブル信号ＣＥＢが
ハイレベル、出力イネーブル信号ＯＥＢがハイレベル、
Ｖpp検出信号ＶＰＰＨＢがローレベル且つＨＶ検出信号
ＡｎＨがハイレベルのときであり、特殊モードに相当す
る（図３参照）。
【００４５】すなわち、この実施の形態に係るＯＴＰＲ
ＯＭ１００では、特殊モードが選択される場合の制御信
号ＣＥＢ，ＯＥＢ，ＶＰＰＨＢの論理は、プログラムイ
ンヒビットモードが選択される場合の制御信号ＣＥＢ，
ＯＥＢ，ＶＰＰＨＢの論理と一致する。このため、アド
レス信号Ａn をＨＶレベル設定したにも拘わらずＨＶ検
出信号ＡｎＨがローレベルになった場合（アドレス信号
Ａn がノイズ等のためにハイレベルまたはローレベルに
なってしまう場合や、ＨＶ検出回路１１１のしきい値に
誤差が生じた場合等）には、このＯＴＰＲＯＭ１００
は、プログラムインヒビットモードになる。したがっ
て、本メモリセル１０１にデータが書き込まれることは
ない。
ＯＭ１００では、特殊モードが選択される場合の制御信
号ＣＥＢ，ＯＥＢ，ＶＰＰＨＢの論理は、プログラムイ
ンヒビットモードが選択される場合の制御信号ＣＥＢ，
ＯＥＢ，ＶＰＰＨＢの論理と一致する。このため、アド
レス信号Ａn をＨＶレベル設定したにも拘わらずＨＶ検
出信号ＡｎＨがローレベルになった場合（アドレス信号
Ａn がノイズ等のためにハイレベルまたはローレベルに
なってしまう場合や、ＨＶ検出回路１１１のしきい値に
誤差が生じた場合等）には、このＯＴＰＲＯＭ１００
は、プログラムインヒビットモードになる。したがっ
て、本メモリセル１０１にデータが書き込まれることは
ない。
【００４６】なお、この実施の形態は、この発明をＯＴ
ＰＲＯＭに適用する場合を例に採って説明したが、他の
不揮発性半導体メモリにも適用することができる。
ＰＲＯＭに適用する場合を例に採って説明したが、他の
不揮発性半導体メモリにも適用することができる。
【００４７】この実施の形態では、特殊モードの制御信
号論理をプログラムインヒビットモードの制御信号論理
と一致させたが、特殊モードと一致させるモードは、プ
ログラムモード以外のモードであればよい。
号論理をプログラムインヒビットモードの制御信号論理
と一致させたが、特殊モードと一致させるモードは、プ
ログラムモード以外のモードであればよい。
【００４８】この実施の形態では、選択されるメモリセ
ル（本メモリセル１０１または予備メモリセル１０２）
をアドレス信号Ａn で指定することとしたが、他の信号
を用いて指定してもよい。また、メモリセルを選択する
ための信号端子を別途も受けることとしてもよい。
ル（本メモリセル１０１または予備メモリセル１０２）
をアドレス信号Ａn で指定することとしたが、他の信号
を用いて指定してもよい。また、メモリセルを選択する
ための信号端子を別途も受けることとしてもよい。
【００４９】
【発明の効果】以上詳細に説明したように、この発明に
よれば、書き込み動作試験時に本メモリセルにデータを
書き込むおそれがない不揮発性半導体メモリを提供する
ことができる。
よれば、書き込み動作試験時に本メモリセルにデータを
書き込むおそれがない不揮発性半導体メモリを提供する
ことができる。
【図１】実施の形態に係る不揮発性半導体メモリの要部
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１に示した書き込みモード信号発生回路の内
部構成を示す論理回路図である。
部構成を示す論理回路図である。
【図３】実施の形態に係る不揮発性半導体メモリのモー
ドと各制御信号の信号値との関係を示す図である。
ドと各制御信号の信号値との関係を示す図である。
【図４】従来の不揮発性半導体メモリの要部構成を示す
ブロック図である。
ブロック図である。
【図５】図４に示した書き込みモード信号発生回路の内
部構成を示す論理回路図である。
部構成を示す論理回路図である。
【図６】従来の不揮発性半導体メモリのモードと各制御
信号の信号値との関係を示す図である。
信号の信号値との関係を示す図である。
１０１ 本メモリセル
１０２ 予備メモリセル
１０３ ワード線ドライバ
１０４ ビット線ドライバ
１０５ 予備セルドライバ
１０６ アドレスバッファ
１０７ 予備セルバッファ
１０８ マルチプレクサ
１０９ センスアンプ
１１０ 出力バッファ
１１１ ＨＶ検出回路
１１２ 制御信号バッファ
１１３ 書き込みモード信号発生回路
１１４ ドレイン線ドライバ
２０１，２０３，２０５ ＮＯＴゲート
２０２ ＮＯＲゲート
２０４ ＮＡＮＤゲート
２０６ ＮＯＲゲート
Claims (4)
- 【請求項１】 本データを記憶するための本メモリセル
と、 書き込み動作試験を行うための予備メモリセルと、 メモリセル選択信号を入力して、前記本メモリセルが選
択されたか或いは前記予備メモリセルが選択されたかを
判断する信号レベル検出部と、 少なくともチップイネーブル信号および出力イネーブル
信号を含む制御信号と前記信号レベル検出部の検出結果
とを入力し、前記制御信号の論理値が書き込みモードを
示し且つ前記検出結果が前記本メモリセルの選択を示し
ている場合と、前記制御信号の前記論理値が特定の非書
き込みモードを示し且つ前記検出結果が前記予備メモリ
セルの選択を示している場合とに、書き込みモード信号
を発生する書き込みモード信号発生部と、 前記書き込みモード信号を入力して、前記本メモリセル
および前記予備メモリセルへの書き込み制御を行うドラ
イバ部と、 を備えることを特徴とする不揮発性半導体メモリ。 - 【請求項２】 前記制御信号が、ワード線およびビット
線への印加電圧が書き込み電圧であるか読み出し電圧で
あるかを示す信号を含むことを特徴とする請求項１に記
載の不揮発性半導体メモリ。 - 【請求項３】 前記本メモリセルおよび前記予備メモリ
セルの記憶素子が、フローティングゲートを備えるトラ
ンジスタを有することを特徴とする請求項１または２に
記載の不揮発性半導体メモリ。 - 【請求項４】 前記メモリセル選択信号が第ｎビットの
アドレス信号であり、このアドレス信号が第１レベルま
たは第２レベルのときは前記本メモリセルが選択された
と判断し、且つ、前記第ｎビットのアドレス信号が第３
レベルのときは前記予備メモリセルが選択されたと判断
することを特徴とする請求項１〜３のいずれかに記載の
不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000010674A JP3529688B2 (ja) | 2000-01-19 | 2000-01-19 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000010674A JP3529688B2 (ja) | 2000-01-19 | 2000-01-19 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001202800A JP2001202800A (ja) | 2001-07-27 |
| JP3529688B2 true JP3529688B2 (ja) | 2004-05-24 |
Family
ID=18538663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000010674A Expired - Fee Related JP3529688B2 (ja) | 2000-01-19 | 2000-01-19 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3529688B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5188590B2 (ja) * | 2011-03-25 | 2013-04-24 | キヤノン株式会社 | 不揮発性磁気薄膜メモリ装置の記録方法および不揮発性薄膜メモリ |
-
2000
- 2000-01-19 JP JP2000010674A patent/JP3529688B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001202800A (ja) | 2001-07-27 |
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