JP4172698B2 - 不揮発性半導体メモリ - Google Patents

Description

【産業上の利用分野】
本発明は不揮発性半導体メモリに係り、特にブロック単位でデータを消去する不揮発性半導体メモリに関する。
【従来の技術】
近年、メモリカードやシリコンディスクなどに用いられる半導体メモリとして、フラッシュメモリが用いられることが多い。このフラッシュメモリは不揮発性メモリの一種であり、電源が投入されているか否かに関わらず、データが保持されるていることが要求される。
ところで、上記のような装置に特に用いられることが多いＮＡＮＤ型フラッシュメモリは、メモリセルを消去状態（論理値＝１）から書込状態（論理値＝０）に変化させる場合には、メモリセル単位で行うことができるが、メモリセルを書込状態（０）から消去状態（１）に変化させる場合には、メモリセル単位で行うことができず、複数のメモリセルからなる所定の消去単位でしかこれを行うことができない。かかる一括消去動作は、一般的に「ブロック消去」と呼ばれている。
上記のような特性により、ＮＡＮＤ型フラッシュメモリ用いた装置では、デ―タを書き込む際に、ブロック消去された領域を検索し、検出された空き領域に対して新たなデータを書込んでいる。
従って、ＮＡＮＤ型フラッシュメモリ用いた装置では、書込んだデータが電源切断後も長期間保持されることや、ブロック消去された領域が電源切断後も長期間消去状態で保持されることが要求される。
【発明が解決しようとする課題】
しかしながら、あるメモリセルに対する読み出しや書き込みが実行された場合に、このメモリセルとビット線を共通にする他のメモリセルの状態が変化してしまうことがある。この現象はディスターブ現象と呼ばれ、メモリセルに対して書き込み動作・消去動作が繰り返されることにより発生率が高くなることが知られている。このディスターブ現象によってメモリセルの状態が変化すると、一旦書き込まれたデータが時間とともに変化してしまうばかりでなく、正常な書込動作を阻害する原因となる。
又、ディスターブ現象とは別に、ブロック消去が実行されている途中で不意に電源が切断された場合、ブロック消去の対象であるメモリセルの消去状態が不完全となることがある。このような場合においても、上述と同様の理由により、正常な書込動作が阻害されてしまう。
こような問題に対する対策として、特開２００１−２４３１２２においては、実際にデータを書き込む前に消去済みブロックの状態を診断している。
しかし、この対策では書込みの信頼性は向上するが、書込み前に消去済みブロックのメモリセルに書き込まれているデータを読み出す等の処理を行うため、書込時間が長くなってしまうという問題があった。
そこで、本発明においては、不揮発性半導体メモリ内に消去済みブロックを検査する機能を設けることにより、書込み効率の低下を抑えつつ不揮発性半導体メモリに保存するデータの信頼性を向上させることができる不揮発性半導体メモリを提供することを目的とする。
【課題を解決するための手段】
本発明に係る不揮発性半導体メモリは、
複数のメモリセルが直列に接続された複数のメモリセル群と、
前記メモリセル群を構成する１のメモリセルのゲートに接続された複数のワード線と、
前記モリセル群の導通状態又は非導通状態を検知する検知手段と、
前記検知手段に接続された第１のスイッチ素子と、
前記メモリセル群に書き込むデータを保持するデータ保持手段と、
前記データ保持手段に接続された第２のスイッチ素子とを備え、
前記第１のスイッチ素子が前記第２のスイッチ素子と連動してオンすることにより、
前記複数のメモリセル群から前記ワード線により選択されたメモリセルに書き込まれているデータを、シリアル信号に変換することができるように構成されている。
ここで、本発明に係る不揮発性半導体メモリは、書込み、読出しがページ単位で処理され、消去が複数のページで構成されたブロック単位で処理されるメモリである。
又、本発明に係る不揮発性半導体メモリは、
上記データ保持手段に、上記メモリセル群に書き込むデータを格納するのと連動して、上記シリアル信号に変換されるように構成されている。
又、本発明に係る不揮発性半導体メモリは、
上記シリアル信号に基づき、上記ワード線により選択された上記メモリセルが、全て消去状態であることを検知することができるように構成されている。
【発明の実施の形態】
[ＮＡＮＤ型フラッシュメモリの概略構成の説明]
図１は本発明に係る不揮発性半導体メモリ（フラッシュメモリ）の概略構成を示すブロック図である。このＮＡＮＤ型フラッシュメモリは、外部からの要求に応じてデータを保持するメモリセルアレイ７とその周辺回路で構成されている。その主要な周辺回路について順次説明する。
ロジック制御回路１は、外部から入力されるチップイネーブル信号ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、ライトプロテクト信号ＷＰ等の外部制御信号を取り込み、それらの動作モードに応じた内部制御信号を発生する。ここで、この内部制御信号は、後述する入出力回路４のデータラッチ、転送等の制御に用いられる。
制御回路２は、ロジック制御回路１及びコマンドレジスタ３の信号やデータに基づきデータの書込み、読出し及び消去のシーケンス制御行なう。又、データの書込み、読出し及び消去に用いられる高電圧を発生する高電圧発生回路（図示せず）を制御する。
入出力回路４は、Ｉ／Ｏ０〜Ｉ／Ｏ７に接続され、この回路を介して各種のデータが入力され、又、出力される。ここで、動作を制御するコマンドが入力された場合、入力されたコマンドはデコードされコマンドレジスタ３に保持され、上述のようにこのコマンドに基づき制御回路２がデータの書込み、読出し及び消去のシーケンス制御行なう。又、アドレスが入力された場合には、アドレスレジスタ５に保持される。又、データが入力された場合には、後述するデータバッファ８との間でデータの送受信が行なわれる。
ロウデコーダ６とカラムデコーダ９は、アドレスレジスタ５及びコマンドレジスタ３のデータに基づき、メモリセルアレイのメモリセルを選択する。ここで、ロウデコーダ６はメモリセルアレイのワードラインＷＬの選択に関わっており、各ワードラインＷＬに与えるレベル（電圧レベル）は、書込み、読出しの動作モード及び選択、非選択の選択状態に応じて適宜供給される。
データバッファ８はメモリセルアレイ７に書き込むデータ又はメモリセルアレイ７から読み出すデータを保持する。ここで、データバッファ８は書込み、読出しの処理単位である１ページ分のデータが保持される。
データ検出回路１０及び誤消去検出回路１１は本発明に係る機能を実現するために追加した回路である。ここで、データ検出回路１０は、メモリセルアレイ７に書き込むデータをでデータバッファ８に転送するのに連動して、そのデータの書込み先のメモリセルに書き込まれているデータを読み出す回路である。又、誤消去検出回路１１は、データ検出回路１０が読み出したデータに基づき、消去状態でないメモリセルの有無を検出する回路である。尚、データ検出回路１０及び誤消去検出回路１１の詳細については後述する。
[メモリセルの説明]
次に、図２及び３参照して図１に示したメモリセルアレイ７を構成するメモリセル１６の具体的な構造について説明する。
図２は、メモリセルアレイ７を構成するメモリセル１６の構造を概略的に示す断面図である。同図に示したように、メモリセル１６は、Ｐ型半導体基板１７に形成されたＮ型のソース拡散領域１８及びドレイン拡散領域１９と、ソース拡散領域１８とドレイン拡散領域１９との間のＰ型半導体基板１７を覆って形成されたトンネル酸化膜２０と、トンネル酸化膜２０上に形成されたフローティングゲ―ト電極２１と、フローティングゲート電極２１上に形成された絶縁膜２２と、絶縁膜２２上に形成されたコントロールゲ―ト電極２３とから構成される。このような構成を有するメモリセル１６が、メモリセルアレイ７内で複数個直列に接続されている。
メモリセル１６は、フローティングゲート電極２１に電子が注入されているか否かによって、「消去状態（電子が蓄積されていない状態）」と「書込状態（電子が蓄積されている状態）」のいずれかの状態が示される。ここで、１つのメモリセル１６は１ビットのデータに対応し、メモリセル１６の「消去状態」が論理値の「１」のデータに対応し、メモリセル１６の「書込状態」が論理値の「０」のデータに対応する。
「消去状態」においては、フローティングゲート電極２１に電子が蓄積されていないため、コントロールゲート電極２３に読み出し電圧が印加されていないときには、ソース拡散領域１８とドレイン拡散領域１９との間のＰ型半導体基板１７の表面にチャネルが形成されず、ソース拡散領域１８とドレイン拡散領域１９は電気的に絶縁される。一方、コントロールゲート電極２３に読み出し電圧が印加されると、ソース拡散領域１８とドレイン拡散領域１９との間のＰ型半導体基板１７の表面にチャネル（図示せず）が形成され、ソース拡散領域１８とドレイン拡散領域１９は、このチャネルによって電気的に接続される。
すなわち、「消去状態」においてはコントロールゲート電極２３に読み出し電圧が印加されていない状態では、ソース拡散領域１８とドレイン拡散領域１９とは電気的に絶縁され、コントロールゲート電極２３に読み出し電圧が印加された状態では、ソース拡散領域１８とドレイン拡散領域１９とは電気的に接続される。
図３は、「書込状態」であるメモリセル１６を概略的に示す断面図である。同図に示したように、「書込状態」とは、フローティングゲート電極２１に電子が蓄積されている状態を指す。フローティングゲート電極２１はトンネル酸化膜２０及び絶縁膜２２に挟まれているため、一旦、フローティングゲート電極２１に注入された電子は、きわめて長時間フローティングゲート電極２１内にとどまる。この「書込状態」においては、フローティングゲート電極２１に電子が蓄積されているので、コントロールゲート電極２３に読み出し電圧が印加されているか否かに関わらず、ソース拡散領域１８とドレイン拡散領域１９との間のＰ型半導体基板１７の表面にはチャネル２４が形成される。したがって、「書込状態」においてはソース拡散領域１８とドレイン拡散領域１９とは、コントロ―ルゲート電極２３に読み出し電圧が印加されているか否かに関わらず、チャネル２４によって常に電気的に接続状態となる。
又、上記メモリセル１６が消去状態であるか書込状態であるかは、次のようにして読み出すことができる。メモリセル１６はメモリセルアレイ７内で複数個直列に接続されている。この直列体の中で選択するメモリセル１６に低レベル電圧を印加し、それ以外のメモリセル１６のコントロールゲート電極２３に高レベル電圧が印加する。この状態でメモリセル１６の直列体が導通状態であるか否かの検出が行われる。その結果、この直列体が導通状態でれば、選択されたメモリセル１６は書込状態であると判断され、絶縁状態であれば、選択されたフラッシュメモリセル１６は消去状態であると判断される。このようにして、直列体に含まれる任意のメモリセル１６に保持されたデータが「０」であるのか「１」であるのかを読み出すことができる。
又、消去状態であるメモリセル１６を書込状態に変化させる場合は、コントロールゲート電極２３が高電位側となる高電圧が印加し、トンネル酸化膜２０を介してフローティングゲート電極２１へ電子を注入する。この際、ＦＮ（ファウラ―ノルトハイム）トンネル電流が流れフロ―ティングゲート電極２１に電子が注入される。一方、書込状態であるフラッシュメモリセル１６を消去状態に変化させる場合は、コントロールゲート電極２３が低電位側となる高電圧が印加し、トンネル酸化膜２０を介してフローティングゲート電極２１に蓄積された電子を排出する。
[消去済みブロックを検査する機能の説明]
図４は、本発明に係るメモリセルアレイ７とその周辺回路の接続部を示す構成図である。同図において、データ入出力部１２は、図１に示したデータバッファ８及びカラムデコーダ９の主要部であり、データ検出部１３は、図１に示したデータ検出回路の主要部である。
データ入出力部１２には、５１２個のラッチ回路（ラッチ０〜ラッチ５１１）と各ラッチ回路と入出力回路４の間に接続されたトランジスタＴ０〜Ｔ５１１で構成されている。ここで、５１２個のラッチ回路は、図１に示したＩ／Ｏ０〜Ｉ／Ｏ７の１本のラインに対応している。従って、各ライン毎に、５１２ビットのデータが保持さる５１２個のラッチ回路が設けられ、全体では５１２バイトのデータが保持される。この５１２バイトのデータが、書込み、読出しの処理単位である１ページ分のデータに対応する。
データ入出力部１２は、メモリセルアレイ７からの読出し、又はメモリセルアレイ７への書込みに関わるブロックであり、メモリセルアレイ７からデータを読み出す場合は、メモリセルアレイ７から読み出したデータがラッチ回路（ラッチ０〜ラッチ５１１）に保持され、メモリセルアレイ７にデータを書込む場合は、入出力回路４からの転送データがラッチ回路（ラッチ０〜ラッチ５１１）に保持される。
ラッチ回路（ラッチ０〜ラッチ５１１）に保持されているデータが入出力回路４に送信される場合（以下、読出しシーケンスと言う。）、ラッチ回路（ラッチ０〜ラッチ５１１）と入出力回路４の間に接続されたトランジスタＴ０〜Ｔ５１１が順次オン（導通状態）になり、５１２ビットのデータがシリアル信号で入出力回路４に送信される。又、入出力回路４側からのシリアル信号をラッチ回路（ラッチ０〜ラッチ５１１）に保持させる場合（以下、書込みシーケンスと言う。）、入出力回路４側からのシリアル信号と連動してトランジスタＴ０〜Ｔ５１１が順次オン（導通状態）になり、ラッチ回路（ラッチ０〜ラッチ５１１）に順次データが取込まれる。
データ検出部１３を構成するトランジスタＴ０’〜Ｔ５１１’は、ラッチ回路（ラッチ０〜ラッチ５１１）とメモリセルアレイ７とを接続するラインと誤消去検出回路１１との間に接続されている。トランジスタＴ０’〜Ｔ５１１’は、順次オン（導通状態）になり、メモリセルアレイ７の選択状態にあるデータをシリアル信号で誤消去検出回路１１に送信する。
ここで、トランジスタＴ０’〜Ｔ５１１’を順次オン（導通状態）させるために、トランジスタＴ０’〜Ｔ５１１’のゲートに供給されるセレクト信号ＳＬ０’〜ＳＬ５１１’は、書込みシーケンスの際に、トランジスタＴ０〜Ｔ５１１のゲートに供給されるセレクト信号ＳＬ０〜ＳＬ５１１に基づく信号が使用される。従って、トランジスタＴ０’〜Ｔ５１１’のスイッチング動作（導通状態、非導通状態の切替え動作）は、トランジスタＴ０〜Ｔ５１１のスイッチング動作に連動する。つまり、セレクト信号ＳＬ０〜ＳＬ５１１とセレクト信号ＳＬ０’〜ＳＬ５１１’の対応する信号（ＳＬ０とＳＬ０’、ＳＬ１とＳＬ１’、ＳＬ２とＳＬ２’…ＳＬ５１１とＳＬ５１１’がそれぞれ対応する。）が、ほぼ同一の信号であることが好ましいが、ほぼ一定の時間差がってもよい。
次に、図５を参照して、書込みシーケンスの際に、ラッチ回路（ラッチ０〜ラッチ５１１）に取込まれるデータの書込み先となるメモリセルのデータを読み出し、そのメモリセルの消去状態を検査する処理について説明する。ここで、ラッチ回路（ラッチ０〜ラッチ５１１）に取込まれるデータの書込み先となるメモリセルは、消去状態でなければ正常な書込みを行なうことができない。従って、本発明に係る不揮発性半導体メモリでは、メモリセルアレイ７に書込むデータをラッチ回路（ラッチ０〜ラッチ５１１）に取込む処理中に、そのデータの書込み先となるメモリセルアレイ７のメモリセル（書込み先のページに対応した５１２バイトのメモリセル）の状態（書込状態又は消去状態）を読み出し、書込み先の全てのメモリセルが消去状態であるか否かを検査する。
図５はメモリセルアレイ７を構成するメモリセルから誤消去検出回路１１までの接続例を示す構成図である。同図においては、高電位側トランジスタＴａ０〜Ｔａ５１１と低電位側トランジスタＴｂ０〜Ｔｂ５１１の間にメモリセルが直列に接続されている。又、高電位側トランジスタＴａ０〜Ｔａ５１１は、電位を検知するセンスアンプＳ／Ａ０〜Ｓ／Ａ５１１及びトランジスタＴ０’〜Ｔ５１１’を介して誤消去検出回路１１に接続されている。又、直列に接続された各メモリセルのコントロールゲートはワードラインＷＬ０〜ＷＬｎに接続されている。ここで、メモリセルの消去状態を検査する処理について説明する前に、通常の読出し動作及び書込み動作について説明する。例えば、コントロールゲートがワードラインＷＬ３に接続されたメモリセルＭ０〜Ｍ５１１のデータを読出す場合、ワードラインＷＬ３に低レベルの読出し用電圧（以下、Ｌ電圧と言う。）が印加され、その他のワードラインには高レベルの読出し用電圧（以下、Ｈ電圧と言う。）が印加される。又、高電位側トランジスタＴａ０〜Ｔａ５１１と低電位側トランジスタＴｂ０〜Ｔｂ５１１のゲートにはＨ電圧が印加される。
このときワードラインＷＬ３以外のワードラインに接続されたメモリセルのコントロールゲートにはＨ電圧が印加されているので、メモリセルの状態（書込状態又は消去状態）に関わらずメモリセルのドレイン、ソース間は導通する。一方、ワードラインＷＬ３に接続されたメモリセルＭ０〜Ｍ５１１のコントロールゲートにはＬ電圧が印加されているので、メモリセルＭ０〜Ｍ５１１が書込状態であればドレイン、ソース間は導通状態となり、メモリセルＭ０〜Ｍ５１１が消去状態であればドレイン、ソース間は非導通状態となる。従って、メモリセルＭ０〜Ｍ５１１が書込状態の場合は、高電位側トランジスタＴａ０〜Ｔａ５１１から低電位側トランジスタＴｂ０〜Ｔｂ５１１のの方向に電流が流れるが、メモリセルＭ０〜Ｍ５１１が消去状態の場合は電流が流れない。この電流が流れるか否かによって、センスアンプＳ／Ａ０〜Ｓ／Ａ５１１で検出される電位が異なるため、メモリセルＭ０〜Ｍ５１１に書込まれているデータが論理値の「１」であるか、又は「０」であるかを検知することができる。
コントロールゲートがワードラインＷＬ３に接続されたメモリセルＭ０〜Ｍ５１１にデータを書込む場合、ワードラインＷＬ３に高電位の書込み用電圧（以下、高電位電圧と言う。）が印加され、その他のワードラインには中電位の読出し用電圧（以下、中電位電圧と言う。）が印加される。又、高電位側トランジスタＴａ０〜Ｔａ５１１のゲートには、読出しのときよりも高い電位の電圧が印加され、低電位側トランジスタＴｂ０〜Ｔｂ５１１のゲートにはＬ電圧が印加される。
この状態で、図１に示したデータバッファ８（図５には図示せず）側から供給される電位が論理値の「０」に対応する０Ｖの場合、メモリセルＭ０〜Ｍ５１１には、コントロールゲート側が高電位となる高電圧が印加され、メモリセルＭ０〜Ｍ５１１は論理値の「０」に対応する書込状態になる。
次に、メモリセルの消去状態を検査する処理について説明する。この検査処理では、メモリセルアレイ７に書込むデータをラッチ回路（ラッチ０〜ラッチ５１１）に取込む処理中に、ワードラインＷＬ０〜ＷＬｎと、高電位側トランジスタＴａ０〜Ｔａ５１１及び低電位側トランジスタＴｂ０〜Ｔｂ５１１のゲートに、上記読出し動作のときと同じ電圧を印加しておく。つまり、ラッチ回路（ラッチ０〜ラッチ５１１）に取込まれるデータの書込み先となるメモリセルのコントロールゲートが、ワードラインＷＬ３のに接続に接続されている場合、ワードラインＷＬ３にＬ電圧を印加し、その他のワードラインにはＨ電圧を印加する。又、高電位側トランジスタＴａ０〜Ｔａ５１１と低電位側トランジスタＴｂ０〜Ｔｂ５１１のゲートにはＨ電圧を印加する。
この状態で、メモリセルアレイ７に書込むデータをラッチ回路（ラッチ０〜ラッチ５１１）に取込む処理を開始し、トランジスタＴ０’〜Ｔ５１１’のゲートには、トランジスタＴ０〜Ｔ５１１のゲートにセレクト信号ＳＬ０〜ＳＬ５１１に基づく信号を供給する。その結果、メモリセルＭ０〜Ｍ５１１に書込まれているデータが、シリアル信号で誤消去検出回路１１に送られる。
図６は、誤消去検出回路１１の一例を示すブロック図である。この誤消去検出回路１１では、ラッチ回路０〜７の出力がフリップフロップ回路Ｆ／Ｆ０〜Ｆ／Ｆ７の入力に接続され、フリップフロップ回路Ｆ／Ｆ０〜Ｆ／Ｆ７の出力がＡＮＤ回路１４の入力されている。尚、ラッチ回路０〜７には、トランジスタＴ０’〜Ｔ５１１’を介してワードラインによって選択されたメモリセルのデータに基づくシリアル信号と、このシリアル信号と同期したラッチ信号が入力される。又、各ラッチ回路０〜７に入力される前記シリアル信号は、図１に示したＩ／Ｏ０〜Ｉ／Ｏ７の各ラインにそれぞれ対応している。
図７は、図６に示した誤消去検出回路１１の各部の信号を示した波形図である。Ｓ１はラッチ回路に入力されるシリアル信号であり、ＣＫはラッチ回路に入力されるラッチ信号であり、Ｓ２はラッチ回路の出力信号であり、Ｓ３はフリップフロップ回路の出力信号である。
図７は、メモリセルＭ０、Ｍ１、Ｍ３が消去状態で、メモリセルＭ２が書込状態である場合の信号を示しており、シリアル信号Ｓ１のＤ０〜Ｄ３には、図５に示したメモリセルＭ０〜Ｍ３のデータが出力される。従って、Ｄ０、Ｄ１、Ｄ３は高レベル（以下、電位が高い状態を高レベルと言う。）に、Ｄ２は低レベル（以下、電位が低い状態を低レベルと言う。）になる。又、ラッチ回路はラッチ信号ＣＫの立下り同期してシリアル信号Ｓ１のＤ０〜Ｄ３のレベルを取込む。従って、ラッチ回路の出力信号Ｓ２はシリアル信号Ｓ１のＤ２のレベルを取込んだときに低レベルになり、Ｄ３のレベルを取込んだときに高いレベルに戻る。又、フリップフロップ回路は信号の立下りを検出したときに低レベルを出力し、検出後はプリセット信号が入力されるまで低レベルを保持する。従って、フリップフロップ回路の出力信号Ｓ３は、ラッチ回路の出力信号Ｓ２の立下りを検出したときに低レベルになり、その後プリセット信号が入力されるまで低レベルを保持する。
上記のように、図６に示した誤消去検出１１では、ラッチ回路０〜７に入力されるシリアル信号の中に低レベルのデータがあった場合には、そのデータを取込んだラッチ回路の出力に基づきフリップフロップ回路が低レベルを出力する。又、ＡＮＤ回路１４は８本入力ラインのうち１本でも低レベルになれば、低レベルを出力する。従って、書込み先のメモリセルの中に書込状態になっているメモリセルが1個でもあれば、ＡＮＤ回路１４は低レベルを出力する。
図８は、誤消去検出回路１１の他の構成を示すブロック図である。この誤消去検出回路１１では、ワードラインによって選択されたメモリセルのデータに基づく各シリアル信号をＡＮＤ回路１５に入力し、ＡＮＤ回路１５の出力信号をラッチ回路３０に入力し、ラッチ回路３０の出力信号をフリップフロップ回路３１に入力している。この場合、メモリセルの中に書込状態になっているメモリセルが1個でもあれば、フリップフロップ回路３１の出力信号は低レベルを出力する。但し、この場合には、全てのシリアル信号が同期していないと、誤った検出をする恐れがある。
尚、ワードラインによって選択されるメモリセル数やＩ／Ｏのライン数は特に限定されるものではなく、前記メモリセル数やライン数は適宜設定してもよい。又、誤消去検出回路１１の回路構成についても、ワードラインによって選択されたメモリセルのデータに基づくシリアル信号から書込状態になっているメモリセルを検出できる回路であれば特に限定されない。
【発明の効果】
以上に述べたように、本発明に係る不揮発性半導体メモリにおいては、不揮発性半導体メモリに書込むデータを取込む処理中に、そのデータの書込み先の消去状態を検査する機能を設けたことにより、書込み効率の低下を抑えつつ不揮発性半導体メモリに保存するデータの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】図１は、本発明に係る不揮発性メモリを概略構成を示すブロック図である。
【図２】図２は、メモリセルアレイを構成するメモリセルの構造を概略的に示す断面図である。
【図３】図３は、書込状態であるメモリセルを概略的に示す断面図である。
【図４】図４は、、本発明に係るメモリセルアレイ７とその周辺回路の接続部を示す構成図である。
【図５】図５はメモリセルアレイ７を構成するメモリセルから誤消去検出回路１１までの接続例を示す構成図である。
【図６】図６は、誤消去検出回路１１の一例を示すブロック図である。
【図７】図７は、図６に示した誤消去検出回路１１の各部の信号を示した波形図である。
【図８】図８は、誤消去検出回路１１の他の構成を示すブロック図である。
【符号の説明】
１ ロジック制御回路
２ 制御回路
３ コマンドレジスタ
５ アドレスレジスタ
６ ロウデコーダ
７ メモリセルアレイ
８ データバッファ
９ カラムデコーダ
１０ データ検出回路
１１ 誤消去検出回路
１２ データ入出力部
１３ データ検出部
１４、１５ ＡＮＤ回路
１６ メモリセル
１７ Ｐ型半導体基板
１８ ソース拡散領域
１９ ドレイン拡散領域
２０ トンネル酸化膜
２１ フローティングゲート電極
２２ 絶縁膜
２３ コントロールゲート電極
２４ チャネル
３０ ラッチ回路
３１ フリップフロップ回路

Claims (1)

1. 複数のメモリセルが直列に接続された複数のメモリセル群と、
   前記メモリセル群を構成する１のメモリセルのゲートに接続された複数のワード線と、
   前記メモリセル群の導通状態又は非導通状態を検知する複数の検知手段と、
   前記メモリセル群に書き込むデータをページ単位で保持するデータ保持手段と、
   前記メモリセル群に書き込むデータの書き込み先となるページ内のメモリセルが全て消去状態であることを検出する誤消去検出回路と、
   前記メモリセル群に書き込むデータの入出力をシリアルに行う入出力回路と、
   前記検知手段に一端が接続され、他端が前記誤消去検出回路に接続された複数の第１のスイッチ素子と、
   前記データ保持手段に一端が接続され、他端が前記入出力回路に接続された複数の第２のスイッチ素子とを備え、
   前記メモリセル群にページ単位で書き込むデータを、前記入出力回路を介して前記データ保持手段にシリアルに格納する処理中に前記第１のスイッチ素子が前記第２のスイッチ素子と連動してオンすることにより、
   前記誤消去検出回路に対して、前記メモリセル群に書き込むデータの書き込み先となるページに記憶されているデータが、前記検知手段を介して入力され、
   前記誤消去検出回路に対して入力される信号が、シリアル信号に変換された信号であることを特徴とする不揮発性半導体メモリ。

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