JP2001118390A - 多ビット情報を記録する不揮発性メモリ回路 - Google Patents

多ビット情報を記録する不揮発性メモリ回路

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Abstract

(57)【要約】 【課題】非導電性のトラップゲートを有するセルトラン
ジスタからなる多ビット不揮発性メモリ回路において、
複数のデータを同時に読み出すことができるセルアレイ
構成を提供する。 【解決手段】本発明は、非導電性のトラップゲートＴＧ
を有するセルトランジスタＭを複数配置した不揮発性メ
モリ回路において、行方向に隣接するセルトランジスタ
のソース・ドレイン領域ＳＤ１，ＳＤ２に共通に接続さ
れる複数のソース・ドレイン線ＳＤＬを有し、この隣接
するソース・ドレイン線を、フローティング状態Ｆ、読
み出し電圧印加状態BL、基準電圧状態0V、読み出し電圧
状態BL、及びフローティング状態Ｆにし、読み出し電圧
状態になっているソース・ドレイン線ＳＤＬをビット線
として機能させ、複数のデータを同時に読み出すように
する。上記の状態は、ソース・ドレイン線に接続された
ページバッファP/Bにより生成される。データの読み出
しと保持が、ページバッファにより行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、非導電性のトラッ
プゲートを有して多ビットのデータを記憶することがで
きるセルトランジスタよりなる不揮発性メモリ回路に関
し、特に、多数のセルトランジスタから同時に記憶デー
タを読み出すことができるセルアレイ構成を有する不揮
発性メモリ回路に関する。
【０００２】
【従来の技術】半導体を利用した不揮発性メモリは、電
源をオフにしても情報を保持することができ、且つ高速
読み出しができることから、情報記録媒体として広く利
用されている。近年においては、携帯情報端末に利用さ
れたり、デジタルカメラやＭＰ３データのデジタルミュ
ージックなどの記録媒体として利用されている。
【０００３】現在普及しているフラッシュメモリなどの
不揮発性メモリは、ソース、ドレイン領域の間のチャネ
ル領域上に、導電性のフローティングゲートとコントロ
ールゲートを有する構造である。かかる不揮発性メモリ
は、フローティングゲートがゲート絶縁膜内に埋め込ま
れて構成され、このフローティングゲートに電荷（チャ
ージ）を注入する、しないにより、１ビットの情報を記
憶する。かかる普及型の不揮発性メモリは、フローティ
ングゲートが導電性であるので、ゲート酸化膜にわずか
でも欠陥が存在すると、その欠陥を通じてフローティン
グゲート内の電子が全て消失してしまい、信頼性を高く
できない問題がある。
【０００４】上記の普及型の不揮発性メモリとは別に、
フローティングゲートの代わりに非導電性のチャージト
ラップゲートを設けて、トラップゲートのソース側及び
ドレイン側に局所的にチャージをトラップさせて、２ビ
ットの情報を記憶する新しいタイプの不揮発性メモリが
提案されている。例えば、ＰＣＴ出願、ＷＯ99/07000
「Two Bit Non-Volatile Electrically Erasable and P
rogrammable Semiconductor Memory Cell Utilizing As
ymmetrical Charge Trapping」にかかる不揮発性メモリ
が記載されている。この不揮発性メモリは、トラップゲ
ートが非導電性であるので、局所的に注入した電子が消
失する確率は低く、信頼性を高くすることができる。
【０００５】図１は、上記従来の２ビット不揮発性メモ
リのセルトランジスタの構成を示す図である。図１
（１）はその断面図であり、図１（２）はその等価回路
図である。シリコン基板１の表面に、ソース・ドレイン
領域ＳＤ１，ＳＤ２が形成され、シリコン窒化膜などで
形成されるトラップゲートＴＧと導電材料のコントロー
ルゲートＣＧがチャネル領域上に形成される。トラップ
ゲートＴＧは、シリコン酸化膜などの絶縁膜２内に埋め
込まれていて、全体でＭＯＮＯＳ（Metal-Oxide-Nitrid
e-Oxide-Semiconductor）構造になる。シリコン窒化膜
とシリコン酸化膜とのバンドギャップの差を利用して、
シリコン窒化膜にチャージをトラップさせて保持させる
ことができる。
【０００６】この不揮発性メモリの特徴的な構成は、ト
ラップゲートＴＧが、絶縁体、誘電体などの非導電性物
質からなり、このトラップゲートＴＧにチャージを注入
した場合、トラップゲート内をチャージが移動すること
ができない。従って、第１のソース・ドレイン領域ＳＤ
１の近傍にチャージを注入した場合と、第２のソース・
ドレイン領域ＳＤ２の近傍にチャージを注入した場合と
を区別することができ、２ビットのデータを記録するこ
とができる。
【０００７】図１（２）は、上記の２ビット不揮発性メ
モリの等価回路図である。トラップゲートＴＧが、非導
電性であるので、第１のソース・ドレイン領域ＳＤ１の
近傍の第１のトラップゲート領域ＴＳＤ１と、第２のソ
ース・ドレイン領域ＳＤ２の近傍の第２のトラップゲー
ト領域ＴＳＤ２とに、別々のＭＯＳトランジスタが形成
されている構成と等価になる。そして、後述する読み出
しやプログラム（書き込み）動作では、第１及び第２の
ソース・ドレイン領域ＳＤ１，ＳＤ２は、一方がソース
領域としてまたはドレイン領域として利用されるので、
本明細書では、それぞれ、第１のソース・ドレイン領域
ＳＤ１、第２のソース・ドレイン領域ＳＤ２と称する。
【０００８】図２は、従来の２ビット不揮発性メモリの
プログラム、消去及び読み出しを説明するための図であ
る。第１のソース・ドレイン領域SD1に印加される電圧
をV(SD1)、第２のソース・ドレイン領域SD2に印加され
る電圧をV(SD2)、コントロールゲートCGに印加される電
圧をVgとする。
【０００９】図２（１）に示される通り、不揮発性記憶
メモリのプログラム（書き込み）は、例えばVg=10V、V
(SD1)=0V、V(SD2)=6Vを印加し、第２のソース・ドレイ
ン領域SD2の近傍で発生したホット・エレクトロンを、
第２のソース・ドレイン領域SD2に近い第２のトラップ
ゲート領域ＴＳＤ２中に注入することにより行われる。
【００１０】また、消去動作では、図２（２）に示され
る通り、コントロールゲートＣＧにVg=−5V、第１また
は第２のソース・ドレイン領域SD1またはSD2、もしくは
その両方に5Vを印加し、FNトンネル（ファウラー・ノル
ドハイム・トンネル）現象を利用してトラップゲートＴ
Ｇ中から電子を引き抜く。同時にソース・ドレイン領域
SD1、SD2の近傍で発生したホット・ホールをトラップゲ
ートＴＧに注入することにより、トラップゲートＴＧ中
の電荷を中和する。
【００１１】次に、読み出しは、第１及び第２のソース
・ドレイン領域ＳＤ１，ＳＤ２間に、プログラムとは反
対方向の電圧を印加し、第２のトラップゲート領域ＴＳ
Ｄ２に電子がトラップされているか否かを検出する。即
ち、第２のトラップゲート領域ＴＳＤ２の状態を読み出
すためには、例えばVg=3V、V(SD1)=1.6V、V(SD2)=0Vを
印加する。ここで、図２（３）のように、第２のソース
・ドレイン領域SD2付近の第２のトラップゲート領域Ｔ
ＳＤ２に電子が存在すると、ゲート下のチャネルが第２
のソース・ドレイン領域SD2までつながらず、チャネル
電流が流れない（０データ格納状態）。逆に図２（４）
のように、第２のソース・ドレイン領域SD2付近の第２
のトラップゲート領域ＴＳＤ２に電子が存在しなけれ
ば、チャネルが第２のソース・ドレイン領域SD2までつ
ながり、チャネル電流が流れる（１データ格納状態）。
こうして、第２のトラップゲート領域ＴＳＤ２に電子が
蓄積されているか否かを、セルトランジスタのオン・オ
フ、つまり電流の有無で検出することができる。
【００１２】また、不揮発性記憶メモリの読み出しにお
いて、図２（５）のように、Vg=3V、V(SD1)=0V、V(SD2)
=1.6Vとして、第１及び第２のソース・ドレイン領域間
の電圧印加状態を上記図２（３）と逆にすると、仮に第
２のトラップゲート領域ＴＳＤ２に電子が存在しても、
チャネルがピンチ・オフしたＭＯＳトランジスタと同じ
状態になり、第２のソース・ドレイン領域と基板間に広
がる空乏層によって、チャネル電流が流れる。従って、
このような電圧印加状態では、第１のソース・ドレイン
領域SD1付近の第１のトラップゲート領域ＴＳＤ１に電
子が蓄積されているか否かを、第２のトラップゲート領
域ＴＳＤ２の電子の有無にかかわらず検出することがで
きる。
【００１３】上記の通り、従来のメモリでは、第１のソ
ース・ドレイン領域SD1付近の窒化膜の領域ＴＳＤ１と
第２のソース・ドレイン領域SD2付近の窒化膜の領域Ｔ
ＳＤ２に電子を蓄積したりしなかったりすることで、２
ビットの情報を記録することができ、大容量化やチップ
面積縮小による１チップあたりのコスト削減に有利であ
る。
【００１４】図３は、上記の不揮発性メモリの２ビット
の情報を記録した状態を示す図である。図中、黒丸は電
子を示す。図３（１）は、第１及び第２のトラップゲー
ト領域ＴＳＤ１，ＴＳＤ２のいずれにも電子が捕獲され
ていない状態で、データ＝１１を示す。図３（２）は、
第２のトラップゲート領域ＴＳＤ２に電子が捕獲されて
いる状態で、データ＝０１を示す。図３（３）は、第１
及び第２のトラップゲート領域ＴＳＤ１，ＴＳＤ２に電
子が捕獲されている状態で、データ＝００を示し、更
に、図３（４）は、第１のトラップゲート領域ＴＳＤ１
に電子が捕獲されている状態で、データ＝１０を示す。
【００１５】図４は、従来のメモリセルアレイの構成を
示す図である。２ビット記録可能な不揮発性メモリは、
上記の通り、セルトランジスタのソース・ドレイン領域
の一方から他方に電圧を印加して、所望のデータの読み
出しを行う。従って、同じセルトランジスタに対して、
両方向に電圧を印加することができ、両側のソース・ド
レイン領域に接続される２本のソース・ドレイン線それ
ぞれからデータの読み出しを行う必要がある。
【００１６】図４に示した従来例では、４本のワード線
WL0〜WL3と、それらのワード線にコントロールゲートが
それぞれ接続されるセルトランジスタＭ１〜Ｍ８とが設
けられる。そして、大容量化のために、隣接するセルト
ランジスタのソース・ドレイン領域は共有され、共通の
ソース・ドレイン線SDL0〜SDL7が接続される。そして、
４個のセルトランジスタ毎に１対のコラム線Ｌ１、Ｌ２
及びＬ３，Ｌ４と、それらとソース・ドレイン線SDL0〜
SDL7とを接続する１組４個の選択トランジスタＱ１〜Ｑ
４が設けられる。選択信号SEL1〜SEL4に応答して、選択
トランジスタＱ１〜Ｑ４のいずれかが導通して、コラム
線Ｌ１〜Ｌ４が適宜ソース・ドレイン線に接続される。
【００１７】図５は、図４の動作を説明する図表であ
る。セルトランジスタＭ１を選択する時は、図５に示さ
れる通り、選択信号SEL1とSEL３をＬレベルにしてトラ
ンジスタＱ１，Ｑ３を非導通にし、選択信号SEL2とSEL4
をＨレベルにしてトランジスタＱ２，Ｑ４を導通する。
その結果、セルトランジスタＭ１のソース・ドレイン線
SDL0、SDL1は、それぞれコラム線Ｌ１，Ｌ２に接続され
る。そこで、コラム線Ｌ２に０Ｖを印加し、コラム線Ｌ
１にビット線として所定の読み出し電圧（1.6V）を印加
すると、セルトランジスタＭ１に対して、左側から右側
に電圧が印加され、コラム線Ｌ１に電流が流れるか否か
を図示しないセンスアンプ回路により検出することがで
きる。
【００１８】この時、セルトランジスタＭ５のソース・
ドレイン線SDL4,SDL5もコラム線Ｌ３，Ｌ４に接続され
る。しかし、ワード線WL0の選択により、同時に選択さ
れるセルトランジスタＭ２，Ｍ３，Ｍ４が、導通する又
はリーク電流を発生することに伴い、セルトランジスタ
Ｍ１の読み出しが適切に行えなくなる可能性がある。従
って、それを防止するために、コラム線Ｌ３，Ｌ４は共
にフローティング状態にされる。
【００１９】かくして、ワード線ＷＬ０を選択して読み
出されるデータは、セルトランジスタＭ１の一方の記憶
データだけとなる。選択信号をそのままの状態にして、
コラム線Ｌ１に０Ｖを印加し、コラム線Ｌ２に所定の電
圧（1.6V）を印加すると、セルトランジスタＭ１のもう
一方の記憶データを読み出すことができる。いずれにし
ても、選択信号SEL1〜SEL4を駆動して、１個のセルトラ
ンジスタの２ビットのデータが読み出されるにすぎな
い。
【００２０】４組のセルトランジスタのうち、残りのセ
ルトランジスタＭ２，Ｍ３，Ｍ４の読み出しは、図５に
示される通り、上記と同様である。この場合も、ワード
線WL0の選択に応答して、各セルトランジスタの記憶デ
ータが１個ずつ読み出される。
【００２１】
【発明が解決しようとする課題】非導電性のトラップゲ
ートを有する２ビット不揮発性メモリは、普及型のフラ
ッシュメモリに比較して、２ビットのデータを記憶する
ことができるので、大容量メモリに好適である。しか
し、一方で、その読み出し動作は、読み出したいデータ
によって、ソース・ドレイン領域に印加する電圧の方向
が逆になるので、図４，５に示した通り、読み出し回路
が複雑であり、且つ読み出しのスループットが悪いとい
う課題がある。
【００２２】そこで、本発明の目的は、読み出しのスル
ープットを高くした多ビット不揮発性メモリ回路を提供
することにある。
【００２３】更に、本発明の目的は、１本のワード線の
選択に伴って、複数のセルトランジスタの記憶データを
同時に読み出すことができる多ビット不揮発性メモリ回
路を提供することにある。
【００２４】更に、本発明の目的は、高速読み出しを可
能にしたセルアレイ構造を有する多ビット不揮発性メモ
リ回路を提供することにある。
【００２５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、非導電性のトラップゲー
トを有するセルトランジスタを複数配置した不揮発性メ
モリ回路において、行方向に隣接するセルトランジスタ
のソース・ドレイン領域に共通に接続される複数のソー
ス・ドレイン線を有し、この隣接するソース・ドレイン
線を、フローティング状態、読み出し電圧印加状態、基
準電圧状態、読み出し電圧状態、及びフローティング状
態にし、読み出し電圧状態になっているソース・ドレイ
ン線をビット線として機能させ、複数のデータを同時に
読み出すようにする。
【００２６】本発明の好ましい実施の形態では、上記の
５つの状態のソース・ドレイン線群を、順次シフト又は
移動させることで、セルトランジスタに記録されている
多ビットのデータを高速に読み出すことができ、読み出
しのスループットを向上させることができる。
【００２７】上記の目的を達成するために、本発明の別
の側面は、多ビット情報を記録する不揮発性メモリ回路
において、基板表面に形成された第１及び第２のソース
・ドレイン領域と、その間のチャネル領域上に順に形成
された第１の絶縁層、非導電性のトラップゲート、第２
の絶縁層、及びコントロールゲートとを有し、前記トラ
ップゲートの少なくとも両端に局所的に電荷をトラップ
してデータを記録する、複数のセルトランジスタと、行
方向に配置された前記複数のセルトランジスタのコント
ロールゲートに接続された複数のワード線と、前記行方
向に隣接する前記セルトランジスタのソース・ドレイン
領域に共通に接続された複数のソース・ドレイン線と、
前記複数のソース・ドレイン線にそれぞれ接続され、隣
接するソース・ドレイン線群内の各ソース・ドレイン線
に対して、順番にフローティング状態、読み出し電圧状
態、基準電圧状態、読み出し電圧状態、フローティング
状態の組み合わせを提供し、前記読み出し電圧状態のソ
ース・ドレイン線から前記記録データを読み出す複数の
ページバッファとを有することを特徴とする。
【００２８】更に上記の発明の好ましい実施の態様で
は、前記複数のページバッファは、前記組み合わせを提
供される前記隣接するソース・ドレイン線群を所定の順
番でシフトすることを特徴とする。
【００２９】これにより、セルトランジスタの多ビット
のデータを全て適宜読み出すことができる。
【００３０】更に上記の発明の好ましい実施の態様で
は、前記複数のページバッファは、奇数番目の前記ソー
ス・ドレイン線を両端に有する第１の隣接ソース・ドレ
イン線群と偶数番目の前記ソース・ドレイン線を両端に
有する第２の隣接ソース・ドレイン線群とに、前記組み
合わせを提供する毎に、前記読み出した記録データを出
力することを特徴とする。
【００３１】第１の隣接ソース・ドレイン線群と第２の
隣接ソース・ドレイン線群とに上記の組み合わせを提供
することにより、例えば８個の隣接するセルトランジス
タ群内の記録データが８ビット、ページバッファに読み
出される。その段階で、適宜ページバッファ内のデータ
を出力することが好ましい。
【００３２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００３３】本発明の実施の形態例は、２ビットを記憶
することができるセルトランジスタを複数有する不揮発
性メモリ回路である。かかるセルトランジスタは、図
１，２，３にて説明した従来のセルトランジスタと同じ
である。即ち、非導電性のトラップゲートの両端に電子
をトラップするか否かにより、１個のセルトランジスタ
に２ビットの情報を記録することができる。従って、こ
のセルトランジスタに対するプログラム（書き込み）、
消去、読み出し動作は、図２に示した通りであり、ここ
では繰り返して説明しない。
【００３４】図６は、かかるセルトランジスタを複数、
マトリクス状に配置した本実施の形態例のセルアレイ構
成図である。図６に示されたセルアレイは、行方向に延
びる２本のワード線WL0、WL1が配置され、ワード線に交
差し列方向に延びる９本のソース・ドレイン線SDL1〜SD
L9が配置される。ワード線WL0には、セルトランジスタ
Ｍ１〜Ｍ９のコントロールゲートがそれぞれ接続され、
セルトランジスタＭ１〜Ｍ９は、それぞれ、隣接するセ
ルトランジスタとソース・ドレイン端子が共通接続さ
れ、かかるソース・ドレイン端子にソース・ドレイン線
SDL1〜SDL9が共通に接続される。ワード線WL1には、同
様にセルトランジスタM11〜Ｍ19のコントロールゲート
が接続され、それらのセルトランジスタも、隣接するセ
ルトランジスタとソース・ドレイン端子を共通接続さ
れ、それに共通のソース・ドレイン線SDL1〜SDL9が接続
される。従って、全てのセルトランジスタは、コントロ
ールゲートがワード線に接続され、ソース・ドレイン端
子はソース・ドレイン線にそれぞれ接続される。
【００３５】奇数番目のソース・ドレイン線SDL1、SDL3
…SDL9は、図６の上側に配置したページバッファP/B1、
P/B3…P/B9にそれぞれ接続される。また、偶数番目のソ
ース・ドレイン線SDL2、SDL4…SDL8は、図６の下側に配
置したページバッファP/B2、P/B4….P/B8にそれぞれ接
続される。これらのページバッファは、それぞれの制御
信号群STP、SBTに応答して、接続されるソース・ドレイ
ン線を、読み出し電圧が印加されてビット線の如く機能
させる読み出し電圧状態（BL）と、読み出し基準電圧で
ある０Ｖが印加される基準電圧状態（０Ｖ）と、フロー
ティング状態（Ｆ）とのいずれかの状態にする。
【００３６】セルトランジスタは、接続されるソース・
ドレイン線が読み出し電圧状態（BL）と基準電圧状態
（0V）とにされると、読み出し電圧状態にされているソ
ース・ドレイン線を経由して、それに接続されるページ
バッファにより記録データが読み出される。また、セル
トランジスタは、接続されるソース・ドレイン線のいず
れか一方が、フローティング状態（Ｆ）にされると、隣
接するセルトランジスタの読み出し動作に何ら影響を与
えない状態になる。
【００３７】各ページバッファは、接続されたソース・
ドレイン線SDLを上記の読み出し電圧状態（BL）にする
ことで、そのソース・ドレイン線SDLに接続されたセル
トランジスタの記録データを読み出し、保持する機能を
有する。そして、その保持された読み出しデータは、図
示しない読み出し制御信号と選択信号に応答して、出力
データバスPBoutに出力される。
【００３８】図６に示されたセルアレイには、ワード線
WL0に対して８個のセルトランジスタが接続される。従
って、ワード線WL0の選択によって、合計で１６ビット
の記憶データを読み出すことができる。但し、８個のセ
ルトランジスタに対して、９本のソース・ドレイン線及
び９個のページバッファしか設けられていないので、上
記の１６ビットの記録データは、８ビットずつ読み出さ
れ、保持される。保持された８ビットの読み出しデータ
は、適宜出力バスPBoutから出力される。更に、後述す
る通り、１本のワード線を選択した時に、各ソース・ド
レイン線を制御することにより、同時に４ビットのデー
タをページバッファに読み出すことができ、従って、２
サイクルにより８ビットのデータを読み出し、４サイク
ルで８個のセルトランジスタの１６ビットのデータを読
み出すことができる。
【００３９】但し、１本のワード線に接続されるセルト
ランジスタの数は、８個に限定されない。好ましくは、
８個の単位で、セルトランジスタユニットUNIT1，UNIT2
が複数ユニット配置される。その場合、図６に示される
通り、隣接するトランジスタユニットUNIT1，UNIT2は、
それぞれ一端のソース・ドレイン線SDL9が共有されるこ
とが好ましい。
【００４０】図７は、読み出し時におけるソース・ドレ
イン線の電圧状態を示す図表である。更に、図８は、読
み出し時におけるセルアレイの動作を説明する図であ
る。８個のセルトランジスタに対しては、図７及び図８
に示される読み出しサイクル（１）〜（４）毎にそれぞ
れ４ビットずつ同時にページバッファに読み出すことが
でき、４サイクルで１６ビットのデータを読み出すこと
ができる。
【００４１】図７の読み出しサイクル（１）〜（４）
は、図８の読み出しサイクル（１）〜（４）に対応す
る。ここの例では、上記の通り、１回のページリードで
８ビットのデータを読み出す。そして、各ページリード
は、２つの読み出しサイクルで構成される。
【００４２】読み出しサイクル（１）では、ソース・ド
レイン線SDL1〜SDL9が、それぞれのページバッファによ
って、 SDL1〜SDL9＝0V、BL、Ｆ、BL、0V、BL、Ｆ、BL、0V の状態にされる。ここで、0Vは基準電圧状態、BLは読み
出し電圧状態、Fはフローティング状態をそれぞれ意味
する。その結果、図８（１）に矢印で示される電流の有
無が、ページバッファP/B2、P/B4、P/B6、P/B8により検
出される。即ち、セルトランジスタＭ１，Ｍ４，Ｍ５，
Ｍ８において、読み出し電圧状態(BL)のソース・ドレイ
ン線側のデータM1(SD1)、M4(SD2)、M5(SD1)、M8(SD2)
が、ページバッファP/B2、P/B4、P/B6、P/B8により読み
出され、保持される。読み出しサイクル（１）では、偶
数番目のソース・ドレイン線が読み出し電圧状態にされ
ることで、偶数番目のページバッファP/B2、P/B4、P/B
6、P/B8が、それに対応するセルトランジスタの記録デ
ータを読み出し、保持する。
【００４３】次に、読み出しサイクル（２）では、ソー
ス・ドレイン線SDL1〜SDL9が、それぞれのページバッフ
ァによって、 SDL1〜SDL9＝BL、0V、BL、Ｆ、BL、0V、BL、Ｆ、Ｆ（又
はBL） の状態にされる。その結果、図８（２）に矢印で示され
る電流の有無が、ページバッファP/B1、P/B3、P/B5、P/
B7により検出される。即ち、セルトランジスタＭ１，Ｍ
２，Ｍ５，Ｍ６において、読み出し電圧状態のソース・
ドレイン線側のデータM1(SD2)、M2(SD1)、M5(SD2)、M6
(SD1)が、ページバッファP/B1、P/B3、P/B5、P/B7によ
り読み出され、保持される。読み出しサイクル（２）で
は、奇数番目のソース・ドレイン線が読み出し電圧状態
にされることで、奇数番目のページバッファP/B1、P/B
3、P/B5、P/B7が、それに対応するセルトランジスタの
記録データを読み出し、保持する。
【００４４】読み出しサイクル（１）（２）により、合
計で８ビットからなる１ページ分の記録データが、８個
のページバッファに読み出され保持される。つまり、読
み出しサイクル（１）（２）により１回目のページリー
ドが終了する。その後は、適宜、ページバッファを選択
することにより、その保持されているデータが、出力バ
スPBoutに出力される。出力データバスPBoutを複数本に
することで、複数のデータを同時に出力することが可能
になる。
【００４５】次に２回目のページリード動作が必要に応
じて行われる。２回目のページリード動作は、読み出し
サイクル（３）（４）により行われる。読み出しサイク
ル（３）では、ソース・ドレイン線SDL1〜SDL9が、それ
ぞれのページバッファによって、 SDL1〜SDL9＝Ｆ、BL、0V、BL、Ｆ、BL、0V、BL、Ｆ の状態にされる。その結果、図８（３）に矢印で示され
る電流の有無が、ページバッファP/B2、P/B4、P/B6、P/
B8により検出される。即ち、セルトランジスタＭ２，Ｍ
３，Ｍ６，Ｍ７において、読み出し電圧状態のソース・
ドレイン線側のデータM2(SD2)、M3(SD1)、M6(SD2)、M7
(SD1)が、ページバッファP/B2、P/B4、P/B6、P/B8によ
り読み出され、保持される。このように、読み出しサイ
クル（３）では、偶数番目のソース・ドレイン線が読み
出し電圧状態にされることで、偶数番目のページバッフ
ァP/B2、P/B4、P/B6、P/B8が、それらに対応するセルト
ランジスタの記録データを読み出し、保持する。
【００４６】次に、読み出しサイクル（４）では、ソー
ス・ドレイン線SDL1〜SDL9が、それぞれのページバッフ
ァによって、 SDL1〜SDL9＝Ｆ(又はBL)、Ｆ、BL、0V、BL、Ｆ、BL、0
V、BL の状態にされる。その結果、図８（４）に矢印で示され
る電流の有無が、ページバッファP/B1、P/B3、P/B5、P/
B7により検出される。即ち、セルトランジスタＭ３，Ｍ
４，Ｍ７，Ｍ８において、読み出し電圧状態のソース・
ドレイン線側のデータM3(SD2)、M4(SD1)、M7(SD2)、M8
(SD1)が、ページバッファP/B1、P/B3、P/B5、P/B7によ
り読み出され、保持される。読み出しサイクル（４）で
は、奇数番目のソース・ドレイン線が読み出し電圧状態
にされることで、奇数番目のページバッファP/B1、P/B
3、P/B5、P/B7が、それらに対応するセルトランジスタ
の記録データを読み出し、保持する。
【００４７】読み出しサイクル（３）（４）により、合
計で８ビットからなる１ページ分の記録データが８個の
ページバッファに読み出される。その後は、適宜出力バ
スPBout経由で出力される。
【００４８】以上の通り、本実施の形態例では、１つの
ワード線を選択した時に、８個のセルトランジスタの
内、４ビットのデータが同時にページバッファに読み出
されることができる。従って、この８個のセルトランジ
スタのユニットがＮユニット配置される場合は、１つの
ワード線を選択した時に、４Ｎビットのデータを同時に
ページバッファに読み出すことが可能になる。従って、
大容量に適したセルアレイの配置にすると共に、１回の
ワード線選択により、同時に複数のビットの記録データ
をページバッファに読み出すことができる。
【００４９】そして、８個のセルトランジスタからなる
ユニットに対して、４回の読み出しサイクルにより、１
６ビットの記録データを読み出すことができる。言い換
えると、８個のセルトランジスタからなるユニットを複
数ユニット配置した場合でも、１本のワード線を選択し
ながら、４回の読み出しサイクルによって、全ての記録
データをページバッファに読み出すことが可能になる。
従って、読み出し動作のスループットを向上させ、読み
出しサイクルを短くすることができる。
【００５０】上記の４種類の読み出しサイクル（１）〜
（４）は、Ｆ、BL、0V、BL、Ｆの状態にされた隣接する
５本のソース・ドレイン線からなるソース・ドレイン線
群が、１つずつ右側にシフトしていることが理解され
る。このソース・ドレイン線群内では、読み出し電圧状
態のソース・ドレイン線が２本あるので、２ビットの記
録データが同時に読み出される。
【００５１】また、４種類の読み出しサイクルの順番
は、上記の （１）、（２）、（３）、（４） 以外にも、次の順番でも良い。
【００５２】 （１）、（２）、（４）、（３） （２）、（１）、（３）、（４） （１）、（２）、（４）、（３） （１）、（４）、（２）、（３） （１）、（４）、（３）、（２） （４）、（１）、（２）、（３） （４）、（１）、（３）、（２） いずれの場合も、奇数番目と偶数番目のソース・ドレイ
ン線が読み出し電圧状態（BL）にされる読み出しサイク
ルが組み合わされことが必要である。上記の変形例から
理解される通り、Ｆ、BL、0V、BL、Ｆの状態にされた隣
接する５本のソース・ドレイン線からなるソース・ドレ
イン線群が、適宜移動していくことで、全てのセルトラ
ンジスタのデータを読み出すことができる。
【００５３】尚、ここで隣接するソース・ドレイン線と
は、ソース・ドレイン領域が接続されたセルトランジス
タに対して共通に接続されたソース・ドレイン線におい
て、隣接するという意味である。従って、例えば、マト
リクス状に配置されたセルトランジスタが、１個おき
に、そのソース・ドレイン領域が接続されている場合
は、本実施の形態例では、その１個置きに接続されたセ
ルトランジスタのストリングスに対して共通接続された
ソース・ドレイン線群において、隣接する５本のソース
・ドレイン線に対して、Ｆ、BL、0V、BL、Ｆの状態をシ
フトしていく必要がある。
【００５４】図９は、本実施の形態例におけるページバ
ッファの回路図である。図９に示したページバッファ
は、接続されるソース・ドレイン線SDLnを、読み出し電
圧状態(BL)と、基準電圧状態（0V）と、フローティング
状態（Ｆ）にする機能と、ソース・ドレイン線を介して
セルトランジスタＭの記録データを読み出すセンスアン
プ機能と、その読み出したデータを保持するラッチ機能
とを有する。図中上部に示される通り、斜め線があるト
ランジスタはＰチャネルトランジスタ、斜め線がないト
ランジスタはＮチャネルトランジスタを示す。
【００５５】トランジスタＮ１は、選択信号YD1に応答
して導通し、ページバッファ回路をデータバスPBOUTに
接続する選択ゲートである。トランジスタＮ６は、ロー
ド信号LDに応答して導通し、書き込みデータをデータバ
スPBOUTから入力するゲートである。また、トランジス
タＰ２，Ｐ３，Ｎ４，Ｎ５は、読み出し時にインバータ
１０，１２からなるラッチ回路に保持されたデータを増
幅して出力するインバータ回路である。このインバータ
回路は、制御信号LD,RDに応答して、トランジスタＰ
３，Ｎ４が導通するときに、活性化される。インバータ
１０，１２は、上記の通り、書き込みデータや読み出し
データを一次的に保持するラッチ回路である。
【００５６】更に、バイアス制御信号PBIASにより定電
流源となるトランジスタＰ９と、トランジスタN10,N11
により、センスアンプ回路が構成される。更に、トラン
ジスタＮ12は、導通して０Ｖの基準電圧状態を形成す
る。そして、トランジスタN13は、制御信号BLCNTRLに応
答して導通し、ソース・ドレイン線SDLnをノードSNSに
接続する。トランジスタN8は、プログラム時に導通し
て、ラッチ回路内のプログラムしたいデータに応じた電
圧をソース・ドレイン線SDLnに供給する。
【００５７】ソース・ドレイン線を読み出し電圧状態B
L、フローティング状態Ｆ及び基準電圧状態0Vにするた
めの、主な制御信号PBIAS、BLCNTRL、DIS、PGMONの組み
合わせが、図９の下側の表に示される。
【００５８】次に、ページバッファ回路によるセルトラ
ンジスタＭの記録データの読み出し動作について説明す
る。
【００５９】まず始めに、制御信号LDをＬレベル、RDを
Ｌレベル（又はＨレベルでもよい）、YD1をＬレベル
（又はＨレベルでもよい）、SETをＬレベル、PGMONをＬ
レベル、PBIASをＨレベル、DISをＬレベル、BLCNTRLを
Ｌレベルの状態にあるとする。そこで、最初のステップ
では、制御信号DISをＨレベル、PGMONをＨレベルにする
ことで、トランジスタＮ１２とＮ８を導通させ、ノード
AをＬレベル、ノードBをＨレベルにセットする。
【００６０】次のステップで、制御信号PGMONをＬレベ
ルにしてトランジスタＮ８を非導通にし、制御信号BLCN
TRLをＨレベル、PBIASをＬレベルにして、定電流源であ
るトランジスタＰ９とセルトランジスタＭに接続された
ソース・ドレイン線SDLnとを電気的に接続する。これに
より、ソース・ドレイン線SDLnは、読み出し電圧が印加
された状態、即ちビット線の機能を有する状態になる。
この時、セルトランジスタＭの反対側のソース・ドレイ
ン線SDLn+1には、基準電圧として０Ｖが印加される。
【００６１】そこで、セルトランジスタＭが格納してい
るデータは、この定電流（以下センス電流という）より
も多くの電流をセルトランジスタＭが流せるか否かで判
定される。セルトランジスタＭが流す電流がセンス電流
より多い状態を「１データ格納状態」、センス電流より
少ない状態を「０データ格納状態」とする。
【００６２】セルトランジスタＭが「１データ格納状
態」の場合、ノードSNSはＬレベルになる。従って、次
のステップで制御信号SETとしてＨレベルのパルス信号
をトランジスタＮ11に印加したとき、トランジスタＮ10
はオンしないので、ノードAはＬレベル、ノードBはＨレ
ベルの状態が保持される。その後、制御信号SETがＬレ
ベルにもどり、インバータ10,12からなるラッチ回路部
とセンス回路部が切り離され、ラッチ回路部10,12には
ノードA=Low、ノードB=Highという１データの状態が格
納されていることになる。
【００６３】セルトランジスタＭが「０データ格納状
態」の場合、ノードSNSは、定電流源トランジスタＰ９
のセンス電流によってＨレベルになる。従って、次のス
テップで制御信号SETとしてＨレベルのパルス信号をト
ランジスタＮ11に印加したとき、検出トランジスタN10
がオンするので、ノードAはＨレベル、ノードBはＬレベ
ルの状態に反転される。その後、制御信号SETがＬレベ
ルに、ラッチ回路部とセンス回路部が切り離され、ラッ
チ回路部10,12にはノードA=High、ノードB=Lowという０
データの状態が格納されていることになる。
【００６４】次に、ページバッファP/Bnは、ソース・ド
レイン線SDLnをフローティング状態にする場合、制御信
号BLCNTRLはＨレベルでもＬレベルでもかまわないが、
制御信号PBIASをＨレベルにしてトランジスタＰ９を非
導通にし、制御信号PGMONもLレベルにしてトランジスタ
Ｎ８を非導通にし、制御信号DISをＬレベルにする。そ
の結果、ソース・ドレイン線SDLnはフローティング状態
になる。これにより、そのソース・ドレイン線に接続さ
れているセルトランジスタは、隣接するセルトランジス
タの読み出し動作に影響を与えることはない。
【００６５】更に、ページバッファP/Bnは、ソース・ド
レイン線SDLnを基準電圧状態にする場合は、制御信号DI
SをＨレベルにしてトランジスタＮ12を導通させ、制御
信号BLCNTRLをＨレベルにしてトランジスタＮ13を導通
させ、トランジスタＮ12、Ｎ13を介してソース・ドレイ
ン線SDLnに０Ｖを印加する。
【００６６】図１０は、図７，８に示した４つの読み出
しサイクルからなる２回のページリード動作におけるペ
ージバッファの制御信号のタイミングチャート図であ
る。図１０に示される通り、１回目のページリードは、
前半と後半の読み出しサイクル（１）（２）で行われる
が、その前に、ページバッファ内のセット動作が行わ
れ、その後に必要に応じてデータバスPBoutへの出力動
作が行われる。セット動作と出力動作は、上述した通り
である。また、２回目のページリードも同様である。
尚、図６及び８に示した奇数番目のページバッファへの
制御信号STPには、それぞれTP（トップ）の引用番号を
与え、偶数番目のページバッファへの制御信号SBTに
は、それぞれBT（ボトム）の引用番号を与えている。
【００６７】まず１ページ目の最初の読み出しサイクル
（１）では、偶数番目のページバッファに対して、制御
信号PBIAS#BT#0及びPBIAS#BT#1をあるバイアス・レベル
（Ｌレベル）とし、制御信号DIS#BT#0及びDIS#BT#1は共
にＬレベル、制御信号BLCNTRL#BTをＨレベルとする。こ
れにより、偶数番目のソース・ドレイン線SDL2,SDL4,SD
L6,SDL8に読み出し電圧が印加され、それらのソース・
ドレイン線はビット線として機能する。
【００６８】一方で、奇数番目のページバッファに対し
て、制御信号PBIAS#TP#0及びPBIAS#TP#1をＨレベルと
し、制御信号DIS#TP#0をＨレベル、DIS#TP#1をＬレベル
とし、制御信号BLCNTRL#TPをＨレベルとする。これによ
り、奇数番目のソース・ドレイン線の内、SDL1,SDL5,SD
L9には０Ｖが印加されて基準電圧状態になり、SDL3,SDL
7はフローティング状態となる。
【００６９】この間にワード線ＷＬをＨレベルにし、上
記したセンス動作の通り、セルトランジスタＭが格納し
ているデータを判定する。次に制御信号SET#BTとしてＨ
レベルのパルス信号を印加することで、判定したデータ
をページバッファP/Bn内のラッチ回路部10,12に格納す
る。
【００７０】次に１ページ目の第２の読み出しサイクル
（２）では、奇数番目のページバッファに対して、制御
信号PBIAS#TP#0及びPBIAS#TP#1をあるバイアス・レベル
（Ｌレベル）とし、制御信号DIS#TP#0及びDIS#TP#1をＬ
レベル、制御信号BLCNTRL#TP=Highとする。これによ
り、奇数番目のソース・ドレイン線SDL1,SDL3,SDL5,SDL
7,SDL9には読み出し電圧が印加され、それらのソース・
ドレイン線は、ビット線として機能する。
【００７１】但し、実際の動作ではソース・ドレイン線
SDL9に接続されたページバッファに格納されるデータ
は、ガーベッジ・データとなるので使用されない。従っ
て、ソース・ドレイン線SDL9はフローティング状態にし
てもよい。但し、セルトランジスタが８個以上行方向に
配置される場合は、ソース・ドレイン線SDL9をビット線
として機能させることが望ましい。
【００７２】一方で、偶数番目のページバッファに対し
て、制御信号PBIAS#BT#0及びPBIAS#BT#1をＨレベルと
し、制御信号DIS#BT#0をＨレベル、DIS#BT#1をＬレベル
とし、制御信号BLCNTRL#BTをＨレベルとする。これによ
り、偶数番目のソース・ドレイン線の内、SDL2,SDL6は
０Ｖが印加されて基準電圧状態になり、SDL4,SDL8はフ
ローティング状態となる。
【００７３】この間にワード線ＷＬをＨレベルとし、セ
ルトランジスタが格納しているデータを判定する。次
に、制御信号SET#TPとしてＨレベルのパルス信号をトラ
ンジスタＮ11に与えることで、判定したデータをページ
バッファのラッチ回路部に格納する。
【００７４】以上の２回の読み出しサイクルで、１ペー
ジ目のデータ（ここでは８ビット）が上下の８個のペー
ジバッファ内にラッチされる。その後、ページバッファ
選択信号YD1をＨレベルにする等により、ラッチされた
データを出力バスPBoutに出力する。
【００７５】上記の様に、必要に応じて１ページ目のデ
ータを各ページバッファから外部へ読み出した後、必要
ならば２ページ目のデータを読み出す作業に入る。２ペ
ージ目のデータの読み出しを少し詳しく説明する。
【００７６】まず２ページ目の第１の読み出しサイクル
（３）では、偶数番目のページバッファに対して、制御
信号PBIAS#BT#0及びPBIAS#BT#1をあるバイアス・レベル
とし、制御信号DIS#BT#0及びDIS#BT#1はＬレベル、制御
信号BLCNTRL#BTはＨレベルとする。これにより、偶数番
目のソース・ドレイン線SDL2,SDL4,SDL6,SDL8に読み出
し電圧が印加され、それらのソース・ドレイン線はビッ
ト線として機能する。
【００７７】一方で、奇数番目のページバッファに対し
て、制御信号PBIAS#TP#0及びPBIAS#TP#1をＨレベルと
し、制御信号DIS#TP#0をLレベル、DIS#TP#1をHレベルと
し、制御信号BLCNTRL#TPをHレベルとする。これによ
り、奇数番目のソース・ドレイン線の内、SDL3,SDL7は
０Ｖが印加され、SDL1、SDL5、SDL9はフローティング状
態となる。この間にワード線をＨレベルとし、セルトラ
ンジスタＭが格納しているデータを判定して、ラッチ回
路部に格納する。
【００７８】次に、２ページ目の第２の読み出しサイク
ル（４）では、奇数番目のページバッファに対して、制
御信号PBIAS#TP#0及びPBIAS#TP#1をあるバイアス・レベ
ルとし、制御信号DIS#TP#0及びDIS#TP#1をＬレベル、制
御信号BLCNTRL#TPをＨレベルとする。これにより、奇数
番目のソース・ドレイン線SDL1、SDL3、SDL5、SDL7、SD
L9がビット線として機能する。但し、実際の動作ではソ
ース・ドレイン線SDL1に接続されたページバッファに格
納されるデータは、ガーベッジ・データとなり使用され
ない。従って、SDL1はフローティングにしてもよい。但
し、読み出しサイクル（２）の場合と同様の理由で、ソ
ース・ドレイン線SDL1は、ビット線として利用するのが
望ましい。
【００７９】一方で、偶数番目のページバッファに対し
て、制御信号PBIAS#BT#0及びPBIAS#BT#1をＨレベルとし
てトランジスタＮ９を非導通にし、制御信号DIS#BT#0を
Lレベル、DIS#BT#1をHレベルとし、制御信号BLCNTRL#BT
をHレベルとする。これにより、ソース・ドレイン線SDL
4及びSDL8は基準電圧０Ｖが印加され、ソース・ドレイ
ン線SDL2及びSDL6はフローティング状態となる。この状
態で、ワード線をHレベルにし、セルトランジスタＭが
格納しているデータを判定し、ラッチ回路部に格納す
る。
【００８０】その後、２回目のページリードでラッチし
た８ビットのデータが、適宜出力データバスPBoutに出
力される。
【００８１】上記の実施の形態例では、１本のワード線
に８個のセルトランジスタが隣接して接続された例で説
明した。しかしながら、本発明はそれに限定されず、更
に多くのセルトランジスタが１本のワード線に接続され
る場合でも、ワード線のＨレベルへの駆動時において、
１回の読み出しサイクルで、複数ビットのデータを同時
にページバッファに読み出すことができる。そして、複
数回の読み出しサイクルを経ることで、全てのデータを
読み出すことができる。その場合、隣接するソース・ド
レイン線の状態は、Ｆ、BL、0V、BL、Ｆの組み合わせが
読み出しサイクル毎にシフトする、或いは変化するよう
に制御する。この５本のソース・ドレイン線の状態にす
ることで、４個のセルトランジスタからなるユニット内
から、２ビットのデータを同時に読み出すことができ
る。隣接するとは、既に述べた通り、ソース・ドレイン
領域が互いに接続されたセルトランジスタのストリング
スに対して設けられたソース・ドレイン線に対して隣接
するとの意味である。
【００８２】以上、本発明の保護範囲は、上記の実施の
形態例に限定されるものではなく、特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。
【００８３】
【発明の効果】以上、本発明によれば、非導電性のトラ
ップゲートを有するセルトランジスタからなる不揮発性
メモリ回路において、１回の読み出し動作で複数のデー
タを同時に読み出すことができるので、読み出しのスル
ープットを向上させることができる。
【図面の簡単な説明】
【図１】２ビット不揮発性メモリのセルトランジスタの
構成を示す図である。
【図２】２ビット不揮発性メモリのプログラム、消去及
び読み出しを説明するための図である。
【図３】２ビット不揮発性メモリの２ビット情報を記録
した状態を示す図である。
【図４】従来のメモリセルアレイの構成を示す図であ
る。
【図５】図４の動作を説明する図表である。
【図６】本実施の形態例のセルアレイ構成図である。
【図７】読み出し時におけるソース・ドレイン線の電圧
状態を示す図表である。
【図８】読み出し時におけるセルアレイの動作を説明す
る図である。
【図９】本実施の形態例におけるページバッファの回路
図である。
【図１０】ページバッファの制御信号のタイミングチャ
ート図である。
【符号の説明】
Ｍ セルトランジスタ ＣＧ コントロールゲート ＴＧ トラップゲート ＳＤ１，ＳＤ２ ソース・ドレイン領域 ＳＤＬ ソース・ドレイン線 Ｐ／Ｂ ページバッファ ＷＬ ワード線 PBout 出力データバス ＢＬ 読み出し電圧状態 Ｆ フローティング状態 ０Ｖ 基準電圧状態

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】多ビット情報を記録する不揮発性メモリ回
    路において、 基板表面に形成された第１及び第２のソース・ドレイン
    領域と、その間のチャネル領域上に順に形成された第１
    の絶縁層、非導電性のトラップゲート、第２の絶縁層、
    及びコントロールゲートとを有し、前記トラップゲート
    の少なくとも両端に局所的に電荷をトラップしてデータ
    を記録する、複数のセルトランジスタと、 行方向に配置された前記複数のセルトランジスタのコン
    トロールゲートに接続された複数のワード線と、 前記行方向に隣接する前記セルトランジスタのソース・
    ドレイン領域に共通に接続された複数のソース・ドレイ
    ン線と、 前記複数のソース・ドレイン線にそれぞれ接続され、隣
    接するソース・ドレイン線群内の各ソース・ドレイン線
    に対して、順番にフローティング状態、読み出し電圧状
    態、基準電圧状態、読み出し電圧状態、フローティング
    状態の組み合わせを提供し、前記読み出し電圧状態のソ
    ース・ドレイン線から前記記録データを読み出す複数の
    ページバッファとを有することを特徴とする不揮発性メ
    モリ回路。
  2. 【請求項２】請求項１において、 前記複数のページバッファは、前記組み合わせを提供さ
    れる前記隣接するソース・ドレイン線群を所定の順番で
    シフトすることを特徴とする不揮発性メモリ回路。
  3. 【請求項３】請求項１において、 前記複数のページバッファは、奇数番目の前記ソース・
    ドレイン線を両端に有する第１の隣接ソース・ドレイン
    線群と偶数番目の前記ソース・ドレイン線を両端に有す
    る第２の隣接ソース・ドレイン線群とに、前記組み合わ
    せを提供する毎に、前記読み出した記録データを出力す
    ることを特徴とする不揮発性メモリ回路。
  4. 【請求項４】請求項１において、 前記複数のページバッファは、隣接する９本のソース・
    ドレイン線間にそれぞれ接続される８個のセルトランジ
    スタを有するセルトランジスタユニットに対して、前記
    組み合わせを所定の順番でシフトし、シフトする毎に読
    み出された４ビットずつの記録データを保持することを
    特徴とする不揮発性メモリ回路。
  5. 【請求項５】請求項４において、 前記複数のページバッファは、奇数番目の前記ソース・
    ドレイン線を両端に有する第１の隣接ソース・ドレイン
    線群と偶数番目の前記ソース・ドレイン線を両端に有す
    る第２の隣接ソース・ドレイン線群とに、前記組み合わ
    せを提供する毎に、前記保持した８ビットの記録データ
    を適宜出力することを特徴とする不揮発性メモリ回路。
  6. 【請求項６】請求項４又は５において、 複数の前記セルトランジスタユニットが、配置されてい
    ることを特徴とする不揮発性メモリ回路。
  7. 【請求項７】請求項６において、 前記トランジスタセルユニットの一端のソース・ドレイ
    ン線は、隣接するトランジスタセルユニットの一端のソ
    ース・ドレイン線と共有されることを特徴とする不揮発
    性メモリ回路。
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