JP2006048784A - 不揮発性メモリ - Google Patents

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Abstract


【課題】 記憶情報に対する書き込み性能を向上させることができる不揮発性メモリを提供することにある。
【解決手段】 第１の制御トランジスタ２０、メモリトランジスタ２１、第２の制御トランジスタ２２及びメモリトランジスタ２１の順に繰り返し直列された回路を有し、制御トランジスタはオンされることにより前記直列方向とは交差する方向に反転層２３を形成し、第１の制御トランジスタによる反転層と読み出し書き込み回路５０との接続を選択回路５１で選択する。メモリトランジスタに隣接する両側の制御トランジスタをオンさせて読出しを行い、第２の制御トランジスタの左右両側の第１の制御トランジスタをオンさせて左右一方のメモリトランジスタを介して他方のメモリトランジスタに書き込みを行なう。選択回路は同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路を使用するように読出し書き込み回路と反転層を接続する。
【選択図】 図８

Description

本発明は、書き換え可能な不揮発性メモリ、例えば電気的に書き換え可能なＡＮＤ型のフラッシュメモリに適用して有効な技術に関する。
特許文献１にはＡＮＤ型フラッシュメモリについて記載がある。その一つとして、半導体基板上に拡散領域を繰り返し並列形成し、各々の拡散領域の間には酸化膜を介して補助電極を配置して制御トランジスタを形成し、補充電極の左右には電荷蓄積領域とコントロールゲートによるメモリトランジスタを形成した構造が示される。コントロールゲートは拡散及び補助電極とは交差する方向に延びており、ワード線として機能される。更に別の構造として、前記拡散層の代わりに補助電極を用いた別の制御トランジスタを採用した構造が示される。制御トランジスタがオンにされると、そのチャネル領域に反転層が形成され、配線として機能される。後者の構造は拡散領域を繰り返し並列配置しなくてよいから更にチップ面積の小型化に優れている。
上記構造のメモリに対する読出しでは、読出し対象とされるメモリトランジスタをその左右の拡散領域と反転層に導通させ、このとき、メモリトランジスタの閾値電圧に応じて前記拡散領域に電流変化を生ずるか否かによって記憶情報を判定する。書き込みは、書き込み対象とされるメモリトランジスタをその左右の拡散領域と反転層に導通させ、拡散領域から反転層に書き込み電流を流し、このとき書き込み対象とされるメモリトランジスタの隣の制御トランジスタのコンダクタンスを小さくすることによってその反転層とメモリトランジスタのチャネルとの間に電界集中を生じ、この電界集中によって生ずるホットエレクトロンを電荷蓄積領域に注入する。この書き込み方式を非セルスルー書き込み方式と呼ぶことにする。
特開２００４−１５２９７７号公報（図３、図１４）
しかしながら、上記非セルスルー書き込み方式では制御トランジスタのコンダクタンスを小さくしなければならないから、反転層の抵抗が大きくなり、書き込み電流が小さくなり、それに伴って書き込みばらつきも大きくなり、結局書き込み速度の低下を免れなくなる虞のあることが本発明者によって見出された。
本発明の目的は、記憶情報に対する書き込み性能を向上させることができる不揮発性メモリを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔１〕本発明に係る不揮発性メモリは、第１の制御トランジスタ、メモリトランジスタ、第２の制御トランジスタ、及びメモリトランジスタの順に繰り返し直列された回路を有し、前記第１の制御トランジスタ及び第２の制御トランジスタはオンされることにより前記直列方向とは交差する方向に反転層を形成し、メモリトランジスタに対する記憶情報の読出しと書き込みに利用される読出し書き込み回路と、前記第１の制御トランジスタによる反転層と前記読み出し書き込み回路との接続を選択する選択回路とを有し、読み出し動作において第２の制御トランジスタとその左右一方の第１の制御トランジスタをオンさせて左右一方のメモリトランジスタの読出しを行い、書き込み動作において第２の制御トランジスタの左右両の第１の制御トランジスタをオンさせて左右一方のメモリトランジスタを介して他方のメモリトランジスタに書き込みを行なう。このとき、前記選択回路は同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路を使用するように読出し書き込み回路と前記第１の制御トランジスタによる反転層との接続を制御する。
上記した手段によれば、一つのメモリトランジスタに対する書き込みでは隣の第１の制御トランジスタによる反転層を一方の電流経路とし、反対側に隣接する第２の制御トランジスタと別のメモリトランジスタとをまたいでその先に位置する別の第１の制御トランジスタによる反転層を他方の電流経路として用いる。この書き込み方式をセルスルー書き込み方式と呼ぶことにする。これによると、メモリトランジスタから第２の制御トランジスタに書き込み電流が流れるとき、メモリトランジスタと第２の制御トランジスタとの間に大きな電界集中を生じさせるには第２のトランジスタのコンダクタンスだけを小さくすればよい。書き込み電流を流すための配線として機能される第１の制御トランジスタにおける反転層のコンダクタンスを小さくすることを要しない。したがって記憶情報に対する書き込み性能が向上する。
更に、記憶情報の書き込み動作にはベリファイという読出し動作が伴われる。書き込み動作を段階的に行ない、その都度記憶情報を読み出し、読み出した記憶情報によって目標とする書き込み状態に到達したかを判定する。読出しデータが目標データになるまで、その読出しデータを用いて書き込みを続行していく。これによると、セルスルー書き込み方式のように書き込み電流の供給に利用する第１の制御トランジスタが離れることになる場合であっても、同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路を使用するように読出し書き込み回路と前記第１の制御トランジスタによる反転層との接続を制御する選択回路の利用が必須になる。上記手段に係る選択回路はセルスルー書き込み方式による書き込みをその点において担保している。例えば、隣接２本の反転層毎に固有の読出し書き込み回路を１個割り当てる構成の場合、異なる読出し書き込み回路の間に配置されているメモリトランジスタに対して、読出し動作ではメモリトランジスタのドレイン側の反転層を介して記憶情報をラッチするが、セルスルー書き込み方式による書き込み動作ではメモリトランジスタのソース側電位を制御する読出し書き込み回路は読み出し動作で用いる読出し書き込み回路とは別の回路を用いなければならず、ベリファイのために読出したデータを書き込み動作に直接反映させることができない。
〔２〕更に具体的な形態による不揮発性メモリは、第１の制御トランジスタ、メモリトランジスタ、第２の制御トランジスタ、及びメモリトランジスタの順に繰り返し直列された回路を有し、前記第１の制御トランジスタ及び第２の制御トランジスタはオンされることにより前記直列方向とは交差する方向に反転層を形成し、メモリトランジスタに対する記憶情報の読出しと書き込みに利用される読出し書き込み回路と、前記反転層と前記読み出し書き込み回路との接続を選択する選択回路とを有し、メモリトランジスタに隣接する第１の制御トランジスタによる反転層に信号を読み出して記憶情報の読み出しを行い、書き込み対象とされるメモリトランジスタにその隣の第２の制御トランジスタとメモリトランジスタを介してホットエレクトロンの注入を行なって記憶情報の書き込みを行なう。読出し動作において前記選択回路は、読出し対象とされるメモリトランジスタに隣接する一方の第１の制御トランジスタによる反転層を前記読出し書き込み回路に接続する。書き込み動作において前記選択回路は、書き込み動作対象とされるメモリトランジスタを挟む一対第１の制御トランジスタによる反転層を前記読出し書き込み回路に接続する。前記選択回路は同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路を使用するように読出し書き込み回路と前記第１の制御トランジスタによる反転層との接続を制御する。
〔３〕更に別の形態による不揮発性メモリは、半導体基板の主面上に形成された絶縁膜と、前記絶縁膜上に所定間隔で交互に第１の方向に複数形成された第１の電極及び第２の電極と、前記絶縁膜上に前記第１の方向と交際する第２の方向に所定間隔で形成され前記第１の電極及び第２の電極と絶縁された複数の第３の電極と、前記第１の電極と第２の電極との間に配置され前記第３の電極の直下で選択的に電荷を蓄積可能な電荷蓄積領域と、前記電荷蓄積領域に保持された電荷の状態に応ずる記憶情報の読出しと前記電荷蓄積領域に対する電荷保持状態を制御する記憶情報の書き込みとに用いられる読み出し書き込み回路と、前記第１の電極直下に選択的に形成される反転層と前記読み出し書き込み回路との接続を選択する選択回路とを有する。前記記憶情報の読み出しにおいて前記読出し書き込み回路は、読出し対象とされる電荷蓄積領域に隣接する左右の第１の電極直下の反転層と第２の電極直下の反転層とを用いて記憶情報を検出する。前記記憶情報の書き込みにおいて前記読出し書き込み回路は、書き込み対象とされる電荷蓄積領域に隣接する左右の一方の第１の電極直下の反転層から他方の第２の電極直下の弱反転層、その隣の第３の電極下の反転層、その隣の第１の電極直下の反転層に至る電流経路を用いて電荷保持状態を制御する。前記選択回路は同じ電荷蓄積領域に対する記憶情報の読出しと書き込みに同じ読出し書き込み回路を使用するように読出し書き込み回路と前記第１の電極による反転層との接続を制御する。
上記手段において前記第１の電極は第１の制御トランジスタを構成し、前記第２の電極は第２の制御トランジスタを構成し、前記電荷蓄積領域と第３の電極はメモリトランジスタを構成し、上記同様に、書き込み電流を流すための配線として機能される第１の電極直下に形成される反転層のコンダクタンスを小さくすることを要さず、記憶情報に対する書き込み性能を向上させることができ、また、ベリファイ動作を考慮したときセルスルー書き込み方式による書き込み動作が可能になる。
前記読出し書き込み回路は、例えば、スタティックラッチと、記憶情報の読出し動作において前記スタティックラッチの一方の入出力ノードをリファレンスノードとするとき前記スタティックラッチの他方の入出力ノードを前記第１の電極による反転層のレベルに応答してレベル変化させる検出用トランジスタと、記憶情報の書き込み動作において前記スタティックラッチが保持する書き込みデータに応じて前記電流経路に選択的に電流を供給する電流供給用トランジスタとを有する。
前記選択回路には、例えば一つの前記読み出し書き込み回路とこれに対応する連続的に並列する４本の第１の電極直下の反転層とに対し、前記４本の第１の電極の間に配置された電荷蓄積領域のうち前記記憶情報の読出し又は書き込み対象とする電荷蓄積領域の位置に応じて前記４本の第１の電極直下の反転層の中から処理に必要な反転層を選択して前記一つの読み出し書き込み回路に接続する構成を採用することができる。また、前記選択回路には、一つの前記読み出し書き込み回路とこれに対応する連続的に並列する３本の第１の電極直下の反転層とに対し、前記３本の第１の電極の間に配置された電荷蓄積領域のうち前記記憶情報の読出し又は書き込み対象とする電荷蓄積領域の位置に応じて前記３本の第１の電極直下の反転層の中から処理に必要な反転層を選択して前記一つの読み出し書き込み回路に接続する構成を採用することも可能である。
前記記憶情報を書き込む動作では、例えば、前記読出し書き込み回路は書き込み対象とされる電荷蓄積領域に隣接する第１の電極に第１の電位を設定し、その反対側の第１の電極に前記第１の電位よりも低い第２の電位を設定し、前記電荷蓄積領域に隣接する第２の電極には前記一対の第１の電極に印加する電圧よりも低い第３の電位が印加され、これによって、前記第３の電位が印加された第２の電極直下の反転層と隣の電荷蓄積領域直下のチャネルとの境界部分でホットエレクトロンが発生され、前記第３の電極には前記ホットエレクトロンを前記蓄積領域に注入させる高電位が印加される。
前記記憶情報の読出し動作では、例えば、前記読み出し書き込み回路は読み出し対象とされる電荷蓄積領域に隣接する第１の電極直下の反転層を第４の電位にプリチャージし、その反対側の第２の電極直下の反転層が前記第４の電位よりも低い電位に強制され、これによって、前記読出し書き込み回路は前記プリチャージされた第１の電位に対する変化の有無を検出する。
前記電荷蓄積領域に対して電荷保持状態を初期化する動作が可能にされ、この初期化動作では、第１の電極直下の反転層及び第２の電極直下の反転層に第５の電位が設定され、前記第３の電極に前記第５の電位よりも低い負の第６の電位が設定され、これにより、前記第６の電位が設定された第３の電極直下の電荷蓄積領域からエレクトロンが放出方向に移動される。
〔４〕本発明の別の観点によると、前記第１の制御トランジスタに代えて拡散層などによる配線を採用してもよい。この配線は前記第１の制御トランジスタの直下に形成される反転層による信号伝達機能を担う。
この観点による不揮発性メモリは、２本の配線間に２個のメモリトランジスタと１個の制御トランジスタが交互に直列配置され、前記制御トランジスタはオンされることにより前記配線に並行な方向に反転層を形成し、メモリトランジスタに対する記憶情報の読出しと書き込みに利用される読出し書き込み回路と、前記反転層と前記読み出し書き込み回路との接続を選択する選択回路とを有する。読み出し動作において中央の制御トランジスタに反転層を形成し、左右一方の配線と中央の制御トランジスタ下の反転層との間のメモリトランジスタの読出しを行い、書き込み動作において左右の配線と左右一方のメモリトランジスタを介して他方に書き込みを行なう。このとき、前記選択回路は同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路を使用するように読出し書き込み回路と前記配線との接続を制御する。上記同様に、書き込み電流を流すための配線のコンダクタンスを小さくすることを要さず、記憶情報に対する書き込み性能を向上させることができ、また、ベリファイ動作を考慮したときセルスルー書き込み方式による書き込み動作が可能になる。
更に具体的な形態による不揮発性メモリは、２本の配線の間に２個のメモリトランジスタと１個の制御トランジスタが交互に直列配置され、前記制御トランジスタはオンされることにより前記配線に並行な方向に反転層を形成し、メモリトランジスタに対する記憶情報の読出しと書き込みに利用される読出し書き込み回路と、前記配線と前記読み出し書き込み回路との接続を選択する選択回路とを有し、メモリトランジスタに隣接する配線に信号を読み出して記憶情報の読み出しを行い、書き込み対象とされるメモリトランジスタにはその隣の制御トランジスタとメモリトランジスタを介してホットエレクトロンの注入を行なって記憶情報の書き込みを行なう。読出し動作において前記選択回路は、読出し対象とされるメモリトランジスタに隣接する一方の配線を前記読出し書き込み回路に接続する。書き込み動作において前記選択回路は、書き込み動作対象とされるメモリトランジスタを挟む一対の配線を前記読出し書き込み回路に接続する。前記選択回路は同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路を使用するように読出し書き込み回路と前記配線との接続を制御する。
上記と同様の観点で更に別の形態による不揮発性メモリは、半導体基板の主面上に形成された絶縁膜と、前記半導体基板の主面上に所定間隔で第１の方向に拡散層で形成された複数の第１の電極と、前記絶縁膜上に前記第１の電極と交互に前記第１の方向に形成された複数の第２の電極と、前記絶縁膜上に前記第１の方向に交際する第２の方向に所定間隔で形成され前記第１の電極及び第２の電極と絶縁された複数の第３の電極と、前記第１の電極と第２の電極との間に配置され前記第３の電極の直下で選択的に電荷を蓄積可能な電荷蓄積領域と、前記電荷蓄積領域に保持された電荷の状態に応ずる記憶情報の読出しと前記電荷蓄積領域に対する電荷保持状態を制御する記憶情報の書き込みとに用いられる読み出し書き込み回路と、前記第１の電極と前記読み出し書き込み回路との接続を選択する選択回路とを有する。前記記憶情報の読み出しにおいて前記読出し書き込み回路は、読出し対象とされる電荷蓄積領域に隣接する左右の第１の電極と第２の電極直下の反転層とを用いて記憶情報を検出する。前記記憶情報の書き込みにおいて前記読出し書き込み回路は、書き込み対象とされる電荷蓄積領域に隣接する左右の一方の第１の電極から他方の第２の電極直下の弱反転層、その隣の第３の電極下の反転層、その隣の第１の電極に至る電流経路を用いて電荷保持状態を制御する。前記選択回路は同じ電荷蓄積領域に対する記憶情報の読出しと書き込みに同じ読出し書き込み回路を使用するように読出し書き込み回路と拡散層で形成される前記第１の電極との接続を制御する。
前記読出し書き込み回路は、例えば、スタティックラッチと、記憶情報の読出し動作において前記スタティックラッチの一方の入出力ノードをリファレンスノードとするとき前記スタティックラッチの他方の入出力ノードを前記第１の電極のレベルに応答してレベル変化させる検出用トランジスタと、記憶情報の書き込み動作において前記スタティックラッチが保持する書き込みデータに応じて前記電流経路に選択的に電流を供給する電流供給用トランジスタとを有する。
前記選択回路として、例えば一つの前記読み出し書き込み回路とこれに対応する連続的に並列する４本の第１の電極とに対し、前記４本の第１の電極の間に配置された電荷蓄積領域のうち前記記憶情報の読出し又は書き込み対象とする電荷蓄積領域の位置に応じて前記４本の第１の電極の中から処理に必要な第１の電極を選択して一つの前記読み出し書き込み回路に接続する構成を採用してよい。また、前記選択回路として、一つの前記読み出し書き込み回路とこれに対応する連続的に並列する３本の第１の電極とに対し、前記３本の第１の電極の間に配置された電荷蓄積領域のうち前記記憶情報の読出し又は書き込み対象とする電荷蓄積領域の位置に応じて前記３本の第１の電極の中から処理に必要な第１の電極を選択して一つの前記読み出し書き込み回路に接続する構成を採用することも可能である。
前記記憶情報を書き込む動作では、例えば前記読出し書き込み回路は書き込み対象とされる電荷蓄積領域に隣接する一方の第１の電極に第１の電位を設定し、その反対側の第１の電極に前記第１の電位よりも低い第２電位を設定し、前記電荷蓄積領域に隣接する第２の電極には当該第２の電極直下の反転層と隣の電荷蓄積領域直下のチャネルとの境界部分でホットエレクトロンを発生させる第３の電位が印加され、前記第３の電極には前記ホットエレクトロンを前記蓄積領域に注入させる高電位が印加される。
前記記憶情報の読出し動作では、例えば前記読み出し書き込み回路は読み出し対象とされる電荷蓄積領域に隣接する第１の電極を第４の電位にプリチャージし、その反対側の第２の電極直下の反転層が前記第４の電位よりも低い電位に強制され、これによって、前記読出し書き込み回路は前記プリチャージされた第１の電位に対する変化の有無を検出する。
前記電荷蓄積領域に対して前記電荷保持状態を初期化する動作が可能にされ、この初期化動作では、第１の電極及び第２の電極直下の反転層に第５の電位が設定され、前記第３の電極に前記第５の電位よりも低い負の第６の電位が設定され、これにより、前記第６の電位が設定された第３の電極直下の電荷蓄積領域からエレクトロンが放出方向に移動される。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、不揮発性メモリにおいて記憶情報に対する書き込み性能を向上させることができる。
《フラッシュメモリの全体的構成》
図１にはフラッシュメモリが例示される。フラッシュメモリ１は単結晶シリコンなどの１個の半導体基板に形成される。
フラッシュメモリ１は特に制限されないが、４個のメモリバンク(Bank)ＢＮＫ０〜ＢＮＫ３を有する。夫々のメモリバンクＢＮＫ０〜ＢＮＫ３は相互に同じ構成を有し、並列動作可能にされる。図では代表的にメモリバンクＢＮＫ０の構成が詳細に例示される。メモリバンクＢＮＫ０〜ＢＮＫ３は、フラッシュメモリアレイ（ＡＲＹ）３、Ｘデコーダ（ＸＤＥＣ）４、データレジスタ（ＤＲＧ）５、データコントロール回路（ＤＣＮＴ）６＿Ｒ，６＿Ｌ、Ｙアドレスコントロール回路（ＹＡＣＮＴ）７＿Ｒ，７＿Ｌを有する。
前記メモリアレイ３は電気的に消去及び書込み可能な不揮発性のメモリトランジスタを多数有する。メモリアレイの詳細は後述するが、メモリトランジスタは特に制限されないが電荷蓄積領域に絶縁膜を介してメモリゲートを重ねたスタックドゲート構造とされる。メモリトランジスタに対する記憶情報の初期化である消去処理は、特に制限されないが、メモリトランジスタのソース、ドレイン及びウェルに回路の接地電位を印加し、メモリゲートに負の高電圧を印加して電荷蓄積領域の電子を放出させる方向に移動させることで閾値電圧を低くする処理とされる。メモリトランジスタに対する記憶情報を書き込む書込み処理は、メモリトランジスタのドレインからソースに電流を流し、ソース端の基板表面でホットエレクトロンを発生させ、これをメモリゲートの高電圧による電界で電荷蓄積領域に注入することで閾値電圧を高くする処理とされる。読出し処理は、ビット線を予めプリチャージしておき、所定の読出し判定レベルをワード線選択レベルとしてメモリトランジスタを選択してビット線に流れる電流変化若しくはビット線に現れる電圧レベル変化によって記憶情報を検出可能にする処理とされる。前記ビット線には後で説明する読出し書き込み回路が接続される。前記読出し書き込み回路は読み出し処理によりビット線に読み出された記憶情報をラッチし、また、書込み処理において書き込みデータに従ったビット線駆動等に利用される。読出し書き込み回路のデータ入出力ノードは複数ビット単位でセレクタを介して複数のメインアンプの入出力ノードに接続される。尚、１個の不揮発性メモリセルによる情報記憶は１ビットの２値であっても２ビット以上の多値であってもよい。例えば２ビットの場合には、特に制限されないが、ビット線に接続するデータレジスタを更に設け、読み出し判定レベルを変えてメモリセルから数回に分けて読み出した前後の結果をセンスラッチとデータレジスタに別々に保持しながら２ビットの記憶データを判定して読み出し処理を行ない、また、２ビットの書込みデータをセンスラッチとデータレジスタに別々に保持しながら２ビットの値に応ずる閾値電圧を設定するように書込み処理を行なう。
フラッシュメモリアレイ３は、特に制限されないが、左右に分けられ（ＭＡＲＹ＿Ｒ、ＭＡＲＹ＿Ｌ）、例えば夫々のＭＡＲＹ＿Ｒ、ＭＡＲＹ＿Ｌは、１０２４＋３２バイト（Byte）の記憶容量を６５５３６ページ（page）分備える。ここでは１０２４＋３２バイトをデータ格納単位（１ページ）と左側のＭＡＲＹ＿Ｌには奇数ページが割り当てられ、右側のＭＡＲＹ＿Ｒには偶数ページが割り当てられる。Ｘデコーダはフラッシュメモリアレイのアクセスアドレスとしてのページアドレスをデコードし、特に制限されないが、×８ビットの入出力モードではページ単位でメモリセルの選択を行なう。×１６ビットの入出力モードでは偶数ページアドレス毎に２ページ単位でメモリセルの選択を行なう。
データレジスタ５はスタティックメモリアレイを有し、特に制限されないが、左右に分けられ（ＤＲＧ＿Ｒ、ＤＲＧ＿Ｌ）、例えば夫々のエリアＤＲＧ＿Ｒ、ＤＲＧ＿Ｌは、１０２４＋３２バイト（Byte）の記憶容量を備える。前記エリアＤＲＧ＿Ｒと、前記エリアＤＲＧ＿Ｌとは夫々前記データ格納単位としての１ページ分の記憶容量を持つことになる。前記エリアＤＲＧ＿Ｒが割り当てられたデータレジスタを便宜上データレジスタ５＿Ｒ、前記エリアＤＲＧ＿Ｌが割り当てられたデータレジスタを便宜上データレジスタ５＿Ｌと称する。
前記フラッシュメモリアレイ３とデータレジスタ５はデータの入出力を行なう。例えばフラッシュメモリアレイ３に設けられている前記セレクタが３２ビット単位で読み出し書き込み回路のデータ入出力ノードを前記メインアンプの入出力ノードに接続するとき、前記セレクタの選択は内部クロックにより順次自動的に切り換えられ、メモリアレイ３とデータレジスタ５＿Ｌ，５＿Ｒとの間で１ページ分のデータの転送が可能にされる。
前記データレジスタ５＿Ｌ，５＿Ｒは例えばＳＲＡＭによって構成される。ここでは前記エリアＤＲＧ＿Ｒと、前記エリアＤＲＧ＿Ｌとは夫々別々のＳＲＡＭによって構成される。前記データコントロール回路６＿Ｒ（６＿Ｌ）はデータレジスタ５＿Ｒ（５＿Ｌ）へのデータの入出力を制御する。Ｙアドレスコントロール回路７＿Ｒ（７＿Ｌ）はデータレジスタ５＿Ｒ（５＿Ｌ）に対するアドレス制御を行なう。
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、マルチプレクサ（ＭＰＸ）１０に接続される。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力されたページアドレスはマルチプレクサ１０からページアドレスバッファ（ＰＡＢＵＦ）１１に入力され、Ｙアドレス（カラムアドレス）はマルチプレクサ１０からＹアドレスカウンタ（ＹＡＣＵＮＴ）１２にプリセットされる。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力された書込みデータはマルチプレクサ４からデータ入力バッファ（ＤＩＢＵＦ）１３に供給される。データ入力バッファ１３に供給された書込みデータは入力データコントロール回路（ＩＤＣＮＴ）１４を介して前記データコントロール回路６＿Ｌ，６＿Ｒに入力される。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からのデータ入出力は×８ビット又は×１６ビットが選択される。×１６ビット入出力が選択されている場合には入力データコントロール回路１４は前記データコントロール回路６＿Ｒ及び６＿Ｌに合わせて１６ビットの書込みデータを並列に与える。×８ビット入出力が選択されている場合には入力データコントロール回路１４は、奇数ページの場合には前記データコントロール回路６＿Ｌに８ビットの書込みデータを与え、偶数ページの場合には前記データコントロール回路６＿Ｒに８ビットの書込みデータを与える。データコントロール回路６＿Ｒと６＿Ｌから出力されるリードデータはデータ出力バッファ（ＤＯＢＵＦ）１５を介してマルチプレクサ１０供給されて外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６か出力される。
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に供給されたコマンドコードとアドレス信号の一部はマルチプレクサ１０から内部コントロール回路（ＯＰＣＮＴ）１６に供給される。
前記ページアドレスバッファ１１に供給されたページアドレスはＸデコーダ４でデコードされ、そのデコード結果にしたがってメモリアレイ５からワード線を選択する。前記ページアドレスバッファ１１に供給されたＹアドレスがプリセットされるＹアドレスカウンタ１２は、特に制限されないが、１２ビットのカウンタとされ、プリセット値を起点にアドレスカウントを行なって、Ｙアドレスコントロール回路７＿Ｒ，７＿ＬにカウントされたＹアドレスを供給する。カウントされたＹアドレスは入力データコントロール回路（ＩＤＣＮＴ）１４からの書込みデータをデータレジスタ５に書込むとき、また、出力バッファ１５に供給するリードデータをデータレジスタ５から選択するときのアドレス信号に利用される。前記ページアドレスバッファ１１に供給されたＹアドレスは前記カウントされたＹアドレスの先頭アドレスに等しい。この先頭のＹアドレスをアクセス先頭Ｙアドレスと称する。
制御信号バッファ（ＣＳＢＵＦ）１８には、外部からのアクセス制御信号としてチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、パワー・オン・リードイネーブル信号ＰＲＥ、及びリセット信号／ＲＥＳが供給される。信号の先頭に付された記号“／”はその信号がローイネーブルであることを意味する。
チップイネーブル信号／ＣＥはフラッシュメモリ１の動作を選択する信号であり、ローレベルでフラッシュメモリ（デバイス）１がアクティブ（動作可能）にされ、ハイレベルでフラッシュメモリ１がスタンバイ（動作停止）にされる。リードイネーブル信号／ＲＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からのデータ出力タイミングを制御し、当該信号のクロック変化に同期してデータが読み出される。ライトイネーブル信号／ＷＥはその立ち上がりエッジで、コマンド、アドレス、及びデータをフラッシュメモリ１に取込み指示する。コマンドラッチイネーブル信号ＣＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータをコマンドとして指定する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＣＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、コマンドとして認識される。アドレスラッチイネーブル信号ＡＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータがアドレスであることを指示する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＡＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、アドレスとして認識される。ライトプロテクト信号／ＷＰはローレベルによりフラッシュメモリ１は消去及び書込み禁止とされる。パワー・オン・リードイネーブル信号ＰＲＥは電源投入後にコマンド及びアドレスを入力すること無く所定セクタのデータを読出すパワーオンリード機能を使用するときイネーブルにされる。リセット信号／ＲＥＳは電源投入後ローレベルからハイレベルに遷移されることによりフラッシュメモリ１に初期化動作を指示する。
内部コントロール回路１６は前記アクセス制御信号などに従ったインタフェース制御を行なうと共に、入力されたコマンドに従った消去処理、書込み処理及び読出し処理などの内部動作を制御する。また、内部コントロール回路１８はレディービジー信号Ｒ／Ｂを出力する。レディービジー信号Ｒ／Ｂはフラッシュメモリ１の動作中にローレベルにされ、これによって外部にビジー状態を通知する。Ｖｃｃは電源電圧、Ｖｓｓは接地電圧である。書込み処理及び消去処理に必要な高電圧は電源電圧Ｖｃｃに基づいて内部昇圧回路（図示せず）で生成される。
《ビット線に反転層を利用したメモリアレイ》
図２にはメモリアレイ３のトランジスタ配置が例示される。メモリアレイ３は、第１の制御トランジスタ２０、メモリトランジスタ２１、第２の制御トランジスタ２２、及びメモリトランジスタ２１の順に繰り返し直列された回路を複数行有する。前記メモリトランジスタ２１の選択端子（メモリゲート）は行毎にワード線ＷＬに接続される。前記第１の制御トランジスタ２０は列毎に順次制御信号ＡＧ０，ＡＧ２によってスイッチ制御される。第２の制御トランジスタ２２は列毎に順次制御信号ＡＧ１，ＡＧ３によってスイッチ制御される。要するに、第１の制御トランジスタ２０と第２の制御トランジスタ２２の合計４列の制御トランジスタ列毎に制御信号ＡＧ０〜ＡＧ３によってそのスイッチ状態が制御される。制御形態は後述するが、読み出し、書き込み、消去の動作形態に従う。前記第１の制御トランジスタ２０及び第２の制御トランジスタ２２はオンされることにより前記直列方向とは交差する方向に反転層２３、２４を形成する。反転層２３、２４はローカルなビット線及びソース線として機能される。
図３にはデバイスのワード線に沿った縦断面構造が例示される。ｐ型半導体基板３０の主面上に絶縁膜３１が形成され、前記絶縁膜３１上に所定間隔で交互に第１の方向（図３の紙面表裏方向）に第１の電極３３、第２の電極３４が複数形成される。第１の電極３３、第２の電極３４は例えばポリシリコンゲート電極材料によって形成され、前記制御トランジスタ２０，２２のゲート電極とされる。前記第１の方向と交差する第２の方向（図３の紙面左右方向）に所定間隔で前記第１の電極３３及び第２の電極３４と絶縁された複数の第３の電極３５が形成され、更に、前記第１の電極３３と第２の電極３４との間には前記第３の電極の直下で選択的に電荷を蓄積可能な電荷蓄積領域３６が形成されている。第３の電極３５はメモリトランジスタ２１のメモリゲート（ワード線ＷＬ）とされ、例えばポリシリコンゲート電極材料によって形成される。前記電荷蓄積領域３６は、例えばシリコンナイトライド膜によって構成された電荷トラップ領域、或いはポリシリコン膜によって構成されたフローティングゲート電極とされる。前記反転層２３，２４は半導体基板３０の表面に選択的に誘起される。３７で示されるものは前記電荷蓄積領域３６と半導体基板３０との間の絶縁膜である。直列に繰り返し配置された第１の制御トランジスタ２０、メモリトランジスタ２１、及び第２の制御トランジスタの間には高濃度不純物領域としての拡散層は形成されていない。
《読み出し経路の選択態様》
図４には読み出し動作における信号経路の選択態様が示される。前述の如く反転層２３はローカルなビット線として機能されるが、この反転層２３は選択スイッチ４０を介して対応するグローバルビット線ＧＬＢ０〜ＧＢＬ３…に接続される。前述の如く反転層２４はローカルなソース線として機能されるが、この反転層２４は選択スイッチ４１を介して対応するコモン線ＣＤに接続される。
読み出し動作では読み出し対象とされるメモリトランジスタ２１に対し、これに隣接する第２制御トランジスタ２２による反転層２４を回路の接地電圧（０ボルト（Ｖ））に接続し、第１の制御トランジスタ２０による反転層２３を後述する読み出し書き込み回路に接続して信号経路を形成する。ワード線ＷＬに判定選択レベル（２〜５Ｖ）が与えられているとき、メモリトランジスタ２１の閾値電圧がそれよりも低ければ反転層２３の電流が引き抜かれ、メモリトランジスタ２１の閾値電圧がそれよりも高ければ反転層２３に電流が流れず、それにより反転層２３にレベル変化を生ずるか否かを後述の読み出し書き込み回路で検出することによって、記憶情報の読み出しを行う。ここでは１個のメモリトランジスタ２１に２ビットの記憶情報を保持する４値記憶を想定しているので判定レベルは複数レベルにされる。図４に従えば、第２の制御トランジスタ２２の右隣のメモリトランジスタ２１を読み出し対象にしているので、制御信号ＡＧ２，ＡＧ１が４Ｖの選択レベルにされると共に制御信号ＡＧ０，ＡＧ３が０Ｖの非選択レベルにされる。図示はしないが、第２制御トランジスタ２２の左隣のメモリトランジスタ２１を読み出し対象とするときは、制御信号ＡＧ２，ＡＧ３が０Ｖの非選択レベルにされ、制御信号ＡＧ０，ＡＧ１が４Ｖの選択レベルにされる。
《書き込み経路の選択態様》
図５にはセルスルー書き込み方式による書き込み動作の信号経路が例示される。この書き込み動作では、書き込み対象メモリトランジスタ２１の左右両側の第１の制御トランジスタ２０を比較的大きいコンダクタンスを持つようにオン（強反転）させて反転層２３（ＧＢＬ０、ＧＢＬ１側）を形成し、その間の第２の制御トランジスタ２２を比較的小さなコンダクタンスを持つようにオン（弱反転）させて反転層２４を形成し、ワード線ＷＬに高電圧を印加してメモリトランジスタ２１をオンさせて電流経路を形成する。例えば、書き込み対象とされるメモリトランジスタ２１に隣接する第１の制御トランジスタ２０のゲートに８Ｖのような第１の電位を設定し（ＡＧ２＝８Ｖ）、その反対側の第１の制御トランジスタ２０に前記第１の電位よりも低い５Ｖのような第２の電位を設定し（ＡＧ０＝５Ｖ）、前記書き込み対象とされるメモリトランジスタ２１に隣接する第２の制御トランジスタ２２のゲートには前記第１及び第２の電圧よりも低い１Ｖのような第３の電位が印加され（ＡＧ１＝１Ｖ）。この状態で、書き込み対象とされるメモリトランジスタ２１に隣接する反転層２３（ＧＢＬ１側）には４．５Ｖのような電位を設定し、その反対側の第２制御トランジスタ２２による反転層２４及びその先の第１の制御トランジスタ２０による反転層２３（ＢＬ０側）には０Ｖのような接地電位を印加する。これにより、ＧＢＬ１側の反転層２３からＧＢＬ０側の反転層２３に電流が流れるが、書き込み対象とされるメモリトランジスタ２１のチャネルとその隣の第２の制御トランジスタ２２の小さなコンダクタンスの弱反転層２４との間に電界集中を生じ、この電界集中によってその位置で半導体基板の表面にホットエレクトロンを生じ、ホットエレクトロンがワード線ＷＬの高電位による電界でメモリトランジスタ２１の電荷蓄積領域３６に注入される。電荷蓄積領域３６に電子が注入されることによりそのメモリトランジスタ２１の閾値電圧が高くされる。書き込み動作を抑止するには図５の例に従えばＧＢＬ０側の反転層２３に印加する電圧を２Ｖとし、書き込み対象とされるメモリトランジスタ２１のチャネルとその隣の第２の制御トランジスタ２２の小さなコンダクタンスの弱反転層２４との間の電界集中によって発生するホットエレクトロンを抑制するようにすればよい。図示を省略する読み出し書き込み回路は書き込みデータに基づいてＧＢＬ０側の反転層２３に印加する電圧を制御することによって、書き込みと書き込み抑止を制御する。書き込み動作によってその閾値電圧が目的の閾値電圧に到達したかどうかはベリファイ動作によって確認する。ベリファイ動作は図４で説明した読み出し経路を選択して行うから、ベリファイ動作では読み出し書き込み回路路はＧＢＬ１側の反転層２３を介して記憶情報を読み出し、その結果を書き込みデータとしてＧＢＬ０側の反転層２３の電位の制御に反映させなければならない。読み出し書き込み回路とグローバルビット線との接続を制御する選択回路（詳細後述）によってこれを実現する。
なお、第２の制御トランジスタ２２の左隣のメモリトランジスタ２１を書き込み対象にするには書き込み電流の向きを逆にすればよい。また、ＧＢＬ１とＧＢＬ２の間のメモリトランジスタを書き込み対象とする場合には制御信号ＡＧ１を０Ｖ、ＡＧ３を１Ｖに変え、ＧＢＬ１とＧＢＬ２とに印可する電圧により書き込み電流の向きを制御することによって、動作可能な第２の制御トランジスタの位置を偶数番目と奇数番目とで入れ替えればよい。
特に図示はしないが、書き込みされたメモリトランジスタの閾値電圧状態を初期化するには、第１の制御トランジスタ２０及び第２の制御トランジスタ２２の反転層２３，２４に回路の接地電圧のような第５の電位を設定し、半導体基板を回路の接地電位に設定し、前記ワード線ＷＬに−１２Ｖの負電位のような第６の電位を設定する。これにより、電荷蓄積領域からエレクトロンが放出方向に移動され、メモリトランジスタ２１の閾値電圧が低くされる。
図６には参考として非セルスルー書き込み方式による書き込み動作の信号経路が例示される。非セルスルー方式では書き込み対象のメモリトランジスタ２１に一方で隣接する第２の制御トランジスタ２２による反転層２４から他方で隣接する第１の制御トランジスタ２０による反転層２３に書き込み電流を流す。読み出し書き込み回路による書き込み電流の制御はＧＢＬ１側から行えばよく、ベリファイ動作による読み出しデータの検出も書き込み制御と同じＧＢＬ１側から行えばよい。ただし、ホットエレクトロンを発生させるために反転層２３には低いコンダクタンスを設定しなければならないから、書き込み電流それ自体が小さくなり、書き込み時間増大、書き込み特性のばらつき増大が余儀なくされる。
《選択回路による選択態様》
図７乃至図１４には選択回路による反転層の選択態様が例示される。各図において、制御信号０は制御信号ＡＧ０、制御信号１は制御信号ＡＧ１、制御信号２は制御信号ＡＧ２、制御信号３は制御信号ＡＧ３、メモリ０は制御信号０（制御信号ＡＧ０）の左隣のメモリトランジスタ２１、メモリ１は制御信号０（制御信号ＡＧ０）の右隣のメモリトランジスタ２１、メモリ２は制御信号２（制御信号ＡＧ２）の左隣のメモリトランジスタ２１、メモリ３は制御信号２（制御信号ＡＧ２）の右隣のメモリトランジスタ２１を意味する。５０は代表的に示された読み出し書き込み回路、５１は選択回路である。各図には一つの読み出し書き込み回路５０（Ｂ）とこれに対応する連続的に並列する４本の第１の電極直下の反転層２３とに対する接続形態が示される。メモリ０を読み出し対象とするときの接続形態は図７に、メモリ０を書き込み対象とするときの接続形態は図８に示される。メモリ１を読み出し対象とするときの接続形態は図９に、メモリ１を書き込み対象とするときの接続形態は図１０に示される。メモリ２を読み出し対象とするときの接続形態は図１１に、メモリ２を書き込み対象とするときの接続形態は図１２に示される。メモリ３を読み出し対象とするときの接続形態は図１３に、メモリ３を書き込み対象とするときの接続形態は図１４に示される。図７乃至図１４に示される反転層の選択態様より明らかなように、前記選択回路５１は、一つの前記読み出し書き込み回路５０とこれに対応する連続的に並列する４本の第１の制御トランジスタ２０による反転層２３とに対し、前記４本の反転層の間に配置されたメモリトランジスタ２１のうち前記記憶情報の読出し又は書き込み対象とするメモリトランジスタの位置に応じて前記４本の反転層２３の中から処理に必要な反転層を選択して前記一つの読み出し書き込み回路５０に接続する。要するに、前記選択回路５１は同じメモリトランジスタ２１に対する読出しと書き込みには同じ読出し書き込み回路５０を使用するように読出し書き込み回路５０と前記第１の制御トランジスタ２０による反転層２３との接続を制御する。
図１５乃至図２２には選択回路５１を採用しない場合の比較例として読み出し書き込み回路５０Ａと反転層２３との割り当てを固定化したときの動作形態が示される。各図において各々の読み出し書き込み回路５０Ａには２本の反転層２３が固定的に接続される。メモリ０を読み出し対象とするときの接続形態は図１５に、メモリ０を書き込み対象とするときの接続形態は図１６に示される。メモリ１を読み出し対象とするときの接続形態は図１７に、メモリ１を書き込み対象とするときの接続形態は図１８に示される。メモリ２を読み出し対象とするときの接続形態は図１９に、メモリ２を書き込み対象とするときの接続形態は図２０に示される。メモリ３を読み出し対象とするときの接続形態は図２１に、メモリ３を書き込み対象とするときの接続形態は図２２に示される。例えば図１５と図１６を比較すれば明らかなように、メモリ０に対する読み出しでは読み出しデータの検出に読み出し書き込み回路（Ｂ）を用いるが、メモリ０に対する書き込み動作では書き込みデータに従った書き込み電流の生成制御には隣の読み出し書き込み回路（Ａ）を用いなければならない。図２１と図２２に示されるメモリ３に対する読み出しと書き込みの間でも同様の事態を生ずる。この接続形態では同一のメモリトランジスタ２１に対する書き込み動作と読み出し動作で用いる読み出し書き込み回路５０Ａが相違されるから、書き込みベリファイでリードしたデータを直接書き込み動作に反映させることができないという不都合がある。前記選択回路５１を用いることによりその不都合は解消される。
《ビット線に拡散層を利用したメモリアレイ》
今までの説明ではローカルビット線に反転層を利用したが、それに代えて拡散層を利用することも可能である。この場合には図２３に例示されるように前記第１の制御トランジスタ２０を廃止し、これに代えて、ローカルビット線を拡散層５２で構成する。したがって夫々２本の拡散層５２の間には順次メモリトランジスタ２１、第２の制御トランジスタ２２、及びメモリトランジスタ２１が直列配置される。制御信号０は制御信号ＡＧ１、制御信号１は制御信号ＡＧ３、メモリ０は制御信号０（制御信号ＡＧ１）の右隣のメモリトランジスタ２１、メモリ１は制御信号１（制御信号ＡＧ３）の左隣のメモリトランジスタ２１、メモリ２は制御信号１（制御信号ＡＧ３）の右隣のメモリトランジスタ２１、メモリ３は制御信号０（制御信号ＡＧ１）の左隣のメモリトランジスタ２１を意味する。
図２３乃至図３０には選択回路５１による拡散層５２の選択態様が例示される。各図には一つの読み出し書き込み回路５０（Ｂ）とこれに対応する連続的に並列する４本の拡散層５２とに対する接続形態が示される。メモリ０を読み出し対象とするときの接続形態は図２３に、メモリ０を書き込み対象とするときの接続形態は図２４に示される。メモリ１を読み出し対象とするときの接続形態は図２５に、メモリ１を書き込み対象とするときの接続形態は図２６に示される。メモリ２を読み出し対象とするときの接続形態は図２７に、メモリ２を書き込み対象とするときの接続形態は図２８に示される。メモリ３を読み出し対象とするときの接続形態は図２９に、メモリ３を書き込み対象とするときの接続形態は図３０に示される。上述の図７乃至図１４と同様に、前記選択回路５１は、一つの前記読み出し書き込み回路５０とこれに対応する連続的に並列する４本の拡散層５２とに対し、前記４本の拡散層５２の間に配置されたメモリトランジスタ２１のうち前記記憶情報の読出し又は書き込み対象とするメモリトランジスタの位置に応じて前記４本の拡散層５２の中から処理に必要な拡散層５２を選択して前記一つの読み出し書き込み回路５０に接続する。要するに、前記選択回路５１は同じメモリトランジスタ２１に対する読出しと書き込みには同じ読出し書き込み回路５０を使用するように読出し書き込み回路５０と前記拡散層５２との接続を制御する。
図３１乃至図３８には選択回路５１を採用しない場合の比較例として読み出し書き込み回路５０Ａと拡散層５２との割り当てを固定化したときの動作形態が示される。各図において各々の読み出し書き込み回路５０Ａには２本の拡散層５２が固定的に接続される。メモリ０を読み出し対象とするときの接続形態は図３１に、メモリ０を書き込み対象とするときの接続形態は図３２に示される。メモリ１を読み出し対象とするときの接続形態は図３３に、メモリ１を書き込み対象とするときの接続形態は図３４に示される。メモリ２を読み出し対象とするときの接続形態は図３５に、メモリ２を書き込み対象とするときの接続形態は図３６に示される。メモリ３を読み出し対象とするときの接続形態は図３７に、メモリ３を書き込み対象とするときの接続形態は図３８に示される。例えば図３１と図３２を比較すれば明らかなように、メモリ０に対する読み出しでは読み出しデータの検出に読み出し書き込み回路（Ｂ）を用いるが、メモリ０に対する書き込み動作では書き込みデータに従った書き込み電流の生成制御には隣の読み出し書き込み回路（Ａ）を用いなければならない。図３７と図３８に示されるメモリ３に対する読み出しと書き込みの間でも同様の事態を生ずる。この接続形態では同一のメモリトランジスタ２１に対する書き込み動作と読み出し動作で用いる読み出し書き込み回路５０Ａが相違されるから、書き込みベリファイでリードしたデータを直接書き込み動作に反映させることができないという不都合がある。前記選択回路５１を用いることによりその不都合は解消される。
《書き込み読み出し回路と選択回路》
図３９には書き込み読み出し回路５０と選択回路５１が示される。図３９において書き込み読み出し回路５０と選択回路５１は、２本のグローバルビット線（ＧＢＬ＜ｉ＞、ＧＢＬ＜ｉ＋１＞、）毎の回路ユニット５４と、隣接する回路ユニット５４同士を選択的に直列接続するＭＯＳトランジスタ５５とによって構成され、書き込み読み出し回路５０と選択回路５１は混然一体に図示されている。双方の構成要素を区別するなら、ＭＯＳトランジスタ５５、５６、５７、７２、７３によって選択回路５１が構成され、その他の回路要素によって書き込み読み出し回路５０が構成される。図においてｐチャネル型ＭＯＳトランジスタにはその基体ゲートの矢印を付してｎチャネル型ＭＯＳトランジスタと区別してある。
回路ユニット５４の構成を説明する。回路ユニット５４はＳＬＰとＳＬＮを動作電源ノードとするスタティックラッチ６０を有し、一方の入出力ノードはセンスノード（ＳＬ Ｓｅｎｓｅ）、他方の入出力ノードはリファレンスノード（ＳＬ Ｒｅｆ）とされる。前記センスノードとリファレンスノードはカラム選択信号ＹＳにてスイッチ制御されるセレクトＭＯＳトランジスタ６１、６２を介して外部インタフェース端子ＩＯＲ＜ｎ＞、ＩＯＳ＜ｎ＞に接続可能にされ、また、信号ＲＳＡＳ、ＲＳＡＲにてスイッチ制御されるセンスラッチセットＭＯＳトランジスタ６３，６４を介してプリチャージ電源ノードＦＲＳＡに接続される。前記センスノードとリファレンスノードの初期化動作では信号ＲＳＡＳ、ＲＳＡＲのレベルが相違されることにより、リファレンスノードはセンスノードの大凡半分のレベルにプリチャージされる。センスノードはセンスＭＯＳトランジスタ６５、信号ＳＥＮＳＥにてスイッチ制御されるセンスイネーブルＭＯＳトランジスタ６６を介して回路の接地電位に接続される。センスＭＯＳトランジスタ６５のゲートはグローバルビット線に至るノード６７に結合され、センスＭＯＳトランジスタ６５は読み出し対象とされるグローバルビット線のレベルに応じてスイッチ制御され、これによってセンスノードのレベルを選択的にローレベルに反転させる。これによってスタティックラッチ６０はメモリトランジスタの記憶情報を検出してラッチすることができる。また、スタティックラッチ６０は外部インタフェース端子ＩＯＲ＜ｎ＞、ＩＯＳ＜ｎ＞からの書き込みデータをラッチすることができる。
センスノードには信号ＴＲにてスイッチ制御される分離ＭＯＳトランジスタ６８を介してグローバルビット線に至るノード６９に結合され、当該ノード６９は信号ＰＣにてスイッチ制御される書き込み阻止用プリチャージイネーブルＭＯＳトランジスタ７０及び書き込み阻止用プリチャージＭＯＳトランジスタ７１を経由してプリチャージ電源ＦＰＣに接続される。前記ＭＯＳトランジスタ７１はセンスノードのレベルに従ってスイッチ制御される。スタティックラッチ６０に書き込みデータをラッチしたときリファレンスノードがハイレベルのとき、ノード６９は予めプリチャージ電源ＦＰＣによって充電されてから、リファレンスノードのハイレベルに到達する。スタティックラッチ６０が書き込みデータをラッチしたときリファレンスノードがローレベルであればノード６９はリファレンスノードのローレベルに到達する。
前記ノード６９は、信号ＳＴＲ０＜０＞によってスイッチ制御されるＭＯＳトランジスタ７２及び信号ＳＴＲ１＜０＞によってスイッチ制御されるＭＯＳトランジスタ５６を介してグローバルビット線ＧＢＬ＜ｉ＞に接続される。前記ノード６７は、信号ＳＴＲ０＜１＞によってスイッチ制御されるＭＯＳトランジスタ７３及び信号ＳＴＲ１＜１＞によってスイッチ制御されるＭＯＳトランジスタ５７を介してグローバルビット線ＧＢＬ＜ｉ＋１＞に接続される。後段の回路ユニット５４におけるＭＯＳトランジスタ５６と７２の結合ノードは、信号ＳＬＴＲによってスイッチ制御されるＭＯＳトランジスタ５５を介して前段の回路ユニット５４におけるＭＯＳトランジスタ５７と７３の結合ノードに選択的に接続可能にされる。ノード６７と６９は配線にて結合されている。したがってスタティックラッチ６０はＭＯＳトランジスタ５５、５６、５７、７２、７３のスイッチ制御状態に応じて４本のグローバルビット線の中から選択された何れか１本に接続可能にされる。各々のグローバルビット線ＧＢＬ＜ｉ＞、ＧＢＬ＜ｉ＋１＞に対応して読み出し及び書き込み用のビット線プリチャージＭＯＳトランジスタ７４、７５が設けられている。ビット線プリチャージＭＯＳトランジスタ７４，７５はプリチャージ電源ＦＲＰＣ＜０＞、ＦＲＰＣ＜１＞に接続され、信号ＲＰＣ＜０＞、ＲＰＣ＜１＞によってスイッチ制御される。
なお、７６で示されるＭＯＳトランジスタはスタティックラッチ６０にメモリＶｔｈ“Ｈ”のデータがラッチされたときオフ状態にされるトランジスタであり、書き込みベリファイ時に当該メモリトランジスタの書き込み完了を示す信号ＥＣを生成するのに用いられる。
図４０には書き込み読み出し回路５０と選択回路５１における回路ユニット５４の読出し動作タイミングが示される。読出し対象とされるメモリトランジスタ２１の閾値電圧が低い消去状態の場合（メモリＶｔｈ“Ｌ”）、グローバルビット線（ＧＢＬ）はプリチャージレベルからディスチャージされ、ＭＯＳトランジスタ６５はオフ状態を維持し、センスノードはハイレベルを保つ。これに対し、読出し対象とされるメモリトランジスタ２１の閾値電圧が高い書き込み状態の場合（メモリＶｔｈ“Ｈ”）、ＧＢＬはプリチャージレベルを維持し、ＭＯＳトランジスタ６５がオン状態に反転し、センスノードはローレベルに反転される。
図４１には書き込み読み出し回路５０と選択回路５１における回路ユニット５４の書き込み（Ｐｒｏｇｒａｍ）動作タイミングが示される。書き込み選択とされるメモリトランジスタが接続されたソース側ＧＢＬは、書き込みデータをラッチしたスタティックラッチ６０のリファレンスノードのローレベルに応答して回路の接地電位にされ、ドレイン側ＧＢＬは、トランジスタ７４によって書き込み電圧にプリチャージされる。これにより、メモリトランジスタ２１に書き込み電流が流れ、これによって発生するホットエレクトロンがメモリトランジスタ２１の電荷蓄積領域に注入される。書き込み非選択とされるメモリトランジスタが接続されたソース側ＧＢＬは、書き込みデータをラッチしたスタティックラッチ６０のリファレンスノードのハイレベルに応答して書き込み電位に充電され、また、ドレイン側ＧＢＬはトランジスタ７４によって書き込み電圧にプリチャージされる。これにより、メモリトランジスタ２１には書き込み電流が流れず、メモリトランジスタ２１の電荷蓄積領域に対する電子の注入が抑止される。
図４２には比較例として説明した図１５乃至図２２で用いる読出し書き込み回路５０Ａが例示される。図３９の回路ユニット５４に対してトランジスタ５６，５７が設けられておらず、ユニット間のゲートトランジスタ５５が配置されていない点が相違される。図４２に示される読出し書き込み回路５０Ａは予め決められた２本のグローバルビット線と選択的に接続可能にされるに過ぎない。
図４３乃至図５０には図３９の構成に従った書き込み読み出し回路５０と選択回路５１による反転層２３の接続態様が例示される。メモリ０を読み出し対象とするときの接続形態は図４３に、メモリ０を書き込み対象とするときの接続形態は図４４に示される。メモリ１を読み出し対象とするときの接続形態は図４５に、メモリ１を書き込み対象とするときの接続形態は図４６に示される。メモリ２を読み出し対象とするときの接続形態は図４７に、メモリ２を書き込み対象とするときの接続形態は図４８に示される。メモリ３を読み出し対象とするときの接続形態は図４９に、メモリ３を書き込み対象とするときの接続形態は図５０に示される。
《選択回路５１による接続形態の別の例》
図３９で説明した書き込み読み出し回路５０と選択回路５１による反転層２３の接続形態は一つの書き込み読み出し回路５０を左右に並設された４本のＧＢＬの範囲でアクセス動作に合わせて接続を選択するようにした。図３９の構成はこれに限定されず、一つの書き込み読み出し回路５０を左右に並設された３本のＧＢＬの範囲でアクセス動作に合わせて接続を選択するように動作させることも可能である。この場合、図１３で説明したメモリ３の読み出し動作では図５１の接続形態を選択すればよい。また、図１４で説明したメモリ３の書き込み動作では図５２の接続形態を選択すればよい。メモリ０，１，２に対するアクセスでは図７乃至図１２で説明したのと同じ接続態様を選択すればよい。
上記と同様に、反転層２３の代わりに拡散層５２を用いるメモリアレイ構成においても、図２９及び図３０で説明した接続態様に代えて図５３及び図５４の接続態様を選択してもよい。メモリ０，１，２に対するアクセスでは図２３乃至図２８で説明したのと同じ接続態様を選択すればよい。
上記図５１の接続態様に対応する更に詳細な接続態様は図５５に例示され、上記図５２の接続態様に対応する更に詳細な接続態様は図５６に例示される。図５５は図４９の接続形態に代えて採用される接続態様であり、図５６は図５０の接続形態に代えて採用される接続態様である。
《書き込み読み出し回路と選択回路の別の例》
図５７には書き込み読み出し回路５０と選択回路５１の別の例が示される。図５７において書き込み読み出し回路５０と選択回路５１は、２本のグローバルビット線（ＧＢＬ＜ｉ＞、ＧＢＬ＜ｉ＋１＞、）毎の回路ユニット５４Ａと、隣接する回路ユニット５４Ａ同士を選択的に直列接続するＭＯＳトランジスタ５５とによって構成され、書き込み読み出し回路５０と選択回路５１は混然一体に図示されている。双方の構成要素を区別するなら、ＭＯＳトランジスタ５５、５６、５７、７２によって選択回路５１が構成され、その他の回路要素によって書き込み読み出し回路５０が構成される。図においてｐチャネル型ＭＯＳトランジスタにはその基体ゲートの矢印を付してｎチャネル型ＭＯＳトランジスタと区別してある。図３９との回路構成上の相違点はトランジスタ７３を削除したことである。機能的には回路ユニット５４Ａに対応される２本のグローバルビット線ＧＢＬ＜ｉ＞、ＧＢＬ＜ｉ＋１＞とその上位の１本のグローバルビット線ＧＢＬ＜ｉ＋２＞の３本のグローバルビット線の範囲で読み出し書き込み回路との接続を制御するようになっている点が図３９の構成とは相違される。その他の構成は図３９と同じであり、同一回路要素新は同一符号を付してその詳細な説明を省略する。
図５８乃至図６５には図５７の構成に従った書き込み読み出し回路５０と選択回路５１による反転層２３の接続態様が例示される。メモリ０を読み出し対象とするときの接続形態は図５８に、メモリ０を書き込み対象とするときの接続形態は図５９に示される。メモリ１を読み出し対象とするときの接続形態は図６０に、メモリ１を書き込み対象とするときの接続形態は図６１に示される。メモリ２を読み出し対象とするときの接続形態は図６２に、メモリ２を書き込み対象とするときの接続形態は図６３に示される。メモリ３を読み出し対象とするときの接続形態は図６４に、メモリ３を書き込み対象とするときの接続形態は図６５に示される。
以上説明したフラッシュメモリ１によれば、一つのメモリトランジスタ２１に対する書き込みでは隣の第１の制御トランジスタ２０による反転層２３を一方の電流経路とし、反対側に隣接する第２の制御トランジスタ２２と別のメモリトランジスタ２１とをまたいでその先に位置する別の第１の制御トランジスタ２０による反転層２３を他方の電流経路として用いる。このセルスルー書き込み方式によると、メモリトランジスタ２１から第２の制御トランジスタ２２に書き込み電流が流れるとき、メモリトランジスタ２１と第２の制御トランジスタ２２との間に大きな電界集中を生じさせるには第２のトランジスタ２２のコンダクタンスだけを小さくすればよい。書き込み電流を流すための配線として機能される第１の制御トランジスタ２０における反転層２３のコンダクタンスを小さくすることを要しない。したがって記憶情報に対する書き込み性能を向上させることができる。
更に、セルスルー書き込み方式のように書き込み電流の供給に利用する一対の第１の制御トランジスタ２０が相互に離れることになる場合であっても、同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路５０を使用するように読出し書き込み回路５０と前記第１の制御トランジスタ２０による反転層２３との接続を制御する選択回路を採用するから、セルスルー書き込み方式による書き込み動作を保証することができる。図２２等の比較例に示されるように隣接２本の反転層毎に固有の読出し書き込み回路を１個割り当てる構成の場合には、異なる読出し書き込み回路の間に配置されているメモリトランジスタに対して、読出し動作ではメモリトランジスタ２１のドレイン側の反転層を介して記憶情報をラッチするが、セルスルー書き込み方式による書き込み動作ではメモリトランジスタのソース側電位を制御する読出し書き込み回路は読み出し動作で用いる読出し書き込み回路とは別の回路を用いなければならず、ベリファイのために読出したデータを書き込み動作に直接反映させることができない。選択回路５１によりこの不都合を解消することができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、メモリトランジスタは４値記憶に限定されず２値記憶であってもよい。また、不揮発性メモリは並列動作可能な複数バンクを有する構成に限定されない。不揮発性メモリはシステムＬＳＩもしくはマイクロコンピュータなどのオンチップメモリにも適用可能である。更に本発明はフラッシメモリに限定されず、ＥＥＰＲＯＭ、その他の記憶形式の不揮発性メモリにも広く適用することができる。
本発明の一例に係るフラッシュメモリのブロック図である。 メモリアレイのトランジスタ配置を例示する回路図である。 デバイスのワード線に沿った縦断面構造を例示する断面図である。 読み出し動作における信号経路の選択態様を例示する回路図である。 セルスルー書き込み方式による書き込み動作の信号経路を例示する回路図である。 参考として非セルスルー書き込み方式による書き込み動作の信号経路を例示する回路図である。 選択回路による反転層の選択態様としてメモリ０を読み出し対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ０を書き込み対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ１を読み出し対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ１を書き込み対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ２を読み出し対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ２を書き込み対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ３を読み出し対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ３を書き込み対象とするときの接続形態を示す回路図である。 選択回路を採用しない場合の比較例として読み出し書き込み回路と反転層との割り当てを固定化したときの動作形態としてメモリ０を読み出し対象とするときの接続形態を示す回路図である。 選択回路を採用しない場合の比較例として読み出し書き込み回路と反転層との割り当てを固定化したときの動作形態としてメモリ０を書き込み対象とするときの接続形態を示す回路図である。 選択回路を採用しない場合の比較例として読み出し書き込み回路と反転層との割り当てを固定化したときの動作形態としてメモリ１を読み出し対象とするときの接続形態を示す回路図である。 選択回路を採用しない場合の比較例として読み出し書き込み回路と反転層との割り当てを固定化したときの動作形態としてメモリ１を書き込み対象とするときの接続形態を示す回路図である。 選択回路を採用しない場合の比較例として読み出し書き込み回路と反転層との割り当てを固定化したときの動作形態としてメモリ２を読み出し対象とするときの接続形態を示す回路図である。 選択回路を採用しない場合の比較例として読み出し書き込み回路と反転層との割り当てを固定化したときの動作形態としてメモリ２を書き込み対象とするときの接続形態を示す回路図である。 選択回路を採用しない場合の比較例として読み出し書き込み回路と反転層との割り当てを固定化したときの動作形態としてメモリ３を読み出し対象とするときの接続形態を示す回路図である。 選択回路を採用しない場合の比較例として読み出し書き込み回路と反転層との割り当てを固定化したときの動作形態としてメモリ３を書き込み対象とするときの接続形態を示す回路図である。 拡散層を用いたとき選択回路による接続態様としてメモリ０を読み出し対象とするときの接続形態を示す回路図である。 拡散層を用いたとき選択回路による接続態様としてメモリ０を書き込み対象とするときの接続形態を示す回路図である。 拡散層を用いたとき選択回路による接続態様としてメモリ１を読み出し対象とするときの接続形態を示す回路図である。 拡散層を用いたとき選択回路による接続態様としてメモリ１を書き込み対象とするときの接続形態を示す回路図である。 拡散層を用いたとき選択回路による接続態様としてメモリ２を読み出し対象とするときの接続形態を示す回路図である。 拡散層を用いたとき選択回路による接続態様としてメモリ２を書き込み対象とするときの接続形態を示す回路図である。 拡散層を用いたとき選択回路による接続態様としてメモリ３を読み出し対象とするときの接続形態を示す回路図である。 拡散層を用いたとき選択回路による接続態様としてメモリ３を書き込み対象とするときの接続形態を示す回路図である。 選択回路５１を採用しない場合の比較例として読み出し書き込み回路と拡散層との割り当てを固定化したときの動作形態としてメモリ０を読み出し対象とするときの接続形態を示す回路図である。 選択回路５１を採用しない場合の比較例として読み出し書き込み回路と拡散層との割り当てを固定化したときの動作形態としてメモリ０を書き込み対象とするときの接続形態を示す回路図である。 選択回路５１を採用しない場合の比較例として読み出し書き込み回路と拡散層との割り当てを固定化したときの動作形態としてメモリ１を読み出し対象とするときの接続形態を示す回路図である。 選択回路５１を採用しない場合の比較例として読み出し書き込み回路と拡散層との割り当てを固定化したときの動作形態としてメモリ１を書き込み対象とするときの接続形態を示す回路図である。 選択回路５１を採用しない場合の比較例として読み出し書き込み回路と拡散層との割り当てを固定化したときの動作形態としてメモリ２を読み出し対象とするときの接続形態を示す回路図である。 選択回路５１を採用しない場合の比較例として読み出し書き込み回路と拡散層との割り当てを固定化したときの動作形態としてメモリ２を書き込み対象とするときの接続形態を示す回路図である。 選択回路５１を採用しない場合の比較例として読み出し書き込み回路と拡散層との割り当てを固定化したときの動作形態としてメモリ３を読み出し対象とするときの接続形態を示す回路図である。 選択回路５１を採用しない場合の比較例として読み出し書き込み回路と拡散層との割り当てを固定化したときの動作形態としてメモリ３を書き込み対象とするときの接続形態を示す回路図である。 書き込み読み出し回路と選択回路の詳細な一例を示す回路図である。 書き込み読み出し回路と選択回路における回路ユニットの読出し動作タイミングを示すタイミングチャートである。 書き込み読み出し回路と選択回路における回路ユニットの書き込み動作タイミングを示すタイミングチャートである。 比較例として説明した図１５乃至図２２で用いる読出し書き込み回路の詳細な一例を示す回路図である。 図３９の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ０を読み出し対象とするときの接続形態を示す回路図である。 図３９の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ０を書き込み対象とするときの接続形態を示す回路図である。 図３９の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ１を読み出し対象とするときの接続形態を示す回路図である。 図３９の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ１を書き込み対象とするときの接続形態を示す回路図である。 図３９の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ２を読み出し対象とするときの接続形態を示す回路図である。 図３９の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ２を書き込み対象とするときの接続形態を示す回路図である。 図３９の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ３を読み出し対象とするときの接続形態を示す回路図である。 図３９の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ３を書き込み対象とするときの接続形態を示す回路図である。 一つの書き込み読み出し回路を左右に並設された３本のＧＢＬの範囲でアクセス動作に合わせて接続を選択するように動作させるときメモリ３の読み出し動作における接続形態を示す回路図である。 一つの書き込み読み出し回路を左右に並設された３本のＧＢＬの範囲でアクセス動作に合わせて接続を選択するように動作させるときメモリ３の書き込み動作における接続形態を示す回路図である。 反転層の代わりに拡散層を用いるメモリアレイ構成において一つの書き込み読み出し回路を左右に並設された３本のＧＢＬの範囲で接続を選択するように動作させるときメモリ３の読み出し動作における接続形態を示す回路図である。 反転層の代わりに拡散層を用いるメモリアレイ構成において一つの書き込み読み出し回路を左右に並設された３本のＧＢＬの範囲で接続を選択するように動作させるときメモリ３の書き込み動作における接続形態を示す回路図である。 図５２の接続態様に対応する更に詳細な接続態様として図４９の接続形態に代えて採用される接続態様を示す回路図である。 図５２の接続態様に対応する更に詳細な接続態様として図５０の接続形態に代えて採用される接続態様を示す回路図である。 書き込み読み出し回路と選択回路の別の例を示す回路図である。 図５７の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ０を読み出し対象とするときの接続形態を示す回路図である。 図５７の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ０を書き込み対象とするときの接続形態を示す回路図である。 図５７の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ１を読み出し対象とするときの接続形態を示す回路図である。 図５７の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ１を書き込み対象とするときの接続形態を示す回路図である。 図５７の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ２を読み出し対象とするときの接続形態を示す回路図である。 図５７の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ２を書き込み対象とするときの接続形態を示す回路図である。 図５７の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ３を読み出し対象とするときの接続形態を示す回路図である。 図５７の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ３を書き込み対象とするときの接続形態を示す回路図である。
符号の説明
１ フラッシュメモリ
３ メモリアレイ
２０ 第１の制御トランジスタ
２１ メモリトランジスタ
２２ 第２の制御トランジスタ
２３ 反転層
２４ 反転層
ＷＬ ワード線
３１ 絶縁膜
３３ 第１の電極
３４ 第２の電極
３５ 第３の電極
３６ 電荷蓄積領域
３７ 絶縁膜
５０ 読出し書き込み回路
５１ 選択回路
５２ 拡散層（拡散層配線）
６０スタティックラッチ
ＳＬ Ｒｅｆ リファレンスノード
ＳＬ Ｓｅｎｓｅ センスノード
６５ 検出用トランジスタ
７１ 電流供給用トランジスタ

Claims (18)

  1. 第１の制御トランジスタ、メモリトランジスタ、第２の制御トランジスタ、及びメモリトランジスタの順に繰り返し直列された回路を有し、前記第１の制御トランジスタ及び第２の制御トランジスタはオンされることにより前記直列方向とは交差する方向に反転層を形成し、メモリトランジスタに対する記憶情報の読出しと書き込みに利用される読出し書き込み回路と、前記第１の制御トランジスタによる反転層と前記読み出し書き込み回路との接続を選択する選択回路とを有し、読み出し動作において第２の制御トランジスタとその左右一方の第１の制御トランジスタをオンさせて左右一方のメモリトランジスタの読出しを行い、書き込み動作において第２の制御トランジスタの左右両側の第１の制御トランジスタをオンさせて左右一方のメモリトランジスタを介して他方のメモリトランジスタに書き込みを行なう不揮発性メモリであって、
    前記選択回路は同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路を使用するように読出し書き込み回路と前記第１の制御トランジスタによる反転層との接続を制御する不揮発性メモリ。
  2. 第１の制御トランジスタ、メモリトランジスタ、第２の制御トランジスタ、及びメモリトランジスタの順に繰り返し直列された回路を有し、前記第１の制御トランジスタ及び第２の制御トランジスタはオンされることにより前記直列方向とは交差する方向に反転層を形成し、メモリトランジスタに対する記憶情報の読出しと書き込みに利用される読出し書き込み回路と、前記反転層と前記読み出し書き込み回路との接続を選択する選択回路とを有し、メモリトランジスタに隣接する第１の制御トランジスタによる反転層に信号を読み出して記憶情報の読み出しを行い、書き込み対象とされるメモリトランジスタにその隣の第２の制御トランジスタとメモリトランジスタを介してホットエレクトロンの注入を行なって記憶情報の書き込みを行なう不揮発性メモリであって、
    読出し動作において前記選択回路は、読出し対象とされるメモリトランジスタに隣接する一方の第１の制御トランジスタによる反転層を前記読出し書き込み回路に接続し、
    書き込み動作において前記選択回路は、書き込み動作対象とされるメモリトランジスタを挟む一対第１の制御トランジスタによる反転層を前記読出し書き込み回路に接続し、
    前記選択回路は同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路を使用するように読出し書き込み回路と前記第１の制御トランジスタによる反転層との接続を制御する不揮発性メモリ。
  3. 半導体基板の主面上に形成された絶縁膜と、
    前記絶縁膜上に所定間隔で交互に第１の方向に複数形成された第１の電極及び第２の電極と、
    前記絶縁膜上に前記第１の方向と交際する第２の方向に所定間隔で形成され前記第１の電極及び第２の電極と絶縁された複数の第３の電極と、
    前記第１の電極と第２の電極との間に配置され前記第３の電極の直下で選択的に電荷を蓄積可能な電荷蓄積領域と、
    前記電荷蓄積領域に保持された電荷の状態に応ずる記憶情報の読出しと前記電荷蓄積領域に対する電荷保持状態を制御する記憶情報の書き込みとに用いられる読み出し書き込み回路と、
    前記第１の電極直下に選択的に形成される反転層と前記読み出し書き込み回路との接続を選択する選択回路とを有し、
    前記記憶情報の読み出しにおいて前記読出し書き込み回路は、読出し対象とされる電荷蓄積領域に隣接する左右の第１の電極直下の反転層と第２の電極直下の反転層とを用いて記憶情報を検出し、
    前記記憶情報の書き込みにおいて前記読出し書き込み回路は、書き込み対象とされる電荷蓄積領域に隣接する左右の一方の第１の電極直下の反転層から他方の第２の電極直下の弱反転層、その隣の第３の電極下の反転層、その隣の第１の電極直下の反転層に至る電流経路を用いて電荷保持状態を制御し、
    前記選択回路は同じ電荷蓄積領域に対する記憶情報の読出しと書き込みに同じ読出し書き込み回路を使用するように読出し書き込み回路と前記第１の電極による反転層との接続を制御する不揮発性メモリ。
  4. 前記読出し書き込み回路は、スタティックラッチと、記憶情報の読出し動作において前記スタティックラッチの一方の入出力ノードをリファレンスノードとするとき前記スタティックラッチの他方の入出力ノードを前記第１の電極による反転層のレベルに応答してレベル変化させる検出用トランジスタと、記憶情報の書き込み動作において前記スタティックラッチが保持する書き込みデータに応じて前記電流経路に選択的に電流を供給する電流供給用トランジスタとを有する請求項３記載の不揮発性メモリ。
  5. 前記選択回路は、一つの前記読み出し書き込み回路とこれに対応する連続的に並列する４本の第１の電極直下の反転層とに対し、前記４本の第１の電極の間に配置された電荷蓄積領域のうち前記記憶情報の読出し又は書き込み対象とする電荷蓄積領域の位置に応じて前記４本の第１の電極直下の反転層の中から処理に必要な反転層を選択して前記一つの読み出し書き込み回路に接続する請求項４記載の不揮発性メモリ。
  6. 前記選択回路は、一つの前記読み出し書き込み回路とこれに対応する連続的に並列する３本の第１の電極直下の反転層とに対し、前記３本の第１の電極の間に配置された電荷蓄積領域のうち前記記憶情報の読出し又は書き込み対象とする電荷蓄積領域の位置に応じて前記３本の第１の電極直下の反転層の中から処理に必要な反転層を選択して前記一つの読み出し書き込み回路に接続する請求項４記載の不揮発性メモリ。
  7. 前記記憶情報を書き込む動作において、前記読出し書き込み回路は書き込み対象とされる電荷蓄積領域に隣接する第１の電極に第１の電位を設定し、その反対側の第１の電極に前記第１の電位よりも低い第２の電位を設定し、前記電荷蓄積領域に隣接する第２の電極には前記一対の第１の電極に印加する電圧よりも低い第３の電位が印加され、これによって、前記第３の電位が印加された第２の電極直下の反転層と隣の電荷蓄積領域直下のチャネルとの境界部分でホットエレクトロンが発生され、前記第３の電極には前記ホットエレクトロンを前記蓄積領域に注入させる高電位が印加される請求項６記載の半導体メモリ。
  8. 前記記憶情報の読出し動作において、前記読み出し書き込み回路は読み出し対象とされる電荷蓄積領域に隣接する第１の電極直下の反転層を第４の電位にプリチャージし、その反対側の第２の電極直下の反転層が前記第４の電位よりも低い電位に強制され、これによって、前記読出し書き込み回路は前記プリチャージされた第１の電位に対する変化の有無を検出する請求項７記載の不揮発性メモリ。
  9. 前記電荷保持状態を初期化する動作が可能にされ、この初期化動作において、第１の電極直下の反転層及び第２の電極直下の反転層に第５の電位が設定され、前記第３の電極に前記第５の電位よりも低い負の第６の電位が設定され、これにより、前記第６の電位が設定された第３の電極直下の電荷蓄積領域からエレクトロンが放出方向に移動される請求項８記載の半導体メモリ。
  10. ２本の配線間に２個のメモリトランジスタと１個の制御トランジスタが交互に直列配置され、前記制御トランジスタはオンされることにより前記配線に並行な方向に反転層を形成し、メモリトランジスタに対する記憶情報の読出しと書き込みに利用される読出し書き込み回路と、前記反転層と前記読み出し書き込み回路との接続を選択する選択回路とを有し、読み出し動作において中央の制御トランジスタに反転層を形成し、左右一方の配線と中央の制御トランジスタ下の反転層との間のメモリトランジスタの読出しを行い、書き込み動作において左右の配線と左右一方のメモリトランジスタを介して他方に書き込みを行なう不揮発性メモリであって、
    前記選択回路は同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路を使用するように読出し書き込み回路と前記配線との接続を制御する不揮発性メモリ。
  11. ２本の配線の間に２個のメモリトランジスタと１個の制御トランジスタが交互に直列配置され、前記制御トランジスタはオンされることにより前記配線に並行な方向に反転層を形成し、メモリトランジスタに対する記憶情報の読出しと書き込みに利用される読出し書き込み回路と、前記反転層と前記読み出し書き込み回路との接続を選択する選択回路とを有し、メモリトランジスタに隣接する配線に信号を読み出して記憶情報の読み出しを行い、書き込み対象とされるメモリトランジスタにはその隣の制御トランジスタとメモリトランジスタを介してホットエレクトロンの注入を行なって記憶情報の書き込みを行なう不揮発性メモリであって、
    読出し動作において前記選択回路は、読出し対象とされるメモリトランジスタに隣接する一方の配線を前記読出し書き込み回路に接続し、
    書き込み動作において前記選択回路は、書き込み動作対象とされるメモリトランジスタを挟む一対の配線を前記読出し書き込み回路に接続し、
    前記選択回路は同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路を使用するように読出し書き込み回路と前記配線との接続を制御する不揮発性メモリ。
  12. 半導体基板の主面上に形成された絶縁膜と、
    前記半導体基板の主面上に所定間隔で第１の方向に拡散層で形成された複数の第１の電極と、
    前記絶縁膜上に前記第１の電極交互に前記第１の方向に形成された複数の第２の電極と、
    前記絶縁膜上に前記第１の方向に交際する第２の方向に所定間隔で形成され前記第１の電極及び第２の電極と絶縁された複数の第３の電極と、
    前記第１の電極と第２の電極との間に配置され前記第３の電極の直下で選択的に電荷を蓄積可能な電荷蓄積領域と、
    前記電荷蓄積領域に保持された電荷の状態に応ずる記憶情報の読出しと前記電荷蓄積領域に対する電荷保持状態を制御する記憶情報の書き込みとに用いられる読み出し書き込み回路と、
    前記第１の電極と前記読み出し書き込み回路との接続を選択する選択回路とを有し、
    前記記憶情報の読み出しにおいて前記読出し書き込み回路は、読出し対象とされる電荷蓄積領域に隣接する左右の第１の電極と第２の電極直下の反転層とを用いて記憶情報を検出し、
    前記記憶情報の書き込みにおいて前記読出し書き込み回路は、書き込み対象とされる電荷蓄積領域に隣接する左右の一方の第１の電極から他方の第２の電極直下の弱反転層、その隣の第３の電極下の反転層、その隣の第１の電極に至る電流経路を用いて電荷保持状態を制御し、
    前記選択回路は同じ電荷蓄積領域に対する記憶情報の読出しと書き込みに同じ読出し書き込み回路を使用するように読出し書き込み回路と前記第１の電極による反転層との接続を制御する不揮発性メモリ。
  13. 前記読出し書き込み回路は、スタティックラッチと、記憶情報の読出し動作において前記スタティックラッチの一方の入出力ノードをリファレンスノードとするとき前記スタティックラッチの他方の入出力ノードを前記第１の電極のレベルに応答してレベル変化させる検出用トランジスタと、記憶情報の書き込み動作において前記スタティックラッチが保持する書き込みデータに応じて前記電流経路に選択的に電流を供給する電流供給用トランジスタとを有する請求項１２記載の不揮発性メモリ。
  14. 前記選択回路は、一つの前記読み出し書き込み回路とこれに対応する連続的に並列する４本の第１の電極とに対し、前記４本の第１の電極の間に配置された電荷蓄積領域のうち前記記憶情報の読出し又は書き込み対象とする電荷蓄積領域の位置に応じて前記４本の第１の電極の中から処理に必要な反転層を選択して一つの前記読み出し書き込み回路に接続する請求項１３記載の不揮発性メモリ。
  15. 前記選択回路は、一つの前記読み出し書き込み回路とこれに対応する連続的に並列する３本の第１の電極とに対し、前記３本の第１の電極の間に配置された電荷蓄積領域のうち前記記憶情報の読出し又は書き込み対象とする電荷蓄積領域の位置に応じて前記３本の第１の電極の中から処理に必要な反転層を選択して一つの前記読み出し書き込み回路に接続する請求項１３記載の不揮発性メモリ。
  16. 前記記憶情報を書き込む動作において、前記読出し書き込み回路は書き込み対象とされる電荷蓄積領域に隣接する一方の第１の電極に第１の電位を設定し、その反対側の第１の電極に前記第１の電位よりも低い第２電位を設定し、前記電荷蓄積領域に隣接する第２の電極には当該第２の電極直下の反転層と隣の電荷蓄積領域直下のチャネルとの境界部分でホットエレクトロンを発生させる第３の電位が印加され、前記第３の電極には前記ホットエレクトロンを前記蓄積領域に注入させる高電位が印加される請求項１５記載の半導体メモリ。
  17. 前記記憶情報の読出し動作において、前記読み出し書き込み回路は読み出し対象とされる電荷蓄積領域に隣接する第１の電極を第４の電位にプリチャージし、その反対側の第２の電極直下の反転層が前記第４の電位よりも低い電位に強制され、これによって、前記読出し書き込み回路は前記プリチャージされた第１の電位に対する変化の有無を検出する請求項１６記載の不揮発性メモリ。
  18. 前記電荷保持状態を初期化する動作が可能にされ、この初期化動作において、第１の電極及び第２の電極直下の反転層に第５の電位が設定され、前記第３の電極に前記第５の電位よりも低い負の第６の電位が設定され、これにより、前記第６の電位が設定された第３の電極直下の電荷蓄積領域からエレクトロンが放出方向に移動される請求項１７記載の半導体メモリ。
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