JP2006318584A - 半導体装置 - Google Patents

Abstract

【課題】 ソース浮きによるベリファイ誤り等によるデータ化けを抑制する。
【解決手段】 メモリアレイと制御回路とを有する。前記メモリアレイは、電気的に閾値電圧を変更可能にされる複数の不揮発性メモリトランジスタを有する。前記制御回路は、閾値電圧の変更によって１個の前記不揮発性メモリトランジスタに２ビット以上のデータを記憶可能とする。前記制御回路は、データ記憶のための高電圧パルスの印加とベリファイにより一旦パスした処理単位の不揮発性メモリトランジスタに対して再度ベリファイを行い(Ｓ４１,Ｓ４７)、再度のベリファイでフェイルとされた不揮発性メモリトランジスタに対して軽い高電圧パルスの印加を追加する(Ｓ４６,Ｓ５２)。これにより、ベリファイ誤りの状態を生じても修正されることになる。その後のＲＴＳ現象などにより実際の閾値電圧が変動しても容易にデータ化けを生ずることを抑制するのに資することができる。
【選択図】 図３３

Description

本発明は、不揮発性メモリトランジスタの閾値電圧を変更することによって１個の不揮発性メモリトランジスタに２ビット以上のデータを記憶可能な半導体装置、例えば電気的に書き換え可能なＡＮＤ型のフラッシュメモリなどに適用して有効な技術に関する。

１個につき２ビットのデータを記憶可能な不揮発性メモリトランジスタは２ビットデータに応じた４種類の閾値電圧分布の何れかの分布を持つことになる。不揮発性メモリトランジスタの閾値電圧はその電荷蓄積領域に蓄積される電荷量に応じて決まる。例えば電荷蓄積領域から電子を放出させた “１１”状態に対して、順次電子の蓄積量を多くした“１０”状態、“００”状態及び“０１”状態の４状態によって２ビットのデータを記憶することができる。記憶情報の書き換えを行うときは、先ず、消去単位とされるワード線単位で記憶情報を退避する。その後、ワード線に消去高電圧を印加し、ＦＮトンネル現象によって電子を基板方向に引き抜くことにより、ワード線単位で不揮発性メモリトランジスタの閾値電圧を“１１”状態（例えば消去状態と称する）に初期化することができる。次に、退避データを書き込みデータによって更新し、更新したデータをワード線単位の不揮発性メモリトランジスタに書き込む。書き込むときには書き込みデータの２ビット毎の値に応じて対応する不揮発性メモリトランジスタの閾値電圧を“１１”状態、“１０”状態、“００”状態又は“０１”状態の何れかの状態とする。例えば“０１”状態とすべき不揮発性メモリトランジスタに対してはワード線に書き込み高電圧を印加し、チャネルに書き込み電流を流し、それによって発生するホットエレクトロンを電荷蓄積領域に注入させ、閾値電圧が“０１”状態の閾値電圧分布に入るのをベリファイによって確認するまでその動作を繰り返す。“０１”状態以外とすべき不揮発性メモリトランジスタに対しては書き込み電流を阻止してホットエレクトロンの注入を抑制する。同様に、“００”状態とすべき不揮発性メモリトランジスタの閾値電圧を設定し、最後に“１０”状態とすべき不揮発性メモリトランジスタの閾値電圧を設定する。

尚、特許文献１には１個の不揮発性メモリトランジスタに２ビットのデータを記憶可能なＡＮＤ型のフラッシュメモリについて記載がある。また特許文献２には、多値書込可能なフラッシュメモリにおいて、書込完了後に時間経過に応じてしきい値電圧が変化し、メモリセルに書き込まれたデータをリフレッシュする技術について記載がある。

特開２００４−１５２９７７号公報 国際公開番号ＷＯ９６／２４１３８号公報

本発明者は、不揮発性メモリトランジスタに対する書き換えを行ったとき、ベリファイ動作でパスしても書き込み終了後に確認すると実際には閾値電圧がフェイルの状態のままであった、という問題が顕在化することを見出した。これはベリファイ時のソース電位の浮きが原因となる。要するに、データの書き換えではワード線単位の不揮発性メモリトランジスタを消去状態から順次その閾値電圧を書き込みデータに従って高くすることになる。この動作では最初の方ほどベリファイ時にオン状態になっている不揮発性メモリトランジスタの数が多くなっている。オン状態の不揮発性メモリトランジスタの数が多い場合には夫々の不揮発性メモリトランジスタが接続されるコモンソース線に流れるソース電流が多くなり、不揮発性メモリトランジスタのソース電位が浮いて高くなる。このソース電位の浮きは見かけ上不揮発性メモリトランジスタの閾値電圧が高くなったように作用し、結果として、閾値電圧が所期の閾値電圧に到達していない状態でベリファイパスになってしまう。これは、隣り合う閾値電圧分布間のマージンが小さくなることに等しい。その後、ＲＴＳ（ランダム・テレグラフ・シグナル）や高速デトラップなどの現象により実際の閾値電圧が変動したりすると、その閾値電圧が規定の分布から逸脱してデータ化けを生ずる虞がある。ＲＴＳは少数の電子が電荷蓄積領域とゲート酸化膜の界面などに存在するか否かにより閾値電圧が大きく変動して観測される現象である。高速デトラップは電荷蓄積領域の電子が不所望にメモリトランジスタから放出されて閾値電圧が大きく変動する現象である。

本発明の目的は、ソース浮きによるベリファイ誤り等によるデータ化けの抑制に資することができる半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕半導体装置は、メモリアレイ（３）と制御回路(１６)とを有する。前記メモリアレイは、電気的に閾値電圧を変更可能にされる複数の不揮発性メモリトランジスタを有する。前記制御回路は、閾値電圧の変更によって１個の前記不揮発性メモリトランジスタに４値以上でデータを書き込み可能とする。前記制御回路は、データを書き込むとき、書き込み単位の複数の不揮発性メモリトランジスタに対して書き込み値毎に書き込み電圧を印加してベリファイを行う第１処理（Ｓ１〜Ｓ４０）と、前記書込単位の複数の不揮発性メモリトランジスタに対してのデータの書込を完了した後で所定の書き込み値の不揮発性メモリトランジスタに対して再度ベリファイを行い、再度のベリファイによって目的の閾値電圧分布を逸脱しているとされた不揮発性メモリトランジスタに対して書き込み電圧を印加する第２処理(Ｓ４１〜Ｓ５２)とを行なう。

上記した手段によれば、第１処理では処理が進むほどベリファイ時にオン状態にされている不揮発性メモリトランジスタの数が減ってくるから、ソース浮きを生ずる確率が少なくなる。第１処理によってソース浮きによるベリファイ誤りが生じていれば、第1処理を終了した後の第２処理ではそれを検出できる可能性が高くなる。第２処理ではベリファイ誤りを生じている不揮発性メモリトランジスタに対して目的の閾値電圧方向に閾値電圧を遷移させる処理を行なうから、ベリファイ誤りの状態が修正されることになる。したがって、その後のＲＴＳや高速デトラップなどの現象により実際の閾値電圧が変動しても容易にデータ化けを生ずることを抑制するのに資することができる。

本発明の一つの具体的な形態として、前記第２処理の対象とされる閾値電圧分布は、２ビット以上のデータに応ずる４種類以上の閾値電圧分布の内の両端の分布を除く閾値電圧分布である。両端の分布の一方は初期分布であって本来ソース浮きによるベリファイ誤りを生ぜず、前記両端の分布の他方は隣の閾値電圧分布との間隔がその他の閾値電圧分布相互間の間隔よりも広くして対処することが可能だからである。両端の分布の他方についても第２処理対象とすることは妨げないが、データの書き換え処理時間の短縮と言う点からは第２処理対象から除外するようにした方が得策である。

本発明の別の具体的な形態として、前記第２処理は書き込み電圧印加に対するベリファイ動作を含まない。第２処理にベリファイ動作を含めることを妨げるものではないが、データの書き換え処理時間の短縮と言う点ではベリファイ動作を含まない方がよい。

本発明の別の具体的な形態として、前記制御回路は、前記第１処理において電圧パルスを変えて複数回書き込み電圧の印加を行い、前記第２処理において前記第１処理における電圧パルス以下の電圧パルスを用いて書き込み電圧を印加する。閾値電圧が分布の逆方向から逸脱することがないようにするためである。

〔２〕本発明の半導体装置は、メモリアレイと制御回路とを有する。前記メモリアレイは、電気的に閾値電圧を変更可能にされる複数の不揮発性メモリトランジスタを有する。前記制御回路は、閾値電圧の変更によって１個の前記不揮発性メモリトランジスタに２ビット以上のデータを記憶可能とする。前記制御回路は、データ記憶のための高電圧パルスの印加とベリファイにより一旦パスした処理単位の不揮発性メモリトランジスタに対して再度ベリファイを行い、再度のベリファイでフェイルとされた不揮発性メモリトランジスタに対して軽い高電圧パルスの印加を追加する。これにより、ベリファイ誤りの状態を生じても修正されることになる。したがって、その後のＲＴＳや高速デトラップ現象などにより実際の閾値電圧が変動しても容易にデータ化けを生ずることを抑制するのに資することができる。

本発明の一つの具体的な形態として、前記軽い高電圧パルスは、前記処理単位の不揮発性メモリトランジスタに印加された高電圧パルスのうち最も小さな電圧パルスである。

本発明の別の具体的な形態として、軽い高電圧パルスの印加に対するベリファイを行わない。

本発明の別の具体的な形態として、処理単位の不揮発性メモリトランジスタに対する再度のベリファイ対象は、２ビット以上のデータに応ずる４種類以上の閾値電圧分布の内の両端の分布を除く閾値電圧分布に含まれる不揮発性メモリトランジスタである。このとき、望ましい形態として、前記両端の分布の一方は初期分布とし、前記両端の分布の他方は隣の閾値電圧分布との間隔がその他の閾値電圧分布相互間の間隔よりも広いものとする。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、ソース浮きによるベリファイ誤り等によるデータ化けの抑制に資することができる。

《フラッシュメモリの全体的構成》
図１にはフラッシュメモリが例示される。フラッシュメモリ１は単結晶シリコンなどの１個の半導体基板に形成される。

フラッシュメモリ１は特に制限されないが、４個のメモリバンク(Bank)ＢＮＫ０〜ＢＮＫ３を有する。夫々のメモリバンクＢＮＫ０〜ＢＮＫ３は相互に同じ構成を有し、並列動作可能にされる。図では代表的にメモリバンクＢＮＫ０の構成が詳細に例示される。メモリバンクＢＮＫ０〜ＢＮＫ３は、フラッシュメモリアレイ（ＡＲＹ）３、Ｘデコーダ（ＸＤＥＣ）４、データレジスタ（ＤＲＧ）５、データコントロール回路（ＤＣＮＴ）６、Ｙアドレスコントロール回路（ＹＡＣＮＴ）７を有する。

前記メモリアレイ３は電気的に消去及び書込み可能な不揮発性のメモリトランジスタを多数有する。メモリトランジスタは特に制限されないが電荷蓄積領域に絶縁膜を介してメモリゲートを重ねたスタックドゲート構造とされる。メモリトランジスタは１個につき２ビットのデータを格納する。要するに、４値で情報記憶を行う。４値とは例えば“１１”、“１０”、“００”、“０１”の４値である。記憶情報“１１”はメモリトランジスタに対する初期化である消去処理によって得る。消去処理は、特に制限されないが、メモリトランジスタのソース、ドレイン及びウェルに回路の接地電位を印加し、メモリゲートに負の高電圧を印加して電荷蓄積領域の電子を放出させる方向に移動させることで閾値電圧を低くする処理とされる。記憶情報“１０”、“００”、“０１”は書き込み処理によって得る。書込み処理は、特に制限されないが、メモリトランジスタのドレインからソースに電流を流し、ソース端の基板表面でホットエレクトロンを発生させ、これをメモリゲートの高電圧による電界で電荷蓄積領域に注入することで閾値電圧を高くする処理とされる。記憶情報“１０”、“００”、“０１”に応じて目的とする閾値電圧が相違される。読出し処理は、ビット線を予めプリチャージしておき、所定の読出し判定レベルをワード線選択レベルとしてメモリトランジスタを選択してビット線に流れる電流変化若しくはビット線に現れる電圧レベル変化によって記憶情報を検出可能にする処理とされる。記憶情報“１１”、“１０”、“００”、“０１”に応じてワード線選択レベルが相違される。前記メモリアレイ３は前記ビット線に接続された読出し書き込み回路を有する。前記読出し書き込み回路は読み出し処理ではビット線に読み出された記憶情報をラッチし、また、書込み処理では書き込みデータに従ってビット線電位を制御する。

前記フラッシュメモリアレイ３とデータレジスタ５はデータの入出力を行なう。例えばデータレジスタ５はＳＲＡＭで構成され、フラッシュメモリアレイ３に書き込む書き込みデータのバッファ、フラッシュメモリアレイ３から読み出されたデータのバッファとして機能される。

前記データコントロール回路６はデータレジスタ５へのデータの入出力を制御する。Ｙアドレスコントロール回路７はデータレジスタ５に対するアドレス制御を行なう。

外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、マルチプレクサ（ＭＰＸ）１０に接続される。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力されたページアドレスはマルチプレクサ１０からページアドレスバッファ（ＰＡＢＵＦ）１１に入力され、Ｙアドレス（カラムアドレス）はマルチプレクサ１０からＹアドレスカウンタ（ＹＡＣＵＮＴ）１２にプリセットされる。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力された書込みデータはマルチプレクサ４からデータ入力バッファ（ＤＩＢＵＦ）１３に供給される。データ入力バッファ１３に供給された書込みデータは入力データコントロール回路（ＩＤＣＮＴ）１４を介して前記データコントロール回路６に入力される。データコントロール回路６から出力されるリードデータはデータ出力バッファ（ＤＯＢＵＦ）１５を介してマルチプレクサ１０に供給されて外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から出力される。

外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に供給されたコマンドコードとアドレス信号の一部はマルチプレクサ１０から内部コントロール回路（ＯＰＣＮＴ）１６に供給される。

前記ページアドレスバッファ１１に供給されたページアドレスはＸデコーダ４でデコードされ、そのデコード結果にしたがってメモリアレイ５からワード線を選択する。前記ページアドレスバッファ１１に供給されたＹアドレスがプリセットされるＹアドレスカウンタ１２は、プリセット値を起点にアドレスカウントを行なって、Ｙアドレスコントロール回路７にカウントされたＹアドレスを供給する。カウントされたＹアドレスは入力データコントロール回路（ＩＤＣＮＴ）１４からの書込みデータをデータレジスタ５に書込むとき、また、出力バッファ１５に供給するリードデータをデータレジスタ５から選択するときのアドレス信号に利用される。前記ページアドレスバッファ１１に供給されたＹアドレスは前記カウントされたＹアドレスの先頭アドレスに等しい。この先頭のＹアドレスをアクセス先頭Ｙアドレスと称する。

制御信号バッファ（ＣＳＢＵＦ）１８には、外部からのアクセス制御信号としてチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、パワー・オン・リードイネーブル信号ＰＲＥ、及びリセット信号／ＲＥＳが供給される。信号の先頭に付された記号“／”はその信号がローイネーブルであることを意味する。

チップイネーブル信号／ＣＥはフラッシュメモリ１の動作を選択する信号であり、ローレベルでフラッシュメモリ（デバイス）１がアクティブ（動作可能）にされ、ハイレベルでフラッシュメモリ１がスタンバイ（動作停止）にされる。リードイネーブル信号／ＲＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からのデータ出力タイミングを制御し、当該信号のクロック変化に同期してデータが読み出される。ライトイネーブル信号／ＷＥはその立ち上がりエッジで、コマンド、アドレス、及びデータをフラッシュメモリ１に取込み指示する。コマンドラッチイネーブル信号ＣＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータをコマンドとして指定する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＣＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、コマンドとして認識される。アドレスラッチイネーブル信号ＡＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータがアドレスであることを指示する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＡＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、アドレスとして認識される。ライトプロテクト信号／ＷＰはローレベルによりフラッシュメモリ１は消去及び書込み禁止とされる。

内部コントロール回路１６は前記アクセス制御信号などに従ったインタフェース制御を行なうと共に、入力されたコマンドに従った消去処理、書込み処理及び読出し処理などの内部動作を制御する。また、内部コントロール回路１８はレディービジー信号Ｒ／Ｂを出力する。レディービジー信号Ｒ／Ｂはフラッシュメモリ１の動作中にローレベルにされ、これによって外部にビジー状態を通知する。Ｖｃｃは電源電圧、Ｖｓｓは接地電圧である。書込み処理及び消去処理に必要な高電圧は電源電圧Ｖｃｃに基づいて内部昇圧回路（図示せず）で生成される。

《ビット線に反転層を利用したメモリアレイ》
図２にはメモリアレイ３のトランジスタ配置が例示される。メモリアレイ３は、第１の制御トランジスタ２０、メモリトランジスタ２１、第２の制御トランジスタ２２、及びメモリトランジスタ２１を順次直列に繰り返し接続した回路を複数行分有する。前記メモリトランジスタ２１の選択端子（メモリゲート）は行毎にワード線ＷＬに接続される。前記第１の制御トランジスタ２０は列毎に順次制御信号ＡＧ０，ＡＧ２によってスイッチ制御される。第２の制御トランジスタ２２は列毎に順次制御信号ＡＧ１，ＡＧ３によってスイッチ制御される。要するに、第１の制御トランジスタ２０と第２の制御トランジスタ２２の合計４列の制御トランジスタ列毎に制御信号ＡＧ０〜ＡＧ３によってそのスイッチ状態が制御される。制御形態は後述するが、読み出し、書き込み、消去の動作形態に従う。前記第１の制御トランジスタ２０及び第２の制御トランジスタ２２はオンされることにより前記直列方向とは交差する方向に反転層２３、２４を形成する。反転層２３、２４はローカルなビット線及びソース線として機能される。

図３にはデバイスのワード線に沿った縦断面構造が例示される。ｐ型半導体基板３０の主面上に絶縁膜３１が形成され、前記絶縁膜３１上に所定間隔で交互に第１の方向（図３の紙面表裏方向）に第１の電極３３、第２の電極３４が複数形成される。第１の電極３３、第２の電極３４は例えばポリシリコンゲート電極材料によって形成され、前記制御トランジスタ２０，２２のゲート電極とされる。前記第１の方向と交差する第２の方向（図３の紙面左右方向）に所定間隔で前記第１の電極３３及び第２の電極３４と絶縁された複数の第３の電極３５が形成され、更に、前記第１の電極３３と第２の電極３４との間には前記第３の電極の直下で選択的に電荷を蓄積可能な電荷蓄積領域３６が形成されている。第３の電極３５はメモリトランジスタ２１のメモリゲート（ワード線ＷＬ）とされ、例えばポリシリコンゲート電極材料によって形成される。前記電荷蓄積領域３６は、例えばシリコンナイトライド膜によって構成された電荷トラップ領域、或いはポリシリコン膜によって構成されたフローティングゲート電極とされる。前記反転層２３，２４は半導体基板３０の表面に選択的に誘起される。３７で示されるものは前記電荷蓄積領域３６と半導体基板３０との間の絶縁膜である。直列に繰り返し配置された第１の制御トランジスタ２０、メモリトランジスタ２１、及び第２の制御トランジスタ２２の間には高濃度不純物領域としての拡散層は形成されていない。

《読み出し経路の選択態様》
図４には読み出し動作における信号経路の選択態様が示される。前述の如く反転層２３はローカルなビット線として機能されるが、この反転層２３は選択スイッチ４０を介して対応するグローバルビット線ＧＬＢ０〜ＧＢＬ３…に接続される。前述の如く反転層２４はローカルなソース線として機能されるが、この反転層２４は選択スイッチ４１を介して対応するコモン線ＣＤに接続される。

読み出し動作では読み出し対象とされるメモリトランジスタ２１に対し、これに隣接する第２制御トランジスタ２２による反転層２４を回路の接地電圧（０ボルト（Ｖ））に接続し、第１の制御トランジスタ２０による反転層２３を後述する読み出し書き込み回路に接続して信号経路を形成する。ワード線ＷＬに判定選択レベル（例えば０．２９〜５。４Ｖ）が与えられているとき、メモリトランジスタ２１の閾値電圧がそれよりも低ければ反転層２３の電流が引き抜かれ、メモリトランジスタ２１の閾値電圧がそれよりも高ければ反転層２３に電流が流れず、それにより反転層２３にレベル変化を生ずるか否かを後述の読み出し書き込み回路で検出することによって、記憶情報の読み出しを行う。ここでは１個のメモリトランジスタ２１に２ビットの記憶情報を保持する４値記憶を想定しているので判定レベルは複数レベルにされる。図４に従えば、第２の制御トランジスタ２２の右隣のメモリトランジスタ２１を読み出し対象にしているので、制御信号ＡＧ２，ＡＧ１が４Ｖの選択レベルにされると共に制御信号ＡＧ０，ＡＧ３が０Ｖの非選択レベルにされる。図示はしないが、第２制御トランジスタ２２の左隣のメモリトランジスタ２１を読み出し対象とするときは、制御信号ＡＧ２，ＡＧ３が０Ｖの非選択レベルにされ、制御信号ＡＧ０，ＡＧ１が４Ｖの選択レベルにされる。

《書き込み経路の選択態様》
図５にはセルスルー書き込み方式による書き込み動作の信号経路が例示される。この書き込み動作では、書き込み対象メモリトランジスタ２１の左右両側の第１の制御トランジスタ２０を比較的大きいコンダクタンスを持つようにオン（強反転）させて反転層２３（ＧＢＬ０、ＧＢＬ１側）を形成し、その間の第２の制御トランジスタ２２を比較的小さなコンダクタンスを持つようにオン（弱反転）させて反転層２４を形成し、ワード線ＷＬに高電圧を印加してメモリトランジスタ２１をオンさせて電流経路を形成する。例えば、書き込み対象とされるメモリトランジスタ２１に隣接する第１の制御トランジスタ２０のゲートに８Ｖのような第１の電位を設定し（ＡＧ２＝８Ｖ）、その反対側の第１の制御トランジスタ２０に前記第１の電位よりも低い５Ｖのような第２の電位を設定し（ＡＧ０＝５Ｖ）、前記書き込み対象とされるメモリトランジスタ２１に隣接する第２の制御トランジスタ２２のゲートには前記第１及び第２の電圧よりも低い１Ｖのような第３の電位を印加する（ＡＧ１＝１Ｖ）。この状態で、書き込み対象とされるメモリトランジスタ２１に隣接する反転層２３（ＧＢＬ１側）には４．５Ｖのような電位を設定し、その反対側の第２制御トランジスタ２２による反転層２４及びその先の第１の制御トランジスタ２０による反転層２３（ＢＬ０側）には０Ｖのような接地電位を印加する。これにより、ＧＢＬ１側の反転層２３からＧＢＬ０側の反転層２３に電流が流れるが、書き込み対象とされるメモリトランジスタ２１のチャネルとその隣の第２の制御トランジスタ２２の小さなコンダクタンスの弱反転層２４との間に電界集中を生じ、この電界集中によってその位置で半導体基板の表面にホットエレクトロンを生じ、ホットエレクトロンがワード線ＷＬの高電位による電界でメモリトランジスタ２１の電荷蓄積領域３６に注入される。電荷蓄積領域３６に電子が注入されることによりそのメモリトランジスタ２１の閾値電圧が高くされる。書き込み動作を抑止するには図５の例に従えばＧＢＬ０側の反転層２３に印加する電圧を２Ｖとし、書き込み対象とされるメモリトランジスタ２１のチャネルとその隣の第２の制御トランジスタ２２の小さなコンダクタンスの弱反転層２４との間の電界集中によって発生するホットエレクトロンを抑制するようにすればよい。図示を省略する読み出し書き込み回路は書き込みデータに基づいてＧＢＬ０側の反転層２３に印加する電圧を制御することによって、書き込みと書き込み抑止を制御する。書き込み動作によってその閾値電圧が目的の閾値電圧に到達したかどうかはベリファイ動作によって確認する。ベリファイ動作は図４で説明した読み出し経路を選択して行うから、ベリファイ動作では読み出し書き込み回路路はＧＢＬ１側の反転層２３を介して記憶情報を読み出し、その結果を書き込みデータとしてＧＢＬ０側の反転層２３の電位の制御に反映させなければならない。読み出し書き込み回路とグローバルビット線との接続を制御する選択回路（詳細後述）によってこれを実現する。

なお、第２の制御トランジスタ２２の左隣のメモリトランジスタ２１を書き込み対象にするには書き込み電流の向きを逆にすればよい。また、ＧＢＬ１とＧＢＬ２の間のメモリトランジスタを書き込み対象とする場合には制御信号ＡＧ１を０Ｖ、ＡＧ３を１Ｖに変え、ＧＢＬ１とＧＢＬ２とに印可する電圧により書き込み電流の向きを制御することによって、動作可能な第２の制御トランジスタの位置を偶数番目と奇数番目とで入れ替えればよい。

特に図示はしないが、書き込みされたメモリトランジスタの閾値電圧状態を初期化するには、第１の制御トランジスタ２０及び第２の制御トランジスタ２２の反転層２３，２４に回路の接地電圧のような第５の電位を設定し、半導体基板を回路の接地電位に設定し、前記ワード線ＷＬに−１２Ｖの負電位のような第６の電位を設定する。これにより、電荷蓄積領域からエレクトロンが放出方向に移動され、メモリトランジスタ２１の閾値電圧が低くされる。

《選択回路による選択態様》
図６乃至図１３には選択回路による反転層の選択態様が例示される。各図において、制御信号０は制御信号ＡＧ０、制御信号１は制御信号ＡＧ１、制御信号２は制御信号ＡＧ２、制御信号３は制御信号ＡＧ３、メモリ０は制御信号０（制御信号ＡＧ０）の左隣のメモリトランジスタ２１、メモリ１は制御信号０（制御信号ＡＧ０）の右隣のメモリトランジスタ２１、メモリ２は制御信号２（制御信号ＡＧ２）の左隣のメモリトランジスタ２１、メモリ３は制御信号２（制御信号ＡＧ２）の右隣のメモリトランジスタ２１を意味する。５０は代表的に示された読み出し書き込み回路、５１は選択回路である。各図には一つの読み出し書き込み回路５０（Ｂ）とこれに対応する連続的に並列する４本の第１の電極直下の反転層２３とに対する接続形態が示される。メモリ０を読み出し対象とするときの接続形態は図６に、メモリ０を書き込み対象とするときの接続形態は図７に示される。メモリ１を読み出し対象とするときの接続形態は図８に、メモリ１を書き込み対象とするときの接続形態は図９に示される。メモリ２を読み出し対象とするときの接続形態は図１０に、メモリ２を書き込み対象とするときの接続形態は図１１に示される。メモリ３を読み出し対象とするときの接続形態は図１２に、メモリ３を書き込み対象とするときの接続形態は図１３に示される。図６乃至図１３に示される反転層の選択態様より明らかなように、前記選択回路５１は、一つの前記読み出し書き込み回路５０とこれに対応する連続的に並列する４本の第１の制御トランジスタ２０による反転層２３とに対し、前記４本の反転層の間に配置されたメモリトランジスタ２１のうち前記記憶情報の読出し又は書き込み対象とするメモリトランジスタの位置に応じて前記４本の反転層２３の中から処理に必要な反転層を選択して前記一つの読み出し書き込み回路５０に接続する。要するに、前記選択回路５１は同じメモリトランジスタ２１に対する読出しと書き込みには同じ読出し書き込み回路５０を使用するように読出し書き込み回路５０と前記第１の制御トランジスタ２０による反転層２３との接続を制御する。

《書き込み読み出し回路と選択回路》
図１４には前記書き込み読み出し回路５０と選択回路５１が示される。図１４において書き込み読み出し回路５０と選択回路５１は、２本のグローバルビット線ＧＢＬ＜ｉ＞、ＧＢＬ＜ｉ＋１＞（ｉは正の整数）毎の回路ユニット５４と、隣接する回路ユニット５４同士を選択的に直列接続するＭＯＳトランジスタ５５とによって構成され、書き込み読み出し回路５０と選択回路５１は混然一体に図示されている。双方の構成要素を区別するなら、ＭＯＳトランジスタ５５、５６、５７、７２、７３によって選択回路５１が構成され、その他の回路要素によって書き込み読み出し回路５０が構成される。図においてｐチャネル型ＭＯＳトランジスタにはその基体ゲートの矢印を付してｎチャネル型ＭＯＳトランジスタと区別してある。

回路ユニット５４の構成を説明する。回路ユニット５４はＳＬＰとＳＬＮを動作電源ノードとするスタティックラッチ６０を有し、一方の入出力ノードはセンスノード（ＳＬ Ｓｅｎｓｅ）、他方の入出力ノードはリファレンスノード（ＳＬ Ｒｅｆ）とされる。前記センスノードとリファレンスノードはカラム選択信号ＹＳにてスイッチ制御されるセレクトＭＯＳトランジスタ６１、６２を介して外部インタフェース端子ＩＯＲ＜ｎ＞、ＩＯＳ＜ｎ＞に接続可能にされ、また、信号ＲＳＡＳ、ＲＳＡＲにてスイッチ制御されるセンスラッチセットＭＯＳトランジスタ６３，６４を介してプリチャージ電源ノードＦＲＳＡに接続される。前記センスノードとリファレンスノードの初期化動作では信号ＲＳＡＳ、ＲＳＡＲのレベルが相違されることにより、リファレンスノードはセンスノードの大凡半分のレベルにプリチャージされる。センスノードはセンスＭＯＳトランジスタ６５、信号ＳＥＮＳＥにてスイッチ制御されるセンスイネーブルＭＯＳトランジスタ６６を介して回路の接地電位に接続される。センスＭＯＳトランジスタ６５のゲートはグローバルビット線に至るノード６７に結合され、センスＭＯＳトランジスタ６５は読み出し対象とされるグローバルビット線のレベルに応じてスイッチ制御され、これによってセンスノードのレベルを選択的にローレベルに反転させる。これによってスタティックラッチ６０はメモリトランジスタの記憶情報を検出してラッチすることができる。また、スタティックラッチ６０は外部インタフェース端子ＩＯＲ＜ｎ＞、ＩＯＳ＜ｎ＞からの書き込みデータをラッチすることができる。

センスノードには信号ＴＲにてスイッチ制御される分離ＭＯＳトランジスタ６８を介してグローバルビット線に至るノード６９に結合され、当該ノード６９は信号ＰＣにてスイッチ制御される書き込み阻止用プリチャージイネーブルＭＯＳトランジスタ７０及び書き込み阻止用プリチャージＭＯＳトランジスタ７１を経由してプリチャージ電源ＦＰＣに接続される。前記ＭＯＳトランジスタ７１はセンスノードのレベルに従ってスイッチ制御される。スタティックラッチ６０に書き込みデータをラッチしたときリファレンスノードがハイレベルのとき、ノード６９は予めプリチャージ電源ＦＰＣによって充電されてから、リファレンスノードのハイレベルに到達する。スタティックラッチ６０が書き込みデータをラッチしたときリファレンスノードがローレベルであればノード６９はリファレンスノードのローレベルに到達する。

前記ノード６９は、信号ＳＴＲ０＜０＞によってスイッチ制御されるＭＯＳトランジスタ７２及び信号ＳＴＲ１＜０＞によってスイッチ制御されるＭＯＳトランジスタ５６を介してグローバルビット線ＧＢＬ＜ｉ＞に接続される。前記ノード６７は、信号ＳＴＲ０＜１＞によってスイッチ制御されるＭＯＳトランジスタ７３及び信号ＳＴＲ１＜１＞によってスイッチ制御されるＭＯＳトランジスタ５７を介してグローバルビット線ＧＢＬ＜ｉ＋１＞に接続される。後段の回路ユニット５４におけるＭＯＳトランジスタ５６と７２の結合ノードは、信号ＳＬＴＲによってスイッチ制御されるＭＯＳトランジスタ５５を介して前段の回路ユニット５４におけるＭＯＳトランジスタ５７と７３の結合ノードに選択的に接続可能にされる。ノード６７と６９は配線にて結合されている。したがってスタティックラッチ６０はＭＯＳトランジスタ５５、５６、５７、７２、７３のスイッチ制御状態に応じて４本のグローバルビット線の中から選択された何れか１本に接続可能にされる。各々のグローバルビット線ＧＢＬ＜ｉ＞、ＧＢＬ＜ｉ＋１＞に対応して読み出し及び書き込み用のビット線プリチャージＭＯＳトランジスタ７４、７５が設けられている。ビット線プリチャージＭＯＳトランジスタ７４，７５はプリチャージ電源ＦＲＰＣ＜０＞、ＦＲＰＣ＜１＞に接続され、信号ＲＰＣ＜０＞、ＲＰＣ＜１＞によってスイッチ制御される。

なお、７６で示されるＭＯＳトランジスタはスタティックラッチ６０にメモリＶｔｈ“Ｈ”のデータがラッチされたときオフ状態にされるトランジスタであり、書き込みベリファイ時に当該メモリトランジスタの書き込み完了を示す信号ＥＣを生成するのに用いられる。

図１５には書き込み読み出し回路５０と選択回路５１における回路ユニット５４の読出し動作タイミングが示される。読出し対象とされるメモリトランジスタ２１の閾値電圧が低い消去状態の場合（メモリＶｔｈ“Ｌ”）、グローバルビット線（ＧＢＬ）はプリチャージレベルからディスチャージされ、ＭＯＳトランジスタ６５はオフ状態を維持し、センスノードはハイレベルを保つ。これに対し、読出し対象とされるメモリトランジスタ２１の閾値電圧が高い書き込み状態の場合（メモリＶｔｈ“Ｈ”）、ＧＢＬはプリチャージレベルを維持し、ＭＯＳトランジスタ６５がオン状態に反転し、センスノードはローレベルに反転される。

図１６には書き込み読み出し回路５０と選択回路５１における回路ユニット５４の書き込み（Ｐｒｏｇｒａｍ）動作タイミングが示される。書き込み選択とされるメモリトランジスタが接続されたソース側ＧＢＬは、書き込みデータをラッチしたスタティックラッチ６０のリファレンスノードのローレベルに応答して回路の接地電位にされ、ドレイン側ＧＢＬは、トランジスタ７４によって書き込み電圧にプリチャージされる。これにより、メモリトランジスタ２１に書き込み電流が流れ、これによって発生するホットエレクトロンがメモリトランジスタ２１の電荷蓄積領域に注入される。書き込み非選択とされるメモリトランジスタが接続されたソース側ＧＢＬは、書き込みデータをラッチしたスタティックラッチ６０のリファレンスノードのハイレベルに応答して書き込み電位に充電され、また、ドレイン側ＧＢＬはトランジスタ７４によって書き込み電圧にプリチャージされる。これにより、メモリトランジスタ２１には書き込み電流が流れず、メモリトランジスタ２１の電荷蓄積領域に対する電子の注入が抑止される。

図１７乃至図２４には図１４の構成に従った書き込み読み出し回路５０と選択回路５１による反転層２３の接続態様が例示される。メモリ０を読み出し対象とするときの接続形態は図１７に、メモリ０を書き込み対象とするときの接続形態は図１８に示される。メモリ１を読み出し対象とするときの接続形態は図１９に、メモリ１を書き込み対象とするときの接続形態は図２０に示される。メモリ２を読み出し対象とするときの接続形態は図２１に、メモリ２を書き込み対象とするときの接続形態は図２２に示される。メモリ３を読み出し対象とするときの接続形態は図２３に、メモリ３を書き込み対象とするときの接続形態は図２４に示される。

図２５にはスタンバイ（stand by）リード（Read）、消去（Erase）、及び書き込み（Program）の動作状態における各種信号の状態がまとめて示される。特に図２５はメモリ０を動作の対象として選択したメモリ（選択セル）とし、スルーセルをメモリ３とする場合を示している。図２６には書き込みにおいて選択セルが異なる場合における主な信号の電圧状態が示される。図２７には読み出しにおいて選択セルが異なる場合における主な信号の電圧状態が示される。図２６及び図２７に示される電圧記号は図２５に示される電圧記号の電圧値を意味する。スルーセルとは、選択セルに対して信号スルーにとして用いられる不揮発性メモリトランジスタを意味し、そのセル番号を示している。

上記フラッシュメモリ１において、一つのメモリトランジスタ２１に対する書き込みでは隣の第１の制御トランジスタ２０による反転層２３を一方の電流経路とし、反対側に隣接する第２の制御トランジスタ２２と別のメモリトランジスタ２１とをまたいでその先に位置する別の第１の制御トランジスタ２０による反転層２３を他方の電流経路として用いる。このセルスルー書き込み方式によると、メモリトランジスタ２１から第２の制御トランジスタ２２に書き込み電流が流れるとき、メモリトランジスタ２１と第２の制御トランジスタ２２との間に大きな電界集中を生じさせるには第２のトランジスタ２２のコンダクタンスだけを小さくすればよい。書き込み電流を流すための配線として機能される第１の制御トランジスタ２０における反転層２３のコンダクタンスを小さくすることを要しない。したがって記憶情報に対する書き込み性能を向上させることができる。

更に、セルスルー書き込み方式のように書き込み電流の供給に利用する一対の第１の制御トランジスタ２０が相互に離れることになる場合であっても、同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路５０を使用するように読出し書き込み回路５０と前記第１の制御トランジスタ２０による反転層２３との接続を制御する選択回路を採用するから、セルスルー書き込み方式による書き込み動作を保証することができる。

《書き込み動作の詳細》
図２８には書き込み動作によってメモリセルトランジスタに設定される閾値電圧の分布が示される。ＶＷ０，ＶＷ１，ＶＷ２，ＶＷ３は書き込みベリファイ時における記憶情報“１１”，“１０”，“００”，“０１”に応じた下裾ベリファイ電圧である。ＶＥＷ０，ＶＥＷ１，ＶＥＷ２は書き込みベリファイ時における記憶情報“１１”，“１０”，“００”に応じた上裾ベリファイ電圧である。それら上裾ベリファイ電圧と下裾ベリファイ電圧によって記憶情報“１１”，“１０”，“００”，“０１”に応じた閾値電圧分布が規定される。ＶＲＷ１，ＶＲＷ２，ＶＲＷ３は読み出し動作時に記憶情報“１１”，“１０”，“００”，“０１”を判定可能にするための読み出しワード線電圧である。図２９には図２８の上裾ベリファイ電圧、下裾ベリファイ電圧及び読み出しワード線電圧の具体例が示される。

図３０乃至図３３には書き込み動作のフローチャートが示される。図３０に示されるように、書き込みアドレスを伴って書き込みコマンドが投入され（Ｓ１）、続いて書き込みデータが入力されると（Ｓ２）、内部コントロール回路１６は書き込み動作のための制御シーケンスを開始する。先ず、書き込みセクタのデータをメモリアレイ３からデータレジスタ５に退避し、退避したデータのうち書き込みアドレスに対応するデータを書き込みデータによって置き換え（Ｓ３）、書き込み電源を立ち上げる（Ｓ４）。

この後、データレジスタ５が保有する書き込みセクタデータにしたがって“０１”書き込みを行う。すなわち、書き込みセクタデータの２ビット毎の値が“０１”データであれば“１”を、それ以外であれば“０”を対応するスタティックラッチ６０に転送する（Ｓ５）。この後、ワード線立ち上げ（Ｓ６）、グローバルビット線ＧＢＬの接続選択（Ｓ７）、選択グローバルビット線ＧＢＬのプリチャージ（Ｓ８）、制御トランジスタ２０，２２の選択（Ｓ９）を行って、所定期間Ｓ６で立ち上げたワード線に高電圧パルスを印加して、“０１”データ書き込み対象メモリトランジスタ２１にホットエレクトロンを注入する（Ｓ１０）。この後、動作電源をベリファイ電源に切り換えて（Ｓ１１）、書き込み対象メモリトランジスタに対してワード線電圧ＶＷＶ３を用いてベリファイを行う（Ｓ１２）。ベリファイ動作ではワード線単位でメモリトランジスタを選択状態とし、メモリトランジスタがオフ状態になっていれば当該グローバルビット線のスタティックラッチのラッチデータが反転され、これによって図１４のＭＯＳトランジスタ７６がオフ状態にされる。“０１”書き込み対象のすべてのメモリトランジスタがオフ状態になるまでフェイルとされ、フェイルに係るメモリトランジスタに対してＳ６〜Ｓ１１の処理を繰り返す。Ｓ１０で印加される高電圧パルスの電圧は１５Ｖで一定とされる。

０１ベリファイがパスになると、図３１に示されるように、今度はデータレジスタ５が保有する書き込みセクタデータにしたがって“００”書き込みを行う。すなわち、書き込みセクタデータの２ビット毎の値が“００”データであれば“１”を、それ以外であれば“０”を対応するスタティックラッチ６０に転送する（Ｓ１３）。この後、ワード線立ち上げ（Ｓ１４）、グローバルビット線ＧＢＬの接続選択（Ｓ１５）、選択グローバルビット線ＧＢＬのプリチャージ（Ｓ１６）、制御トランジスタ２０，２２の選択（Ｓ１７）を行って、所定期間Ｓ１４で立ち上げたワード線に高電圧パルスを印加して、“００”データ書き込み対象メモリトランジスタ２１にホットエレクトロンを注入する（Ｓ１８）。Ｓ１８で印加される高電圧パルスの電圧は１５Ｖとされる。この後、動作電源をベリファイ電源に切り換えて（Ｓ１９）、書き込み対象メモリトランジスタに対してワード線電圧ＶＷＶ２を用いてベリファイを行う（Ｓ２０）。“００”書き込み対象のすべてのメモリトランジスタがオフ状態であればベリファイパスとなるが、そうでない場合にはＳ２１〜Ｓ２６の処理に移行してＩＳＰＰ（Incremental Step Pulse Programming）方式による高圧パルス印加の処理を継続する。ＩＳＰＰ方式とは書込み高圧パルス電圧をパルス毎に増加させて書込みパルス長を一定に保つようにする書き込み方式である。これは、累積書き込み電圧印加時間が増加するに従って書込みパルス印加毎のメモリ閾値電圧の増加量が徐々に減少することと、書込み動作の初期ではパルス電圧が高い程書込みバラツキが大きくなり書込み飛び出し不良が発生し易いということを考慮したものである。これによって、書き込み時間の短縮と書込み飛び出し不良の抑制に資することができる。Ｓ２０においてベリファイフェイルのとき、ワード線立ち上げ（Ｓ２１）、グローバルビット線ＧＢＬの接続選択（Ｓ２２）、制御トランジスタ２０，２２の選択によるセルフブースト（Ｓ２３）を行って、Ｓ２１で立ち上げたワード線に所定期間高電圧パルスを印加して、“００”データ書き込み対象メモリトランジスタ２１にホットエレクトロンを注入する（Ｓ２４）。この後、動作電源をベリファイ電源に切り換えて（Ｓ２５）、書き込み対象メモリトランジスタに対してワード線電圧ＶＷＶ２を用いてベリファイを行う（Ｓ２６）。“００”書き込み対象のすべてのメモリトランジスタがオフ状態になるまでフェイルとされ、フェイルに係るメモリトランジスタに対してＳ２１〜Ｓ２６の処理を繰り返す。Ｓ２４で印加される書き込み高電圧パルスは、１３．６Ｖにループ回数の０．２倍の電圧を足した電圧とされ、ループ回数を増すごとに高くされる。

前記Ｓ２３のセルフブーストはＳ１６のグローバルビット線のプリチャージに比べて処理時間を短縮するために採用する。すなわち、ベリファイフェイルのループに入ったとき高電圧パルス電圧は“０１”書き込みに比べて“００”書き込みの方が低くされるのでループ回数が増えると予想されるからである。図３４には書き込みにおいて選択セルが異なる場合におけるプリチャージ信号ＲＰＣ＜０＞、ＲＰＣ＜１＞０のレベルを、プリチャージ方式とセルフブースト方式で別々に示している。

Ｓ２０、Ｓ２６においてベリファイパスになると、図３２に示されるように、今度はデータレジスタ５が保有する書き込みセクタデータにしたがって“１０”書き込みを行う。すなわち、書き込みセクタデータの２ビット毎の値が“１０”データであれば“１”を、それ以外であれば“０”を対応するスタティックラッチ６０に転送する（Ｓ２７）。この後、ワード線立ち上げ（Ｓ２８）、グローバルビット線ＧＢＬの接続選択（Ｓ２９）、選択グローバルビット線ＧＢＬのプリチャージ（Ｓ３０）、制御トランジスタ２０，２２の選択（Ｓ３１）を行って、Ｓ２８で立ち上げたワード線に所定期間だけ高電圧パルスを印加して、“１０”データ書き込み対象メモリトランジスタ２１にホットエレクトロンを注入する（Ｓ３２）。Ｓ３２で印加される高電圧パルスの電圧は１５Ｖとされる。この後、動作電源をベリファイ電源に切り換えて（Ｓ３３）、書き込み対象メモリトランジスタに対してワード線電圧ＶＷＶ１を用いてベリファイを行う（Ｓ３４）。“１０”書き込み対象のすべてのメモリトランジスタがオフ状態であればベリファイパスとなるが、そうでない場合にはＳ３５〜Ｓ４０の処理に移行してＩＳＰＰ（Incremental Step Pulse Programming）方式による高圧パルス印加の処理を継続する。Ｓ３４においてベリファイフェイルのとき、ワード線立ち上げ（Ｓ３５）、グローバルビット線ＧＢＬの接続選択（Ｓ３６）、制御トランジスタ２０，２２の選択によるセルフブースト（Ｓ３７）を行って、Ｓ３５で立ち上げたワード線に所定期間だけ高電圧パルスを印加して、“１０”データ書き込み対象メモリトランジスタ２１にホットエレクトロンを注入する（Ｓ３８）。この後、動作電源をベリファイ電源に切り換えて（Ｓ３９）、書き込み対象メモリトランジスタに対してワード線電圧ＶＷＶ１を用いてベリファイを行う（Ｓ４０）。“１０”書き込み対象のすべてのメモリトランジスタがオフ状態になるまでフェイルとされ、フェイルに係るメモリトランジスタに対してＳ３５〜Ｓ４０の処理を繰り返す。Ｓ３８で印加される書き込み高電圧パルスは、１２．６Ｖにループ回数の０．２倍の電圧を足した電圧とされ、ループ回数を増すごとに高くされる。

この後、図３３に示されるように、“００”書き込みと“１０”書き込みによる閾値電圧分布の下裾部分に対する必要な修正処理をＳ４１〜Ｓ５２によって行う。これはワード線単位で読出しを行うベリファイ動作時にメモリトランジスタのソース電位の浮きによって生ずる不都合を解消する動作とされる。この動作では、Ｓ４０までの高電圧パルスの印加とベリファイにより一旦ベリファイパスした００書き込みと１０書き込み対象の不揮発性メモリトランジスタに対して再度ベリファイを行い、再度のベリファイでフェイルとされた不揮発性メモリトランジスタに対して軽い高電圧パルスの印加を追加する。詳しく説明する。先ず、前記書き込み対象セクタデータの２ビット毎の値が“００”データであれば“１”を、それ以外であれば“０”を対応するスタティックラッチ６０に転送する（Ｓ２７）。そして書き込み対象メモリトランジスタに対してワード線電圧ＶＷＶ２を用いてベリファイを行う（Ｓ４２）。Ｓ４２において“００”書き込み対象のすべてのメモリトランジスタがオフ状態でなければ、ワード線立ち上げ（Ｓ４３）、グローバルビット線ＧＢＬの接続選択（Ｓ４４）、制御トランジスタ２０，２２の選択によるセルフブースト（Ｓ４５）を行って、Ｓ４３で立ち上げたワード線に所定期間だけ高電圧パルスを印加して、“００”データ書き込み対象メモリトランジスタ２１にホットエレクトロンを注入する（Ｓ４６）。このときの高電圧はＩＳＰＰによる初期電圧１３．６Ｖとされる。この高電圧印加に対してはベリファイを行わない。Ｓ４２において“００”書き込み対象のすべてのメモリトランジスタがオフ状態であればＳ４６までの処理を行わない。

その次に、前記書き込み対象セクタデータの２ビット毎の値が“１０”データであれば“１”を、それ以外であれば“０”を対応するスタティックラッチ６０に転送する（Ｓ４７）。そして書き込み対象メモリトランジスタに対してワード線電圧ＶＷＶ１を用いてベリファイを行う（Ｓ４８）。Ｓ４８において“１０”書き込み対象のすべてのメモリトランジスタがオフ状態でなければ、ワード線立ち上げ（Ｓ４９）、グローバルビット線ＧＢＬの接続選択（Ｓ５０）、制御トランジスタ２０，２２の選択によるセルフブースト（Ｓ５１）を行って、Ｓ４９で立ち上げたワード線に所定期間だけ高電圧パルスを印加して、“１０”データ書き込み対象メモリトランジスタ２１にホットエレクトロンを注入する（Ｓ５２）。このときの高電圧はＩＳＰＰによる初期電圧１２．６Ｖとされる。この高電圧印加に対してはベリファイを行わない。Ｓ４８において“１０”書き込み対象のすべてのメモリトランジスタがオフ状態であればＳ５２までの処理を行わない。

最後に“１１”データ、“１０“データ、”００“データの各閾値電圧分布の上裾レベルの判定を行う（Ｓ５３）。判定にはワード線選択電圧ＶＷＥ０、ＶＷＥ１、ＶＷＥ２を用いる。書き込み対象の全てのメモリトランジスタに対して上裾レベルが判定レベルよりも低いことを検出しなければ書き込み成功であり、検出すれば書き込み失敗となる。

上記Ｓ１〜Ｓ４０までの書き込み処理ではワード線単位の不揮発性メモリトランジスタを消去状態から順次その閾値電圧を書き込みデータに従って高くすることになる。この動作では最初の方ほどベリファイ時にオン状態になっている不揮発性メモリトランジスタの数が多くなっている。オン状態の不揮発性メモリトランジスタの数が多い場合には夫々の不揮発性メモリトランジスタが接続されるコモンソース線に流れ込むソース電流が多くなり、不揮発性メモリトランジスタのソース電位が浮いて高くなる。このソース電位の浮きは見かけ上不揮発性メモリトランジスタの閾値電圧が高く生ったように作用し、結果として、閾値電圧が所期の閾値電圧に到達していない状態でベリファイパスになってしまう可能性がある。Ｓ４０までの処理によって一通りの書き込み処理を終わっているから、その後でソース浮きを生ずる可能性は殆どない。よって、Ｓ４０までの処理でソース浮きによるベリファイ誤りが生じていても、Ｓ４１以降の処理ではそれを検出することが可能性になる。Ｓ４１以降の処理ではベリファイ誤りを生じている不揮発性メモリトランジスタに対して目的の閾値電圧方向に閾値電圧を遷移させる処理を行なうから、ベリファイ誤りの状態が修正されることになる。図３５においてＴＮＤ１はソース浮きを生じた状態のままで書き込み処理を終了した直後の閾値電圧の％分布を示し、ＴＮＤ２はＳ４１以降の処理を行なってソース浮きによるベリファイ誤りを修正してから書き込み処理を終了した直後の閾値電圧の％分布を示す。閾値電圧が不所望に低い状態で書き込みが正常終了とされるメモリトランジスタが比較的多く存在する事態を抑制することができる。したがって、その後のＲＴＳや高速デトラップ現象などにより実際の閾値電圧が変動しても容易にデータ化けを生ずることを抑制するのに資することができる。

Ｓ４１以降の対象とされる閾値電圧分布は、２ビット以上のデータに応ずる４種類以上の閾値電圧分布の内の両端の分布を除く閾値電圧分布、即ち、“００”データ分布と、“１０”データ分布である。“１１”データ分布は消去による初期分布であって書き込み対象にされないから、本来ソース浮きによるベリファイ誤りを生じない。閾値電圧が高い方の端の分布である“０１”データ分布は、隣の閾値電圧分布である“００”データとの間隔がその他の閾値電圧分布相互間の間隔よりも広くして対処することが可能だからである。“０１”データ分布についてもＳ４１以降の処理対象とすることは妨げないが、データの書き換え処理時間の短縮と言う点からは対象から除外する方が得策である。

Ｓ４１以降の処理は書き込み電圧印加（Ｓ４６，Ｓ５２）に対するベリファイ動作を含まない。ベリファイ動作を行うことを妨げるものではないが、データの書き換え処理時間の短縮と言う点ではベリファイ動作を含まない方がよいからである。

図３６には書き込み処理の段階において相違された書き込み高パルスの電圧を類別表示してある。ＩＮＩＴの欄にはＳ１０，Ｓ１８，Ｓ３２の処理で印加する高圧パルス電圧を示す。ＩＳＰＰの欄にはＳ２４、Ｓ３８の処理で印加する高圧パルス電圧を示す。ＬＡＳＴ＿ＲＲＧの欄にはＳ４６、Ｓ５２の処理で印加する高圧パルス電圧を示す。図３７には、ＩＮＩＴ、ＩＳＰＰ、ＬＡＳＴ＿ＰＧＭの夫々における高圧パルス波形が例示される。図３６及び図３７より明らかなように、ＬＡＳＴ＿ＰＧＭで印加される高圧パルスはＩＳＰＰの初期パルスと同じとされ、１回だけ印加される。これは、Ｓ４６、Ｓ５２の処理で閾値電電圧が分布の逆方向から逸脱することがないようにするためである。

図３８にはフラッシュメモリ１のグランド配線のパターンが例示される。メモリバンクＢＮＫ０〜ＢＮＫ３毎に周回グランド配線１００が形成され、ディスチャージＭＯＳトランジスタ１０１を介して周回グランド幹線１０２に接続する。グランド幹線１０２からは複数の幹線１０３が分岐し、分岐幹線１０３にグランドパッド１０４が接続される。ディスチャージＭＯＳトランジスタ１０１は図１７などに示されるＭＯＳトランジスタ４１などを総称する。ディスチャージＭＯＳトランジスタ１０１は大きなトランジスタサイズを有し、幹線は配線幅が比較的太く構成され、グランド幹線のレイアウト的な観点からもソース浮きなどを抑制する考慮が払われている。更に図示はしないは、各メモリバンクＢＮＫ０〜ＢＮＫ３毎の周回グランド配線１００内部のグランド支線はメッシュ状に形成されている。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

実施例においてはメモリセルトランジスタがソース線に対して並列に接続され、ソース線が反転層により形成されるメモリアレイ構造を持つ不揮発性メモリについて説明をしたが、ソース線が高抵抗であることによりソース電位の浮きを生じることを考慮すると、メモリセルトランジスタのドレイン端子とソース端子とが直列に接続され、書込対象のメモリセルのソース端子側に接続されるメモリセルトランジスタのゲート端子に高電圧を印可しオン状態にすることでソース線を形成するようなメモリアレイ構造を持つ不揮発性メモリにも適用することが可能である。このようなメモリアレイ構造を持つ不揮発性メモリの場合、オン状態となっているメモリセルトランジスタの持つオン抵抗によりソース線が高抵抗状態となり、ソース端子に直列に接続されるメモリセルトランジスタの数に応じてソース端子に接続される抵抗が相違するためにソース電位の浮きが生じることとなるため、メモリセルトランジスタに電流を流すことにより書き込みを行う場合に本発明を適用することができる。

更には、例えば、メモリトランジスタは４値記憶に限定されず８値記憶であってもよい。メモリアレイの構造はライトスルー方式で書き込みを行う構造に限定されない。メモリトランジスタの列毎に固有のビット線を持つ構造であってもよい。ライトスルー方式で書き込みを行う構造であても、ビット線やソース線は反転層を用いる構成に限定されず拡散層配線を用いる構成であってもよい。また、不揮発性メモリは並列動作可能な複数バンクを有する構成に限定されない。消去や書き込みにおける印か電圧は適宜変更可能である。不揮発性メモリはシステムＬＳＩもしくはマイクロコンピュータなどのオンチップメモリにも適用可能である。更に本発明はフラッシメモリに限定されず、ＥＥＰＲＯＭ、その他の記憶形式の不揮発性メモリにも広く適用することができる。

本発明の一例に係るフラッシュメモリのブロック図である。 メモリアレイのトランジスタ配置を例示する回路図である。 デバイスのワード線に沿った縦断面構造を例示する断面図である。 読み出し動作における信号経路の選択態様を例示する回路図である。 セルスルー書き込み方式による書き込み動作の信号経路を例示する回路図である。 選択回路による反転層の選択態様としてメモリ０を読み出し対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ０を書き込み対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ１を読み出し対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ１を書き込み対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ２を読み出し対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ２を書き込み対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ３を読み出し対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ３を書き込み対象とするときの接続形態を示す回路図である。 書き込み読み出し回路と選択回路の詳細な一例を示す回路図である。 書き込み読み出し回路と選択回路における回路ユニットの読出し動作タイミングを示すタイミングチャートである。 書き込み読み出し回路と選択回路における回路ユニットの書き込み動作タイミングを示すタイミングチャートである。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ０を読み出し対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ０を書き込み対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ１を読み出し対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ１を書き込み対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ２を読み出し対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ２を書き込み対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ３を読み出し対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ３を書き込み対象とするときの接続形態を示す回路図である。 スタンバイ（stand by）リード（Read）、消去（Erase）、及び書き込み（Program）の動作状態における各種信号の状態をまとめて例示する説明図である。 書き込みにおいて選択セルが異なる場合における主な信号の電圧状態を例示する説明図である。 読み出しにおいて選択セルが異なる場合における主な信号の電圧状態を例示する説明図である。 書き込み動作によってメモリセルトランジスタに設定される閾値電圧の分布を例示する説明図である。 図２８の上裾ベリファイ電圧、下裾ベリファイ電圧及び読み出しワード線電圧の具体例を示す説明図である。 “０１”データ書き込み動作のフローチャートである。 “００”データ書き込み動作のフローチャートである。 “１０”データ書き込み動作のフローチャートである。 ソース浮きによるベリファイ誤りを修正するための“００”データ及び“１０”データ書き込み動作のフローチャートである。 書き込みにおいて選択セルが異なる場合におけるプリチャージ信号ＲＰＣ＜０＞、ＲＰＣ＜１＞０のレベルを、プリチャージ方式とセルフブースト方式で別々に示した説明図である。 ソース浮きを生じた状態のままで書き込み処理を終了した直後の閾値電圧の％分布（ＴＮＤ１）とＳ４１以降の処理を行なってソース浮きによるベリファイ誤りを修正してから書き込み処理を終了した直後の閾値電圧の％分布（ＴＮＤ２）とを示す説明図である。 書き込み処理の段階において相違された書き込み高パルスの電圧を類別表示した説明図である。 ＩＮＩＴ、ＩＳＰＰ、ＬＡＳＴ＿ＰＧＭの夫々における高圧パルス波形を例示する波形図である。 フラッシュメモリのグランド配線のパターン説明図である。

符号の説明

１ フラッシュメモリ
３ メモリアレイ
２０ 第１の制御トランジスタ
２１ メモリトランジスタ
２２ 第２の制御トランジスタ
２３ 反転層
２４ 反転層
ＷＬ ワード線
３１ 絶縁膜
３３ 第１の電極
３４ 第２の電極
３５ 第３の電極
３６ 電荷蓄積領域
３７ 絶縁膜
５０ 読出し書き込み回路
５１ 選択回路
５２ 拡散層（拡散層配線）
６０スタティックラッチ
ＳＬ Ｒｅｆ リファレンスノード
ＳＬ Ｓｅｎｓｅ センスノード

Claims (10)

1. メモリアレイと制御回路とを有し、
   前記メモリアレイは、電気的に閾値電圧を変更可能にされる複数の不揮発性メモリトランジスタを有し、
   前記制御回路は、閾値電圧の変更によって１個の前記不揮発性メモリトランジスタに４値以上でデータを書き込み可能とし、
   前記制御回路は、データを書き込むとき、書き込み単位の複数の不揮発性メモリトランジスタに対して書き込み値毎に書き込み電圧を印加してベリファイを行う第１処理と、前記書込単位の複数の不揮発性メモリトランジスタに対してデータの書込を完了した後で所定の書き込み値の不揮発性メモリトランジスタに対して再度ベリファイを行い、再度のベリファイによって目的の閾値電圧分布を逸脱しているとされた不揮発性メモリトランジスタに対して書き込み電圧を印加する第２処理とを行なう半導体装置。
2. 前記第２処理の対象とされる閾値電圧分布は、２ビット以上のデータに応ずる４種類以上の閾値電圧分布の内の両端の分布を除く閾値電圧分布である請求項１記載の半導体装置。
3. 前記両端の分布の一方は初期分布であり、前記両端の分布の他方は隣の閾値電圧分布との間隔がその他の閾値電圧分布相互間の間隔よりも広い請求項２記載の半導体装置。
4. 前記第２処理は書き込み電圧印加に対するベリファイ動作を含まない請求項１記載の半導体装置。
5. 前記制御回路は、前記第１処理において電圧パルスを変えて複数回書き込み電圧の印加を行い、前記第２処理において前記第１処理における電圧パルス以下の電圧パルスを用いて書き込み電圧を印加する請求項４記載の半導体装置。
6. メモリアレイと制御回路とを有し、
   前記メモリアレイは、電気的に閾値電圧を変更可能にされる複数の不揮発性メモリトランジスタを有し、
   前記制御回路は、閾値電圧の変更によって１個の前記不揮発性メモリトランジスタに２ビット以上のデータを記憶可能とし、
   前記制御回路は、データ記憶のための高電圧パルスの印加とベリファイにより一旦パスした処理単位の不揮発性メモリトランジスタに対して再度ベリファイを行い、再度のベリファイでフェイルとされた不揮発性メモリトランジスタに対して前記データ記憶のための高電圧パルスと比較して軽い高電圧パルスの印加を追加する半導体装置。
7. 前記軽い高電圧パルスは、前記処理単位の不揮発性メモリトランジスタに印加された高電圧パルスのうち最も小さな電圧パルスである請求項６記載の半導体装置。
8. 軽い高電圧パルスの印加に対するベリファイを行わない請求項６記載の半導体装置。
9. 処理単位の不揮発性メモリトランジスタに対する再度のベリファイ対象は、２ビット以上のデータに応ずる４種類以上の閾値電圧分布の内の両端の分布を除く閾値電圧分布に含まれる不揮発性メモリトランジスタである請求項６記載の半導体装置。
10. 前記両端の分布の一方は初期分布であり、前記両端の分布の他方は隣の閾値電圧分布との間隔がその他の閾値電圧分布相互間の間隔よりも広い請求項９記載の半導体装置。

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