JP2001156275A - 半導体集積回路 - Google Patents
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Abstract
(57)【要約】
【課題】 高集積、高速、高信頼なマルチストレージ形
態の不揮発性メモリを提供する。 【解決手段】 離散的にトラップを含むゲート絶縁膜
（２）及びメモリゲート電極（７）を有するメモリトラ
ンジスタ部（Ｔｒｍｃ）を有し、その両側に、スイッチ
ゲート電極（６−１，６−２）を備えたスイッチトラン
ジスタ部（Ｔｒｓｗ）を備える。離散的にトラップを含
むゲート絶縁膜２は情報電荷を蓄えるための離散的トラ
ップを持ち、局所的なキャリアの注入が可能であり、１
個のメモリセルは少なくとも２ビット分の情報を蓄積す
るマルチストーレッジセルを成す。スイッチゲート電極
を備えたスイッチトランジスタ部（Ｔｒｓｗ）はソース
サイド注入方式を実現する。メモリトランジスタ部はそ
れと自己整合的に形成される。メモリトランジスタ部の
メモリゲート電極（７）はワード線（５）に接続され、
ワード線単位での消去が可能にされる。
態の不揮発性メモリを提供する。 【解決手段】 離散的にトラップを含むゲート絶縁膜
（２）及びメモリゲート電極（７）を有するメモリトラ
ンジスタ部（Ｔｒｍｃ）を有し、その両側に、スイッチ
ゲート電極（６−１，６−２）を備えたスイッチトラン
ジスタ部（Ｔｒｓｗ）を備える。離散的にトラップを含
むゲート絶縁膜２は情報電荷を蓄えるための離散的トラ
ップを持ち、局所的なキャリアの注入が可能であり、１
個のメモリセルは少なくとも２ビット分の情報を蓄積す
るマルチストーレッジセルを成す。スイッチゲート電極
を備えたスイッチトランジスタ部（Ｔｒｓｗ）はソース
サイド注入方式を実現する。メモリトランジスタ部はそ
れと自己整合的に形成される。メモリトランジスタ部の
メモリゲート電極（７）はワード線（５）に接続され、
ワード線単位での消去が可能にされる。
Description
【０００１】
【発明の属する技術分野】本発明は、１個のメモリセル
トランジスタが少なくとも２ビット分の情報を蓄積でき
るマルチストレージ形態の不揮発性記憶素子を有する不
揮発性半導体メモリ装置、更には前記不揮発性半導体メ
モリ装置を内蔵したマイクロコンピュータ等の、半導体
集積回路に関する。
トランジスタが少なくとも２ビット分の情報を蓄積でき
るマルチストレージ形態の不揮発性記憶素子を有する不
揮発性半導体メモリ装置、更には前記不揮発性半導体メ
モリ装置を内蔵したマイクロコンピュータ等の、半導体
集積回路に関する。
【０００２】
【従来の技術】不揮発性記憶素子を有する不揮発性半導
体メモリ装置は、バイト単位に電気的書き換え可能なＥ
ＥＰＲＯＭ (Electrically Erasable and Programmable
ReadOnly Memory)、および一括消去型のフラッシュメ
モリが代表的である。
体メモリ装置は、バイト単位に電気的書き換え可能なＥ
ＥＰＲＯＭ (Electrically Erasable and Programmable
ReadOnly Memory)、および一括消去型のフラッシュメ
モリが代表的である。
【０００３】いずれの不揮発性半導体メモリ装置も電力
の供給なしにメモリ情報を保持できる点から、容易に持
ち運びが可能なメモリカード、および遠隔操作が可能な
装置などに使われ、装置稼動の初期設定として不揮発に
記憶しておくデータストーレッジ、プログラムストーレ
ッジなどのはたらきをする。
の供給なしにメモリ情報を保持できる点から、容易に持
ち運びが可能なメモリカード、および遠隔操作が可能な
装置などに使われ、装置稼動の初期設定として不揮発に
記憶しておくデータストーレッジ、プログラムストーレ
ッジなどのはたらきをする。
【０００４】不揮発性半導体メモリ装置は計算機、通信
機器、制御装置、ＯＡ機器、民生機器などの分野に広く
使用されているが、とくに最近ではポータブルな通信機
器、銀行端末等のＩＣカード、カメラの映像記憶用メデ
ィア等に応用され、それら市場の拡大、システムの発展
につれ、さらに高速書き換え、高集積、かつ高機能が求
められている。
機器、制御装置、ＯＡ機器、民生機器などの分野に広く
使用されているが、とくに最近ではポータブルな通信機
器、銀行端末等のＩＣカード、カメラの映像記憶用メデ
ィア等に応用され、それら市場の拡大、システムの発展
につれ、さらに高速書き換え、高集積、かつ高機能が求
められている。
【０００５】従来の不揮発性半導体メモリ装置すなわち
ＥＥＰＲＯＭとフラッシュメモリを相互に比較する。
ＥＥＰＲＯＭとフラッシュメモリを相互に比較する。
【０００６】ＥＥＰＲＯＭは、メモリセルがＭＮＯＳ等
のメモリトランジスタとスイッチトランジスタの２トラ
ンジスタから構成される場合が多く、高集積向きではな
いが高機能向きである。一方フラッシュメモリは、メモ
リセルがメモリトランジスタの１トランジスタのみから
構成され、高機能向きではないが高集積向きである。と
いうようにＥＥＰＲＯＭとフラッシュメモリはその構造
上から棲み分けされてきていると言える。
のメモリトランジスタとスイッチトランジスタの２トラ
ンジスタから構成される場合が多く、高集積向きではな
いが高機能向きである。一方フラッシュメモリは、メモ
リセルがメモリトランジスタの１トランジスタのみから
構成され、高機能向きではないが高集積向きである。と
いうようにＥＥＰＲＯＭとフラッシュメモリはその構造
上から棲み分けされてきていると言える。
【０００７】なお書き換えスピードをみると、ＥＥＰＲ
ＯＭおよびフラッシュメモリとも、従来の書き込み時間
は、トンネル書き込みあるいはホットキャリア書き込み
のいずれかの方式を採っていて、何れもミリセカンド
(ｍｓｅｃ)程度を要している。この書き換えスピード
は、ＣＰＵ（中央演算装置）のナノセカンド(ｎｓｅｃ)
程度の処理速度に比べて桁違いに長い動作時間となって
いる。
ＯＭおよびフラッシュメモリとも、従来の書き込み時間
は、トンネル書き込みあるいはホットキャリア書き込み
のいずれかの方式を採っていて、何れもミリセカンド
(ｍｓｅｃ)程度を要している。この書き換えスピード
は、ＣＰＵ（中央演算装置）のナノセカンド(ｎｓｅｃ)
程度の処理速度に比べて桁違いに長い動作時間となって
いる。
【０００８】本発明が提供するメモリセルの説明に先立
ち、本発明者が検討したところの本発明の主旨と同じ方
向を目指すメモリセルがすでに提案されていので、その
メモリセル構造に対応するメモリセル構造を図３乃至図
５に、およびメモリセルアレイの動作バイアスを図６乃
至図９に示す。図３乃至図５に示すメモリセルの構造
は、１９９８年１２月の半導体表面専門者会議(Semicon
ductor Interface Specialist Conference: SISC, San
Diego）の招待講演にて、Nissan-Cohen博士が提示され
たがドキュメントとして一般には残されてはいない。こ
のメモリセルの構造は、１９９９年９月の固体素子国際
会議(International Conference on SolidState Device
s and Materials: SSDM, Tokyo) の招待講演にてBoaz E
itan博士が、その全容を一般へ向けて明らかにしてお
り、ＮＲＯＭと呼ばれている。
ち、本発明者が検討したところの本発明の主旨と同じ方
向を目指すメモリセルがすでに提案されていので、その
メモリセル構造に対応するメモリセル構造を図３乃至図
５に、およびメモリセルアレイの動作バイアスを図６乃
至図９に示す。図３乃至図５に示すメモリセルの構造
は、１９９８年１２月の半導体表面専門者会議(Semicon
ductor Interface Specialist Conference: SISC, San
Diego）の招待講演にて、Nissan-Cohen博士が提示され
たがドキュメントとして一般には残されてはいない。こ
のメモリセルの構造は、１９９９年９月の固体素子国際
会議(International Conference on SolidState Device
s and Materials: SSDM, Tokyo) の招待講演にてBoaz E
itan博士が、その全容を一般へ向けて明らかにしてお
り、ＮＲＯＭと呼ばれている。
【０００９】本メモリの原理と動作を述べると、本メモ
リは離散的トラップをゲート絶縁膜にもつ１トランジス
タ型の不揮発性半導体メモリから成って、書き込みはド
レイン端でのいわゆるホットキャリア注入にて離散的ト
ラップに局所的に書き込み、書き込みによってトラップ
された電荷をトランジスタのソース側として読み出す方
式である。すなわち書き込みと読み出しでは、図３に示
すようにメモリトランジスタに流す電流の向きを逆とす
る(Reverse read)。即ち、書込みと読み出しではソース
線とビット線の機能を入換えて動作させる。また図４に
示すように離散的トラップに局所的に書き込むことから
メモリトランジスタのチャネル内において、もう一方の
端をまったく同様にメモリ機能をもたせることが可能で
ある。すなわちメモリトランジスタの動作方向をまった
く逆に入れ換え、もう一つの情報を蓄える。いわゆる２
ビット／１トランジスタ型の高集積メモリセルが実現す
る。離散的トラップをもつゲート絶縁膜の材料として、
今日明白であるのは、シリコンナイトライド膜である。
図５に示すようにこのメモリトランジスタからなるセル
は、最小加工寸法をＦとして表わすと、１トランジスタ
当たりは４Ｆ２乗であるが、１ビット当たりは２Ｆ２乗
とみなすことができる。従来の高集積向きといわれるフ
ラッシュメモリが１ビット当たり６Ｆ２乗から１０Ｆ２
乗であることにくらべると、飛躍的な高集積化を実現し
ていると言える。
リは離散的トラップをゲート絶縁膜にもつ１トランジス
タ型の不揮発性半導体メモリから成って、書き込みはド
レイン端でのいわゆるホットキャリア注入にて離散的ト
ラップに局所的に書き込み、書き込みによってトラップ
された電荷をトランジスタのソース側として読み出す方
式である。すなわち書き込みと読み出しでは、図３に示
すようにメモリトランジスタに流す電流の向きを逆とす
る(Reverse read)。即ち、書込みと読み出しではソース
線とビット線の機能を入換えて動作させる。また図４に
示すように離散的トラップに局所的に書き込むことから
メモリトランジスタのチャネル内において、もう一方の
端をまったく同様にメモリ機能をもたせることが可能で
ある。すなわちメモリトランジスタの動作方向をまった
く逆に入れ換え、もう一つの情報を蓄える。いわゆる２
ビット／１トランジスタ型の高集積メモリセルが実現す
る。離散的トラップをもつゲート絶縁膜の材料として、
今日明白であるのは、シリコンナイトライド膜である。
図５に示すようにこのメモリトランジスタからなるセル
は、最小加工寸法をＦとして表わすと、１トランジスタ
当たりは４Ｆ２乗であるが、１ビット当たりは２Ｆ２乗
とみなすことができる。従来の高集積向きといわれるフ
ラッシュメモリが１ビット当たり６Ｆ２乗から１０Ｆ２
乗であることにくらべると、飛躍的な高集積化を実現し
ていると言える。
【００１０】また図６乃至図９に、メモリセルアレイと
その消去、書込み、読み出しの動作バイアスを示す。
その消去、書込み、読み出しの動作バイアスを示す。
【００１１】消去については、ワード単位のページ消去
を図６に、ブロック単位のチップ消去を図７に示す。消
去は、ビット線拡散層に高電位の８Ｖを印加し、いわゆ
るBand-to-band tunnelingを引き起こして、ホールを注
入する。図６および図７では、片方のチャネル端のみを
消去する様子を示したが、チャネルの両端を同時に消去
することも可能である。
を図６に、ブロック単位のチップ消去を図７に示す。消
去は、ビット線拡散層に高電位の８Ｖを印加し、いわゆ
るBand-to-band tunnelingを引き起こして、ホールを注
入する。図６および図７では、片方のチャネル端のみを
消去する様子を示したが、チャネルの両端を同時に消去
することも可能である。
【００１２】書込みを図８に示す。チャネル内でホット
になったキャリア（電子）がドレイン端でゲート方向に
飛び込み、ゲート絶縁膜中の離散的トラップに捕獲され
る。このとき電子の飛び込む領域はごく一部であり、検
出に必要な電荷量は、導体ポリシリコンのフローティン
グゲートを電荷蓄積部としてゲート絶縁膜中にもつ従来
のフラッシュに比べて１００分の１程度で済み、書き換
え時間の短縮につながる。したがってホットキャリア注
入であっても高速書き換えが実現し、しかも書き換えに
よる絶縁膜劣化が注入電荷量が少ない分低減し、しかも
仮に絶縁膜劣化が引き起ったとしてもその部分の空間的
な離散的トラップから電荷がもれるのみで、蓄積電荷量
の大勢に影響が少ない。したがって書換えによるデータ
保持特性は減衰を受け難くなり、不揮発性メモリの高信
頼性につながる。
になったキャリア（電子）がドレイン端でゲート方向に
飛び込み、ゲート絶縁膜中の離散的トラップに捕獲され
る。このとき電子の飛び込む領域はごく一部であり、検
出に必要な電荷量は、導体ポリシリコンのフローティン
グゲートを電荷蓄積部としてゲート絶縁膜中にもつ従来
のフラッシュに比べて１００分の１程度で済み、書き換
え時間の短縮につながる。したがってホットキャリア注
入であっても高速書き換えが実現し、しかも書き換えに
よる絶縁膜劣化が注入電荷量が少ない分低減し、しかも
仮に絶縁膜劣化が引き起ったとしてもその部分の空間的
な離散的トラップから電荷がもれるのみで、蓄積電荷量
の大勢に影響が少ない。したがって書換えによるデータ
保持特性は減衰を受け難くなり、不揮発性メモリの高信
頼性につながる。
【００１３】次に、読み出しを図９に示す。読み出しは
書込みの有無によるチャネル電流の量を検出することに
なるが、トランジスタのチャネル電流量はソース端にて
律則される。結局、書込みの有無の検出には、検出すべ
き側をソース端として読み取るのがもっとも感度が高い
ので、読み出しの電流方向を、書込みと逆向きとするre
verse readが望ましいことになる。
書込みの有無によるチャネル電流の量を検出することに
なるが、トランジスタのチャネル電流量はソース端にて
律則される。結局、書込みの有無の検出には、検出すべ
き側をソース端として読み取るのがもっとも感度が高い
ので、読み出しの電流方向を、書込みと逆向きとするre
verse readが望ましいことになる。
【００１４】なおこの１トランジスタ型の不揮発性半導
体メモリに、２ビット分の情報を蓄え、動作方向を互い
に逆向きとしてチャネル両端の書込みの有無を検出する
場合において、２ビット分の信号を識別する読み出しマ
ージンが課題となる。読み出し時に、信号の”１”、”
０”判定は電流の大小にて判別する電流検出方式を採る
こと、およびもう片方のビット情報が検出電流に干渉す
ることがあって信号検出のマージンを狭めるということ
は免れない。このマージンを解析した報告が、Martino
Lorenzini他、"A Dual Gate Flash ＥＥＰＲＯＭ Cell
with Two-Bit Storage Capacity" IEEE Transactions o
n Components, Packaging, and Manufacturing Technol
ogy Part A, vol. 20, p182 (1997) に見られている。
体メモリに、２ビット分の情報を蓄え、動作方向を互い
に逆向きとしてチャネル両端の書込みの有無を検出する
場合において、２ビット分の信号を識別する読み出しマ
ージンが課題となる。読み出し時に、信号の”１”、”
０”判定は電流の大小にて判別する電流検出方式を採る
こと、およびもう片方のビット情報が検出電流に干渉す
ることがあって信号検出のマージンを狭めるということ
は免れない。このマージンを解析した報告が、Martino
Lorenzini他、"A Dual Gate Flash ＥＥＰＲＯＭ Cell
with Two-Bit Storage Capacity" IEEE Transactions o
n Components, Packaging, and Manufacturing Technol
ogy Part A, vol. 20, p182 (1997) に見られている。
【００１５】書き込みについて、チャネルホットエレク
トロンによりドレインサイドのゲート絶縁膜中の離散的
トラップに電荷を注入する方式を図８に述べたが、別の
方法としてソースサイドのゲート絶縁膜中の離散的トラ
ップに電荷を注入する方式を述べておく。ナイトライド
膜内の離散的トラップにキャリア電荷をソースサイド注
入 (Source side injection; SSI) により書込む例が、
Kuo-Tung Chang他、”A New SONOS Memory Using Sourc
e-Side Injection for Programming" IEEE Electron De
vice Letters, vol. 19, p253(1998)に見られる。その
デバイスの断面構造を図１０に示す。
トロンによりドレインサイドのゲート絶縁膜中の離散的
トラップに電荷を注入する方式を図８に述べたが、別の
方法としてソースサイドのゲート絶縁膜中の離散的トラ
ップに電荷を注入する方式を述べておく。ナイトライド
膜内の離散的トラップにキャリア電荷をソースサイド注
入 (Source side injection; SSI) により書込む例が、
Kuo-Tung Chang他、”A New SONOS Memory Using Sourc
e-Side Injection for Programming" IEEE Electron De
vice Letters, vol. 19, p253(1998)に見られる。その
デバイスの断面構造を図１０に示す。
【００１６】ここでは、選択トランジスタのゲート電極
サイドにメモリトランジスタをサイドウオールゲート技
術により形成した構造をしている。選択トランジスタの
チャネル内をドレイン電圧５Vによって加速され発生し
たホットキャリアが、メモリトランジスタのチャネル内
に飛び込んだ瞬間に、メモリトランジスタのソースサイ
ドにてゲート側への高電界（１２Ｖ）を感じて、ゲート
電極方向に飛び込み、ゲート絶縁膜中の離散的トラップ
に捕獲されるという動作をする。このとき選択トランジ
スタのゲート電位は、しきい値より少し高め（１Ｖ）に
設定し、チャネル電流は低電流の飽和領域にある。この
低電流のしぼられたホットキャリアが効率よくゲート絶
縁膜中の離散的トラップに捕獲されることになる。書き
込みに必要なチャネル電流量を、チャネルホットエレク
トロンによるドレインサイド注入にくらべると、このソ
ースサイド注入方式は３０分の１程度で済む。したがっ
て、 それだけ書込み時間の短縮、あるいは書き換え回
数の増大など信頼性の向上につながり、このソースサイ
ド注入による書込み方式は有効となる。課題は、選択ト
ランジスタ（スイッチトランジスタ）をメモリセル内に
組み込む必要があるが、いかにセル面積の増大を抑制す
るかである。
サイドにメモリトランジスタをサイドウオールゲート技
術により形成した構造をしている。選択トランジスタの
チャネル内をドレイン電圧５Vによって加速され発生し
たホットキャリアが、メモリトランジスタのチャネル内
に飛び込んだ瞬間に、メモリトランジスタのソースサイ
ドにてゲート側への高電界（１２Ｖ）を感じて、ゲート
電極方向に飛び込み、ゲート絶縁膜中の離散的トラップ
に捕獲されるという動作をする。このとき選択トランジ
スタのゲート電位は、しきい値より少し高め（１Ｖ）に
設定し、チャネル電流は低電流の飽和領域にある。この
低電流のしぼられたホットキャリアが効率よくゲート絶
縁膜中の離散的トラップに捕獲されることになる。書き
込みに必要なチャネル電流量を、チャネルホットエレク
トロンによるドレインサイド注入にくらべると、このソ
ースサイド注入方式は３０分の１程度で済む。したがっ
て、 それだけ書込み時間の短縮、あるいは書き換え回
数の増大など信頼性の向上につながり、このソースサイ
ド注入による書込み方式は有効となる。課題は、選択ト
ランジスタ（スイッチトランジスタ）をメモリセル内に
組み込む必要があるが、いかにセル面積の増大を抑制す
るかである。
【００１７】さて、本願発明に関係して、選択トランジ
スタ（スイッチトランジスタ）をメモリセル内に組み込
む、高集積なメモリセルの例について述べる。１セルが
双方向の動作によって２ビットの情報を持つことが可能
で、図１１に示すような１セルが２つのメモリトランジ
スタと１つのスイッチトランジスタと２つの拡散層配線
とを有する２ビット／セル型の高集積不揮発性半導体メ
モリ装置について述べる。この図１１に例示されるよう
なメモリセル（ＤＳＧセル）構造は、１９９４年の国際
電子素子会議(International Electron Device Meetin
g）のプロシーデイング：IEDM 94, p57-60、Yale Ma et
al. "A Dual-Bit Split-Gate ＥＥＰＲＯＭ(ＤＳＧ) C
ell in Contactless Array for Single-Vcc High Densi
ty FlashMemories" において明らかとなっている。
スタ（スイッチトランジスタ）をメモリセル内に組み込
む、高集積なメモリセルの例について述べる。１セルが
双方向の動作によって２ビットの情報を持つことが可能
で、図１１に示すような１セルが２つのメモリトランジ
スタと１つのスイッチトランジスタと２つの拡散層配線
とを有する２ビット／セル型の高集積不揮発性半導体メ
モリ装置について述べる。この図１１に例示されるよう
なメモリセル（ＤＳＧセル）構造は、１９９４年の国際
電子素子会議(International Electron Device Meetin
g）のプロシーデイング：IEDM 94, p57-60、Yale Ma et
al. "A Dual-Bit Split-Gate ＥＥＰＲＯＭ(ＤＳＧ) C
ell in Contactless Array for Single-Vcc High Densi
ty FlashMemories" において明らかとなっている。
【００１８】図１１に示した２ビット／セル型の高集積
不揮発性半導体メモリ装置（ＤＳＧセル）は、シリコン
基板１上に、ポリシリコンフローティングゲート電極２
−１、２−２とコントロールゲート電極３−１、３−２
とを有する２個のメモリセルトランジスタが形成され、
その外側にソース線／ビット線に接続される拡散層４−
１、４−２が形成され、前記２個のメモリセルトランジ
スタの間にワード線５に接続されるスイッチゲート電極
８を有するスイッチトランジスタが形成される。前記２
個のメモリトランジスタは前記１個のスイッチトランジ
スタを共有し、このスイッチトランジスタは、２つのメ
モリトランジスタ間に自己整合的に形成され、面積の増
加をもたらさない用に考慮されている。配線用コンタク
ト孔をメモリセルアレイ内に持たない構造であり、この
２ビット／セルはビット当たり自己整合的な１．５トラ
ンジスタ構成の高集積を実現している。
不揮発性半導体メモリ装置（ＤＳＧセル）は、シリコン
基板１上に、ポリシリコンフローティングゲート電極２
−１、２−２とコントロールゲート電極３−１、３−２
とを有する２個のメモリセルトランジスタが形成され、
その外側にソース線／ビット線に接続される拡散層４−
１、４−２が形成され、前記２個のメモリセルトランジ
スタの間にワード線５に接続されるスイッチゲート電極
８を有するスイッチトランジスタが形成される。前記２
個のメモリトランジスタは前記１個のスイッチトランジ
スタを共有し、このスイッチトランジスタは、２つのメ
モリトランジスタ間に自己整合的に形成され、面積の増
加をもたらさない用に考慮されている。配線用コンタク
ト孔をメモリセルアレイ内に持たない構造であり、この
２ビット／セルはビット当たり自己整合的な１．５トラ
ンジスタ構成の高集積を実現している。
【００１９】本２ビット／セル型の高集積不揮発性半導
体メモリ装置（ＤＳＧセル）は、図１１の１セル内の２
ビットのメモリに書き込みと読み出しを行う場合、チャ
ネルに流れる電流の向きは２ビットはお互いに逆向とな
る。２ビットのメモリ情報の蓄積は別々のメモリトラン
ジスタになされている。すなわち１セル内の２ビットの
メモリ動作は、逆向きに対称的になされる。書き込みは
ホットキャリア書き込み方式をとるが、従来のチャネル
方向以外に、スイッチトランジスタのはたらきによりゲ
ート方向も高電界となり、いわゆるソースサイド注入方
式による書き込みによって高速化を実現している。
体メモリ装置（ＤＳＧセル）は、図１１の１セル内の２
ビットのメモリに書き込みと読み出しを行う場合、チャ
ネルに流れる電流の向きは２ビットはお互いに逆向とな
る。２ビットのメモリ情報の蓄積は別々のメモリトラン
ジスタになされている。すなわち１セル内の２ビットの
メモリ動作は、逆向きに対称的になされる。書き込みは
ホットキャリア書き込み方式をとるが、従来のチャネル
方向以外に、スイッチトランジスタのはたらきによりゲ
ート方向も高電界となり、いわゆるソースサイド注入方
式による書き込みによって高速化を実現している。
【００２０】また本２ビット／セル型の高集積不揮発性
半導体メモリ装置（ＤＳＧセル）の消去は、図１１のゲ
ート電極３−１、３−２と平行に走っているビット線、
ソース線用の拡散層４−１、４−２との間にかかる高電
界によってフローティングゲート電極２’−１、２’−
２から電子を引き抜く方式がとられる。そのため図１１
に示されたメモリセルは、ビット線に沿ってメモリセル
はすべてが消去されることとなる。この状況は、メモリ
セルアレイにおける選択セルと非選択セルへのバイアス
関係を示した図１２から明らかである。すなわち、ビッ
ト線１列の両側に沿うメモリトランジスタ（Ａ１、Ｃ
１、Ｂ１、Ｄ１）の消去がすべて同時に実行され、ビッ
ト単位あるいはバイト単位の書き換えは不可であり、ブ
ロック単位の消去が行われることになる。
半導体メモリ装置（ＤＳＧセル）の消去は、図１１のゲ
ート電極３−１、３−２と平行に走っているビット線、
ソース線用の拡散層４−１、４−２との間にかかる高電
界によってフローティングゲート電極２’−１、２’−
２から電子を引き抜く方式がとられる。そのため図１１
に示されたメモリセルは、ビット線に沿ってメモリセル
はすべてが消去されることとなる。この状況は、メモリ
セルアレイにおける選択セルと非選択セルへのバイアス
関係を示した図１２から明らかである。すなわち、ビッ
ト線１列の両側に沿うメモリトランジスタ（Ａ１、Ｃ
１、Ｂ１、Ｄ１）の消去がすべて同時に実行され、ビッ
ト単位あるいはバイト単位の書き換えは不可であり、ブ
ロック単位の消去が行われることになる。
【００２１】
【発明が解決しようとする課題】ところで、図３から図
５に示したメモリセル(ＮＲＯＭ)では、飛躍的な集積度
を提案しており、書込み電荷量もゲート絶縁膜中の離散
的トラップを用いていることから、従来の１００分の１
程度にて済んでいるが、書き込みはチャネルホットキャ
リア注入方式であり、書き込み電流は、ソースサイド注
入方式にくらべて３０倍程度を要する。また読み出しが
累積するにつれ、非選択セルにデイスターブがかかるこ
とになり、信号マージンの劣化となりやすい。さらに、
図６から図９に示したメモリセルアレイのバイアス関係
から理解できるように、ソース線とビット線を入れ換え
て動作させる仮想接地(virtual ground)方式であるの
で、とくに読み出し時に、所定のチャネルを通じて検出
されるチャネル電流以外に、半導体表面を伝わる表面電
流までも検出してしまう虞がある。
５に示したメモリセル(ＮＲＯＭ)では、飛躍的な集積度
を提案しており、書込み電荷量もゲート絶縁膜中の離散
的トラップを用いていることから、従来の１００分の１
程度にて済んでいるが、書き込みはチャネルホットキャ
リア注入方式であり、書き込み電流は、ソースサイド注
入方式にくらべて３０倍程度を要する。また読み出しが
累積するにつれ、非選択セルにデイスターブがかかるこ
とになり、信号マージンの劣化となりやすい。さらに、
図６から図９に示したメモリセルアレイのバイアス関係
から理解できるように、ソース線とビット線を入れ換え
て動作させる仮想接地(virtual ground)方式であるの
で、とくに読み出し時に、所定のチャネルを通じて検出
されるチャネル電流以外に、半導体表面を伝わる表面電
流までも検出してしまう虞がある。
【００２２】図１０には、ゲート絶縁膜中に離散的トラ
ップを用いるソースサイド注入方式のメモリトランジス
タを示したが、ソース／ドレインが固定された片方向動
作方式であることまでは示されているが、実際のメモリ
セルアレイの構成が明かとされていない。
ップを用いるソースサイド注入方式のメモリトランジス
タを示したが、ソース／ドレインが固定された片方向動
作方式であることまでは示されているが、実際のメモリ
セルアレイの構成が明かとされていない。
【００２３】図１１および図１２に示したメモリセル
（ＤＳＧ）では、従来の技術にてすでに述べたようにメ
モリトランジスタのゲート電極とソース線／ビット線が
平行に走っているため、ワード線単位の消去が不可能で
ある。また、蓄積部としての導体のフローティングゲー
ト電極２’−１、２’−２は他のメモリセルとは独立し
た電極から成っている。
（ＤＳＧ）では、従来の技術にてすでに述べたようにメ
モリトランジスタのゲート電極とソース線／ビット線が
平行に走っているため、ワード線単位の消去が不可能で
ある。また、蓄積部としての導体のフローティングゲー
ト電極２’−１、２’−２は他のメモリセルとは独立し
た電極から成っている。
【００２４】さらに、図１１のメモリセルは、フローテ
ィングゲート電極２’−１、２’−２を覆うようにメモ
リトランジスタのゲート電極３−１、３−２が配線され
ている。そのため、ゲート電極上を横切るワード線５と
フローティングゲート電極２’−１、２’−２の加工は
自己整合的な重ね切りによる加工ができない。そのた
め、重なるべきフローティングゲート電極２’−１、
２’−２とワード線５との加工には、加工合わせが必要
となり、その合わせ余裕分の面積が増大する。最小加工
寸法Ｆにて表わすと、図１１のメモリセルではビット当
たりのセル面積が、合わせ余裕分の面積増の結果５．４
Ｆ２乗になると報告されている。図１１のメモリセル
は、高集積を実現しているとは言え、加工上合わせを必
要としない場合の４Ｆ２乗に比べると３５％の面積増大
となっている。
ィングゲート電極２’−１、２’−２を覆うようにメモ
リトランジスタのゲート電極３−１、３−２が配線され
ている。そのため、ゲート電極上を横切るワード線５と
フローティングゲート電極２’−１、２’−２の加工は
自己整合的な重ね切りによる加工ができない。そのた
め、重なるべきフローティングゲート電極２’−１、
２’−２とワード線５との加工には、加工合わせが必要
となり、その合わせ余裕分の面積が増大する。最小加工
寸法Ｆにて表わすと、図１１のメモリセルではビット当
たりのセル面積が、合わせ余裕分の面積増の結果５．４
Ｆ２乗になると報告されている。図１１のメモリセル
は、高集積を実現しているとは言え、加工上合わせを必
要としない場合の４Ｆ２乗に比べると３５％の面積増大
となっている。
【００２５】本発明の目的は、所定のチャネルを通じて
検出されるチャネル電流以外の表面電流を検出する虞の
少な不揮発性メモリを有する半導体集積回路を提供する
ことにある。
検出されるチャネル電流以外の表面電流を検出する虞の
少な不揮発性メモリを有する半導体集積回路を提供する
ことにある。
【００２６】本発明の別の目的は、マルチストレージ形
態の不揮発性メモリセルに対しワード線単位の消去を可
能にすることにある。
態の不揮発性メモリセルに対しワード線単位の消去を可
能にすることにある。
【００２７】本発明の更に別の目的は、チップ面積の増
大を抑えてマルチストレージ形態の不揮発性記憶素子を
実現できる半導体集積回路を提供することにある。
大を抑えてマルチストレージ形態の不揮発性記憶素子を
実現できる半導体集積回路を提供することにある。
【００２８】本発明は、高集積、高速、高信頼な不揮発
性半導体メモリを有する半導体集積回路を提供しようと
するものである。
性半導体メモリを有する半導体集積回路を提供しようと
するものである。
【００２９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００３０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００３１】すなわち、本発明は離散的にトラップを含
むゲート絶縁膜を用い、局所的な書込みによって１個の
メモリトランジスタ部は、少なくとも２ビット分の情報
を蓄積できるマルチストーレッジ(multi-storage)セル
をなし、蓄積電荷量を導体のフローティングゲート電極
よりも飛躍的に少なくする。
むゲート絶縁膜を用い、局所的な書込みによって１個の
メモリトランジスタ部は、少なくとも２ビット分の情報
を蓄積できるマルチストーレッジ(multi-storage)セル
をなし、蓄積電荷量を導体のフローティングゲート電極
よりも飛躍的に少なくする。
【００３２】書込みは、少なくともソースサイド注入方
式にて行い、書込みの効率をチャネルホットエレクトロ
ンのドレインサイド注入方式よりも高め、書込みに必要
なチャネル電流の低減をはかり、書込み可能なビット数
を増大させ、しいてはチップ書き込み時間の短縮、書込
え回数の増大をはかる。
式にて行い、書込みの効率をチャネルホットエレクトロ
ンのドレインサイド注入方式よりも高め、書込みに必要
なチャネル電流の低減をはかり、書込み可能なビット数
を増大させ、しいてはチップ書き込み時間の短縮、書込
え回数の増大をはかる。
【００３３】ソースサイド注入方式を実現するのに必要
なスイッチトランジスタ部を、メモリセル内にメモリト
ランジスタと自己整合的に形成し、面積の増大を抑制す
る。また、このスイッチトランジスタ部の配線を工夫し
て、仮想接地に起因して流れる表面リーク電流がソース
線／ビット線に流れ込むのを遮断する。
なスイッチトランジスタ部を、メモリセル内にメモリト
ランジスタと自己整合的に形成し、面積の増大を抑制す
る。また、このスイッチトランジスタ部の配線を工夫し
て、仮想接地に起因して流れる表面リーク電流がソース
線／ビット線に流れ込むのを遮断する。
【００３４】メモリトランジスタのゲート電極はワード
線と接続することにより、少なくともワード単位の書き
換えを可能とする。
線と接続することにより、少なくともワード単位の書き
換えを可能とする。
【００３５】メモリトランジスタ部とスイッチトランジ
スタ部とからなるメモリセルにおいて、ソースサイド注
入にて書込んだ蓄積電荷の保持特性を確保し、しかも消
去を可能とする１つの方法として、蓄積電荷をメモリト
ランジスタ部のメモリゲート電極側すなわちワード線側
へ引き抜く方式をとる。そのために、離散的トラップを
もつゲート絶縁膜たとえばナイトライド膜の上下に設け
るシリコン酸化膜の厚さについて、下部の酸化膜を上部
の酸化膜よりも厚く設けるようにする。
スタ部とからなるメモリセルにおいて、ソースサイド注
入にて書込んだ蓄積電荷の保持特性を確保し、しかも消
去を可能とする１つの方法として、蓄積電荷をメモリト
ランジスタ部のメモリゲート電極側すなわちワード線側
へ引き抜く方式をとる。そのために、離散的トラップを
もつゲート絶縁膜たとえばナイトライド膜の上下に設け
るシリコン酸化膜の厚さについて、下部の酸化膜を上部
の酸化膜よりも厚く設けるようにする。
【００３６】ここで本発明によるメモリセルの数種類の
構造を列挙する。第１のメモリセル構造は、１個のメモ
リセルが、１個のメモリトランジスタ部と、２個のスイ
ッチトランジスタ部と、２個の拡散層配線とから成る構
造を有する。前記メモリトランジスタ部は離散的にトラ
ップを含むゲート絶縁膜と、ワード線に接続するメモリ
ゲート電極とを有し、前記２個の拡散層配線はソース線
及びビット線をなし、前記２個のスイッチトランジスタ
部のスイッチゲート電極が前記ソース線及びビット線に
沿って延在される。
構造を列挙する。第１のメモリセル構造は、１個のメモ
リセルが、１個のメモリトランジスタ部と、２個のスイ
ッチトランジスタ部と、２個の拡散層配線とから成る構
造を有する。前記メモリトランジスタ部は離散的にトラ
ップを含むゲート絶縁膜と、ワード線に接続するメモリ
ゲート電極とを有し、前記２個の拡散層配線はソース線
及びビット線をなし、前記２個のスイッチトランジスタ
部のスイッチゲート電極が前記ソース線及びビット線に
沿って延在される。
【００３７】第２のメモリセル構造は、１個のメモリセ
ルが、１個のメモリトランジスタ部と、２個のスイッチ
トランジスタ部と、２個のトランジスタ反転層配線とか
ら成る構造を有する。前記メモリトランジスタ部は離散
的にトラップを含むゲート絶縁膜と、ワード線に接続す
るメモリゲート電極とを有し、前記２個のトランジスタ
反転層配線はソース線及びビット線をなし、前記２個の
スイッチトランジスタ部と前記ソース線およびビット線
をなす２つのトランジスタ反転層配線とがそれぞれ互い
にゲート電極を共有する。
ルが、１個のメモリトランジスタ部と、２個のスイッチ
トランジスタ部と、２個のトランジスタ反転層配線とか
ら成る構造を有する。前記メモリトランジスタ部は離散
的にトラップを含むゲート絶縁膜と、ワード線に接続す
るメモリゲート電極とを有し、前記２個のトランジスタ
反転層配線はソース線及びビット線をなし、前記２個の
スイッチトランジスタ部と前記ソース線およびビット線
をなす２つのトランジスタ反転層配線とがそれぞれ互い
にゲート電極を共有する。
【００３８】第３のメモリセル構造は、１個のメモリセ
ルが、１個のメモリトランジスタ部と、１個のスイッチ
トランジスタ部と、１個のトランジスタ反転層配線と、
１個の拡散層配線とからなる構造を有する。前記メモリ
トランジスタは離散的にトラップを含むゲート絶縁膜
と、ワード線に接続するメモリゲート電極とを有し、前
記１個のトランジスタ反転層配線はソース線をなし、前
記１個の拡散層配線はビット線をなし、前記１個のスイ
ッチトランジスタ部と前記ソース線をなす１個のトラン
ジスタ反転層配線が互いにゲート電極を共有する。
ルが、１個のメモリトランジスタ部と、１個のスイッチ
トランジスタ部と、１個のトランジスタ反転層配線と、
１個の拡散層配線とからなる構造を有する。前記メモリ
トランジスタは離散的にトラップを含むゲート絶縁膜
と、ワード線に接続するメモリゲート電極とを有し、前
記１個のトランジスタ反転層配線はソース線をなし、前
記１個の拡散層配線はビット線をなし、前記１個のスイ
ッチトランジスタ部と前記ソース線をなす１個のトラン
ジスタ反転層配線が互いにゲート電極を共有する。
【００３９】第４のメモリセル構造は、１個のメモリセ
ルが、２個のメモリトランジスタ部と、１個のスイッチ
トランジスタ部と、２個の拡散層配線とからなる構造を
有する。前記メモリトランジスタ部は離散的にトラップ
を含むゲート絶縁膜と、ワード線に接続するメモリゲー
ト電極とを有し、前記２個の拡散層配線がソース線およ
びビット線をなし、かつ前記１個のスイッチトランジス
タ部のスイッチゲート電極が前記ソース線及びビット線
に沿って延在される。
ルが、２個のメモリトランジスタ部と、１個のスイッチ
トランジスタ部と、２個の拡散層配線とからなる構造を
有する。前記メモリトランジスタ部は離散的にトラップ
を含むゲート絶縁膜と、ワード線に接続するメモリゲー
ト電極とを有し、前記２個の拡散層配線がソース線およ
びビット線をなし、かつ前記１個のスイッチトランジス
タ部のスイッチゲート電極が前記ソース線及びビット線
に沿って延在される。
【００４０】
【発明の実施の形態】本発明に係る半導体集積回路が採
用する不揮発性メモリセルの基本的な形態は、図１に例
示され、離散的にトラップを含むゲート絶縁膜２及びメ
モリゲート電極（コントロールゲート電極とも記す）７
を有するメモリトランジスタ部Ｔｒｍｃを有し、その両
側に、スイッチゲート電極６−１，６−２を備えた選択
トランジスタ（スイッチトランジスタ）部Ｔｒｓｗを備
えて構成される。このメモリセルは、情報電荷を蓄える
蓄積部としての離散的にトラップを含むゲート絶縁膜２
に、局所的な書込みを行い、１メモリセルは少なくとも
２ビット分の情報を蓄積するマルチストーレッジ(multi
-storage)セルをなす。メモリセルは、ソースサイド注
入方式を実現するためにスイッチゲート電極６−１，６
−２を備えたスイッチトランジスタ部Ｔｒｓｗを有し、
メモリトランジスタ部Ｔｒｍｃはそれと自己整合的に形
成される。メモリトランジスタ部Ｔｒｍｃのメモリゲー
ト電極７はワード線５に接続する。
用する不揮発性メモリセルの基本的な形態は、図１に例
示され、離散的にトラップを含むゲート絶縁膜２及びメ
モリゲート電極（コントロールゲート電極とも記す）７
を有するメモリトランジスタ部Ｔｒｍｃを有し、その両
側に、スイッチゲート電極６−１，６−２を備えた選択
トランジスタ（スイッチトランジスタ）部Ｔｒｓｗを備
えて構成される。このメモリセルは、情報電荷を蓄える
蓄積部としての離散的にトラップを含むゲート絶縁膜２
に、局所的な書込みを行い、１メモリセルは少なくとも
２ビット分の情報を蓄積するマルチストーレッジ(multi
-storage)セルをなす。メモリセルは、ソースサイド注
入方式を実現するためにスイッチゲート電極６−１，６
−２を備えたスイッチトランジスタ部Ｔｒｓｗを有し、
メモリトランジスタ部Ｔｒｍｃはそれと自己整合的に形
成される。メモリトランジスタ部Ｔｒｍｃのメモリゲー
ト電極７はワード線５に接続する。
【００４１】図２には半導体集積回路が採用する不揮発
性メモリセルの別の基本的な形態を示す。図２に例示さ
れる構造のメモリセルは、基板１上に、スイッチゲート
電極６を備えた選択トランジスタ（スイッチトランジス
タ）部Ｔｒｓｗを有し、その両側に、離散的にトラップ
を含むゲート絶縁膜２−１、２−２とメモリゲート電極
７−１，７−２とを持つメモリセルトランジスタ部Ｔｒ
ｍｃが形成され、その外側にソース線／ビット線に接続
される拡散層４−１、４−２が形成される。この構造に
おいては、少なくとも２個のメモリトランジスタ部Ｔｒ
ｍｃのメモリゲート電極７−１，７−２はワード線５と
接続することにより、ワード単位の書き換えが可能にさ
れる。
性メモリセルの別の基本的な形態を示す。図２に例示さ
れる構造のメモリセルは、基板１上に、スイッチゲート
電極６を備えた選択トランジスタ（スイッチトランジス
タ）部Ｔｒｓｗを有し、その両側に、離散的にトラップ
を含むゲート絶縁膜２−１、２−２とメモリゲート電極
７−１，７−２とを持つメモリセルトランジスタ部Ｔｒ
ｍｃが形成され、その外側にソース線／ビット線に接続
される拡散層４−１、４−２が形成される。この構造に
おいては、少なくとも２個のメモリトランジスタ部Ｔｒ
ｍｃのメモリゲート電極７−１，７−２はワード線５と
接続することにより、ワード単位の書き換えが可能にさ
れる。
【００４２】以上が本発明の基本的骨子であるが、以下
に発明の実施の形態として、実施例を述べる。なお、便
宜上、本発明が提供する不揮発性半導体メモリをＳ（Su
per）ＥＥＰＲＯＭと呼び、その基本型、改良型、拡張
型、および変形型についての複数の実施例は、番号付け
と付加文字によって発明の実施の形態の中で区別する。
に発明の実施の形態として、実施例を述べる。なお、便
宜上、本発明が提供する不揮発性半導体メモリをＳ（Su
per）ＥＥＰＲＯＭと呼び、その基本型、改良型、拡張
型、および変形型についての複数の実施例は、番号付け
と付加文字によって発明の実施の形態の中で区別する。
【００４３】《不揮発性半導体メモリ装置》図１３を用
いて、不揮発性半導体メモリ装置のブロック構成を説明
する。不揮発性半導体メモリ装置は、メモリセルがマト
リクス配置されたメモリアレイ部５１を有する。メモリ
セルアレイ部５１に配置されたメモリセルは、例えば、
ソース電極、ドレイン電極が列毎にデータ線が接続さ
れ、スイッチゲート電極が列毎にスイッチゲート制御線
に配置され、メモリゲート電極が行毎にワード線に接続
される。メモリアレイ部５１の前記データ線は、一方に
おいてデータロードラッチ回路５２に接続され、他方に
おいてＹゲートセンスアンプ部５３に接続される。Ｙゲ
ートセンスアンプ部５３はアドレスバッファ５７に受け
たＹアドレス（カラムアドレス）をＹデコーダ５６でデ
コードし、これによって形成された選択信号でＹゲート
センスアンプ部５３のデータ線を選択させ、選択された
データ線と入出力バッファ回路５４との間でデータの入
出力が可能にされる。また、ワード線及びスイッチゲー
ト制御線はワード／スイッチデコーダ５５に接続され
る。ワード／スイッチデコーダ５５はアドレスバッファ
５７で入力したアドレスをデコードし、そのデコーダ結
果などを用いてワード線及びスイッチ制御線選択信号を
生成する。またチップ選択、読み出しモード、書込みモ
ード、消去モードは、モード制御回路５８が外部からの
コマンド若しくはストローブ信号の状態にしたがって制
御する。このとき書込みあるいは消去モードでは、電源
回路５９から高電圧昇圧回路６０を通して書込みや消去
のプログラムに要する高電圧を発生させる。ノイズなど
の不慮の誤動作によって高電圧が発生しデータが破壊さ
れないように、データ保護回路６１を通して、データロ
ードタイミングコントーラ６２および消去制御回路６３
に必要な高電圧が与えられる。消去制御回路６３はモー
ド制御回路５８による消去選択の指示に応答して消去動
作を開始させる。書込みデータは入出力バッファ５４か
らデータロードラッチ５２にラッチされ、データロード
タイミングコントローラ６２による書込みタイミングに
同期してデータロードラッチ５２からメモリアレイ５１
に書込みデータが供給される。データロードタイミング
コントローラ６２はビット線とソース線の切り換えを内
部タイミングにしたがって行なう。書込み消去のプログ
ラムに要する時間は、マクロコンピュータ（マイコンと
も称する）のクロック周波数にくらべると桁違いに大き
い。このようなとき、不揮発性半導体メモリ装置はマイ
コンとバスが切り離され、マイコンに対して不揮発性半
導体メモリに対するのとは別の制御動作を許容できるよ
うにするために、不揮発性半導体メモリ内部の制御で行
われる書込み・消去動作の終了は書込み・消去検知回路
６４によって外部に与えられるようになっている。要す
るに、レディー／ビジー信号を外部の出力可能になって
いる。マイコンは、レディー／ビジー信号により不揮発
性半導体メモリがレディー状態になたとき、アクセス制
御を行えばよい。
いて、不揮発性半導体メモリ装置のブロック構成を説明
する。不揮発性半導体メモリ装置は、メモリセルがマト
リクス配置されたメモリアレイ部５１を有する。メモリ
セルアレイ部５１に配置されたメモリセルは、例えば、
ソース電極、ドレイン電極が列毎にデータ線が接続さ
れ、スイッチゲート電極が列毎にスイッチゲート制御線
に配置され、メモリゲート電極が行毎にワード線に接続
される。メモリアレイ部５１の前記データ線は、一方に
おいてデータロードラッチ回路５２に接続され、他方に
おいてＹゲートセンスアンプ部５３に接続される。Ｙゲ
ートセンスアンプ部５３はアドレスバッファ５７に受け
たＹアドレス（カラムアドレス）をＹデコーダ５６でデ
コードし、これによって形成された選択信号でＹゲート
センスアンプ部５３のデータ線を選択させ、選択された
データ線と入出力バッファ回路５４との間でデータの入
出力が可能にされる。また、ワード線及びスイッチゲー
ト制御線はワード／スイッチデコーダ５５に接続され
る。ワード／スイッチデコーダ５５はアドレスバッファ
５７で入力したアドレスをデコードし、そのデコーダ結
果などを用いてワード線及びスイッチ制御線選択信号を
生成する。またチップ選択、読み出しモード、書込みモ
ード、消去モードは、モード制御回路５８が外部からの
コマンド若しくはストローブ信号の状態にしたがって制
御する。このとき書込みあるいは消去モードでは、電源
回路５９から高電圧昇圧回路６０を通して書込みや消去
のプログラムに要する高電圧を発生させる。ノイズなど
の不慮の誤動作によって高電圧が発生しデータが破壊さ
れないように、データ保護回路６１を通して、データロ
ードタイミングコントーラ６２および消去制御回路６３
に必要な高電圧が与えられる。消去制御回路６３はモー
ド制御回路５８による消去選択の指示に応答して消去動
作を開始させる。書込みデータは入出力バッファ５４か
らデータロードラッチ５２にラッチされ、データロード
タイミングコントローラ６２による書込みタイミングに
同期してデータロードラッチ５２からメモリアレイ５１
に書込みデータが供給される。データロードタイミング
コントローラ６２はビット線とソース線の切り換えを内
部タイミングにしたがって行なう。書込み消去のプログ
ラムに要する時間は、マクロコンピュータ（マイコンと
も称する）のクロック周波数にくらべると桁違いに大き
い。このようなとき、不揮発性半導体メモリ装置はマイ
コンとバスが切り離され、マイコンに対して不揮発性半
導体メモリに対するのとは別の制御動作を許容できるよ
うにするために、不揮発性半導体メモリ内部の制御で行
われる書込み・消去動作の終了は書込み・消去検知回路
６４によって外部に与えられるようになっている。要す
るに、レディー／ビジー信号を外部の出力可能になって
いる。マイコンは、レディー／ビジー信号により不揮発
性半導体メモリがレディー状態になたとき、アクセス制
御を行えばよい。
【００４４】《メモリセルの第１形態》マルチストーレ
ッジ形態の不揮発性メモリセルの第１形態として、書き
込み時間の高速化、読み出しディスターブ、および双方
向信号読み出しマージンの拡大を解決するために、メモ
リトランジスタＴｒｍｃ部の両サイドにスイッチトラン
ジスタ部Ｔｒｓｗを設けたようなメモリセル構造を採用
する。両サイドにスイッチトランジスタ部Ｔｒｓｗを設
けることにより、集積度の低下はある程度犠牲にせざる
を得ないが、自己整合技術を用いることにより集積度低
下を抑制する構造を図１４乃至図１６に例示する。尚、
本明細書においてトランジスタ部の語は本発明に係るマ
ルチストーレッジ形態の不揮発性メモリセルの構造を理
解し易く表現するために用いる便宜的表現であり、完全
なトランジスタを意味せず、ゲート構造に着目した表現
と理解されたい。
ッジ形態の不揮発性メモリセルの第１形態として、書き
込み時間の高速化、読み出しディスターブ、および双方
向信号読み出しマージンの拡大を解決するために、メモ
リトランジスタＴｒｍｃ部の両サイドにスイッチトラン
ジスタ部Ｔｒｓｗを設けたようなメモリセル構造を採用
する。両サイドにスイッチトランジスタ部Ｔｒｓｗを設
けることにより、集積度の低下はある程度犠牲にせざる
を得ないが、自己整合技術を用いることにより集積度低
下を抑制する構造を図１４乃至図１６に例示する。尚、
本明細書においてトランジスタ部の語は本発明に係るマ
ルチストーレッジ形態の不揮発性メモリセルの構造を理
解し易く表現するために用いる便宜的表現であり、完全
なトランジスタを意味せず、ゲート構造に着目した表現
と理解されたい。
【００４５】図１４乃至図１６に示されるメモリセル
は、基板１上に、離散的にトラップを含むゲート絶縁膜
２とメモリゲート電極７とを持つメモリトランジスタ部
Ｔｒｍｃを有する。前記離散的にトラップを含むゲート
絶縁膜２はたとえばシリコンナイトライド膜によって構
成される。メモリトランジスタ部Ｔｒｍｃの両側にスイ
ッチゲート電極６−１，６−２を備えたスイッチトラン
ジスタ部Ｔｒｓｗ、Ｔｒｓｗが形成され、その外側にソ
ース線／ビット線に接続される拡散層４−１、４−２が
形成される。即ち、そのメモリセルは、両サイドのスイ
ッチトランジスタ部Ｔｒｓｗ、Ｔｒｓｗの間にメモリト
ランジスタ部Ｔｒｍｃが埋め込まれ、外側にビット線／
ソース線を構成する拡散層４−１，４−２が形成され
る。このメモリセル構造において、隣のセルとはビット
線／ソース線を共有する。このことから図１６に示すよ
うに１個のメモリセルの面積は８Ｆ２乗となるが、２ビ
ット分の情報を蓄えるので、１ビット当たりは４Ｆ２乗
とみなすことができる。従来のＥＥＰＲＯＭおよびフラ
ッシュメモリのうち最小のメモリセル構造は６Ｆ２乗程
度であるから、それに比べると、図１４乃至図１６に例
示されるメモリセルのサイズは小さくされている。
は、基板１上に、離散的にトラップを含むゲート絶縁膜
２とメモリゲート電極７とを持つメモリトランジスタ部
Ｔｒｍｃを有する。前記離散的にトラップを含むゲート
絶縁膜２はたとえばシリコンナイトライド膜によって構
成される。メモリトランジスタ部Ｔｒｍｃの両側にスイ
ッチゲート電極６−１，６−２を備えたスイッチトラン
ジスタ部Ｔｒｓｗ、Ｔｒｓｗが形成され、その外側にソ
ース線／ビット線に接続される拡散層４−１、４−２が
形成される。即ち、そのメモリセルは、両サイドのスイ
ッチトランジスタ部Ｔｒｓｗ、Ｔｒｓｗの間にメモリト
ランジスタ部Ｔｒｍｃが埋め込まれ、外側にビット線／
ソース線を構成する拡散層４−１，４−２が形成され
る。このメモリセル構造において、隣のセルとはビット
線／ソース線を共有する。このことから図１６に示すよ
うに１個のメモリセルの面積は８Ｆ２乗となるが、２ビ
ット分の情報を蓄えるので、１ビット当たりは４Ｆ２乗
とみなすことができる。従来のＥＥＰＲＯＭおよびフラ
ッシュメモリのうち最小のメモリセル構造は６Ｆ２乗程
度であるから、それに比べると、図１４乃至図１６に例
示されるメモリセルのサイズは小さくされている。
【００４６】書き込み動作について説明すると、いわゆ
るソースサイドインジェクションという方式を採り、マ
イクロ秒（μｓｅｃ）程度と大幅な書き込み高速化を実
現している。この高速化の理由は、書き込み時に最初の
スイッチトランジスタ部Ｔｒｓｗの絞られたチャネルを
キャリアが通過するとき加速されてエネルギが高めら
れ、つづいてメモリトランジスタ部Ｔｒｍｃのチャネル
に飛び込んだキャリアはさらにメモリトランジスタ部Ｔ
ｒｍｃに印加されている高バイアスをメモリゲート電極
７方向に感じて、どんどん前記離散的にトラップを含む
ゲート絶縁膜２に飛び込んで行き、離散的トラップに捕
獲される。ソースサイドインジェクションはチャネル方
向で極めて狭い領域で行われると考えられているが、飛
び込んだ電荷が離散的トラップに捕獲されてその位置に
固定されるような場合、捕獲された電荷のセルフポテン
シャルによってソースサイドインジェクションの位置は
時事刻々変化していき結局メモリトランジスタ部のソー
ス領域にある程度の分布をもって電荷は蓄積されること
になる。また大幅な書き込み高速化がもたらす重要な点
は、端に応用面のみの利点に留まらず、ホットキャリア
書き込みによる書き換え劣化がその時間に比例して抑制
されることである。
るソースサイドインジェクションという方式を採り、マ
イクロ秒（μｓｅｃ）程度と大幅な書き込み高速化を実
現している。この高速化の理由は、書き込み時に最初の
スイッチトランジスタ部Ｔｒｓｗの絞られたチャネルを
キャリアが通過するとき加速されてエネルギが高めら
れ、つづいてメモリトランジスタ部Ｔｒｍｃのチャネル
に飛び込んだキャリアはさらにメモリトランジスタ部Ｔ
ｒｍｃに印加されている高バイアスをメモリゲート電極
７方向に感じて、どんどん前記離散的にトラップを含む
ゲート絶縁膜２に飛び込んで行き、離散的トラップに捕
獲される。ソースサイドインジェクションはチャネル方
向で極めて狭い領域で行われると考えられているが、飛
び込んだ電荷が離散的トラップに捕獲されてその位置に
固定されるような場合、捕獲された電荷のセルフポテン
シャルによってソースサイドインジェクションの位置は
時事刻々変化していき結局メモリトランジスタ部のソー
ス領域にある程度の分布をもって電荷は蓄積されること
になる。また大幅な書き込み高速化がもたらす重要な点
は、端に応用面のみの利点に留まらず、ホットキャリア
書き込みによる書き換え劣化がその時間に比例して抑制
されることである。
【００４７】また読み出し時には、半選択メモリセルの
スイッチトランジスタＴｒｓｗ，Ｔｒｓｗは読み出し電
圧の影響をカットし、読み出しディスターブを回避する
働きを行う。さらに読み出し側のスイッチトランジスタ
部Ｔｒｓｗのスイッチゲート電極の電圧を高めることに
より、信号検出のマージンを拡大させることが可能であ
る。なお、図３乃至図５に示した１トランジスタ型の不
揮発性半導体メモリでは、書き込みと読み出しにて、メ
モリトランジスタ部のチャネル電流の向きが互いに逆で
あったが、図１４乃至図１６にて提供するメモリセル構
造では、ソース側に書き込むので読み出しのチャネル電
流もそのまま同じ方向を用いる。
スイッチトランジスタＴｒｓｗ，Ｔｒｓｗは読み出し電
圧の影響をカットし、読み出しディスターブを回避する
働きを行う。さらに読み出し側のスイッチトランジスタ
部Ｔｒｓｗのスイッチゲート電極の電圧を高めることに
より、信号検出のマージンを拡大させることが可能であ
る。なお、図３乃至図５に示した１トランジスタ型の不
揮発性半導体メモリでは、書き込みと読み出しにて、メ
モリトランジスタ部のチャネル電流の向きが互いに逆で
あったが、図１４乃至図１６にて提供するメモリセル構
造では、ソース側に書き込むので読み出しのチャネル電
流もそのまま同じ方向を用いる。
【００４８】図１４乃至図１６の本発明が提供するとこ
ろのメモリセルにてセルアレイを構成したときの動作バ
イアスの第１の例を図１７乃至図２０に、第２の例を図
２１乃至図２４に示す。いずれもメモリトランジスタ部
Ｔｒｍｃのメモリゲート電極７を代表的に示されたワー
ド線５Ｌｉ，５Ｌｊに接続している。これとクロスして
代表的に示されたビット線／ソース線４Ｌｉ、４Ｌｊ，
４Ｌｋを設けている。さらに両サイドのスイッチトラン
ジスタ部Ｔｒｓｗのスイッチゲート電極６−１，６−２
に接続される代表的に示されるスイッチング制御線６Ｌ
ｉ〜６Ｌｌもワード線５Ｌｉ，５Ｌｊにクロスさせてい
る。
ろのメモリセルにてセルアレイを構成したときの動作バ
イアスの第１の例を図１７乃至図２０に、第２の例を図
２１乃至図２４に示す。いずれもメモリトランジスタ部
Ｔｒｍｃのメモリゲート電極７を代表的に示されたワー
ド線５Ｌｉ，５Ｌｊに接続している。これとクロスして
代表的に示されたビット線／ソース線４Ｌｉ、４Ｌｊ，
４Ｌｋを設けている。さらに両サイドのスイッチトラン
ジスタ部Ｔｒｓｗのスイッチゲート電極６−１，６−２
に接続される代表的に示されるスイッチング制御線６Ｌ
ｉ〜６Ｌｌもワード線５Ｌｉ，５Ｌｊにクロスさせてい
る。
【００４９】図１７にはページモードの消去のバイアス
関係が示される。選択したワード線５Ｌｊのみに比較的
大きいプラスバイアスの９Vを印加し、他にはすべて０
Ｖを印加している。選択されたメモリトランジスタの消
去は、トラップされていた電子がメモリゲート側からの
大きい正バイアスによってメモリゲート電極側へ引き抜
かれる。図１８はすべてワード線５Ｌｉ，５Ｌｊにプラ
スバイアスの９Ｖを印加し実行される。すなわち消去
は、ワード線単位（ページ単位）と全チップ単位の２通
りが可能である。図１７はワード線単位、図１８はチッ
プ単位の消去になる。
関係が示される。選択したワード線５Ｌｊのみに比較的
大きいプラスバイアスの９Vを印加し、他にはすべて０
Ｖを印加している。選択されたメモリトランジスタの消
去は、トラップされていた電子がメモリゲート側からの
大きい正バイアスによってメモリゲート電極側へ引き抜
かれる。図１８はすべてワード線５Ｌｉ，５Ｌｊにプラ
スバイアスの９Ｖを印加し実行される。すなわち消去
は、ワード線単位（ページ単位）と全チップ単位の２通
りが可能である。図１７はワード線単位、図１８はチッ
プ単位の消去になる。
【００５０】図１９は書き込みを示す。選択すべきメモ
リセルのソース側のスイッチゲート電圧はスイッチング
制御線６Ｌｉを介して１．５Ｖ、ドレイン側のスイッチ
ゲート電圧は制御線６Ｌｊを介して３Ｖ、メモリトラン
ジスタ部Ｔｔｍｃのメモリゲート電極はワード線５Ｌｊ
を介して６Ｖにされて、書き込みが行われる。
リセルのソース側のスイッチゲート電圧はスイッチング
制御線６Ｌｉを介して１．５Ｖ、ドレイン側のスイッチ
ゲート電圧は制御線６Ｌｊを介して３Ｖ、メモリトラン
ジスタ部Ｔｔｍｃのメモリゲート電極はワード線５Ｌｊ
を介して６Ｖにされて、書き込みが行われる。
【００５１】図２０は読み出しを示す。選択されるべき
メモリセルのメモリゲート電極にはワード線５Ｌｊを介
してに３Ｖ、両サイドのスイッチトランジスタのスイッ
チゲート電極にも制御線６Ｌｉ，６Ｌｊを介して３Ｖ、
ドレイン電極に接続されるビット線／ソース線４Ｌｊに
は１．５Ｖを印加して、読み出しが行われる。あるいは
読み出し時に、ソース電極側のスイッチトランジスタの
ゲート電圧に制御線６Ｌｉを介して３Ｖ、ドレイン側の
スイッチトランジスタのゲート電極に制御線６Ｌｊを介
して電圧を４．５Ｖを印加し、２ビット／セルの読み出
しマージン拡大をはかることができる。
メモリセルのメモリゲート電極にはワード線５Ｌｊを介
してに３Ｖ、両サイドのスイッチトランジスタのスイッ
チゲート電極にも制御線６Ｌｉ，６Ｌｊを介して３Ｖ、
ドレイン電極に接続されるビット線／ソース線４Ｌｊに
は１．５Ｖを印加して、読み出しが行われる。あるいは
読み出し時に、ソース電極側のスイッチトランジスタの
ゲート電圧に制御線６Ｌｉを介して３Ｖ、ドレイン側の
スイッチトランジスタのゲート電極に制御線６Ｌｊを介
して電圧を４．５Ｖを印加し、２ビット／セルの読み出
しマージン拡大をはかることができる。
【００５２】図２１乃至図２４に示した方式では、隣接
するメモリセルのスイッチトランジスタ部Ｔｒｓｗのス
イッチゲート電極を短絡する。図２１乃至図２４に示さ
れているように、消去、書き込み、読み出しの動作は可
能である。この方式の決定的な利点は、図４４にて述べ
るが、最小の光加工寸法以下で形成しているサイドウオ
ールゲートで形成したときのスイッチトランジスタ部と
周辺回路とにおいてその接続の形成が容易となる点にあ
る。ここで図２４の読み出しにおいて、ビット線側のス
イッチトランジスタ部のゲート電圧を４．５Ｖ高めてい
るのは、読み出しマージンを拡大するためである。ま
た、隣接するメモリセルのスイッチトランジスタ部Ｔｒ
ｓｗのスイッチゲート電極を短絡した事によって、図２
３に示される書き込み半選択のメモリセル（５Ｌｊ，６
Ｌｋ，６Ｌｌに接続されたメモリセル）が存在する。こ
の書込み半選択のメモリセルには図２３から明らかなよ
うにディスターブがかかっているが、ソースサイドイン
ジェクションによる書き込み高速化によって、ディスタ
ーブの影響は非常に弱いといえる。
するメモリセルのスイッチトランジスタ部Ｔｒｓｗのス
イッチゲート電極を短絡する。図２１乃至図２４に示さ
れているように、消去、書き込み、読み出しの動作は可
能である。この方式の決定的な利点は、図４４にて述べ
るが、最小の光加工寸法以下で形成しているサイドウオ
ールゲートで形成したときのスイッチトランジスタ部と
周辺回路とにおいてその接続の形成が容易となる点にあ
る。ここで図２４の読み出しにおいて、ビット線側のス
イッチトランジスタ部のゲート電圧を４．５Ｖ高めてい
るのは、読み出しマージンを拡大するためである。ま
た、隣接するメモリセルのスイッチトランジスタ部Ｔｒ
ｓｗのスイッチゲート電極を短絡した事によって、図２
３に示される書き込み半選択のメモリセル（５Ｌｊ，６
Ｌｋ，６Ｌｌに接続されたメモリセル）が存在する。こ
の書込み半選択のメモリセルには図２３から明らかなよ
うにディスターブがかかっているが、ソースサイドイン
ジェクションによる書き込み高速化によって、ディスタ
ーブの影響は非常に弱いといえる。
【００５３】なお、図１７、図１８、図２１、及び図２
２においてメモリゲート電極、ビット線／ソース線に対
応して記載された電圧、特に括弧内記載の値は、基板と
前記離散的にトラップを含むゲート絶縁膜との間のゲー
ト酸化膜厚が１．８ｎｍにて基板側に電荷を引き抜いて
消去することを想定したものであり、括弧外記載の値
は、基板と前記離散的にトラップを含むゲート絶縁膜と
の間のゲート酸化膜厚が５ｎｍにてワード線（ゲート電
極）側に電荷を引き抜いて消去することを想定したとき
のものである。
２においてメモリゲート電極、ビット線／ソース線に対
応して記載された電圧、特に括弧内記載の値は、基板と
前記離散的にトラップを含むゲート絶縁膜との間のゲー
ト酸化膜厚が１．８ｎｍにて基板側に電荷を引き抜いて
消去することを想定したものであり、括弧外記載の値
は、基板と前記離散的にトラップを含むゲート絶縁膜と
の間のゲート酸化膜厚が５ｎｍにてワード線（ゲート電
極）側に電荷を引き抜いて消去することを想定したとき
のものである。
【００５４】図１７乃至図２４の説明ではメモリトラン
ジスタ部Ｔｒｍｃに一方のソースに対するソースサイド
インジェクションによる書込みを例示しているが、バイ
アス条件を左右入換えることによって、メモリトランジ
スタ部Ｔｒｍｃのソース・ドレイン電極を左右入換え
て、反対側の端部に対するソースサイドインジェクショ
ンによる書込みを行なう事が可能であることは言うまで
もない。図１４、図１５の拡散層４−１，４−２に付さ
れたＳｏｕｒｃｅ、Ｄｒａｉｎの語は相互にバイアス条
件をソース・ドレイン電極間で入換えるときの相対的な
電極名である。
ジスタ部Ｔｒｍｃに一方のソースに対するソースサイド
インジェクションによる書込みを例示しているが、バイ
アス条件を左右入換えることによって、メモリトランジ
スタ部Ｔｒｍｃのソース・ドレイン電極を左右入換え
て、反対側の端部に対するソースサイドインジェクショ
ンによる書込みを行なう事が可能であることは言うまで
もない。図１４、図１５の拡散層４−１，４−２に付さ
れたＳｏｕｒｃｅ、Ｄｒａｉｎの語は相互にバイアス条
件をソース・ドレイン電極間で入換えるときの相対的な
電極名である。
【００５５】図１７乃至図２４を用いて説明したところ
の、消去、書込み、および読み出しについてメモリセル
アレイのバイアス関係を形成する動作手順を説明する。
の、消去、書込み、および読み出しについてメモリセル
アレイのバイアス関係を形成する動作手順を説明する。
【００５６】図２５はメモリセルアレイ５１の詳細な一
例とその周辺回路を具体的に例示し、また図２６は動作
手順の概略を記している。
例とその周辺回路を具体的に例示し、また図２６は動作
手順の概略を記している。
【００５７】図２５において、ワード線デコーダ５５−
１はワード線５Ｌの選択信号を形成し、スイッチデコー
ダ５５−２はスイッチング制御線６Ｌの選択信号を形成
する回路であって、図１３のワード／スイッチデコーダ
５５に含まれる。データラッチ回路５２は図１３のデー
タロードラッチ５２と同じであり、ソース線・ビット線
デコーダ６２は図１３のデータロードタイミングコント
ローラ６２と同じであると理解されたい。
１はワード線５Ｌの選択信号を形成し、スイッチデコー
ダ５５−２はスイッチング制御線６Ｌの選択信号を形成
する回路であって、図１３のワード／スイッチデコーダ
５５に含まれる。データラッチ回路５２は図１３のデー
タロードラッチ５２と同じであり、ソース線・ビット線
デコーダ６２は図１３のデータロードタイミングコント
ローラ６２と同じであると理解されたい。
【００５８】アクセス動作手順は、図２６に例示される
ように、まずデータ処理システム若しくはメモリシステ
ムの中でそのメモリチップが選択されることから始まる
（Ｓ１）。つぎにアクセスは、書込み指示か／読み出し
指示かの信号が入り、チップ内のアドレスを指定する信
号が取り込まれる（Ｓ２）。指定されたアドレスに蓄え
られている旧データが新データに書き換えられる場合
は、旧データの消去が必要である（Ｓ３）。この消去
は、ワードが選択されたときに、そのワードのみを書込
み前に消去する場合もある。あるいは、ブロック単位の
メモリがあらかじめ消去されているところに、書き込み
にいく場合もあり、そのときは書き込みの直前の消去は
不要である。つぎに書込まれるべき新しい入力データ
が、データラッチされ（Ｓ４）、メモリセルの書込み動
作に入る（Ｓ５）。旧データを一部残す場合は、消去前
に旧データをデータラッチ５２に退避しておき、部分的
に新データとデータの入れ換えをデータラッチ５２の内
部で行い、指定されたアドレスのメモリに書込みにいく
ことも可能である。書込みは、通常マイクロプロセッサ
のクロック時間よりも長い時間を要するので、メモリチ
ップは、書き込み中であることを示す前記レディー／ビ
ジー信号を持っている。これによって書込み終了を検出
すると、マイクロプロセッサはメモリチップをアクセス
制御し、書込まれている不揮発性のデータをリード可能
する（Ｓ６）、という手順を採ることができる。
ように、まずデータ処理システム若しくはメモリシステ
ムの中でそのメモリチップが選択されることから始まる
（Ｓ１）。つぎにアクセスは、書込み指示か／読み出し
指示かの信号が入り、チップ内のアドレスを指定する信
号が取り込まれる（Ｓ２）。指定されたアドレスに蓄え
られている旧データが新データに書き換えられる場合
は、旧データの消去が必要である（Ｓ３）。この消去
は、ワードが選択されたときに、そのワードのみを書込
み前に消去する場合もある。あるいは、ブロック単位の
メモリがあらかじめ消去されているところに、書き込み
にいく場合もあり、そのときは書き込みの直前の消去は
不要である。つぎに書込まれるべき新しい入力データ
が、データラッチされ（Ｓ４）、メモリセルの書込み動
作に入る（Ｓ５）。旧データを一部残す場合は、消去前
に旧データをデータラッチ５２に退避しておき、部分的
に新データとデータの入れ換えをデータラッチ５２の内
部で行い、指定されたアドレスのメモリに書込みにいく
ことも可能である。書込みは、通常マイクロプロセッサ
のクロック時間よりも長い時間を要するので、メモリチ
ップは、書き込み中であることを示す前記レディー／ビ
ジー信号を持っている。これによって書込み終了を検出
すると、マイクロプロセッサはメモリチップをアクセス
制御し、書込まれている不揮発性のデータをリード可能
する（Ｓ６）、という手順を採ることができる。
【００５９】以上は、通常の不揮発性半導体メモリチッ
プの動作では一般的な動作であるが、本発明が提供する
メモリセルは、１個のメモリセルに２ビットを蓄積する
マルチストレージ型のメモリセルであり、メモリセルへ
の書込みあるいは読み出しは１度に２回なされることが
ある。この場合は、ソース線／ビット線の相互の入れ換
え、２つあるスイッチトランジスタ部Ｔｒｓｗのそれぞ
れのゲート電位の入れ換え、それらに伴う周辺回路の動
作の変更が必要であるが、それらはアドレス信号を受け
て制御される。
プの動作では一般的な動作であるが、本発明が提供する
メモリセルは、１個のメモリセルに２ビットを蓄積する
マルチストレージ型のメモリセルであり、メモリセルへ
の書込みあるいは読み出しは１度に２回なされることが
ある。この場合は、ソース線／ビット線の相互の入れ換
え、２つあるスイッチトランジスタ部Ｔｒｓｗのそれぞ
れのゲート電位の入れ換え、それらに伴う周辺回路の動
作の変更が必要であるが、それらはアドレス信号を受け
て制御される。
【００６０】図１１９及び図１２０には１個のメモリセ
ルに２ビットの情報を蓄積する場合の動作がタイミング
チャートによって示される。各図においてｂｉｔ＃１，
ｂｉｔ＃２は１個のメモリセルの２ビットの情報を意味
する。図１１９に例示されるように、１個のメモリセル
を一つのアドレスで指定し、１個のメモリセルに対して
２ビットのデータｂｉｔ＃１，ｂｉｔ＃２をデータラッ
チ５２にラッチさせる。消去（Ｅｒａｓｅ）の後、メモ
リセルのソース・ドレイン電極に対するバイアス電圧条
件を相互に入換えながら一方のソースサイドに対してｂ
ｉｔ＃１を書込み、他方のソースサイドに対してｂｉｔ
＃２を書込む。読み出しでは、書込みサイドをソースと
して動作される。ソース線とビット線の切り換え状態は
図１２０に明瞭に示されている。図１２０において、基
板とナイトライド膜のような前記離散的にトラップを含
むゲート絶縁膜との間の酸化膜厚が１．８ｎｍのときの
消去は、基板側へ電子を引く抜き、ゲートバイアス−を
６Ｖ、基板側を３Ｖとしている。前記酸化膜厚が５ｎｍ
のときの消去はゲート側へ電子を引く抜き、ゲートバイ
アス電圧が９Ｖ、基板側を０Ｖとしている。
ルに２ビットの情報を蓄積する場合の動作がタイミング
チャートによって示される。各図においてｂｉｔ＃１，
ｂｉｔ＃２は１個のメモリセルの２ビットの情報を意味
する。図１１９に例示されるように、１個のメモリセル
を一つのアドレスで指定し、１個のメモリセルに対して
２ビットのデータｂｉｔ＃１，ｂｉｔ＃２をデータラッ
チ５２にラッチさせる。消去（Ｅｒａｓｅ）の後、メモ
リセルのソース・ドレイン電極に対するバイアス電圧条
件を相互に入換えながら一方のソースサイドに対してｂ
ｉｔ＃１を書込み、他方のソースサイドに対してｂｉｔ
＃２を書込む。読み出しでは、書込みサイドをソースと
して動作される。ソース線とビット線の切り換え状態は
図１２０に明瞭に示されている。図１２０において、基
板とナイトライド膜のような前記離散的にトラップを含
むゲート絶縁膜との間の酸化膜厚が１．８ｎｍのときの
消去は、基板側へ電子を引く抜き、ゲートバイアス−を
６Ｖ、基板側を３Ｖとしている。前記酸化膜厚が５ｎｍ
のときの消去はゲート側へ電子を引く抜き、ゲートバイ
アス電圧が９Ｖ、基板側を０Ｖとしている。
【００６１】上述のように１個のメモリセルに２ビット
の情報を蓄積した場合、データ読み出しでは、１個のメ
モリセルに蓄えられた情報を読み出すのに、読み出し方
向を入れ替えるにしても片方のビットの情報が他方のビ
ットの情報読み出しに影響を与えることになる。図１１
６にはその影響が解るように読み出しのメモリ電流とメ
モリゲート電圧の関係が例示される。読み出しは書込ま
れたサイドをソース側として読むのが原則である。図１
１６の（Ａ）は図１４の右向き読み出し時における電流
・電圧特性を示し、図１１６の（Ｂ）は図１５の左向き
読み出し時における電流・電圧特性を示す。各図におい
て、“０”は消去状態、“Ｑ”は書込み状態を意味し、
“００”、“０Ｑ”、“Ｑ０”、“ＱＱ”の左側ビット
は前記離散的にトラップを含むゲート絶縁膜の左サイド
トラップの状態、右側ビットは前記離散的にトラップを
含むゲート絶縁膜の右サイドトラップの状態を意味して
いる。図より明らかなように、マルチストレージタイプ
のメモリセルにおける片方のビットの情報が他方のビッ
トの情報読み出しに影響を与えるが、（Ａ）と（Ｂ）の
夫々における４種類の状態を、ワード線電圧と電流検出
型のセンスアンプの感度とを適当に決める事によって明
確に識別可能である。
の情報を蓄積した場合、データ読み出しでは、１個のメ
モリセルに蓄えられた情報を読み出すのに、読み出し方
向を入れ替えるにしても片方のビットの情報が他方のビ
ットの情報読み出しに影響を与えることになる。図１１
６にはその影響が解るように読み出しのメモリ電流とメ
モリゲート電圧の関係が例示される。読み出しは書込ま
れたサイドをソース側として読むのが原則である。図１
１６の（Ａ）は図１４の右向き読み出し時における電流
・電圧特性を示し、図１１６の（Ｂ）は図１５の左向き
読み出し時における電流・電圧特性を示す。各図におい
て、“０”は消去状態、“Ｑ”は書込み状態を意味し、
“００”、“０Ｑ”、“Ｑ０”、“ＱＱ”の左側ビット
は前記離散的にトラップを含むゲート絶縁膜の左サイド
トラップの状態、右側ビットは前記離散的にトラップを
含むゲート絶縁膜の右サイドトラップの状態を意味して
いる。図より明らかなように、マルチストレージタイプ
のメモリセルにおける片方のビットの情報が他方のビッ
トの情報読み出しに影響を与えるが、（Ａ）と（Ｂ）の
夫々における４種類の状態を、ワード線電圧と電流検出
型のセンスアンプの感度とを適当に決める事によって明
確に識別可能である。
【００６２】図２７乃至図３４にはメモリセルアレイ５
１の各種構成が例示される。その構成は（Ａ）〜（Ｄ）
の４種類に大別され、夫々のレイアウトと等価回路が図
示されている。
１の各種構成が例示される。その構成は（Ａ）〜（Ｄ）
の４種類に大別され、夫々のレイアウトと等価回路が図
示されている。
【００６３】それぞれのメモリセルアレイ５１には、ワ
ード線８本とメモリゲート８個をメモリセルアレイの最
小単位として２個ならべて示している。メモリセルアレ
イの活性領域を８、スイッチトランジスタ部のゲート配
線を６Ｌａ、ワード線を５Ｌ、ソース／ビット線拡散層
を４とする。スイッチトランジスタ部のゲート配線６Ｌ
は接触孔６Ｃを通してスイッチゲート電極は緯線６Ｌに
ワード線５Ｌの８本毎にたばねられ、ソース／ビット線
拡散層４は接触孔４Ｃにソース／ビット線４Ｌに接続す
る。ＭＣは一つのメモリセルを示す。
ード線８本とメモリゲート８個をメモリセルアレイの最
小単位として２個ならべて示している。メモリセルアレ
イの活性領域を８、スイッチトランジスタ部のゲート配
線を６Ｌａ、ワード線を５Ｌ、ソース／ビット線拡散層
を４とする。スイッチトランジスタ部のゲート配線６Ｌ
は接触孔６Ｃを通してスイッチゲート電極は緯線６Ｌに
ワード線５Ｌの８本毎にたばねられ、ソース／ビット線
拡散層４は接触孔４Ｃにソース／ビット線４Ｌに接続す
る。ＭＣは一つのメモリセルを示す。
【００６４】図２７及び図２８に示すメモリセルアレイ
では、隣接するメモリセルのスイッチトランジスタ部Ｔ
ｒｓｗのゲート電極配線６Ｌは共通とされ、同一メモリ
セル内のスイッチトランジスタ部Ｔｒｓｗのゲート配線
を独立とすべく、スイッチゲート配線６Ｌａが８本のワ
ード線５Ｌの上下に夫々配置されている。このように短
絡したスイッチトランジスタ部Ｔｒｓｗのゲート配線で
は、隣接するメモリセルのメモリトランジスタ部とスイ
ッチトランジスタ部のゲート電極に同様な電位が印加さ
れることになるので、ソース／ビット線拡散層４の電位
のあたえ方にて隣接するメモリセルとの動作上の区別を
行う。すなわちアクセスするメモリセルのソース線を接
地電位とし、隣接するアクセスしないメモリセルのソー
ス線は電位の供給をオフとするようにして、アクセスす
るメモリセルのみ活性にさせる。メモリセルの動作にと
もない、ソース／ビット線４Ｌを入れ換えることも行う
が、このような配線接続は仮想接地方式と呼ばれてい
る。仮想接地方式を採用する場合、ソース／ビット線４
Ｌが浮遊電位となり、メモリセルアレイ内にて浮遊電荷
が意図しない過渡電流となって、誤読み出しの原因にな
ったりすることがある。このような過渡電流の流れを防
止するために、つぎに図２９および図３０に示すメモリ
セルアレイ（Ｂ）では、最隣接するメモリセルの一方の
スイッチトランジスタのゲート電位を完全にオフとする
ため、８本のワード線５Ｌの上下に夫々２本ずつスイッ
チゲート配線６Ｌａを配置し、スイッチトランジスタ部
Ｔｒｓｗのスイッチゲート電極６Ｌを交互に別々のスイ
ッチゲート配線６Ｌａに接続するようになっている。図
２７及び図２８の構成に比べてスイッチトランジスタ部
Ｔｒｓｗのスイッチゲート配線６Ｌａの数は倍になる
が、近隣のメモリセルから浮遊電荷が伝達され、過渡電
流を生ずる事に起因する誤読み出しの低減が可能にな
る。
では、隣接するメモリセルのスイッチトランジスタ部Ｔ
ｒｓｗのゲート電極配線６Ｌは共通とされ、同一メモリ
セル内のスイッチトランジスタ部Ｔｒｓｗのゲート配線
を独立とすべく、スイッチゲート配線６Ｌａが８本のワ
ード線５Ｌの上下に夫々配置されている。このように短
絡したスイッチトランジスタ部Ｔｒｓｗのゲート配線で
は、隣接するメモリセルのメモリトランジスタ部とスイ
ッチトランジスタ部のゲート電極に同様な電位が印加さ
れることになるので、ソース／ビット線拡散層４の電位
のあたえ方にて隣接するメモリセルとの動作上の区別を
行う。すなわちアクセスするメモリセルのソース線を接
地電位とし、隣接するアクセスしないメモリセルのソー
ス線は電位の供給をオフとするようにして、アクセスす
るメモリセルのみ活性にさせる。メモリセルの動作にと
もない、ソース／ビット線４Ｌを入れ換えることも行う
が、このような配線接続は仮想接地方式と呼ばれてい
る。仮想接地方式を採用する場合、ソース／ビット線４
Ｌが浮遊電位となり、メモリセルアレイ内にて浮遊電荷
が意図しない過渡電流となって、誤読み出しの原因にな
ったりすることがある。このような過渡電流の流れを防
止するために、つぎに図２９および図３０に示すメモリ
セルアレイ（Ｂ）では、最隣接するメモリセルの一方の
スイッチトランジスタのゲート電位を完全にオフとする
ため、８本のワード線５Ｌの上下に夫々２本ずつスイッ
チゲート配線６Ｌａを配置し、スイッチトランジスタ部
Ｔｒｓｗのスイッチゲート電極６Ｌを交互に別々のスイ
ッチゲート配線６Ｌａに接続するようになっている。図
２７及び図２８の構成に比べてスイッチトランジスタ部
Ｔｒｓｗのスイッチゲート配線６Ｌａの数は倍になる
が、近隣のメモリセルから浮遊電荷が伝達され、過渡電
流を生ずる事に起因する誤読み出しの低減が可能にな
る。
【００６５】図２９及び図３０のようにスイッチトラン
ジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌ、６Ｌ
を交互に別のスイッチゲート配線６Ｌａに短絡するよう
にすると、スイッチゲート配線６Ｌａの配線数が増し、
メモリセルアレイ５１の面積が増大してしまう。このよ
うな面積の増大を防止するには、図３１及び図３２に示
すメモリセルアレイ（Ｃ）を採用してよい。図３１及び
図３２に示される構成は、ソース／ビット線４Ｌ方向に
延在して隣接する最小単位のメモリセルアレイ部分５１
Ａ，５１Ｂの間でスイッチトランジスタ部Ｔｒｓｗのス
イッチゲート電極配線６Ｌを共有させる。共有する配線
数は、上下両側に隣接するメモリセルアレイ間で夫々半
分ずつ分担することになる。これは平面的な配置からや
むをえない配線である。しかしスイッチトランジスタ部
Ｔｒｓｗのスイッチゲート電極配線６Ｌを共有化するこ
とでメモリセルアレイの面積の減少をもたらすことにな
る。
ジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌ、６Ｌ
を交互に別のスイッチゲート配線６Ｌａに短絡するよう
にすると、スイッチゲート配線６Ｌａの配線数が増し、
メモリセルアレイ５１の面積が増大してしまう。このよ
うな面積の増大を防止するには、図３１及び図３２に示
すメモリセルアレイ（Ｃ）を採用してよい。図３１及び
図３２に示される構成は、ソース／ビット線４Ｌ方向に
延在して隣接する最小単位のメモリセルアレイ部分５１
Ａ，５１Ｂの間でスイッチトランジスタ部Ｔｒｓｗのス
イッチゲート電極配線６Ｌを共有させる。共有する配線
数は、上下両側に隣接するメモリセルアレイ間で夫々半
分ずつ分担することになる。これは平面的な配置からや
むをえない配線である。しかしスイッチトランジスタ部
Ｔｒｓｗのスイッチゲート電極配線６Ｌを共有化するこ
とでメモリセルアレイの面積の減少をもたらすことにな
る。
【００６６】ソース／ビット線４Ｌの延在方向両側に隣
接するメモリセルアレイ部５１Ａ，５１Ｂにおいては、
ソース／ビット線拡散層４の共有化も可能であり、図３
３および図３４に示すメモリセルアレイ（Ｄ）では、ソ
ース／ビット線の拡散層４からソース／ビット線４Ｌに
接続する接触孔４Ｃを、スイッチゲート配線６Ｌａの間
に配置することが可能である。このようなメモリセルア
レイを採用することにより、面積の減少をすすめること
もできるが、最大の利点は接触孔４Ｃの数を半減させる
ことができる。接触孔４Ｃのような加工の数を減らすこ
とはそれだけ加工の負荷が軽くなり、加工不良の発生率
が低下し、信頼性および生産性が高まることになる。
接するメモリセルアレイ部５１Ａ，５１Ｂにおいては、
ソース／ビット線拡散層４の共有化も可能であり、図３
３および図３４に示すメモリセルアレイ（Ｄ）では、ソ
ース／ビット線の拡散層４からソース／ビット線４Ｌに
接続する接触孔４Ｃを、スイッチゲート配線６Ｌａの間
に配置することが可能である。このようなメモリセルア
レイを採用することにより、面積の減少をすすめること
もできるが、最大の利点は接触孔４Ｃの数を半減させる
ことができる。接触孔４Ｃのような加工の数を減らすこ
とはそれだけ加工の負荷が軽くなり、加工不良の発生率
が低下し、信頼性および生産性が高まることになる。
【００６７】図３５乃至図４０には図１４乃至図１６で
説明したメモリセルの製造工程における所要段階のデバ
イス断面構造が概略的に示される。
説明したメモリセルの製造工程における所要段階のデバ
イス断面構造が概略的に示される。
【００６８】図３５はシリコン半導体基体１上にスイッ
チトランジスタ部Ｔｒｓｗ用のゲート絶縁膜１１、さら
にスイッチゲート電極材料６を堆積したところまでを示
す。ここでは、ゲート絶縁膜１１はシリコン半導体基板
１を高温熱酸化にて形成した厚さ２０ｎｍの薄いシリコ
ン熱酸化膜を用いたが、酸窒化膜など他の絶縁膜の採用
も可能である。ゲート電極材料６には、厚さ１５０ｎｍ
の多結晶シリコン薄膜を用いた。
チトランジスタ部Ｔｒｓｗ用のゲート絶縁膜１１、さら
にスイッチゲート電極材料６を堆積したところまでを示
す。ここでは、ゲート絶縁膜１１はシリコン半導体基板
１を高温熱酸化にて形成した厚さ２０ｎｍの薄いシリコ
ン熱酸化膜を用いたが、酸窒化膜など他の絶縁膜の採用
も可能である。ゲート電極材料６には、厚さ１５０ｎｍ
の多結晶シリコン薄膜を用いた。
【００６９】図３６はゲート電極材料６を加工してスイ
ッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６−
１、６−２、６−３お６−４を形成し、レジスト１２−
１、１２−２、１２−３にてビット線部をイオン打ち込
みのためにマスクして、ビット線部に高濃度拡散層４−
１、４−２を、ヒ素（Ａｓ）及びリン（Ｐ）をイオン打
ち込みによりドープして形成したところを示す。
ッチトランジスタ部Ｔｒｓｗのスイッチゲート電極６−
１、６−２、６−３お６−４を形成し、レジスト１２−
１、１２−２、１２−３にてビット線部をイオン打ち込
みのためにマスクして、ビット線部に高濃度拡散層４−
１、４−２を、ヒ素（Ａｓ）及びリン（Ｐ）をイオン打
ち込みによりドープして形成したところを示す。
【００７０】図３７はイオン打ち込みに使用したレジス
トマスクを除去し、比較的低温の７００℃にてウェット
熱酸化を施したところまでを示す。このとき形成される
熱酸化膜は、多結晶シリコン薄膜によるスイッチトラン
ジスタ部Ｔｒｓｗのスイッチゲート電極６−１、６−
２、６−３、６−４および高濃度にヒ素（Ａｓ）および
リン（Ｐ）がイオン打ち込みされているビット線部４−
１、４−２に対しては選択的におよそ１００ｎｍ程度と
厚くなるが、シリコン半導体基体１上に直接形成される
熱酸化膜は２０ｎｍ程度と薄い。この形成される熱酸化
膜の膜厚の違いは、酸化されるシリコンの結晶性によっ
ている。
トマスクを除去し、比較的低温の７００℃にてウェット
熱酸化を施したところまでを示す。このとき形成される
熱酸化膜は、多結晶シリコン薄膜によるスイッチトラン
ジスタ部Ｔｒｓｗのスイッチゲート電極６−１、６−
２、６−３、６−４および高濃度にヒ素（Ａｓ）および
リン（Ｐ）がイオン打ち込みされているビット線部４−
１、４−２に対しては選択的におよそ１００ｎｍ程度と
厚くなるが、シリコン半導体基体１上に直接形成される
熱酸化膜は２０ｎｍ程度と薄い。この形成される熱酸化
膜の膜厚の違いは、酸化されるシリコンの結晶性によっ
ている。
【００７１】図３８はシリコン半導体基体１上に直接形
成され２０ｎｍ程度と薄いた熱酸化膜を除去したところ
までを示し、メモリトランジスタ部Ｔｒｍｃにシリコン
半導体表面をむき出しとしている。
成され２０ｎｍ程度と薄いた熱酸化膜を除去したところ
までを示し、メモリトランジスタ部Ｔｒｍｃにシリコン
半導体表面をむき出しとしている。
【００７２】図３９はメモリトランジスタ部Ｔｒｍｃを
形成するために、厚さ１．８ｎｍ又は５ｎｍのトンネル
酸化膜１２をメモリトランジスタ部のシリコン半導体表
面上に形成し、つづいて離散的トラップを有するシリコ
ンナイトライド膜２を厚さ１５ｎｍ堆積し、さらに酸化
膜１３を形成し、さらにメモリゲート電極７の電極材料
材を堆積したところまでを示している。このとき酸化膜
１３の形成には、シリコンナイトライド薄膜の表面部を
高温熱酸化して形成してもよいが、ここではＣＶＤ法に
て堆積した厚さ３ｎｍのＣＶＤ熱酸化膜を用いた。メモ
リゲート電極７の電極材料にはドープした厚さ３００ｎ
ｍの多結晶シリコン薄膜を用いた。またこのメモリトラ
ンジスタ部のメモリゲート電極７の電極材料は、メモリ
セルアレイのワード線を兼ねるので、低抵抗が望ましく
タングステンＷなどのメタル電極を使った。
形成するために、厚さ１．８ｎｍ又は５ｎｍのトンネル
酸化膜１２をメモリトランジスタ部のシリコン半導体表
面上に形成し、つづいて離散的トラップを有するシリコ
ンナイトライド膜２を厚さ１５ｎｍ堆積し、さらに酸化
膜１３を形成し、さらにメモリゲート電極７の電極材料
材を堆積したところまでを示している。このとき酸化膜
１３の形成には、シリコンナイトライド薄膜の表面部を
高温熱酸化して形成してもよいが、ここではＣＶＤ法に
て堆積した厚さ３ｎｍのＣＶＤ熱酸化膜を用いた。メモ
リゲート電極７の電極材料にはドープした厚さ３００ｎ
ｍの多結晶シリコン薄膜を用いた。またこのメモリトラ
ンジスタ部のメモリゲート電極７の電極材料は、メモリ
セルアレイのワード線を兼ねるので、低抵抗が望ましく
タングステンＷなどのメタル電極を使った。
【００７３】なお、図３９はゲート電極材７をワード線
５に加工した後の断面、すなわち図１６のＡ−Ａ’部の
断面を示している。図４０はワード線５の間、すなわち
図１６のＢ−Ｂ’部の断面を示している。ワード線５の
間ではゲート電極材が除去されたのみで、離散的トラッ
プを有するシリコンナイトライド膜は残されている。こ
れはメモリゲート下にて蓄積された電荷は横方向には伝
導性がないためである。図３９および図４０に示した後
は、通常の半導体ＬＳＩの製造方法にしたがって層間絶
縁膜、上層のメタル配線等が施される。
５に加工した後の断面、すなわち図１６のＡ−Ａ’部の
断面を示している。図４０はワード線５の間、すなわち
図１６のＢ−Ｂ’部の断面を示している。ワード線５の
間ではゲート電極材が除去されたのみで、離散的トラッ
プを有するシリコンナイトライド膜は残されている。こ
れはメモリゲート下にて蓄積された電荷は横方向には伝
導性がないためである。図３９および図４０に示した後
は、通常の半導体ＬＳＩの製造方法にしたがって層間絶
縁膜、上層のメタル配線等が施される。
【００７４】《メモリセルの第２形態》図４１乃至図４
３にはメモリセルの第２形態が例示される。同図に示さ
れるメモリセルは、サイドウオールゲート技術を用い
て、メモリトランジスタ部Ｔｒｍｃの両サイドにスイッ
チトランジスタ部Ｔｒｓｗを自己整合的に設けられた構
造を有している。この場合、スイッチトランジスタ部Ｔ
ｒｓｗのゲート長は、最小加工寸法Ｆの１／２程度に加
工できるので、図４３から明らかなようにメモリセルは
６Ｆ２乗であるが、１ビット当たりは３Ｆ２乗とみなす
ことができ、従来にくらべれば半分程度のセルサイズが
実現され、高集積を達成する事が可能になる。メモリセ
ルの中のトランジスタの配列と結線は、図１４乃至図１
６にて提供するメモリセルの場合とまったく同じである
ので、高速書き込み、書き込み劣化低減、読み出しディ
スターブの回避、信号検出のマージン拡大等が実現して
いる。
３にはメモリセルの第２形態が例示される。同図に示さ
れるメモリセルは、サイドウオールゲート技術を用い
て、メモリトランジスタ部Ｔｒｍｃの両サイドにスイッ
チトランジスタ部Ｔｒｓｗを自己整合的に設けられた構
造を有している。この場合、スイッチトランジスタ部Ｔ
ｒｓｗのゲート長は、最小加工寸法Ｆの１／２程度に加
工できるので、図４３から明らかなようにメモリセルは
６Ｆ２乗であるが、１ビット当たりは３Ｆ２乗とみなす
ことができ、従来にくらべれば半分程度のセルサイズが
実現され、高集積を達成する事が可能になる。メモリセ
ルの中のトランジスタの配列と結線は、図１４乃至図１
６にて提供するメモリセルの場合とまったく同じである
ので、高速書き込み、書き込み劣化低減、読み出しディ
スターブの回避、信号検出のマージン拡大等が実現して
いる。
【００７５】図４４には図４１乃至図４３の構造を有す
るメモリセルにおいて最小の光加工寸法以下で形成して
いるサイドウォールゲート６−１，６−２のスイッチト
ランジスタ部Ｔｒｓｗと周辺回路とにおいてその接続形
態が例示される。サイドウォールゲート６−１，６−２
はメモリゲート電極７の側壁部に厚く形成された電極材
を垂直方向に一様にエッチングしていったときに残った
電極材を利用している。サイドウオールゲート電極の幅
のおよそ２倍以下の幅の溝を設ければ、そこに埋められ
た電極材は平坦部に堆積した膜厚よりも厚く形成される
ので垂直の異方性エッチをおこなった場合、溝の間では
電極材が残ることになる。しかも溝の形状に沿うので自
己整合的あり、サイドウォールゲートとの接続は容易で
ある。図４４では、メモリアレイ内でサイドウォールゲ
ート電極６−１，６−２の配線長が長くなることにより
電気抵抗が増大するのを防止するため、途中にコンタク
トホール６Ｃを介してシャントを設ける構造が示され
る。この構造は他の回路部分のレイアウトにも使用でき
る。
るメモリセルにおいて最小の光加工寸法以下で形成して
いるサイドウォールゲート６−１，６−２のスイッチト
ランジスタ部Ｔｒｓｗと周辺回路とにおいてその接続形
態が例示される。サイドウォールゲート６−１，６−２
はメモリゲート電極７の側壁部に厚く形成された電極材
を垂直方向に一様にエッチングしていったときに残った
電極材を利用している。サイドウオールゲート電極の幅
のおよそ２倍以下の幅の溝を設ければ、そこに埋められ
た電極材は平坦部に堆積した膜厚よりも厚く形成される
ので垂直の異方性エッチをおこなった場合、溝の間では
電極材が残ることになる。しかも溝の形状に沿うので自
己整合的あり、サイドウォールゲートとの接続は容易で
ある。図４４では、メモリアレイ内でサイドウォールゲ
ート電極６−１，６−２の配線長が長くなることにより
電気抵抗が増大するのを防止するため、途中にコンタク
トホール６Ｃを介してシャントを設ける構造が示され
る。この構造は他の回路部分のレイアウトにも使用でき
る。
【００７６】図４５乃至図５１には図４１乃至図４３で
説明したメモリセルの製造工程における所要段階のデバ
イス断面構造が概略的に示される。
説明したメモリセルの製造工程における所要段階のデバ
イス断面構造が概略的に示される。
【００７７】本メモリセル構造は、メモリトランジスタ
部Ｔｒｍｃの両サイドに、サイドウォールゲート技術を
用いて、スイッチトランジスタ部Ｔｒｓｗを形成するこ
とになる。したがってメモリトランジスタ部Ｔｒｍｃの
形成をはじめに行う。
部Ｔｒｍｃの両サイドに、サイドウォールゲート技術を
用いて、スイッチトランジスタ部Ｔｒｓｗを形成するこ
とになる。したがってメモリトランジスタ部Ｔｒｍｃの
形成をはじめに行う。
【００７８】図４５は、シリコン半導体基体１上にメモ
リトランジスタをはじめに形成するために、厚さ１．８
ｎｍ或いは５ｎｍのトンネル酸化膜１２の形成、離散的
トラップを有する厚さ１５ｎｍのシリコンナイトライド
膜のようなゲート絶縁膜２の堆積、厚さ３ｎｍの酸化膜
１３を形成、厚さ３００ｎｍ多結晶シリコンのゲート電
極材７を堆積、さらに後の加工にて必要となる薄い酸化
膜１４、ナイトライド膜１５、及び薄い酸化膜１６を形
成したところまでが示される。
リトランジスタをはじめに形成するために、厚さ１．８
ｎｍ或いは５ｎｍのトンネル酸化膜１２の形成、離散的
トラップを有する厚さ１５ｎｍのシリコンナイトライド
膜のようなゲート絶縁膜２の堆積、厚さ３ｎｍの酸化膜
１３を形成、厚さ３００ｎｍ多結晶シリコンのゲート電
極材７を堆積、さらに後の加工にて必要となる薄い酸化
膜１４、ナイトライド膜１５、及び薄い酸化膜１６を形
成したところまでが示される。
【００７９】図４６は、メモリトランジスタ部Ｔｒｓｗ
を形成するためにゲート長に沿って異方性エッチ加工を
施し、露出したシリコン半導体基体１上にスイッチトラ
ンジスタ部Ｔｒｓｗ用の厚さ２０ｎｍのゲート絶縁１１
−１、１１−２及びメモリトランジスタ部Ｔｒｍｃの側
面部を構成する厚さおよそ１００ｎｍの熱酸化膜１１−
３、１１−４、１１−５、１１−６を同時に形成する。
さらにスイッチトランジスタ部Ｔｒｓｗのサイドウォー
ルゲート電極材６−１，６−２，…のため厚さ４００ｎ
ｍの多結晶シリコンを堆積し、さらにビット線部を、高
濃度拡散層４−１、４−２にヒ素（Ａｓ）およびリン
（Ｐ）をイオン打ち込みよりドープして形成する。メモ
リトランジスタＴｒｍｃ部の側面部には、多結晶シリコ
ンの堆積は回り込み効果から局所的に厚さが増してい
る。
を形成するためにゲート長に沿って異方性エッチ加工を
施し、露出したシリコン半導体基体１上にスイッチトラ
ンジスタ部Ｔｒｓｗ用の厚さ２０ｎｍのゲート絶縁１１
−１、１１−２及びメモリトランジスタ部Ｔｒｍｃの側
面部を構成する厚さおよそ１００ｎｍの熱酸化膜１１−
３、１１−４、１１−５、１１−６を同時に形成する。
さらにスイッチトランジスタ部Ｔｒｓｗのサイドウォー
ルゲート電極材６−１，６−２，…のため厚さ４００ｎ
ｍの多結晶シリコンを堆積し、さらにビット線部を、高
濃度拡散層４−１、４−２にヒ素（Ａｓ）およびリン
（Ｐ）をイオン打ち込みよりドープして形成する。メモ
リトランジスタＴｒｍｃ部の側面部には、多結晶シリコ
ンの堆積は回り込み効果から局所的に厚さが増してい
る。
【００８０】図４７は、サイドウォールゲート電極材６
−１，６−２の厚さ４００ｎｍに堆積していた多結晶シ
リコン膜を、ほぼ垂直の異方性エッチによって厚さ４０
０ｎｍ分除去したところまでを示しているが、メモリト
ランジスタ部Ｔｒｍｃの側壁部は、図４６に示されてい
る局所的な厚みの分だけエッチングされずに残る。この
メモリトランジスタ側壁部に残った多結晶シリコン膜６
−１、６−２、６−３、６−４がサイドウォールゲート
電極となる。
−１，６−２の厚さ４００ｎｍに堆積していた多結晶シ
リコン膜を、ほぼ垂直の異方性エッチによって厚さ４０
０ｎｍ分除去したところまでを示しているが、メモリト
ランジスタ部Ｔｒｍｃの側壁部は、図４６に示されてい
る局所的な厚みの分だけエッチングされずに残る。この
メモリトランジスタ側壁部に残った多結晶シリコン膜６
−１、６−２、６−３、６−４がサイドウォールゲート
電極となる。
【００８１】図４８は、多結晶シリコン膜からなるサイ
ドウォールゲート電極６−１、６−２、６−３、６−４
の周囲に熱酸化を施し、厚さ５０ｎｍの熱酸化膜１７−
１、１７−２、１７−３、１７−４を形成した後、ＣＶ
Ｄ法にて厚さ４００ｎｍの酸化膜１８を堆積したところ
までを示す。メモリトランジスタ部Ｔｒｍｃおよびサイ
ドウォールゲート電極６−１，６−２など下地の形状の
影響を受けてＣＶＤ酸化膜は凹凸をなしている。
ドウォールゲート電極６−１、６−２、６−３、６−４
の周囲に熱酸化を施し、厚さ５０ｎｍの熱酸化膜１７−
１、１７−２、１７−３、１７−４を形成した後、ＣＶ
Ｄ法にて厚さ４００ｎｍの酸化膜１８を堆積したところ
までを示す。メモリトランジスタ部Ｔｒｍｃおよびサイ
ドウォールゲート電極６−１，６−２など下地の形状の
影響を受けてＣＶＤ酸化膜は凹凸をなしている。
【００８２】図４９は、さきに堆積した厚さ４００ｎｍ
のＣＶＤ酸化膜１８の凹凸のうち突起している部分を化
学的機械的研摩（ＣＭＰ）技術を用いて除去したところ
までを示している。このときサイドウォールゲート電極
の周囲に形成してある熱酸化膜１７−１、１７−２、１
７−３、１７−４が残り、サイドウォールゲート電極６
−１、６−２、６−３、６−４が絶縁保護されているこ
とが必要である。
のＣＶＤ酸化膜１８の凹凸のうち突起している部分を化
学的機械的研摩（ＣＭＰ）技術を用いて除去したところ
までを示している。このときサイドウォールゲート電極
の周囲に形成してある熱酸化膜１７−１、１７−２、１
７−３、１７−４が残り、サイドウォールゲート電極６
−１、６−２、６−３、６−４が絶縁保護されているこ
とが必要である。
【００８３】図５０は、図４９の状態が形成された後、
メモリトランジスタ部Ｔｒｍｃ部上の薄い酸化膜１４、
ナイトライド膜１５、及び薄い酸化膜１６を化学的に除
去した後、メモリトランジスタ部Ｔｒｍｃ部のメモリゲ
ート電極と電気的に接続されるようにワード配線５の材
料を堆積したところまでを示している。このワード配線
５の材料は低抵抗が望ましくタングステンＷなどのメタ
ル電極を使った。
メモリトランジスタ部Ｔｒｍｃ部上の薄い酸化膜１４、
ナイトライド膜１５、及び薄い酸化膜１６を化学的に除
去した後、メモリトランジスタ部Ｔｒｍｃ部のメモリゲ
ート電極と電気的に接続されるようにワード配線５の材
料を堆積したところまでを示している。このワード配線
５の材料は低抵抗が望ましくタングステンＷなどのメタ
ル電極を使った。
【００８４】図５０は、ワード配線５の材料を加工した
後の断面、すなわち図４３のＡ−Ａ’部の断面を示して
いる。図５１はワード配線５の間すなわち図４３のＢ−
Ｂ’部の断面を示している。ワード配線５の間ではワー
ド配線５の線材及びメモリトランジスタ部Ｔｒｍｃ部の
メモリゲート電極７の材が除去されていて、離散的トラ
ップを有するシリコンナイトライド膜のような前記離散
的にトラップを含むゲート絶縁膜２が残されている。こ
れはメモリゲート電極７下にて蓄積された電荷は横方向
には伝導性がないため除去する必要がないためである。
図５０及び図５１の構造を形成した後は、通常の半導体
集積回路の製造方法にしたがって、層間絶縁膜の形成、
上層のメタル配線の形成等の処理が施される。
後の断面、すなわち図４３のＡ−Ａ’部の断面を示して
いる。図５１はワード配線５の間すなわち図４３のＢ−
Ｂ’部の断面を示している。ワード配線５の間ではワー
ド配線５の線材及びメモリトランジスタ部Ｔｒｍｃ部の
メモリゲート電極７の材が除去されていて、離散的トラ
ップを有するシリコンナイトライド膜のような前記離散
的にトラップを含むゲート絶縁膜２が残されている。こ
れはメモリゲート電極７下にて蓄積された電荷は横方向
には伝導性がないため除去する必要がないためである。
図５０及び図５１の構造を形成した後は、通常の半導体
集積回路の製造方法にしたがって、層間絶縁膜の形成、
上層のメタル配線の形成等の処理が施される。
【００８５】《メモリセルの第３形態》図５２には第３
の形態のメモリセルの断面構造が例示され、図５３には
そのメモリセルの平面構造が例示される。第３の形態の
メモリセルは、上記メモリセルの第１形態において、メ
モリセル内の拡散層４−１，４−２の配線に代えて、ス
イッチトランジスタ部ＴｒｓｗのＭＯＳ反転層を配線と
して用いるものである。すなわち、１個のメモリセル
は、１個のメモリトランジスタ部Ｔｒｍｃと、２個のス
イッチトランジスタ部Ｔｒｓｗと、２つのトランジスタ
反転層配線２０−１，２０−２とからなるメモリセル構
造を有する。上記メモリトランジスタ部Ｔｒｍｃは前記
離散的にトラップを含むゲート絶縁膜２を有し、かつ上
記メモリトランジスタ部Ｔｒｍｃのメモリゲート電極７
がワード線５に接続し、かつ上記２つのトランジスタ反
転層配線２０−１，２０−２がソース線およびビット線
を成し、かつ上記２個のスイッチトランジスタ部Ｔｒｓ
ｗと、上記ソース線およびビット線をなす２つのトラン
ジスタ反転層配線２０−１，２０−２が、それぞれ互い
にゲート電極６−１，６−２を共有することになる。
の形態のメモリセルの断面構造が例示され、図５３には
そのメモリセルの平面構造が例示される。第３の形態の
メモリセルは、上記メモリセルの第１形態において、メ
モリセル内の拡散層４−１，４−２の配線に代えて、ス
イッチトランジスタ部ＴｒｓｗのＭＯＳ反転層を配線と
して用いるものである。すなわち、１個のメモリセル
は、１個のメモリトランジスタ部Ｔｒｍｃと、２個のス
イッチトランジスタ部Ｔｒｓｗと、２つのトランジスタ
反転層配線２０−１，２０−２とからなるメモリセル構
造を有する。上記メモリトランジスタ部Ｔｒｍｃは前記
離散的にトラップを含むゲート絶縁膜２を有し、かつ上
記メモリトランジスタ部Ｔｒｍｃのメモリゲート電極７
がワード線５に接続し、かつ上記２つのトランジスタ反
転層配線２０−１，２０−２がソース線およびビット線
を成し、かつ上記２個のスイッチトランジスタ部Ｔｒｓ
ｗと、上記ソース線およびビット線をなす２つのトラン
ジスタ反転層配線２０−１，２０−２が、それぞれ互い
にゲート電極６−１，６−２を共有することになる。
【００８６】第３形態のメモリセルは、図５２及び図５
３に例示されるように、書き込みはホットエレクトロン
のソースサイド注入方式を採り、読み出しも同方向の電
流を検出する。メモリセル内において反対方向の動作も
可能になるので、１個のメモリセルは２ビット動作を行
なう事ができる。平面構造に示したように１個のメモリ
セルのサイズは４Ｆの２乗であり、データ１ビット当た
りのサイズは２Ｆの２乗となり、高集積が実現される。
３に例示されるように、書き込みはホットエレクトロン
のソースサイド注入方式を採り、読み出しも同方向の電
流を検出する。メモリセル内において反対方向の動作も
可能になるので、１個のメモリセルは２ビット動作を行
なう事ができる。平面構造に示したように１個のメモリ
セルのサイズは４Ｆの２乗であり、データ１ビット当た
りのサイズは２Ｆの２乗となり、高集積が実現される。
【００８７】図５４乃至図５７を参照しながら第３形態
のメモリセルの消去、書込み、読み出しの動作を説明す
る。同図においてスイッチトランジスタ部Ｔｒｓｗのス
イッチゲート電極６Ｌｉ，６Ｌｊ，６Ｌｋと、スイッチ
トランジスタ部Ｔｒｓｗの反転層配線２０Ｌｉ，２０Ｌ
ｊ，２０Ｌｋは同一の配線のように図示されている。図
の下方に反転層を構成する半導体領域の電圧が示され、
図の上方にスイッチゲート電極の電圧が示される。
のメモリセルの消去、書込み、読み出しの動作を説明す
る。同図においてスイッチトランジスタ部Ｔｒｓｗのス
イッチゲート電極６Ｌｉ，６Ｌｊ，６Ｌｋと、スイッチ
トランジスタ部Ｔｒｓｗの反転層配線２０Ｌｉ，２０Ｌ
ｊ，２０Ｌｋは同一の配線のように図示されている。図
の下方に反転層を構成する半導体領域の電圧が示され、
図の上方にスイッチゲート電極の電圧が示される。
【００８８】図５４にはワード線１本に沿って消去する
ページモードを、図５５には複数のワード線を同時に消
去するチップ（ブロック）モードが示される。消去動作
において電子をメモリゲート側に引き抜くので、メモリ
ゲート電極、すなわち選択したワード線５Ｌｉには９Ｖ
のような高いバイアスを印加し、基板の表面にグランド
レベルのバイアスが入るように、ソース／ビット線のゲ
ート電極に電源電圧たとえば３Ｖを与え、反転層は０バ
イアスとなるようにして、離散的トラップを有するシリ
コンナイトライド膜に高電界がかかるようにしている。
ページモードを、図５５には複数のワード線を同時に消
去するチップ（ブロック）モードが示される。消去動作
において電子をメモリゲート側に引き抜くので、メモリ
ゲート電極、すなわち選択したワード線５Ｌｉには９Ｖ
のような高いバイアスを印加し、基板の表面にグランド
レベルのバイアスが入るように、ソース／ビット線のゲ
ート電極に電源電圧たとえば３Ｖを与え、反転層は０バ
イアスとなるようにして、離散的トラップを有するシリ
コンナイトライド膜に高電界がかかるようにしている。
【００８９】図５６には書込みのバイアス関係が例示さ
れる。選択されたビットには、ソース側のゲート電極は
しきい値（０．５Ｖ）よりも少し高めの１．５Ｖを印加
し、ここでホットになったキャリアは高バイアス（６
Ｖ）の印加されたメモリゲート電極の方へ高電界によっ
て引き寄せられ、離散的にトラップを含むゲート絶縁膜
の中に捕獲される。ソース線側に与える電位は０Ｖ、ビ
ット線側に与える電位は３Ｖとなるようにするため、ソ
ース線側スイッチトランジスタ部のスイッチゲート電極
には１．５Ｖ、ビット線側スイッチトランジスタ部のス
イッチゲート電極には４．５Ｖとそれぞれ高めのバイア
スを印加している。
れる。選択されたビットには、ソース側のゲート電極は
しきい値（０．５Ｖ）よりも少し高めの１．５Ｖを印加
し、ここでホットになったキャリアは高バイアス（６
Ｖ）の印加されたメモリゲート電極の方へ高電界によっ
て引き寄せられ、離散的にトラップを含むゲート絶縁膜
の中に捕獲される。ソース線側に与える電位は０Ｖ、ビ
ット線側に与える電位は３Ｖとなるようにするため、ソ
ース線側スイッチトランジスタ部のスイッチゲート電極
には１．５Ｖ、ビット線側スイッチトランジスタ部のス
イッチゲート電極には４．５Ｖとそれぞれ高めのバイア
スを印加している。
【００９０】図５７には読み出しのバイアス関係を示し
ている。選択したビットには、読み出しとしてソース線
側に与える電位は０Ｖ、ビット線側に与える電位は１．
５Ｖとしているが、付加される反転層抵抗をできるだけ
小さくするために、書込みのときと同様なバイアスを用
いて、ソース線側スイッチトランジスタ部のスイッチゲ
ート電極には３Ｖ、ビット線側スイッチトランジスタ部
のスイッチゲート電極には４．５Ｖとそれぞれ高めのバ
イアスを印加し、反転層抵抗を小さくしている。
ている。選択したビットには、読み出しとしてソース線
側に与える電位は０Ｖ、ビット線側に与える電位は１．
５Ｖとしているが、付加される反転層抵抗をできるだけ
小さくするために、書込みのときと同様なバイアスを用
いて、ソース線側スイッチトランジスタ部のスイッチゲ
ート電極には３Ｖ、ビット線側スイッチトランジスタ部
のスイッチゲート電極には４．５Ｖとそれぞれ高めのバ
イアスを印加し、反転層抵抗を小さくしている。
【００９１】図５８乃至図６５には第３形態のメモリセ
ルを採用したメモリセルアレイ５１の各種構成が例示さ
れる。その構成は（Ａ）〜（Ｄ）の４種類に大別され、
夫々のレイアウトと等価回路が図示されている。
ルを採用したメモリセルアレイ５１の各種構成が例示さ
れる。その構成は（Ａ）〜（Ｄ）の４種類に大別され、
夫々のレイアウトと等価回路が図示されている。
【００９２】メモリセルアレイの構成は、図２７乃至図
３４で説明した前記第１態様のメモリセルを用いた例に
対して、メモリセルアレイの活性領域８内で、ソース線
／ビット線４Ｌは、接触孔４Ｃを通して反転層配線２０
Ｌにつながる拡散層４の電位を取り出すように構成され
ている点が相違される。その他の点については図２７乃
至図３４の構成と基本的に同じである。
３４で説明した前記第１態様のメモリセルを用いた例に
対して、メモリセルアレイの活性領域８内で、ソース線
／ビット線４Ｌは、接触孔４Ｃを通して反転層配線２０
Ｌにつながる拡散層４の電位を取り出すように構成され
ている点が相違される。その他の点については図２７乃
至図３４の構成と基本的に同じである。
【００９３】図６６乃至図７０には図５２で説明した第
３形態に係るメモリセルの製造工程における所要段階の
デバイス断面構造が概略的に示される。
３形態に係るメモリセルの製造工程における所要段階の
デバイス断面構造が概略的に示される。
【００９４】図６６には、シリコン半導体基板１上に、
ゲート絶縁膜１１をシリコン半導体基板１の高温熱酸化
にて形成し、スイッチゲート電極６用の電極材料たとえ
ば多結晶シリコン膜を堆積し、ソース線／ビット線とス
イッチトランジスタＴｒｓｗが共有するゲート配線を加
工するためにホトレジスト膜１８−１、１８−２、１８
−３の露光／現像加工が行われた状態が示される。
ゲート絶縁膜１１をシリコン半導体基板１の高温熱酸化
にて形成し、スイッチゲート電極６用の電極材料たとえ
ば多結晶シリコン膜を堆積し、ソース線／ビット線とス
イッチトランジスタＴｒｓｗが共有するゲート配線を加
工するためにホトレジスト膜１８−１、１８−２、１８
−３の露光／現像加工が行われた状態が示される。
【００９５】図６７にはホトレジスト膜１８−１、１８
−２、１８−３によってスイッチゲート電極６の電極材
料をエッチング加工し、スイッチゲート電極６−１、６
−２、６−３が形成された状態が示される。
−２、１８−３によってスイッチゲート電極６の電極材
料をエッチング加工し、スイッチゲート電極６−１、６
−２、６−３が形成された状態が示される。
【００９６】図６８にはメモリトランジスタ部Ｔｒｍｃ
とワード線５の加工が行われたたところまでが示され
る。メモリトランジスタ部Ｔｒｍｃには厚さ５ｎｍ程度
のシリコン熱酸化膜１２−１、１２−２が形成されるよ
うに熱酸化が施され、さらに離散的にトラップを含むゲ
ート絶縁膜２としてナイトライド膜が１０ｎｍ程度堆積
され、さらにその上部に厚さ３ｎｍ程度の酸化膜１３
が、熱酸化あるいは化学真空蒸着法にて形成され、さら
にメモリトランジスタＴｒｍｃのコントロールゲート電
極７及びワード線５を構成する例えば多結晶シリコン膜
を堆積した構造が示される。
とワード線５の加工が行われたたところまでが示され
る。メモリトランジスタ部Ｔｒｍｃには厚さ５ｎｍ程度
のシリコン熱酸化膜１２−１、１２−２が形成されるよ
うに熱酸化が施され、さらに離散的にトラップを含むゲ
ート絶縁膜２としてナイトライド膜が１０ｎｍ程度堆積
され、さらにその上部に厚さ３ｎｍ程度の酸化膜１３
が、熱酸化あるいは化学真空蒸着法にて形成され、さら
にメモリトランジスタＴｒｍｃのコントロールゲート電
極７及びワード線５を構成する例えば多結晶シリコン膜
を堆積した構造が示される。
【００９７】図６９および図７０には、さらにワード線
５加工を施すためにホトレジスト膜１９を用いて、図６
９のようにワード線５としてポリシリコンが残される部
分と、図７０のようにポリシリコンが取り除かれる部分
とに成形される。特に、図７０では、ワード線間の電気
的分離を行なう、ワード線５の間でボロン（Ｂ＋）をシ
リコン半導体基板１に注入している。
５加工を施すためにホトレジスト膜１９を用いて、図６
９のようにワード線５としてポリシリコンが残される部
分と、図７０のようにポリシリコンが取り除かれる部分
とに成形される。特に、図７０では、ワード線間の電気
的分離を行なう、ワード線５の間でボロン（Ｂ＋）をシ
リコン半導体基板１に注入している。
【００９８】《メモリセルの第４形態》図７１には第４
形態のメモリセルの断面構造が示される。同図に示され
るメモリセルは、ソース線をスイッチトランジスタ部Ｔ
ｒｓｗの反転層２０と共有して形成し、ビット線を拡散
層４にて形成するものである。すなわち、１個のメモリ
セルは、１つのメモリトランジスタ部Ｔｒｍｃと、１つ
のスイッチトランジスタ部Ｔｒｓｗと、１つのトランジ
スタ反転層２０の配線と、１つの拡散層４の配線とから
成るなる構造を有する。前記メモリトランジスタ部Ｔｒ
ｍｃの蓄積部である前記離散的にトラップを含むゲート
絶縁膜２は例えばシリコンナイトライド膜から構成され
る。前記メモリトランジスタ部Ｔｒｍｃのコントロール
ゲート電極７はワード線５に接続される。前記１つのト
ランジスタ反転層２０の配線はソース線２０Ｓを成し、
かつ前記１つの拡散層４の配線がビット線４Ｂを成す。
前記１つのスイッチトランジスタ部Ｔｒｓｗと前記ソー
ス線をなす１つのトランジスタ反転層２０の配線は互い
にゲート電極を共有することになる。要するに、第４形
態のメモリセルは、メモリセルトランジスタ部Ｔｒｍｃ
を堺にソース側に前記第３形態のメモリセル構造の一部
を有し、ドレイン側にＮＲＯＭ形態のメモリセル構造の
一部を有して成る構造を備えている。
形態のメモリセルの断面構造が示される。同図に示され
るメモリセルは、ソース線をスイッチトランジスタ部Ｔ
ｒｓｗの反転層２０と共有して形成し、ビット線を拡散
層４にて形成するものである。すなわち、１個のメモリ
セルは、１つのメモリトランジスタ部Ｔｒｍｃと、１つ
のスイッチトランジスタ部Ｔｒｓｗと、１つのトランジ
スタ反転層２０の配線と、１つの拡散層４の配線とから
成るなる構造を有する。前記メモリトランジスタ部Ｔｒ
ｍｃの蓄積部である前記離散的にトラップを含むゲート
絶縁膜２は例えばシリコンナイトライド膜から構成され
る。前記メモリトランジスタ部Ｔｒｍｃのコントロール
ゲート電極７はワード線５に接続される。前記１つのト
ランジスタ反転層２０の配線はソース線２０Ｓを成し、
かつ前記１つの拡散層４の配線がビット線４Ｂを成す。
前記１つのスイッチトランジスタ部Ｔｒｓｗと前記ソー
ス線をなす１つのトランジスタ反転層２０の配線は互い
にゲート電極を共有することになる。要するに、第４形
態のメモリセルは、メモリセルトランジスタ部Ｔｒｍｃ
を堺にソース側に前記第３形態のメモリセル構造の一部
を有し、ドレイン側にＮＲＯＭ形態のメモリセル構造の
一部を有して成る構造を備えている。
【００９９】図７１のメモリセルの断面構造から明らか
なように、書込みはホットエレクトロンのソースサイド
注入方式、およびドレインサイド注入方式が可能であ
る。読み出しは、メモリセルがソース線／ビット線に対
して非対称であるので１方向読み出しのみである。した
がって図７２に示されているように、４Ｆの２乗のメモ
リセルエリアに対して、ソースサイド注入方式あるいは
ドレインサイド注入方式の書込みのみを行なった場合
は、面積はビット当たりは４Ｆ２乗となる。しかしソー
スサイド注入方式およびドレインサイド注入方式を共に
行ない２ビット書き込みをおこなうと、面積はビット当
たりは２Ｆ２乗と小さくなる。この場合、読み出しが１
方向のみであるので、ソース端／ビット端に書込んだデ
ータを読み分けるには、ソース線側のスイッチトランジ
スタのスイッチゲート電極６のゲートバイアス及びビッ
ト線側の拡散層４のバイアスを制御することになる。
なように、書込みはホットエレクトロンのソースサイド
注入方式、およびドレインサイド注入方式が可能であ
る。読み出しは、メモリセルがソース線／ビット線に対
して非対称であるので１方向読み出しのみである。した
がって図７２に示されているように、４Ｆの２乗のメモ
リセルエリアに対して、ソースサイド注入方式あるいは
ドレインサイド注入方式の書込みのみを行なった場合
は、面積はビット当たりは４Ｆ２乗となる。しかしソー
スサイド注入方式およびドレインサイド注入方式を共に
行ない２ビット書き込みをおこなうと、面積はビット当
たりは２Ｆ２乗と小さくなる。この場合、読み出しが１
方向のみであるので、ソース端／ビット端に書込んだデ
ータを読み分けるには、ソース線側のスイッチトランジ
スタのスイッチゲート電極６のゲートバイアス及びビッ
ト線側の拡散層４のバイアスを制御することになる。
【０１００】図７３乃至図７８を参照しながら第４形態
のメモリセルの消去、書込み、読み出しの動作を説明す
る。同図においてスイッチトランジスタ部Ｔｒｓｗのス
イッチゲート電極６Ｌｉ，６Ｌｊと、スイッチトランジ
スタ部Ｔｒｓｗの反転層配線であるソース線２０Ｓｉ，
２０Ｓｊは同一の配線のように図示されている。図の下
方に反転層を構成する半導体領域の電圧が示され、図の
上方にスイッチゲート電極の電圧が示される。
のメモリセルの消去、書込み、読み出しの動作を説明す
る。同図においてスイッチトランジスタ部Ｔｒｓｗのス
イッチゲート電極６Ｌｉ，６Ｌｊと、スイッチトランジ
スタ部Ｔｒｓｗの反転層配線であるソース線２０Ｓｉ，
２０Ｓｊは同一の配線のように図示されている。図の下
方に反転層を構成する半導体領域の電圧が示され、図の
上方にスイッチゲート電極の電圧が示される。
【０１０１】図７３にはワード線１本に沿って消去する
ページモード消去が示され、図７４には複数のワード線
を同時に消去するチップ（ブロック）モード消去が示さ
れる。消去動作では電子をメモリゲート電極７側に引き
抜くので、メモリゲート電極７、すなわち選択したワー
ド線５には、高いバイアス電圧９Ｖを印加し、基板の表
面にグランドレベル（０Ｖ）のバイアスが入るように、
ソース線２０Ｓｉ，２０Ｓｊのゲート電極６Ｌｉ，６Ｌ
ｊに電源電圧たとえば３Ｖをあたえ、反転層は０バイア
スとなるようにして、前記離散的にトラップを含むシリ
コンナイトライド膜のようなゲート絶縁膜２に高電界が
かかるようにしている。
ページモード消去が示され、図７４には複数のワード線
を同時に消去するチップ（ブロック）モード消去が示さ
れる。消去動作では電子をメモリゲート電極７側に引き
抜くので、メモリゲート電極７、すなわち選択したワー
ド線５には、高いバイアス電圧９Ｖを印加し、基板の表
面にグランドレベル（０Ｖ）のバイアスが入るように、
ソース線２０Ｓｉ，２０Ｓｊのゲート電極６Ｌｉ，６Ｌ
ｊに電源電圧たとえば３Ｖをあたえ、反転層は０バイア
スとなるようにして、前記離散的にトラップを含むシリ
コンナイトライド膜のようなゲート絶縁膜２に高電界が
かかるようにしている。
【０１０２】図７５にはソースサイド注入方式の書込み
のバイアス関係が例示される。選択したビットには、ソ
ース側のスイッチゲート電極６（６Ｌｉ）はしきい値
（０．５Ｖ）よりも少し高めの１．５Ｖを印加し、ここ
でホットになったキャリアは高バイアス６Ｖの印加され
た前記離散的にトラップを含むゲート絶縁膜２の方へ高
電界によって引き寄せられ、離散的にトラップを含むゲ
ート絶縁膜２の中に捕獲される。ソース線２０Ｓｉ側に
与えられる電位が０Ｖとなるようにするため、ソース線
側スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電
極６Ｌｉには１．５Ｖを印加している。ビット線４Ｂ側
に与える拡散電位は３Ｖを与える。
のバイアス関係が例示される。選択したビットには、ソ
ース側のスイッチゲート電極６（６Ｌｉ）はしきい値
（０．５Ｖ）よりも少し高めの１．５Ｖを印加し、ここ
でホットになったキャリアは高バイアス６Ｖの印加され
た前記離散的にトラップを含むゲート絶縁膜２の方へ高
電界によって引き寄せられ、離散的にトラップを含むゲ
ート絶縁膜２の中に捕獲される。ソース線２０Ｓｉ側に
与えられる電位が０Ｖとなるようにするため、ソース線
側スイッチトランジスタ部Ｔｒｓｗのスイッチゲート電
極６Ｌｉには１．５Ｖを印加している。ビット線４Ｂ側
に与える拡散電位は３Ｖを与える。
【０１０３】図７６にはソースサイド注入方式によって
ソースサイドに書き込みを行なったときの読み出しのバ
イアス関係が例示される。選択したビットには、読み出
しとしてソース線２０Ｓｉ側に与える電位は０Ｖ、ビッ
ト線４Ｂ側に与える電位は１．５Ｖとしている。ソース
線２０Ｓｉ側の反転層２０の抵抗をできるだけ小さくす
るために、書込みのときと同様なバイアスを用いて、ソ
ース線側スイッチトランジスタ部Ｔｒｓｗのスイッチゲ
ート電極配線６Ｌｉには３Ｖを印加し、反転層２０の抵
抗を小さくしている。
ソースサイドに書き込みを行なったときの読み出しのバ
イアス関係が例示される。選択したビットには、読み出
しとしてソース線２０Ｓｉ側に与える電位は０Ｖ、ビッ
ト線４Ｂ側に与える電位は１．５Ｖとしている。ソース
線２０Ｓｉ側の反転層２０の抵抗をできるだけ小さくす
るために、書込みのときと同様なバイアスを用いて、ソ
ース線側スイッチトランジスタ部Ｔｒｓｗのスイッチゲ
ート電極配線６Ｌｉには３Ｖを印加し、反転層２０の抵
抗を小さくしている。
【０１０４】図７７にはドレインサイド注入方式の書込
みのバイアス関係が例示される。選択したビットには、
ソース側のスイッチゲート電極配線６Ｌｉはしきい値
（０．５Ｖ）よりも高めの４．５Ｖを印加し、チャネル
内でホットになったキャリアはドレイン端にて、高バイ
アス６Ｖの印加されたメモリゲート電極７の方へ高電界
によって引き寄せられ離散的にトラップを含むゲート絶
縁膜２の中に捕獲される。ソース線２０Ｓｉ側に与える
電位は０Ｖとなるようにするため、ソース線側スイッチ
トランジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌ
ｉには４．５Ｖを印加している。ビット線４Ｂ側に与え
る拡散層４の電位としては３Ｖを与える。
みのバイアス関係が例示される。選択したビットには、
ソース側のスイッチゲート電極配線６Ｌｉはしきい値
（０．５Ｖ）よりも高めの４．５Ｖを印加し、チャネル
内でホットになったキャリアはドレイン端にて、高バイ
アス６Ｖの印加されたメモリゲート電極７の方へ高電界
によって引き寄せられ離散的にトラップを含むゲート絶
縁膜２の中に捕獲される。ソース線２０Ｓｉ側に与える
電位は０Ｖとなるようにするため、ソース線側スイッチ
トランジスタ部Ｔｒｓｗのスイッチゲート電極配線６Ｌ
ｉには４．５Ｖを印加している。ビット線４Ｂ側に与え
る拡散層４の電位としては３Ｖを与える。
【０１０５】図７８にはドレインサイド注入方式によっ
てドレインサイドに書き込みを行なったときの読み出し
のバイアス関係が例示される。選択したビットには、読
み出しとしてソース線２０Ｓｉ側に与える電位は０Ｖ、
ビット線４Ｂ側に与える電位は１Ｖとしている。ソース
線２０Ｓｉ側の反転層２０の抵抗をできるだけ小さくす
るために、書込みのときと同様にソース線側スイッチト
ランジスタ部Ｔｒｓｗのスイッチゲート電極６には４．
５Ｖを印加し、反転層２０の抵抗を小さくしている。上
述の通り、図７６と図７８のバイアス条件によって、ソ
ースサイドに書込んだデータとドレインサイドに書込ん
だデータの読み分けを行なうことができる。
てドレインサイドに書き込みを行なったときの読み出し
のバイアス関係が例示される。選択したビットには、読
み出しとしてソース線２０Ｓｉ側に与える電位は０Ｖ、
ビット線４Ｂ側に与える電位は１Ｖとしている。ソース
線２０Ｓｉ側の反転層２０の抵抗をできるだけ小さくす
るために、書込みのときと同様にソース線側スイッチト
ランジスタ部Ｔｒｓｗのスイッチゲート電極６には４．
５Ｖを印加し、反転層２０の抵抗を小さくしている。上
述の通り、図７６と図７８のバイアス条件によって、ソ
ースサイドに書込んだデータとドレインサイドに書込ん
だデータの読み分けを行なうことができる。
【０１０６】図１２１及び図１２２には図７１の前記１
個のメモリセルに２ビットの情報を蓄積する場合の動作
がタイミングチャートによって示される。それらに示さ
れる動作は図７３乃至図７８の動作に対応される。各図
においてｂｉｔ＃１，ｂｉｔ＃２は１個のメモリセルの
２ビットの情報を意味する。図１２１に例示されるよう
に、１個のメモリセルを一つのアドレスで指定し、１個
のメモリセルに対して２ビットのデータｂｉｔ＃１，ｂ
ｉｔ＃２をデータラッチ５２にラッチさせる。消去（Ｅ
ｒａｓｅ）の後、ソースサイドインジェクションにより
データｂｉｔ＃１をソースサイドの前記離散的にトラッ
プを含むゲート絶縁膜に書込み、次に、ドレインサイド
インジェクションによりデータｂｉｔ＃２をドレインサ
イドの前記離散的にトラップを含むゲート絶縁膜に書込
む。読み出しは、図１２２に例示されるようにビット線
電位を検出して、データ論理値を判定すればよい。
個のメモリセルに２ビットの情報を蓄積する場合の動作
がタイミングチャートによって示される。それらに示さ
れる動作は図７３乃至図７８の動作に対応される。各図
においてｂｉｔ＃１，ｂｉｔ＃２は１個のメモリセルの
２ビットの情報を意味する。図１２１に例示されるよう
に、１個のメモリセルを一つのアドレスで指定し、１個
のメモリセルに対して２ビットのデータｂｉｔ＃１，ｂ
ｉｔ＃２をデータラッチ５２にラッチさせる。消去（Ｅ
ｒａｓｅ）の後、ソースサイドインジェクションにより
データｂｉｔ＃１をソースサイドの前記離散的にトラッ
プを含むゲート絶縁膜に書込み、次に、ドレインサイド
インジェクションによりデータｂｉｔ＃２をドレインサ
イドの前記離散的にトラップを含むゲート絶縁膜に書込
む。読み出しは、図１２２に例示されるようにビット線
電位を検出して、データ論理値を判定すればよい。
【０１０７】図１２３及び図１２４には図７１の前記１
個のメモリセルに対してソースサイド書込みだけを行な
う場合の動作がタイミングチャートによって示される。
それらに示される動作は図７３乃至図７６の動作に対応
される。書込みはソースサイドだけで行われている。
個のメモリセルに対してソースサイド書込みだけを行な
う場合の動作がタイミングチャートによって示される。
それらに示される動作は図７３乃至図７６の動作に対応
される。書込みはソースサイドだけで行われている。
【０１０８】図７９乃至図８６には第４形態のメモリセ
ルを採用したメモリセルアレイ５１の各種構成が例示さ
れる。その構成は（Ａ）〜（Ｄ）の４種類に大別され、
夫々のレイアウトと等価回路が図示されている。
ルを採用したメモリセルアレイ５１の各種構成が例示さ
れる。その構成は（Ａ）〜（Ｄ）の４種類に大別され、
夫々のレイアウトと等価回路が図示されている。
【０１０９】メモリセルアレイの構成は、図２７乃至図
３４で説明した前記第１態様のメモリセルを用いた例に
対して以下の点が相違される。すなわち、メモリセルア
レイの活性領域８内で、スイッチトランジスタ部Ｔｒｓ
ｗの反転層２０から成るソース線２０Ｓ、スイッチトラ
ンジスタ部Ｔｒｓｗのスイッチゲート配線６、拡散層４
から成るビット線４Ｂ、及びワード線５によってメモリ
トランジスタの領域が定義される。ソース線２０Ｓは接
触孔２０Ｃを通して反転層２０につながる拡散層２０Ｐ
の電位を取り出す。ビット線４Ｂは接触孔４Ｃを通して
ビット線拡散層４の電位を取り出す。スイッチトランジ
スタ部のスイッチゲート配線６Ｌは接触孔６Ｃを通して
スイッチ配線６Ｌａにつながる。
３４で説明した前記第１態様のメモリセルを用いた例に
対して以下の点が相違される。すなわち、メモリセルア
レイの活性領域８内で、スイッチトランジスタ部Ｔｒｓ
ｗの反転層２０から成るソース線２０Ｓ、スイッチトラ
ンジスタ部Ｔｒｓｗのスイッチゲート配線６、拡散層４
から成るビット線４Ｂ、及びワード線５によってメモリ
トランジスタの領域が定義される。ソース線２０Ｓは接
触孔２０Ｃを通して反転層２０につながる拡散層２０Ｐ
の電位を取り出す。ビット線４Ｂは接触孔４Ｃを通して
ビット線拡散層４の電位を取り出す。スイッチトランジ
スタ部のスイッチゲート配線６Ｌは接触孔６Ｃを通して
スイッチ配線６Ｌａにつながる。
【０１１０】図８７乃至図９１には図７１で説明した第
４形態に係るメモリセルの製造工程における所要段階の
デバイス断面構造が概略的に示される。
４形態に係るメモリセルの製造工程における所要段階の
デバイス断面構造が概略的に示される。
【０１１１】図８７では、シリコン半導体基板１上に、
ゲート絶縁膜１１−１、１１−２、１１−３を高温熱酸
化にてシリコン半導体基板１上に形成し、ゲート電極材
料たとえば多結晶シリコン膜を堆積してスイッチゲート
電極６−１、６−２、６−３を形成する。さらに熱酸化
法あるいは化学蒸着法にて酸化膜３０を形成し、さらに
その上にナイトライド膜３１を形成し、さらにその上に
酸化膜３２を形成する。そして、化学蒸着法にて厚い酸
化膜３３を堆積させる。
ゲート絶縁膜１１−１、１１−２、１１−３を高温熱酸
化にてシリコン半導体基板１上に形成し、ゲート電極材
料たとえば多結晶シリコン膜を堆積してスイッチゲート
電極６−１、６−２、６−３を形成する。さらに熱酸化
法あるいは化学蒸着法にて酸化膜３０を形成し、さらに
その上にナイトライド膜３１を形成し、さらにその上に
酸化膜３２を形成する。そして、化学蒸着法にて厚い酸
化膜３３を堆積させる。
【０１１２】図８８では、ホトレジスト膜３４を塗布露
光して、ビット線上の絶縁膜３３、３２、３１、３０を
順次エッチングにて開口する。
光して、ビット線上の絶縁膜３３、３２、３１、３０を
順次エッチングにて開口する。
【０１１３】図８９では、スイッチゲート配線６−２を
取り除き、シリコン基板１上に選択的に不純物Ａｓ＋を
イオン注入し、ビット線拡散層４を形成する。
取り除き、シリコン基板１上に選択的に不純物Ａｓ＋を
イオン注入し、ビット線拡散層４を形成する。
【０１１４】図９０では、絶縁膜３３、３２を全面的に
取り除き、ビット線拡散層４の領域以外はナイトライド
膜３１にて覆い、ビット線拡散層４の上に厚い熱酸化膜
３５を形成する。
取り除き、ビット線拡散層４の領域以外はナイトライド
膜３１にて覆い、ビット線拡散層４の上に厚い熱酸化膜
３５を形成する。
【０１１５】図９１では、ナイトライド膜３１とシリコ
ン基板１上の酸化膜３０も取り除き、あらたにシリコン
半導体基板１上にゲート酸化膜１２−１、１２−２を形
成し、さらに離散的トラップを有するナイトライド膜２
を化学蒸着法にて形成し、酸化膜１３を熱酸化あるいは
化学蒸着法にて形成し、さらにワード線５及びコントロ
ールゲート電極７の材料を堆積する。
ン基板１上の酸化膜３０も取り除き、あらたにシリコン
半導体基板１上にゲート酸化膜１２−１、１２−２を形
成し、さらに離散的トラップを有するナイトライド膜２
を化学蒸着法にて形成し、酸化膜１３を熱酸化あるいは
化学蒸着法にて形成し、さらにワード線５及びコントロ
ールゲート電極７の材料を堆積する。
【０１１６】《メモリセルの第５形態》メモリセルの第
５の形態は、前記第４形態のメモリセル構造において、
メモリトランジスタ部のチャネル領域をスイッチトラン
ジスタ部のスイッチゲート電極に対して自己整合的に２
分の１最小加工寸法にて形成し、更なる高集積化を可能
にする構造とされる。
５の形態は、前記第４形態のメモリセル構造において、
メモリトランジスタ部のチャネル領域をスイッチトラン
ジスタ部のスイッチゲート電極に対して自己整合的に２
分の１最小加工寸法にて形成し、更なる高集積化を可能
にする構造とされる。
【０１１７】図９２乃至図９４に第５の形態に係るメモ
リセルの製造方法が断面図にて概略的に示される。
リセルの製造方法が断面図にて概略的に示される。
【０１１８】図９２では、シリコン半導体基板１上にゲ
ート絶縁膜１１−１、１１−２を形成し、スイッチトラ
ンジスタ部Ｔｒｓｗのゲート電極６−１、６−２を形成
する。このときゲート電極６−１および６−２上には、
ゲート部の高さを確保するためにナイトライド膜などの
絶縁膜４６−１、４６−２を堆積してある。またこのゲ
ート電極６−１および６−２および絶縁膜４６−１、４
６−２を基にして側壁技術を用いて、ナイトライド膜な
どのサイドウオール絶縁膜４７−１、４７−２、４７−
３、４７−４を形成してある。さらにこのゲート電極６
−１及び６−２と４７−１、４７−２、４７−３、及び
４７−４にイオン打ち込み技術により拡散層不純物Ａｓ
＋を注入し、ビット線拡散層４を形成してある。
ート絶縁膜１１−１、１１−２を形成し、スイッチトラ
ンジスタ部Ｔｒｓｗのゲート電極６−１、６−２を形成
する。このときゲート電極６−１および６−２上には、
ゲート部の高さを確保するためにナイトライド膜などの
絶縁膜４６−１、４６−２を堆積してある。またこのゲ
ート電極６−１および６−２および絶縁膜４６−１、４
６−２を基にして側壁技術を用いて、ナイトライド膜な
どのサイドウオール絶縁膜４７−１、４７−２、４７−
３、４７−４を形成してある。さらにこのゲート電極６
−１及び６−２と４７−１、４７−２、４７−３、及び
４７−４にイオン打ち込み技術により拡散層不純物Ａｓ
＋を注入し、ビット線拡散層４を形成してある。
【０１１９】図９３では、引き続き熱酸化を施し、拡散
層４上に厚い熱酸化膜４５を形成する。
層４上に厚い熱酸化膜４５を形成する。
【０１２０】図９４では、絶縁膜４６−１、４６−２お
よびサイドウオール絶縁膜４７−１、４７−２、４７−
３、４７−４を除去した後、メモリトランジスタ部のゲ
ート絶縁膜１２−１、１２−２を熱酸化にて形成し、さ
らに離散的トラップを有するナイトライド膜２を化学蒸
着法にて堆積し、酸化膜１３を熱酸化あるいは化学蒸着
法にて堆積し、メモリゲート電極７及びワード線５の材
料を形成する。ここで、スイッチトランジスタ部Ｔｒｓ
ｗのゲート電極６−１及び６−２とビット線拡散層４の
間は、メモリトランジスタ部Ｔｒｍｃのチャネル領域と
なっており、この領域はナイトライド膜２などのサイド
ウオール絶縁膜２７−１、２７−２、２７−３、２７−
４によって定義された領域である。
よびサイドウオール絶縁膜４７−１、４７−２、４７−
３、４７−４を除去した後、メモリトランジスタ部のゲ
ート絶縁膜１２−１、１２−２を熱酸化にて形成し、さ
らに離散的トラップを有するナイトライド膜２を化学蒸
着法にて堆積し、酸化膜１３を熱酸化あるいは化学蒸着
法にて堆積し、メモリゲート電極７及びワード線５の材
料を形成する。ここで、スイッチトランジスタ部Ｔｒｓ
ｗのゲート電極６−１及び６−２とビット線拡散層４の
間は、メモリトランジスタ部Ｔｒｍｃのチャネル領域と
なっており、この領域はナイトライド膜２などのサイド
ウオール絶縁膜２７−１、２７−２、２７−３、２７−
４によって定義された領域である。
【０１２１】《メモリセルの第６形態》メモリセルの第
６の形態は、１個のメモリセルに２個のメモリセルトラ
ンジスタ部を有し、２ビットの情報を保持する事ができ
る２メモリトランジスタ／２ビット型の不揮発性メモリ
セル構造とされ、自己整合技術による高集積とビット単
位消去可能な高機能を実現するものである。
６の形態は、１個のメモリセルに２個のメモリセルトラ
ンジスタ部を有し、２ビットの情報を保持する事ができ
る２メモリトランジスタ／２ビット型の不揮発性メモリ
セル構造とされ、自己整合技術による高集積とビット単
位消去可能な高機能を実現するものである。
【０１２２】図９５は第６形態に係るメモリセルの斜視
図であり、図９６は第６形態に係るメモリセルの断面構
造を示す。
図であり、図９６は第６形態に係るメモリセルの断面構
造を示す。
【０１２３】図９５及び図９６に示されるように、メモ
リトランジスタ部Ｔｒｍｃのメモリゲート電極７−１、
７−２を直接にワード線５と接続する。このときスイッ
チトランジスタ部Ｔｒｓｗスイッチングのゲート電極６
Ａは、図９６に示すように２つのメモリトランジスタ部
Ｔｒｍｃの前記離散的にトラップを含むゲート絶縁膜２
−１と２−２の間に自己整合的に埋め込まれて形成され
る。ワード線ピッチは２Ｆであるのでビット当たりのセ
ル面積は４Ｆ２乗が実現される。
リトランジスタ部Ｔｒｍｃのメモリゲート電極７−１、
７−２を直接にワード線５と接続する。このときスイッ
チトランジスタ部Ｔｒｓｗスイッチングのゲート電極６
Ａは、図９６に示すように２つのメモリトランジスタ部
Ｔｒｍｃの前記離散的にトラップを含むゲート絶縁膜２
−１と２−２の間に自己整合的に埋め込まれて形成され
る。ワード線ピッチは２Ｆであるのでビット当たりのセ
ル面積は４Ｆ２乗が実現される。
【０１２４】図９５及び図９６において、スイッチトラ
ンジスタ部Ｔｒｓｗのチャネル部５０Ａに基板タイプと
反対タイプの不純物をドープして、デプリーション型の
チャネルとしておくことは有効である。これは、メモリ
トランジスタ部Ｔｒｍｃのメモリゲート電極７−１、７
−２と、スイッチトランジスタ部Ｔｒｓｗのスイッチゲ
ート電極６Ａとの間隙部下にチャネルの障壁ができるの
を防ぐはたらきを持つ。
ンジスタ部Ｔｒｓｗのチャネル部５０Ａに基板タイプと
反対タイプの不純物をドープして、デプリーション型の
チャネルとしておくことは有効である。これは、メモリ
トランジスタ部Ｔｒｍｃのメモリゲート電極７−１、７
−２と、スイッチトランジスタ部Ｔｒｓｗのスイッチゲ
ート電極６Ａとの間隙部下にチャネルの障壁ができるの
を防ぐはたらきを持つ。
【０１２５】尚、蓄積部２−１，２−２の導電性に関し
て認識することは重要である。前記図１１の従来の構成
では、蓄積部２’−１、２’−２は導体の浮遊電極との
み述べられている。本発明が提供するメモリセルの構造
では、蓄積部２−１，２−２は、導体のフローティング
ゲート電極ではなく、離散的トラップの集合体材料を含
んいでいることを明言する。離散的トラップを持つ材料
の場合、離散的トラップのいずれかに捕獲されたキャリ
アは、そこの位置に束縛され、トラップの集合体つまり
浮遊電極内を動きまわることはできない。離散的トラッ
プの集合体である浮遊電極材料の代表にはシリコンナイ
トライド薄膜がある。
て認識することは重要である。前記図１１の従来の構成
では、蓄積部２’−１、２’−２は導体の浮遊電極との
み述べられている。本発明が提供するメモリセルの構造
では、蓄積部２−１，２−２は、導体のフローティング
ゲート電極ではなく、離散的トラップの集合体材料を含
んいでいることを明言する。離散的トラップを持つ材料
の場合、離散的トラップのいずれかに捕獲されたキャリ
アは、そこの位置に束縛され、トラップの集合体つまり
浮遊電極内を動きまわることはできない。離散的トラッ
プの集合体である浮遊電極材料の代表にはシリコンナイ
トライド薄膜がある。
【０１２６】図１１の構造との関係に付いて更に付言す
る。図１１の構成において、フローティングゲート電極
２’−１、２’−１の材料は導体と示されているが、導
体に限定することなく、離散的トラップの集合体である
浮遊電極材料とすれば、この浮遊電極材料はビット毎に
分離加工する必要がなくなる。その結果、ゲート電極上
を横切るワード線と浮遊電極の間には、加工合わせは必
要なくなり、合わせ余裕分の面積を削減できる。すなわ
ち、図１１に示したメモリセル構造において、浮遊電極
材料として例えば離散的トラップの集合体であるシリコ
ンナイトライド薄膜を用いると、メモリセル面積は先の
５．４Ｆ２乗から、加工合わせを必要としない場合の図
９７に示した平面図から明らかなように、４Ｆ２乗へと
低減し、少なくとも高集積化の点は、図９６に示した本
発明のメモリセルと同等となる。それでも図１１のメモ
リセルにおける消去は依然としてブロック単位であるこ
とに変わりはないので、本発明が提供する構造はワード
線単位で消去可能であるという点において有用である。
る。図１１の構成において、フローティングゲート電極
２’−１、２’−１の材料は導体と示されているが、導
体に限定することなく、離散的トラップの集合体である
浮遊電極材料とすれば、この浮遊電極材料はビット毎に
分離加工する必要がなくなる。その結果、ゲート電極上
を横切るワード線と浮遊電極の間には、加工合わせは必
要なくなり、合わせ余裕分の面積を削減できる。すなわ
ち、図１１に示したメモリセル構造において、浮遊電極
材料として例えば離散的トラップの集合体であるシリコ
ンナイトライド薄膜を用いると、メモリセル面積は先の
５．４Ｆ２乗から、加工合わせを必要としない場合の図
９７に示した平面図から明らかなように、４Ｆ２乗へと
低減し、少なくとも高集積化の点は、図９６に示した本
発明のメモリセルと同等となる。それでも図１１のメモ
リセルにおける消去は依然としてブロック単位であるこ
とに変わりはないので、本発明が提供する構造はワード
線単位で消去可能であるという点において有用である。
【０１２７】図９８には図９５及び図９６に示されるメ
モリセルに対するメモリ動作の電圧バイアス条件を示し
ている。メモリトランジスタ部Ｔｒｍｃのメモリゲート
電極７−１，７−２をワード線５に接続していることか
ら、少なくともワード単位の消去が可能であり、前記図
１１で述べたメモリ構造がブロック単位の消去であった
ことに比べると、メモリセルの使い勝手が大幅に向上し
ていると言える。図９８においてＦはフローティング電
位を意味する。
モリセルに対するメモリ動作の電圧バイアス条件を示し
ている。メモリトランジスタ部Ｔｒｍｃのメモリゲート
電極７−１，７−２をワード線５に接続していることか
ら、少なくともワード単位の消去が可能であり、前記図
１１で述べたメモリ構造がブロック単位の消去であった
ことに比べると、メモリセルの使い勝手が大幅に向上し
ていると言える。図９８においてＦはフローティング電
位を意味する。
【０１２８】図９９乃至図１０２には第６形態のメモリ
セルを採用したメモリセルアレイ５１の各種構成が例示
される。その構成は、最小ブロック単位の前記（Ａ）と
（Ｂ）方式が合体された（Ａ＆Ｂ）方式、隣接ブロック
とアドレスを共有する前記（Ｃ）と（Ｄ）方式が合体さ
れた（Ｃ＆Ｄ）に大別され、夫々のレイアウトと等価回
路が図示されている。
セルを採用したメモリセルアレイ５１の各種構成が例示
される。その構成は、最小ブロック単位の前記（Ａ）と
（Ｂ）方式が合体された（Ａ＆Ｂ）方式、隣接ブロック
とアドレスを共有する前記（Ｃ）と（Ｄ）方式が合体さ
れた（Ｃ＆Ｄ）に大別され、夫々のレイアウトと等価回
路が図示されている。
【０１２９】図１０３乃至図１０８には図９５で説明し
た第６形態に係るメモリセルの製造工程における所要段
階のデバイス断面構造が概略的に示される。
た第６形態に係るメモリセルの製造工程における所要段
階のデバイス断面構造が概略的に示される。
【０１３０】図１０３には、シリコン半導体基板１上
に、メモリトランジスタ部Ｔｒｍｃ用のゲート絶縁膜５
８、離散的にトラップを含むゲート絶縁膜２の電極材、
層間絶縁膜５９、さらにメモリゲート電極７の電極材料
までを堆積した断面構造が示される。ここでは、ゲート
絶縁膜５８はシリコン半導体基板１を高温熱酸化にて形
成した厚さ１．８ｎｍ或いは５ｎｍの極薄シリコン熱酸
化膜を用いたが、酸窒化膜など他の絶縁膜の採用も可能
である。離散的にトラップを含むゲート絶縁膜２の電極
材料は厚さ１５ｎｍのシリコンナイトライド薄膜を用い
た。層間絶縁膜５９には、シリコンナイトライド薄膜の
表面部を高温熱酸化して厚さ３ｎｍ程度の熱酸化膜を形
成してもよいが、ここではＣＶＤ法にて堆積したＣＶＤ
酸化膜を採用した。メモリゲート電極７の電極材料に
は、厚さ１５０ｎｍの多結晶シリコン薄膜を用いた。
に、メモリトランジスタ部Ｔｒｍｃ用のゲート絶縁膜５
８、離散的にトラップを含むゲート絶縁膜２の電極材、
層間絶縁膜５９、さらにメモリゲート電極７の電極材料
までを堆積した断面構造が示される。ここでは、ゲート
絶縁膜５８はシリコン半導体基板１を高温熱酸化にて形
成した厚さ１．８ｎｍ或いは５ｎｍの極薄シリコン熱酸
化膜を用いたが、酸窒化膜など他の絶縁膜の採用も可能
である。離散的にトラップを含むゲート絶縁膜２の電極
材料は厚さ１５ｎｍのシリコンナイトライド薄膜を用い
た。層間絶縁膜５９には、シリコンナイトライド薄膜の
表面部を高温熱酸化して厚さ３ｎｍ程度の熱酸化膜を形
成してもよいが、ここではＣＶＤ法にて堆積したＣＶＤ
酸化膜を採用した。メモリゲート電極７の電極材料に
は、厚さ１５０ｎｍの多結晶シリコン薄膜を用いた。
【０１３１】図１０４では、上記メモリゲート電極７の
電極材料、層間絶縁膜５９、離散的にトラップを含むゲ
ート絶縁膜２の電極材料、さらにゲート絶縁膜５８を、
ビット線方向に異方性エッチングにより重ね切り加工を
施し、離散的にトラップを含むゲート絶縁膜２−１、２
−２及びメモリゲート電極７−１、７−２を形成し、チ
ャネルドープ５０Ａと高耐圧化のための低濃度拡散層５
０Ｂ−１、５０Ｂ−２の形成を兼ねたヒ素（Ａｓ）のド
ープを行なう。
電極材料、層間絶縁膜５９、離散的にトラップを含むゲ
ート絶縁膜２の電極材料、さらにゲート絶縁膜５８を、
ビット線方向に異方性エッチングにより重ね切り加工を
施し、離散的にトラップを含むゲート絶縁膜２−１、２
−２及びメモリゲート電極７−１、７−２を形成し、チ
ャネルドープ５０Ａと高耐圧化のための低濃度拡散層５
０Ｂ−１、５０Ｂ−２の形成を兼ねたヒ素（Ａｓ）のド
ープを行なう。
【０１３２】図１０５では、その後、重ね切り加工を施
した側面にサイドウオール６０−１〜６０−４を形成
し、さらにスイッチトランジスタ部Ｔｒｓｗをレジスト
６０Ｒにてマスクしてビット線部に高濃度拡散層４−
１、４−２をヒ素（Ａｓ）およびリン（Ｐ）をイオン打
ち込みによりドープして形成する。サイドウオールは、
ＣＶＤ法にて厚く堆積した熱酸化膜が段差部にさらに厚
く堆積されることを利用してエッチバックによる残膜と
して形成されるものであり、その形成法は今日よく知ら
れた技術となっている。
した側面にサイドウオール６０−１〜６０−４を形成
し、さらにスイッチトランジスタ部Ｔｒｓｗをレジスト
６０Ｒにてマスクしてビット線部に高濃度拡散層４−
１、４−２をヒ素（Ａｓ）およびリン（Ｐ）をイオン打
ち込みによりドープして形成する。サイドウオールは、
ＣＶＤ法にて厚く堆積した熱酸化膜が段差部にさらに厚
く堆積されることを利用してエッチバックによる残膜と
して形成されるものであり、その形成法は今日よく知ら
れた技術となっている。
【０１３３】図１０６では、スイッチトランジスタ部Ｔ
ｒｓｗに厚さ１０ｎｍのゲート酸化膜６１Ａとビット線
用の拡散層４−１，４−２部分の絶縁膜６１Ｂ−１、６
１Ｂ−２とを同時に熱酸化にて形成し、スイッチトラン
ジスタ部Ｔｒｓｗのスイッチゲート電極６Ａとビット線
抵抗の低抵抗化用配線６Ｂ−１、６Ｂ−２を多結晶シリ
コンにて堆積する。さらにＣＶＤ法にて絶縁膜６２Ａ、
６２Ｂ−１、６２Ｂ−２を堆積する。このとき、メモリ
トランジスタ部Ｔｒｍｃ用のメモリゲート電極上にも、
それぞれ多結晶シリコン５Ｃ−１、５Ｃ−２およびＣＶ
Ｄ法にて形成した絶縁膜６２Ｃ−１、６２Ｃ−２が山盛
りとなって形成されている。
ｒｓｗに厚さ１０ｎｍのゲート酸化膜６１Ａとビット線
用の拡散層４−１，４−２部分の絶縁膜６１Ｂ−１、６
１Ｂ−２とを同時に熱酸化にて形成し、スイッチトラン
ジスタ部Ｔｒｓｗのスイッチゲート電極６Ａとビット線
抵抗の低抵抗化用配線６Ｂ−１、６Ｂ−２を多結晶シリ
コンにて堆積する。さらにＣＶＤ法にて絶縁膜６２Ａ、
６２Ｂ−１、６２Ｂ−２を堆積する。このとき、メモリ
トランジスタ部Ｔｒｍｃ用のメモリゲート電極上にも、
それぞれ多結晶シリコン５Ｃ−１、５Ｃ−２およびＣＶ
Ｄ法にて形成した絶縁膜６２Ｃ−１、６２Ｃ−２が山盛
りとなって形成されている。
【０１３４】図１０７では、図１０６にて示されたメモ
リトランジスタ部Ｔｒｍｃ用のメモリゲート電極７−
１，７−２上の不要な多結晶シリコン５Ｃ−１、５Ｃ−
２およびＣＶＤ絶縁膜１２Ｃ−１、１２Ｃ−２を除去す
る。メモリトランジスタ部Ｔｒｍｃ用のメモリゲート電
極７−１，７−２上の堆積膜だけを除去するには、この
部分のみをフォト技術によって開口したレジスト膜をマ
スクにして、エッチングで除去する手法を採用すればよ
い。フォトレジスト膜を使用しない方法として、でっぱ
り部のみを化学機械研摩するＣＭＰ法もある。段差上を
メモリトランジスタ部Ｔｒｍｃ用のメモリゲート電極７
−１，７−２がよぎることがある場合は、レジスト膜を
マスクにしてエッチング除去する方が技術に確実であ
る。
リトランジスタ部Ｔｒｍｃ用のメモリゲート電極７−
１，７−２上の不要な多結晶シリコン５Ｃ−１、５Ｃ−
２およびＣＶＤ絶縁膜１２Ｃ−１、１２Ｃ−２を除去す
る。メモリトランジスタ部Ｔｒｍｃ用のメモリゲート電
極７−１，７−２上の堆積膜だけを除去するには、この
部分のみをフォト技術によって開口したレジスト膜をマ
スクにして、エッチングで除去する手法を採用すればよ
い。フォトレジスト膜を使用しない方法として、でっぱ
り部のみを化学機械研摩するＣＭＰ法もある。段差上を
メモリトランジスタ部Ｔｒｍｃ用のメモリゲート電極７
−１，７−２がよぎることがある場合は、レジスト膜を
マスクにしてエッチング除去する方が技術に確実であ
る。
【０１３５】図１０８はワード線５用の電極材を堆積し
たところまでを示している。ワード線５用の電極材には
多結晶シリコンを用いたが、高融点金属のチタン、タン
グステン、あるいはコバルトなどと重ねてつくるポリサ
イド膜を用いることができる。ここでは断面を示してい
るので明らかに示されていないが、メモリゲート電極７
−１、７−２がワード線加工のときに重ね切り加工され
て分離される。スイッチトランジスタ部Ｔｒｓｗのゲー
ト電極６Ａとビット線抵抗の低抵抗化用配線６Ｂ−１、
６Ｂ−２は重ね切り加工は施さない。さらに蓄積部２−
１、２−２は、今回離散的トラップの集合体であるシリ
コンナイトライド薄膜を用いたから、ワード線５との重
ね切りは不要であるが、蓄積部が多結晶シリコンなどの
導体である場合には蓄積部２−１、２−２もワード線５
との重ね切りによる分離が必要となる。
たところまでを示している。ワード線５用の電極材には
多結晶シリコンを用いたが、高融点金属のチタン、タン
グステン、あるいはコバルトなどと重ねてつくるポリサ
イド膜を用いることができる。ここでは断面を示してい
るので明らかに示されていないが、メモリゲート電極７
−１、７−２がワード線加工のときに重ね切り加工され
て分離される。スイッチトランジスタ部Ｔｒｓｗのゲー
ト電極６Ａとビット線抵抗の低抵抗化用配線６Ｂ−１、
６Ｂ−２は重ね切り加工は施さない。さらに蓄積部２−
１、２−２は、今回離散的トラップの集合体であるシリ
コンナイトライド薄膜を用いたから、ワード線５との重
ね切りは不要であるが、蓄積部が多結晶シリコンなどの
導体である場合には蓄積部２−１、２−２もワード線５
との重ね切りによる分離が必要となる。
【０１３６】図１０３乃至図１０８に示される図９６の
メモリセルの製造工程は、通常の超高集積回路（ＵＬＳ
Ｉ）の製法のなかに容易に取り込み可能な製法である。
メモリセルの製造工程は、通常の超高集積回路（ＵＬＳ
Ｉ）の製法のなかに容易に取り込み可能な製法である。
【０１３７】《メモリセルの第７形態》図１０９には第
７形態に係るメモリセルの断面構造が示される。同図に
示されるメモリセルは、メモリトランジスタ部Ｔｒｍｃ
のメモリゲート電極２−１，２−２をワード線５と接続
する構造であり、スイッチトランジスタ部Ｔｒｓｗのス
イッチゲート電極６Ａの両側壁にメモリトランジスタ部
Ｔｒｍｃをサイドウオール技術を用いて形成されてい
る。これにより、３Ｆ２乗程度の面積のメモリセルが実
現される。
７形態に係るメモリセルの断面構造が示される。同図に
示されるメモリセルは、メモリトランジスタ部Ｔｒｍｃ
のメモリゲート電極２−１，２−２をワード線５と接続
する構造であり、スイッチトランジスタ部Ｔｒｓｗのス
イッチゲート電極６Ａの両側壁にメモリトランジスタ部
Ｔｒｍｃをサイドウオール技術を用いて形成されてい
る。これにより、３Ｆ２乗程度の面積のメモリセルが実
現される。
【０１３８】図１１０乃至図１１４には図１０９で説明
した第７形態に係るメモリセルの製造工程における所要
段階のデバイス断面構造が概略的に示される。
した第７形態に係るメモリセルの製造工程における所要
段階のデバイス断面構造が概略的に示される。
【０１３９】図１１０には、スイッチトランジスタ部Ｔ
ｒｓｗ用のゲート絶縁膜７１、スイッチゲート電極６Ａ
の電極材料７５、層間絶縁膜７３および層間補強膜７４
までを堆積した構造が示される。ここでは、ゲート絶縁
膜７１はシリコン半導体基板１を高温熱酸化にて形成し
た厚さ１０ｎｍの薄いシリコン熱酸化膜を用いた。酸窒
化膜など他の絶縁膜の採用も可能である。ゲート電極材
７５には、厚さ１５０ｎｍの多結晶シリコン薄膜を用い
た。層間絶縁膜７３には、ＣＶＤ法にて堆積した厚さ１
５０ｎｍ程度のＣＶＤ酸化膜を採用した。シリコンナイ
トライド膜と重ね膜にすることも有効である。さらに層
間補強膜７４として、さらにＣＶＤ法にて堆積した厚さ
１５０ｎｍ程度のＣＶＤ酸化膜を採用したが、ここは絶
縁膜の代わりに導電性の材料を用いてもよい。
ｒｓｗ用のゲート絶縁膜７１、スイッチゲート電極６Ａ
の電極材料７５、層間絶縁膜７３および層間補強膜７４
までを堆積した構造が示される。ここでは、ゲート絶縁
膜７１はシリコン半導体基板１を高温熱酸化にて形成し
た厚さ１０ｎｍの薄いシリコン熱酸化膜を用いた。酸窒
化膜など他の絶縁膜の採用も可能である。ゲート電極材
７５には、厚さ１５０ｎｍの多結晶シリコン薄膜を用い
た。層間絶縁膜７３には、ＣＶＤ法にて堆積した厚さ１
５０ｎｍ程度のＣＶＤ酸化膜を採用した。シリコンナイ
トライド膜と重ね膜にすることも有効である。さらに層
間補強膜７４として、さらにＣＶＤ法にて堆積した厚さ
１５０ｎｍ程度のＣＶＤ酸化膜を採用したが、ここは絶
縁膜の代わりに導電性の材料を用いてもよい。
【０１４０】図１１１では、上記層間補強膜７４、層間
絶縁膜７３、ゲート電極材７５、さらにゲート絶縁膜７
１を、ビット線方向に異方性エッチングにより重ね切り
加工を施し、半導体基体１上にメモリトランジスタ部用
のゲート絶縁膜７８、離散的にトラップを含むゲート絶
縁膜材７７、層間絶縁膜７９、さらにメモリゲート電極
材料７までを堆積したところを示す。ゲート絶縁膜７８
はシリコン半導体基板１を高温熱酸化にて形成した厚さ
１．８ｎｍ或いは５ｎｍの極薄シリコン熱酸化膜を用い
たが、酸窒化膜など他の絶縁膜の採用も可能である。浮
遊電極材７７は厚さ１５ｎｍのシリコンナイトライド薄
膜を用いた。層間絶縁膜７９には、シリコンナイトライ
ド薄膜の表面部を高温熱酸化して厚さ３ｎｍ程度の熱酸
化膜を形成してもよいが、ここではＣＶＤ法にて堆積し
たＣＶＤ酸化膜を採用した。メモリゲート電極材７に
は、厚さ１５０ｎｍの多結晶シリコン薄膜を用いた。こ
こで、多結晶シリコン薄膜はサイドウオールゲート技術
を用いてスイッチトランジスタ部Ｔｒｓｗの側壁段差部
に選択的に厚く形成されるようにしてある。
絶縁膜７３、ゲート電極材７５、さらにゲート絶縁膜７
１を、ビット線方向に異方性エッチングにより重ね切り
加工を施し、半導体基体１上にメモリトランジスタ部用
のゲート絶縁膜７８、離散的にトラップを含むゲート絶
縁膜材７７、層間絶縁膜７９、さらにメモリゲート電極
材料７までを堆積したところを示す。ゲート絶縁膜７８
はシリコン半導体基板１を高温熱酸化にて形成した厚さ
１．８ｎｍ或いは５ｎｍの極薄シリコン熱酸化膜を用い
たが、酸窒化膜など他の絶縁膜の採用も可能である。浮
遊電極材７７は厚さ１５ｎｍのシリコンナイトライド薄
膜を用いた。層間絶縁膜７９には、シリコンナイトライ
ド薄膜の表面部を高温熱酸化して厚さ３ｎｍ程度の熱酸
化膜を形成してもよいが、ここではＣＶＤ法にて堆積し
たＣＶＤ酸化膜を採用した。メモリゲート電極材７に
は、厚さ１５０ｎｍの多結晶シリコン薄膜を用いた。こ
こで、多結晶シリコン薄膜はサイドウオールゲート技術
を用いてスイッチトランジスタ部Ｔｒｓｗの側壁段差部
に選択的に厚く形成されるようにしてある。
【０１４１】図１１２では、エッチバックによる残膜と
してサイドウオールゲート７−１および７−２を形成
し、ビット線部に高濃度拡散層４−１、４−２をヒ素
（Ａｓ）のイオン打ち込みによりドープして形成する。
エッチバックは、シリコンナイトライド薄膜７７の前に
て停止させている。なお、サイドウオールゲート７−１
および７−２はメモリトランジスタ部Ｔｒｍｃのメモリ
ゲート電極の役割を果たし、ビット線部の高濃度拡散層
４−１、４−２はそれぞれソース、ドレインに相当す
る。メモリトランジスタ部Ｔｒｍｃの高耐圧化のため
に、拡散層４−１、４−２には、電界を緩和するリン
（Ｐ）、さらにパンチスルーを抑制するボロン（Ｂ）な
どの不純物を適切に導入することが有用である。
してサイドウオールゲート７−１および７−２を形成
し、ビット線部に高濃度拡散層４−１、４−２をヒ素
（Ａｓ）のイオン打ち込みによりドープして形成する。
エッチバックは、シリコンナイトライド薄膜７７の前に
て停止させている。なお、サイドウオールゲート７−１
および７−２はメモリトランジスタ部Ｔｒｍｃのメモリ
ゲート電極の役割を果たし、ビット線部の高濃度拡散層
４−１、４−２はそれぞれソース、ドレインに相当す
る。メモリトランジスタ部Ｔｒｍｃの高耐圧化のため
に、拡散層４−１、４−２には、電界を緩和するリン
（Ｐ）、さらにパンチスルーを抑制するボロン（Ｂ）な
どの不純物を適切に導入することが有用である。
【０１４２】図１１３では、５００ｎｍ程度の酸化膜８
２をＣＶＤ法にて堆積する。この酸化膜８２は、図１１
４に示されているように、化学的機械的研摩技術によっ
て、表面が平坦になるように加工される。このときサイ
ドウオールゲート電極材７−１及び７−２の上部が露出
されることが必要であり、この後ワード線５用の電極材
料を堆積する。図９６で説明した形態のメモリセルでも
述べたが、ワード線５用電極材には多結晶シリコンを用
いたが、高融点金属のチタン、タングステン、あるいは
コバルトなどと重ねてつくるポリサイド膜を用いること
ができる。ここでは明示されていないが、メモリゲート
電極７−１、７−２がワード線加工のときに重ね切り加
工されて分離される。このときスイッチトランジスタ部
Ｔｒｓｗのゲート電極６Ａは重ね切り加工は施されな
い。そのため層間補強膜７４が重ね切りのストッパーと
してはたらく材料によって構成されている。層間補強膜
７４として、先に導電性の材料を用いてもよいとした
が、このときサイドウオールゲート電極材の異方性エッ
チングに対して対エッチング耐性に注意が払われねばな
らない。
２をＣＶＤ法にて堆積する。この酸化膜８２は、図１１
４に示されているように、化学的機械的研摩技術によっ
て、表面が平坦になるように加工される。このときサイ
ドウオールゲート電極材７−１及び７−２の上部が露出
されることが必要であり、この後ワード線５用の電極材
料を堆積する。図９６で説明した形態のメモリセルでも
述べたが、ワード線５用電極材には多結晶シリコンを用
いたが、高融点金属のチタン、タングステン、あるいは
コバルトなどと重ねてつくるポリサイド膜を用いること
ができる。ここでは明示されていないが、メモリゲート
電極７−１、７−２がワード線加工のときに重ね切り加
工されて分離される。このときスイッチトランジスタ部
Ｔｒｓｗのゲート電極６Ａは重ね切り加工は施されな
い。そのため層間補強膜７４が重ね切りのストッパーと
してはたらく材料によって構成されている。層間補強膜
７４として、先に導電性の材料を用いてもよいとした
が、このときサイドウオールゲート電極材の異方性エッ
チングに対して対エッチング耐性に注意が払われねばな
らない。
【０１４３】図１１５、図１１６、図１１７、図１１８
には第１形態から第７形態までのメモリセルの信号の読
み出しの特徴点が整理して示される。
には第１形態から第７形態までのメモリセルの信号の読
み出しの特徴点が整理して示される。
【０１４４】メモリセルを双方向動作させる場合の２ビ
ットの読み出しでは、１つのメモリセルに蓄えられた情
報を読み出すのに、読み出し方向を入れ替えるにしても
片方のビットの情報が他方のビットの情報読み出しに影
響を与えるものである。その読み出しのメモリ電流とメ
モリゲート電圧の関係は、図１１５乃至図１１８に示
す。図１１５には図３，図４に示されるＮＲＯＭの読み
出しメモリ電流とメモリゲート電圧との関係が示され、
図１１６には第１形態、第２形態、及び第３形態のメモ
リセルにおける読み出しメモリ電流とメモリゲート電圧
との関係が示され、図１１７には第１形態及び第５形態
のメモリセルにおける読み出しメモリ電流とメモリゲー
ト電圧との関係が示され、図１１８には第６形態及び第
７形態のメモリセルにおける読み出しメモリ電流とメモ
リゲート電圧との関係が示される。各図の意味は図１１
６で説明した条件に従って理解されたい。Ｏｎｅはメモ
リセルの左サイドに蓄積された情報を主体として読み出
すときの電流・電圧特性であり、Ｔｈｅ ｏｔｈｅｒは
メモリセルの右サイドに蓄積された情報を主体として読
み出すときの電流・電圧特性であり、括弧内の矢印の向
きが読み出し電流のキャリアの向きであり、記号←は読
み出し電流のキャリアがメモリセルの右サイドから左サ
イドへ流れる事を意味し、記号→は読み出し電流のキャ
リアがメモリセルの左サイドから右サイドへ流れる事を
意味する。
ットの読み出しでは、１つのメモリセルに蓄えられた情
報を読み出すのに、読み出し方向を入れ替えるにしても
片方のビットの情報が他方のビットの情報読み出しに影
響を与えるものである。その読み出しのメモリ電流とメ
モリゲート電圧の関係は、図１１５乃至図１１８に示
す。図１１５には図３，図４に示されるＮＲＯＭの読み
出しメモリ電流とメモリゲート電圧との関係が示され、
図１１６には第１形態、第２形態、及び第３形態のメモ
リセルにおける読み出しメモリ電流とメモリゲート電圧
との関係が示され、図１１７には第１形態及び第５形態
のメモリセルにおける読み出しメモリ電流とメモリゲー
ト電圧との関係が示され、図１１８には第６形態及び第
７形態のメモリセルにおける読み出しメモリ電流とメモ
リゲート電圧との関係が示される。各図の意味は図１１
６で説明した条件に従って理解されたい。Ｏｎｅはメモ
リセルの左サイドに蓄積された情報を主体として読み出
すときの電流・電圧特性であり、Ｔｈｅ ｏｔｈｅｒは
メモリセルの右サイドに蓄積された情報を主体として読
み出すときの電流・電圧特性であり、括弧内の矢印の向
きが読み出し電流のキャリアの向きであり、記号←は読
み出し電流のキャリアがメモリセルの右サイドから左サ
イドへ流れる事を意味し、記号→は読み出し電流のキャ
リアがメモリセルの左サイドから右サイドへ流れる事を
意味する。
【０１４５】書込みは、ソースサイド注入かドレインサ
イド注入かによって書込まれるサイドが決まるが、読み
出しは常に書込まれたサイドをソース側として読むのが
原則である。但し、図１１７の実施形態４、実施形態５
のメモリセルでは、ドレインサイドに書込んだ場合で
も、ソース線／ビット線が非対称なので書込まれたサイ
ドをドレイン側として読む工夫をしている。また図１１
８の第６形態及び第７形態のメモリセルでは、１個のメ
モリセルはメモリトランジスタ部Ｔｒｍｃを２個備え、
書込み場所がゲート絶縁膜内にて局所的であるとは言
え、メモリセルとしては書込み電流方向とは反対方向の
電流で読み出しを行なおうとしている。
イド注入かによって書込まれるサイドが決まるが、読み
出しは常に書込まれたサイドをソース側として読むのが
原則である。但し、図１１７の実施形態４、実施形態５
のメモリセルでは、ドレインサイドに書込んだ場合で
も、ソース線／ビット線が非対称なので書込まれたサイ
ドをドレイン側として読む工夫をしている。また図１１
８の第６形態及び第７形態のメモリセルでは、１個のメ
モリセルはメモリトランジスタ部Ｔｒｍｃを２個備え、
書込み場所がゲート絶縁膜内にて局所的であるとは言
え、メモリセルとしては書込み電流方向とは反対方向の
電流で読み出しを行なおうとしている。
【０１４６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【０１４７】例えば、蓄積部としての離散的にトラップ
を含むゲート絶縁膜はシリコンナイトライドに限定され
ず、アルミナ膜、更には、導体の粒子たとえばポリシリ
コン又はタングステンメタルの粒子を絶縁膜中に離散的
に埋め込んで構成したものでもよい。尚、導体のフロー
ティングゲート材として実用化されているものにはポリ
シリコンが挙げられるが、チタン、ニッケル、コバル
ト、タングステンなどのメンタル材料も今後有望視され
ている。
を含むゲート絶縁膜はシリコンナイトライドに限定され
ず、アルミナ膜、更には、導体の粒子たとえばポリシリ
コン又はタングステンメタルの粒子を絶縁膜中に離散的
に埋め込んで構成したものでもよい。尚、導体のフロー
ティングゲート材として実用化されているものにはポリ
シリコンが挙げられるが、チタン、ニッケル、コバル
ト、タングステンなどのメンタル材料も今後有望視され
ている。
【０１４８】また、書込み、消去、読み出しのバイアス
電圧は上記説明の電圧に限定されず、適宜変更可能であ
る。本発明は、不揮発性メモリだけでなく、不揮発性メ
モリをプログラムメモリやデータメモリとしてＣＰＵと
共にオンチップしたマイクロコンピュータ若しくはデー
タプロセッサ、更には種々のロジック回路と共に不揮発
性記憶素子を搭載したシステムＬＳＩなどの半導体集積
回路に広く適用することができる。
電圧は上記説明の電圧に限定されず、適宜変更可能であ
る。本発明は、不揮発性メモリだけでなく、不揮発性メ
モリをプログラムメモリやデータメモリとしてＣＰＵと
共にオンチップしたマイクロコンピュータ若しくはデー
タプロセッサ、更には種々のロジック回路と共に不揮発
性記憶素子を搭載したシステムＬＳＩなどの半導体集積
回路に広く適用することができる。
【０１４９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１５０】すなわち、所定のチャネルを通じて検出さ
れるチャネル電流以外の表面電流を検出する虞の少な不
揮発性メモリを有する半導体集積回路を提供することが
できる。
れるチャネル電流以外の表面電流を検出する虞の少な不
揮発性メモリを有する半導体集積回路を提供することが
できる。
【０１５１】マルチストレージ形態の不揮発性メモリセ
ルに対しワード線単位の消去を可能にすることができ
る。
ルに対しワード線単位の消去を可能にすることができ
る。
【０１５２】チップ面積の増大を抑えてマルチストレー
ジ形態の不揮発性記憶素子を実現できる半導体集積回路
を提供することができる。
ジ形態の不揮発性記憶素子を実現できる半導体集積回路
を提供することができる。
【０１５３】高集積、高速、高信頼な不揮発性半導体メ
モリを有する半導体集積回路を実現することができる。
モリを有する半導体集積回路を実現することができる。
【図１】本発明に係る半導体集積回路が採用する不揮発
性メモリセルの基本的形態である１個のメモリセルトラ
ンジスタ部と２個のスイッチトランジスタ部とから成る
不揮発性メモリセルを例示する断面図である。
性メモリセルの基本的形態である１個のメモリセルトラ
ンジスタ部と２個のスイッチトランジスタ部とから成る
不揮発性メモリセルを例示する断面図である。
【図２】本発明に係る半導体集積回路が採用する不揮発
性メモリセルの基本的形態である２個のメモリセルトラ
ンジスタ部と１個のスイッチトランジスタ部とから成る
不揮発性メモリセルを例示する断面図である。
性メモリセルの基本的形態である２個のメモリセルトラ
ンジスタ部と１個のスイッチトランジスタ部とから成る
不揮発性メモリセルを例示する断面図である。
【図３】本発明者が先に検討したＮＲＯＭメモリセルの
第１の書込み読み出し形態を示す説明図である。
第１の書込み読み出し形態を示す説明図である。
【図４】本発明者が先に検討したＮＲＯＭメモリセルの
第２の書込み読み出し形態を示す説明図である。
第２の書込み読み出し形態を示す説明図である。
【図５】ＮＲＯＭメモリセルの平面レイアウト図であ
る。
る。
【図６】ＮＲＯＭのページ消去動作の説明図である。
【図７】ＮＲＯＭのチップ消去動作の説明図である。
【図８】ＮＲＯＭの書込み動作の説明図である。
【図９】ＮＲＯＭの読み出し動作の説明図である。
【図１０】本発明者が先に検討した別のメモリセルの説
明図である。
明図である。
【図１１】本発明者が先に検討した更に別のメモリセル
の説明図である。
の説明図である。
【図１２】図１１のメモリセルに対する選択、非選択の
バイアス関係を例示した説明図である。
バイアス関係を例示した説明図である。
【図１３】不揮発性半導体メモリ装置の一例を示すブロ
ック図である。
ック図である。
【図１４】本発明に係る第１形態の不揮発性メモリセル
を第１の書込み・読み出し形態に着目して示す断面図で
ある。
を第１の書込み・読み出し形態に着目して示す断面図で
ある。
【図１５】本発明に係る第１形態の不揮発性メモリセル
を第２の書込み・読み出し形態に着目して示す断面図で
ある。
を第２の書込み・読み出し形態に着目して示す断面図で
ある。
【図１６】図１４及び図１５のメモリセルのレイアウト
パターンである。
パターンである。
【図１７】第１形態のメモリセルに対する第１のページ
消去動作のバイアス条件を示す回路図である。
消去動作のバイアス条件を示す回路図である。
【図１８】第１形態のメモリセルに対する第１のチップ
消去動作のバイアス条件を示す回路図である。
消去動作のバイアス条件を示す回路図である。
【図１９】第１形態のメモリセルに対する第１の書込み
動作のバイアス条件を示す回路図である。
動作のバイアス条件を示す回路図である。
【図２０】第１形態のメモリセルに対する第１の読み出
し動作のバイアス条件を示す回路図である。
し動作のバイアス条件を示す回路図である。
【図２１】第１形態のメモリセルに対する第２のページ
消去動作のバイアス条件を示す回路図である。
消去動作のバイアス条件を示す回路図である。
【図２２】第１形態のメモリセルに対する第２のチップ
消去動作のバイアス条件を示す回路図である。
消去動作のバイアス条件を示す回路図である。
【図２３】第１形態のメモリセルに対する第２の書込み
動作のバイアス条件を示す回路図である。
動作のバイアス条件を示す回路図である。
【図２４】第１形態のメモリセルに対する第２の読み出
し動作のバイアス条件を示す回路図である。
し動作のバイアス条件を示す回路図である。
【図２５】メモリセルアレイ及び周辺回路の一例を示す
ブロック図である。
ブロック図である。
【図２６】メモリ動作を代表的に示すフローチャートで
ある。
ある。
【図２７】第１形態のメモリセルを含むメモリセルアレ
イの第１構成例（Ａ）を示すレイアウトパターンであ
る。
イの第１構成例（Ａ）を示すレイアウトパターンであ
る。
【図２８】第１形態のメモリセルを含むメモリセルアレ
イの第１構成例（Ａ）を示す回路である。
イの第１構成例（Ａ）を示す回路である。
【図２９】第１形態のメモリセルを含むメモリセルアレ
イの第２構成例（Ｂ）を示すレイアウトパターンであ
る。
イの第２構成例（Ｂ）を示すレイアウトパターンであ
る。
【図３０】第１形態のメモリセルを含むメモリセルアレ
イの第２構成例（Ｂ）を示す回路である。
イの第２構成例（Ｂ）を示す回路である。
【図３１】第１形態のメモリセルを含むメモリセルアレ
イの第３構成例（Ｃ）を示すレイアウトパターンであ
る。
イの第３構成例（Ｃ）を示すレイアウトパターンであ
る。
【図３２】第１形態のメモリセルを含むメモリセルアレ
イの第３構成例（Ｃ）を示す回路である。
イの第３構成例（Ｃ）を示す回路である。
【図３３】第１形態のメモリセルを含むメモリセルアレ
イの第４構成例（Ｄ）を示すレイアウトパターンであ
る。
イの第４構成例（Ｄ）を示すレイアウトパターンであ
る。
【図３４】第１形態のメモリセルを含むメモリセルアレ
イの第４構成例（Ｄ）を示す回路である。
イの第４構成例（Ｄ）を示す回路である。
【図３５】第１形態のメモリセルの製造工程における第
１段階を示すデバイス断面図である。
１段階を示すデバイス断面図である。
【図３６】第１形態のメモリセルの製造工程における第
２段階を示すデバイス断面図である。
２段階を示すデバイス断面図である。
【図３７】第１形態のメモリセルの製造工程における第
３段階を示すデバイス断面図である。
３段階を示すデバイス断面図である。
【図３８】第１形態のメモリセルの製造工程における第
４段階を示すデバイス断面図である。
４段階を示すデバイス断面図である。
【図３９】第１形態のメモリセルの製造工程における第
５段階を示すデバイス断面図である。
５段階を示すデバイス断面図である。
【図４０】第１形態のメモリセルの製造工程における第
５段階を示す他のデバイス断面図である。
５段階を示す他のデバイス断面図である。
【図４１】本発明に係る第２形態の不揮発性メモリセル
を第１の書込み・読み出し形態に着目して示す断面図で
ある。
を第１の書込み・読み出し形態に着目して示す断面図で
ある。
【図４２】本発明に係る第２形態の不揮発性メモリセル
を第２の書込み・読み出し形態に着目して示す断面図で
ある。
を第２の書込み・読み出し形態に着目して示す断面図で
ある。
【図４３】第２形態の不揮発性メモリセルのレイアウト
パターンである。
パターンである。
【図４４】第２形態の不揮発性メモリセルを用いたメモ
リセルアレイのレイアウトパターンである。
リセルアレイのレイアウトパターンである。
【図４５】第２形態のメモリセルの製造工程における第
１段階を示すデバイス断面図である。
１段階を示すデバイス断面図である。
【図４６】第２形態のメモリセルの製造工程における第
２段階を示すデバイス断面図である。
２段階を示すデバイス断面図である。
【図４７】第２形態のメモリセルの製造工程における第
３段階を示すデバイス断面図である。
３段階を示すデバイス断面図である。
【図４８】第２形態のメモリセルの製造工程における第
４段階を示すデバイス断面図である。
４段階を示すデバイス断面図である。
【図４９】第２形態のメモリセルの製造工程における第
５段階を示すデバイス断面図である。
５段階を示すデバイス断面図である。
【図５０】第２形態のメモリセルの製造工程における第
６段階を示すデバイス断面図である。
６段階を示すデバイス断面図である。
【図５１】第２形態のメモリセルの製造工程における第
６段階を示す他のデバイス断面図である。
６段階を示す他のデバイス断面図である。
【図５２】本発明に係る第３形態の不揮発性メモリセル
を示す断面図である。
を示す断面図である。
【図５３】本発明に係る第３形態の不揮発性メモリセル
を示すレイアウトパターンである。
を示すレイアウトパターンである。
【図５４】第３形態のメモリセルに対するページ消去動
作のバイアス条件を示す回路図である。
作のバイアス条件を示す回路図である。
【図５５】第３形態のメモリセルに対するチップ消去動
作のバイアス条件を示す回路図である。
作のバイアス条件を示す回路図である。
【図５６】第３形態のメモリセルに対する書込み動作の
バイアス条件を示す回路図である。
バイアス条件を示す回路図である。
【図５７】第３形態のメモリセルに対する読み出し動作
のバイアス条件を示す回路図である。
のバイアス条件を示す回路図である。
【図５８】第３形態のメモリセルを含むメモリセルアレ
イの第１構成例（Ａ）を示すレイアウトパターンであ
る。
イの第１構成例（Ａ）を示すレイアウトパターンであ
る。
【図５９】第３形態のメモリセルを含むメモリセルアレ
イの第１構成例（Ａ）を示す回路図である。
イの第１構成例（Ａ）を示す回路図である。
【図６０】第３形態のメモリセルを含むメモリセルアレ
イの第２構成例（Ｂ）を示すレイアウトパターンであ
る。
イの第２構成例（Ｂ）を示すレイアウトパターンであ
る。
【図６１】第３形態のメモリセルを含むメモリセルアレ
イの第２構成例（Ｂ）を示す回路図である。
イの第２構成例（Ｂ）を示す回路図である。
【図６２】第３形態のメモリセルを含むメモリセルアレ
イの第３構成例（Ｃ）を示すレイアウトパターンであ
る。
イの第３構成例（Ｃ）を示すレイアウトパターンであ
る。
【図６３】第３形態のメモリセルを含むメモリセルアレ
イの第３構成例（Ｃ）を示す回路図である。
イの第３構成例（Ｃ）を示す回路図である。
【図６４】第３形態のメモリセルを含むメモリセルアレ
イの第４構成例（Ｄ）を示すレイアウトパターンであ
る。
イの第４構成例（Ｄ）を示すレイアウトパターンであ
る。
【図６５】第３形態のメモリセルを含むメモリセルアレ
イの第４構成例（Ｄ）を示す回路図である。
イの第４構成例（Ｄ）を示す回路図である。
【図６６】第３形態のメモリセルの製造工程における第
１段階を示すデバイス断面図である。
１段階を示すデバイス断面図である。
【図６７】第３形態のメモリセルの製造工程における第
２段階を示すデバイス断面図である。
２段階を示すデバイス断面図である。
【図６８】第３形態のメモリセルの製造工程における第
３段階を示すデバイス断面図である。
３段階を示すデバイス断面図である。
【図６９】第３形態のメモリセルの製造工程における第
４段階を示すデバイス断面図である。
４段階を示すデバイス断面図である。
【図７０】第３形態のメモリセルの製造工程における第
４段階を示す他のデバイス断面図である。
４段階を示す他のデバイス断面図である。
【図７１】本発明に係る第４形態の不揮発性メモリセル
を示す断面図である。
を示す断面図である。
【図７２】本発明に係る第４形態の不揮発性メモリセル
を示すレイアウトパターンである。
を示すレイアウトパターンである。
【図７３】第４形態のメモリセルに対するページ消去動
作のバイアス条件を示す回路図である。
作のバイアス条件を示す回路図である。
【図７４】第４形態のメモリセルに対するチップ消去動
作のバイアス条件を示す回路図である。
作のバイアス条件を示す回路図である。
【図７５】第４形態のメモリセルに対するＳＳＩ（ソー
ス・サイド・インジェクション）書込動作のバイアス条
件を示す回路図である。
ス・サイド・インジェクション）書込動作のバイアス条
件を示す回路図である。
【図７６】第４形態のメモリセルに対するＳＳＩ読み出
し動作のバイアス条件を示す回路図である。
し動作のバイアス条件を示す回路図である。
【図７７】第４形態のメモリセルに対するＤＳＩ（ドレ
イン・サイド・インジェクション）書込動作のバイアス
条件を示す回路図である。
イン・サイド・インジェクション）書込動作のバイアス
条件を示す回路図である。
【図７８】第４形態のメモリセルに対するＤＳＩ読み出
し動作のバイアス条件を示す回路図である。
し動作のバイアス条件を示す回路図である。
【図７９】第４形態のメモリセルを含むメモリセルアレ
イの第１構成例（Ａ）を示すレイアウトパターンであ
る。
イの第１構成例（Ａ）を示すレイアウトパターンであ
る。
【図８０】第４形態のメモリセルを含むメモリセルアレ
イの第１構成例（Ａ）を示す回路図である。
イの第１構成例（Ａ）を示す回路図である。
【図８１】第４形態のメモリセルを含むメモリセルアレ
イの第２構成例（Ｂ）を示すレイアウトパターンであ
る。
イの第２構成例（Ｂ）を示すレイアウトパターンであ
る。
【図８２】第４形態のメモリセルを含むメモリセルアレ
イの第２構成例（Ｂ）を示す回路図である。
イの第２構成例（Ｂ）を示す回路図である。
【図８３】第４形態のメモリセルを含むメモリセルアレ
イの第３構成例（Ｃ）を示すレイアウトパターンであ
る。
イの第３構成例（Ｃ）を示すレイアウトパターンであ
る。
【図８４】第４形態のメモリセルを含むメモリセルアレ
イの第３構成例（Ｃ）を示す回路図である。
イの第３構成例（Ｃ）を示す回路図である。
【図８５】第４形態のメモリセルを含むメモリセルアレ
イの第４構成例（Ｄ）を示すレイアウトパターンであ
る。
イの第４構成例（Ｄ）を示すレイアウトパターンであ
る。
【図８６】第４形態のメモリセルを含むメモリセルアレ
イの第４構成例（Ｄ）を示す回路図である。
イの第４構成例（Ｄ）を示す回路図である。
【図８７】第４形態のメモリセルの製造工程における第
１段階を示すデバイス断面図である。
１段階を示すデバイス断面図である。
【図８８】第４形態のメモリセルの製造工程における第
２段階を示すデバイス断面図である。
２段階を示すデバイス断面図である。
【図８９】第４形態のメモリセルの製造工程における第
３段階を示すデバイス断面図である。
３段階を示すデバイス断面図である。
【図９０】第４形態のメモリセルの製造工程における第
４段階を示すデバイス断面図である。
４段階を示すデバイス断面図である。
【図９１】第４形態のメモリセルの製造工程における第
５段階を示すデバイス断面図である。
５段階を示すデバイス断面図である。
【図９２】本発明に係る第５形態のメモリセルの製造工
程における第１段階を示すデバイス断面図である。
程における第１段階を示すデバイス断面図である。
【図９３】第５形態のメモリセルの製造工程における第
２段階を示すデバイス断面図である。
２段階を示すデバイス断面図である。
【図９４】第５形態のメモリセルの製造工程における第
３段階を示すデバイス断面図である。
３段階を示すデバイス断面図である。
【図９５】本発明に係る第６形態に係るメモリセルの斜
視図である。
視図である。
【図９６】第６形態のメモリセルの断面構造図である。
【図９７】第６形態のメモリセルのレイアウトパターン
である。
である。
【図９８】第６形態のメモリセルに対するメモリ動作の
電圧バイアス条件を示す回路図である。
電圧バイアス条件を示す回路図である。
【図９９】第６形態のメモリセルを含むメモリセルアレ
イの第１構成例（Ａ＆Ｂ）を示すレイアウトパターンで
ある。
イの第１構成例（Ａ＆Ｂ）を示すレイアウトパターンで
ある。
【図１００】第６形態のメモリセルを含むメモリセルア
レイの第１構成例（Ａ＆Ｂ）を示す回路図である。
レイの第１構成例（Ａ＆Ｂ）を示す回路図である。
【図１０１】第６形態のメモリセルを含むメモリセルア
レイの第２構成例（Ｃ＆Ｄ）を示すレイアウトパターン
である。
レイの第２構成例（Ｃ＆Ｄ）を示すレイアウトパターン
である。
【図１０２】第６形態のメモリセルを含むメモリセルア
レイの第２構成例（Ｃ＆Ｄ）を示す回路図である。
レイの第２構成例（Ｃ＆Ｄ）を示す回路図である。
【図１０３】第６形態のメモリセルの製造工程における
第１段階を示すデバイス断面図である。
第１段階を示すデバイス断面図である。
【図１０４】第６形態のメモリセルの製造工程における
第２段階を示すデバイス断面図である。
第２段階を示すデバイス断面図である。
【図１０５】第６形態のメモリセルの製造工程における
第３段階を示すデバイス断面図である。
第３段階を示すデバイス断面図である。
【図１０６】第６形態のメモリセルの製造工程における
第４段階を示すデバイス断面図である。
第４段階を示すデバイス断面図である。
【図１０７】第６形態のメモリセルの製造工程における
第５段階を示すデバイス断面図である。
第５段階を示すデバイス断面図である。
【図１０８】第６形態のメモリセルの製造工程における
第６段階を示すデバイス断面図である。
第６段階を示すデバイス断面図である。
【図１０９】本発明に係る第７形態のメモリセルを示す
断面構造図である。
断面構造図である。
【図１１０】第７形態のメモリセルの製造工程における
第１段階を示すデバイス断面図である。
第１段階を示すデバイス断面図である。
【図１１１】第７形態のメモリセルの製造工程における
第２段階を示すデバイス断面図である。
第２段階を示すデバイス断面図である。
【図１１２】第７形態のメモリセルの製造工程における
第３段階を示すデバイス断面図である。
第３段階を示すデバイス断面図である。
【図１１３】第７形態のメモリセルの製造工程における
第４段階を示すデバイス断面図である。
第４段階を示すデバイス断面図である。
【図１１４】第７形態のメモリセルの製造工程における
第５段階を示すデバイス断面図である。
第５段階を示すデバイス断面図である。
【図１１５】図３，４に示されるＮＲＯＭの読み出しメ
モリ電流とメモリゲート電圧との関係を示す特性図であ
る。
モリ電流とメモリゲート電圧との関係を示す特性図であ
る。
【図１１６】第１形態、第２形態、及び第３形態のメモ
リセルにおける読み出しメモリ電流とメモリゲート電圧
との関係を示す特性図である。
リセルにおける読み出しメモリ電流とメモリゲート電圧
との関係を示す特性図である。
【図１１７】第４形態及び第５形態のメモリセルにおけ
る読み出しメモリ電流とメモリゲート電圧との関係を示
す特性図である。
る読み出しメモリ電流とメモリゲート電圧との関係を示
す特性図である。
【図１１８】第６形態及び第７形態のメモリセルにおけ
る読み出しメモリ電流とメモリゲート電圧との関係を示
す特性図である。
る読み出しメモリ電流とメモリゲート電圧との関係を示
す特性図である。
【図１１９】第１、第２、第３形態のメモリセルの消
去、書込み及び読み出し動作の第１のタイミングチャー
トである。
去、書込み及び読み出し動作の第１のタイミングチャー
トである。
【図１２０】第１、第２、第３形態のメモリセルの消
去、書込み及び読み出し動作の第２のタイミングチャー
トである。
去、書込み及び読み出し動作の第２のタイミングチャー
トである。
【図１２１】第４、第５形態のメモリセルに対する消
去、ＳＳＩとＤＳＩによる書込み、及び読み出し動作の
第１のタイミングチャートである。
去、ＳＳＩとＤＳＩによる書込み、及び読み出し動作の
第１のタイミングチャートである。
【図１２２】第４、第５形態のメモリセルに対する消
去、ＳＳＩとＤＳＩによる書込み、及び読み出し動作の
第２のタイミングチャートである。
去、ＳＳＩとＤＳＩによる書込み、及び読み出し動作の
第２のタイミングチャートである。
【図１２３】第４、第５形態のメモリセルに対する消
去、ＳＳＩによる書込み、及び読み出し動作の第１のタ
イミングチャートである。
去、ＳＳＩによる書込み、及び読み出し動作の第１のタ
イミングチャートである。
【図１２４】第４、第５形態のメモリセルに対する消
去、ＳＳＩによる書込み、及び読み出し動作の第２のタ
イミングチャートである。
去、ＳＳＩによる書込み、及び読み出し動作の第２のタ
イミングチャートである。
１ 半導体基板 ２，２−１，２−２ フローティングゲート電極 ４，４−１，４−２ 拡散層 ５ ワード線 ６−１，６−２，６Ａ スイッチゲート電極 ７，７−１，７−２ メモリゲート電極 Ｔｒｍｃ メモリトランジスタ部 Ｔｒｓｗ スイッチトランジスタ部 ５１ メモリアレイ ２０，２０−１，２０−１ 反転層 ＭＣ メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792 (72)発明者 片山 弘造 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 加藤 正高 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B025 AA02 AC00 AC01 AD08 AE05 AE08 5F001 AA14 AB20 AC02 AC06 AD16 AD19 AD41 AD52 AD62 AE02 AE03 AE08 AF20 AG07 5F083 EP18 EP33 EP34 EP36 EP49 EP65 EP70 ER02 ER05 ER06 ER17 ER21 ER22 GA01 GA09 JA05 JA39 KA08 LA12 LA16 LA20 NA04 PR07 PR12 PR21 PR29 PR39 PR40 ZA13 ZA21 5F101 BA46 BB03 BC02 BC11 BD06 BD10 BD22 BD33 BD37 BE02 BE05 BE07 BF05 BH19
Claims (10)
- 【請求項１】 １個のメモリセルが、１個のメモリトラ
ンジスタ部と、２個のスイッチトランジスタ部と、２個
の拡散層配線とから成るメモリセル構造の不揮発性メモ
リを有する半導体集積回路であって、前記メモリトラン
ジスタ部は離散的にトラップを含むゲート絶縁膜と、ワ
ード線に接続するメモリゲート電極とを有し、前記２個
の拡散層配線はソース線及びビット線をなし、前記２個
のスイッチトランジスタ部のスイッチゲート電極が前記
ソース線及びビット線に沿って延在されて成るものであ
ることを特徴とする半導体集積回路。 - 【請求項２】 拡散層配線を共有するスイッチトランジ
スタ部のゲート電極が共通接続されて成るものであるこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記スイッチトランジスタ部のゲート電
極は最小光加工寸法よりも小さい幅を有して成るもので
あることを特徴とする請求項１又は２記載の半導体集積
回路。 - 【請求項４】 １個のメモリセルが、１個のメモリトラ
ンジスタ部と、２個のスイッチトランジスタ部と、２個
のトランジスタ反転層配線とから成るメモリセル構造の
不揮発性メモリを有する半導体集積回路であって、前記
メモリトランジスタ部は離散的にトラップを含むゲート
絶縁膜と、ワード線に接続するメモリゲート電極とを有
し、前記２個のトランジスタ反転層配線はソース線及び
ビット線をなし、前記２個のスイッチトランジスタ部と
前記ソース線およびビット線をなす２つのトランジスタ
反転層配線とがそれぞれ互いにゲート電極を共有して成
るものであることを特徴とする半導体集積回路。 - 【請求項５】 １個のメモリセルが、１個のメモリトラ
ンジスタ部と、１個のスイッチトランジスタ部と、１個
のトランジスタ反転層配線と、１個の拡散層配線とから
なるメモリセル構造の不揮発性メモリを有する半導体集
積回路であって、前記メモリトランジスタは離散的にト
ラップを含むゲート絶縁膜と、ワード線に接続するメモ
リゲート電極とを有し、前記１個のトランジスタ反転層
配線はソース線をなし、前記１個の拡散層配線はビット
線をなし、前記１個のスイッチトランジスタ部と前記ソ
ース線をなす１個のトランジスタ反転層配線が互いにゲ
ート電極を共有して成るものであることを特徴とする半
導体集積回路。 - 【請求項６】 前記スイッチトランジスタ部のチャネル
からメモリトランジスタ部のチャネルに導入されたキャ
リアを加速して離散的にトラップを含むゲート絶縁膜に
注入して書込みを行なう制御回路を有して成るものであ
ることを特徴とする請求項1乃至５の何れか1項記載の半
導体集積回路。 - 【請求項７】 前記離散的にトラップを含むゲート絶縁
膜が保持しているキャリアをワード線に引き抜いて消去
を行なう制御回路を有して成るものであることを特徴と
する請求項６記載の半導体集積回路。 - 【請求項８】 １個のメモリセルが、２個のメモリトラ
ンジスタ部と、１個のスイッチトランジスタ部と、２個
の拡散層配線とからなるメモリセル構造の不揮発性メモ
リを有する半導体集積回路であって、前記メモリトラン
ジスタ部は離散的にトラップを含むゲート絶縁膜と、ワ
ード線に接続するメモリゲート電極とを有し、前記２個
の拡散層配線がソース線およびビット線をなし、かつ前
記１個のスイッチトランジスタ部のスイッチゲート電極
が前記ソース線及びビット線に沿って延在されて成るも
のであることを特徴とする半導体集積回路。 - 【請求項９】 前記メモリトランジスタ部のメモリゲー
ト電極は最小光加工寸法よりも小さい幅を有して成るも
のであることを特徴とする請求項８記載の半導体集積回
路。 - 【請求項１０】 前記離散的にトラップを含むゲート絶
縁膜はシリコンナイトライド膜から成るものであること
を特徴とする請求項１乃至９の何れか１項記載の半導体
集積回路。
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Cited By (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230332A (ja) * | 1999-12-06 | 2001-08-24 | Sony Corp | 不揮発性半導体記憶装置およびその動作方法 |
| JP2002164446A (ja) * | 2000-09-12 | 2002-06-07 | Sony Corp | 不揮発性半導体記憶装置、動作方法および製造方法 |
| JP2002334587A (ja) * | 2001-05-08 | 2002-11-22 | Seiko Epson Corp | 不揮発性半導体記憶装置のプログラム方法 |
| JP2002334588A (ja) * | 2001-05-11 | 2002-11-22 | Seiko Epson Corp | 不揮発性半導体記憶装置のプログラム方法 |
| JP2003091999A (ja) * | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2003091998A (ja) * | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2003091996A (ja) * | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2003223794A (ja) * | 2002-01-24 | 2003-08-08 | Seiko Epson Corp | 不揮発性半導体装置の昇圧回路 |
| US6653685B2 (en) | 2000-11-29 | 2003-11-25 | Hitachi, Ltd. | Nonvolatile memory device |
| US6849553B2 (en) | 2002-01-24 | 2005-02-01 | Seiko Epson Corporation | Method of manufacturing semiconductor device |
| JP2005056889A (ja) * | 2003-08-04 | 2005-03-03 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
| JP2005085903A (ja) * | 2003-09-05 | 2005-03-31 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2005260009A (ja) * | 2004-03-11 | 2005-09-22 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US6987689B2 (en) | 2003-08-20 | 2006-01-17 | International Business Machines Corporation | Non-volatile multi-stable memory device and methods of making and using the same |
| JP2006048784A (ja) * | 2004-08-02 | 2006-02-16 | Renesas Technology Corp | 不揮発性メモリ |
| US7015540B2 (en) | 2002-10-30 | 2006-03-21 | Renesas Technology Corp. | Semiconductor memory device |
| WO2006070473A1 (ja) * | 2004-12-28 | 2006-07-06 | Spansion Llc | 半導体装置及びその動作制御方法 |
| WO2006070475A1 (ja) * | 2004-12-28 | 2006-07-06 | Spansion Llc | 半導体装置 |
| JP2006202399A (ja) * | 2005-01-20 | 2006-08-03 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| WO2006080081A1 (ja) * | 2005-01-28 | 2006-08-03 | Spansion Llc | 不揮発性メモリ及びその制御方法 |
| US7126184B2 (en) | 2004-06-08 | 2006-10-24 | Renesas Technology Corp. | Nonvolatile semiconductor memory device and a method of the same |
| JP2006309870A (ja) * | 2005-04-28 | 2006-11-09 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2006338749A (ja) * | 2005-05-31 | 2006-12-14 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
| JP2007500938A (ja) * | 2003-07-31 | 2007-01-18 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリおよびその製造方法 |
| JP2007018596A (ja) * | 2005-07-07 | 2007-01-25 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2007035092A (ja) * | 2005-07-22 | 2007-02-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US7184318B2 (en) | 2004-08-20 | 2007-02-27 | Renesas Technology Corp. | Semiconductor memory device |
| JP2007123636A (ja) * | 2005-10-28 | 2007-05-17 | Sharp Corp | 不揮発性メモリ装置およびその駆動方法 |
| US7282411B2 (en) | 2004-01-23 | 2007-10-16 | Renesas Technology Corp. | Method of manufacturing a nonvolatile semiconductor memory device |
| JP2007281137A (ja) * | 2006-04-05 | 2007-10-25 | Sharp Corp | 不揮発性半導体記憶装置およびその製造方法、前記不揮発性半導体記憶装置を備えてなる携帯電子機器 |
| US7301815B2 (en) | 2004-08-23 | 2007-11-27 | Renesas Technology Corp. | Semiconductor memory device comprising controllable threshould voltage dummy memory cells |
| JP2007318135A (ja) * | 2006-05-23 | 2007-12-06 | Macronix Internatl Co Ltd | バンドギャップ操作ｓｏｎｏｓデバイスを用いたサブゲートａｎｄアーキテクチャの構造及び方法 |
| US7307879B2 (en) | 2004-11-30 | 2007-12-11 | Spansion Llc | Nonvolatile memory device, and its manufacturing method |
| US7307889B2 (en) | 2004-04-08 | 2007-12-11 | Renesas Technology Corp. | Semiconductor memory |
| CN100397330C (zh) * | 2002-01-25 | 2008-06-25 | 株式会社日立制作所 | 半导体装置 |
| JP2008536315A (ja) * | 2005-04-07 | 2008-09-04 | スパンジョン・リミテッド・ライアビリティ・カンパニー | スプリットゲート型マルチビットメモリセル |
| JP2009503901A (ja) * | 2005-08-05 | 2009-01-29 | フリースケール セミコンダクター インコーポレイテッド | 一回限りプログラム可能なメモリ及びそれを動作させる方法 |
| JP2009246370A (ja) * | 2001-07-27 | 2009-10-22 | Renesas Technology Corp | マイクロコンピュータ及びデータプロセッサ |
| JP2010073981A (ja) * | 2008-09-19 | 2010-04-02 | Spansion Llc | 半導体記憶装置およびその読出方法 |
| CN101814510A (zh) * | 2010-04-29 | 2010-08-25 | 上海宏力半导体制造有限公司 | 共享字线的无触点sonos分栅式闪存 |
| JP2011210886A (ja) * | 2010-03-29 | 2011-10-20 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
| US8050085B2 (en) | 2002-08-29 | 2011-11-01 | Renesas Electronics Corporation | Semiconductor processing device and IC card |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19946883A1 (de) * | 1999-09-30 | 2001-04-12 | Micronas Gmbh | Verfahren zur Herstellung eines integrierten CMOS-Halbleiterspeichers |
| JP4083975B2 (ja) * | 2000-12-11 | 2008-04-30 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3496932B2 (ja) | 2001-01-30 | 2004-02-16 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置を含む半導体集積回路装置 |
| KR100416599B1 (ko) * | 2001-05-31 | 2004-02-05 | 삼성전자주식회사 | 집적도와 독출동작 속도를 향상시키고 전력소모를감소시킬 수 있는 메탈 프로그래머블 롬의 메모리셀 구조 |
| US20040212017A1 (en) * | 2001-08-07 | 2004-10-28 | Hirotaka Mizuno | Semiconductor device and ic card |
| US6901010B1 (en) * | 2002-04-08 | 2005-05-31 | Advanced Micro Devices, Inc. | Erase method for a dual bit memory cell |
| US6670672B1 (en) * | 2002-06-21 | 2003-12-30 | Macronix International Co., Ltd. | Structure of discrete NROM cell |
| EP1376676A3 (en) * | 2002-06-24 | 2008-08-20 | Interuniversitair Microelektronica Centrum Vzw | Multibit non-volatile memory device and method |
| US6853035B1 (en) * | 2002-06-28 | 2005-02-08 | Synopsys, Inc. | Negative differential resistance (NDR) memory device with reduced soft error rate |
| JP2004152924A (ja) * | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体記憶素子および半導体装置 |
| US6831325B2 (en) * | 2002-12-20 | 2004-12-14 | Atmel Corporation | Multi-level memory cell with lateral floating spacers |
| US7608882B2 (en) * | 2003-08-11 | 2009-10-27 | Macronix International Co., Ltd. | Split-gate non-volatile memory |
| JP2005101174A (ja) * | 2003-09-24 | 2005-04-14 | Hitachi Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| JP2005191542A (ja) * | 2003-12-01 | 2005-07-14 | Renesas Technology Corp | 半導体記憶装置 |
| US7050330B2 (en) * | 2003-12-16 | 2006-05-23 | Micron Technology, Inc. | Multi-state NROM device |
| US7569882B2 (en) * | 2003-12-23 | 2009-08-04 | Interuniversitair Microelektronica Centrum (Imec) | Non-volatile multibit memory cell and method of manufacturing thereof |
| JP2005223234A (ja) * | 2004-02-09 | 2005-08-18 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
| US20060226467A1 (en) * | 2005-04-07 | 2006-10-12 | Macronix International Co., Ltd. | P-channel charge trapping memory device with sub-gate |
| US7091551B1 (en) * | 2005-04-13 | 2006-08-15 | International Business Machines Corporation | Four-bit FinFET NVRAM memory device |
| US7158420B2 (en) * | 2005-04-29 | 2007-01-02 | Macronix International Co., Ltd. | Inversion bit line, charge trapping non-volatile memory and method of operating same |
| US8099783B2 (en) * | 2005-05-06 | 2012-01-17 | Atmel Corporation | Security method for data protection |
| KR100746198B1 (ko) * | 2005-07-08 | 2007-08-06 | 삼성전자주식회사 | 데이터 저장장치, 데이터 저장방법, 및 그 기록매체 |
| JP2007184466A (ja) * | 2006-01-10 | 2007-07-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7718491B2 (en) * | 2006-06-16 | 2010-05-18 | Macronix International Co., Ltd. | Method for making a NAND Memory device with inversion bit lines |
| US8188536B2 (en) | 2006-06-26 | 2012-05-29 | Macronix International Co., Ltd. | Memory device and manufacturing method and operating method thereof |
| US7697344B2 (en) * | 2006-11-03 | 2010-04-13 | Samsung Electronics Co., Ltd. | Memory device and method of operating and fabricating the same |
| KR20100097468A (ko) * | 2009-02-26 | 2010-09-03 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| US20120119280A1 (en) * | 2010-11-11 | 2012-05-17 | Paolo Tessariol | Charge Trap Non-Volatile Memory |
| JP5878797B2 (ja) * | 2012-03-13 | 2016-03-08 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US8809184B2 (en) * | 2012-05-07 | 2014-08-19 | Globalfoundries Inc. | Methods of forming contacts for semiconductor devices using a local interconnect processing scheme |
| US10170493B1 (en) * | 2017-12-20 | 2019-01-01 | Micron Technology, Inc. | Assemblies having vertically-stacked conductive structures |
| CN114078900A (zh) * | 2020-08-19 | 2022-02-22 | 联华电子股份有限公司 | 数据存储单元、存储器及其存储器制作方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4185318A (en) * | 1971-04-26 | 1980-01-22 | General Electric Company | Charge storage memory with isolation nodal for each bit line |
| US4554643A (en) * | 1979-06-18 | 1985-11-19 | Texas Instruments Incorporated | Electrically erasable programmable MNOS read only memory |
| JPS5851568A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 半導体装置 |
| JP2551595B2 (ja) * | 1987-07-31 | 1996-11-06 | 工業技術院長 | 半導体不揮発性メモリ素子 |
| KR950011026B1 (ko) * | 1990-06-28 | 1995-09-27 | 가시오 게이상기 가부시끼가이샤 | 박막 메모리셀 |
| US5357134A (en) * | 1991-10-31 | 1994-10-18 | Rohm Co., Ltd. | Nonvolatile semiconductor device having charge trap film containing silicon crystal grains |
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5467308A (en) * | 1994-04-05 | 1995-11-14 | Motorola Inc. | Cross-point eeprom memory array |
| KR0135247B1 (ko) * | 1994-07-06 | 1998-04-22 | 김주용 | 플래쉬 메모리 셀 및 그 제조 방법 |
| JP2910647B2 (ja) * | 1995-12-18 | 1999-06-23 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JPH09275196A (ja) * | 1996-04-03 | 1997-10-21 | Sony Corp | 半導体装置及びその製造方法 |
| US5768192A (en) * | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
| US5714412A (en) * | 1996-12-02 | 1998-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd | Multi-level, split-gate, flash memory cell and method of manufacture thereof |
| US6348387B1 (en) * | 2000-07-10 | 2002-02-19 | Advanced Micro Devices, Inc. | Field effect transistor with electrically induced drain and source extensions |
| US6563151B1 (en) * | 2000-09-05 | 2003-05-13 | Samsung Electronics Co., Ltd. | Field effect transistors having gate and sub-gate electrodes that utilize different work function materials and methods of forming same |
-
2000
- 2000-03-21 JP JP2000083246A patent/JP4058219B2/ja not_active Expired - Fee Related
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- 2000-09-16 KR KR1020000054495A patent/KR100776871B1/ko not_active IP Right Cessation
-
2003
- 2003-03-04 US US10/377,785 patent/US6674122B2/en not_active Expired - Lifetime
- 2003-09-17 US US10/663,779 patent/US6894344B2/en not_active Expired - Fee Related
Cited By (71)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230332A (ja) * | 1999-12-06 | 2001-08-24 | Sony Corp | 不揮発性半導体記憶装置およびその動作方法 |
| JP2002164446A (ja) * | 2000-09-12 | 2002-06-07 | Sony Corp | 不揮発性半導体記憶装置、動作方法および製造方法 |
| US6653685B2 (en) | 2000-11-29 | 2003-11-25 | Hitachi, Ltd. | Nonvolatile memory device |
| US7166508B2 (en) | 2000-11-29 | 2007-01-23 | Renesas Technology Corp. | Method for forming nonvolatile memory device including insulating film containing nitrogen (nitride) |
| US6936888B2 (en) | 2000-11-29 | 2005-08-30 | Renesas Technology Corp. | Nonvolatile memory device with multi-bit memory cells having plural side gates |
| KR100446402B1 (ko) * | 2001-05-08 | 2004-09-01 | 세이코 엡슨 가부시키가이샤 | 불휘발성 반도체 기억 장치의 프로그램 방법 |
| JP2002334587A (ja) * | 2001-05-08 | 2002-11-22 | Seiko Epson Corp | 不揮発性半導体記憶装置のプログラム方法 |
| JP4715024B2 (ja) * | 2001-05-08 | 2011-07-06 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置のプログラム方法 |
| JP2002334588A (ja) * | 2001-05-11 | 2002-11-22 | Seiko Epson Corp | 不揮発性半導体記憶装置のプログラム方法 |
| JP2009246370A (ja) * | 2001-07-27 | 2009-10-22 | Renesas Technology Corp | マイクロコンピュータ及びデータプロセッサ |
| JP2003091999A (ja) * | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2003091996A (ja) * | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2003091998A (ja) * | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| US6849553B2 (en) | 2002-01-24 | 2005-02-01 | Seiko Epson Corporation | Method of manufacturing semiconductor device |
| JP2003223794A (ja) * | 2002-01-24 | 2003-08-08 | Seiko Epson Corp | 不揮発性半導体装置の昇圧回路 |
| CN100397330C (zh) * | 2002-01-25 | 2008-06-25 | 株式会社日立制作所 | 半导体装置 |
| US8050085B2 (en) | 2002-08-29 | 2011-11-01 | Renesas Electronics Corporation | Semiconductor processing device and IC card |
| US7449747B2 (en) | 2002-10-30 | 2008-11-11 | Renesas Technology Corp. | Semiconductor memory device |
| US7015540B2 (en) | 2002-10-30 | 2006-03-21 | Renesas Technology Corp. | Semiconductor memory device |
| JP2007500938A (ja) * | 2003-07-31 | 2007-01-18 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリおよびその製造方法 |
| US7238570B2 (en) | 2003-08-04 | 2007-07-03 | Renesas Technology Corp. | Semiconductor memory device and method for producing the same |
| JP2005056889A (ja) * | 2003-08-04 | 2005-03-03 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
| US7622766B2 (en) | 2003-08-04 | 2009-11-24 | Renesas Technology Corp. | Semiconductor memory device and method for producing the same |
| US7078762B2 (en) | 2003-08-04 | 2006-07-18 | Renesas Technology Corp. | Semiconductor memory device and method for producing the same |
| US6987689B2 (en) | 2003-08-20 | 2006-01-17 | International Business Machines Corporation | Non-volatile multi-stable memory device and methods of making and using the same |
| US8212305B2 (en) | 2003-09-05 | 2012-07-03 | Renesas Electronics Corporation | Semiconductor device with improved insulating film and floating gate arrangement to decrease memory cell size without reduction of capacitance |
| US9412747B2 (en) | 2003-09-05 | 2016-08-09 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| US8466507B2 (en) | 2003-09-05 | 2013-06-18 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| JP2005085903A (ja) * | 2003-09-05 | 2005-03-31 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8907399B2 (en) | 2003-09-05 | 2014-12-09 | Renesas Electronics Corporation | Semiconductor device with flash memory cells having improved arrangement for floating gate electrodes and control gate electrodes of the flash memory cells |
| US7282411B2 (en) | 2004-01-23 | 2007-10-16 | Renesas Technology Corp. | Method of manufacturing a nonvolatile semiconductor memory device |
| JP2005260009A (ja) * | 2004-03-11 | 2005-09-22 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP4640918B2 (ja) * | 2004-03-11 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| US7486556B2 (en) | 2004-04-08 | 2009-02-03 | Renesas Technology Corp. | Semiconductor memory |
| US7742337B2 (en) | 2004-04-08 | 2010-06-22 | Renesas Technology Corp. | Semiconductor memory |
| US7400530B2 (en) | 2004-04-08 | 2008-07-15 | Renesas Technology Corp. | Semiconductor memory |
| US7307889B2 (en) | 2004-04-08 | 2007-12-11 | Renesas Technology Corp. | Semiconductor memory |
| US7126184B2 (en) | 2004-06-08 | 2006-10-24 | Renesas Technology Corp. | Nonvolatile semiconductor memory device and a method of the same |
| US7358129B2 (en) | 2004-06-08 | 2008-04-15 | Renesas Technology Corp. | Nonvolatile semiconductor memory device and a method of the same |
| JP2006048784A (ja) * | 2004-08-02 | 2006-02-16 | Renesas Technology Corp | 不揮発性メモリ |
| US7184318B2 (en) | 2004-08-20 | 2007-02-27 | Renesas Technology Corp. | Semiconductor memory device |
| US7471563B2 (en) | 2004-08-20 | 2008-12-30 | Renesas Technology Corp. | Semiconductor memory device |
| US7301815B2 (en) | 2004-08-23 | 2007-11-27 | Renesas Technology Corp. | Semiconductor memory device comprising controllable threshould voltage dummy memory cells |
| US7307879B2 (en) | 2004-11-30 | 2007-12-11 | Spansion Llc | Nonvolatile memory device, and its manufacturing method |
| JPWO2006070475A1 (ja) * | 2004-12-28 | 2008-08-07 | スパンション エルエルシー | 半導体装置 |
| JP4895823B2 (ja) * | 2004-12-28 | 2012-03-14 | スパンション エルエルシー | 半導体装置 |
| JPWO2006070473A1 (ja) * | 2004-12-28 | 2008-06-12 | スパンション エルエルシー | 半導体装置及びその動作制御方法 |
| WO2006070473A1 (ja) * | 2004-12-28 | 2006-07-06 | Spansion Llc | 半導体装置及びその動作制御方法 |
| US7321511B2 (en) | 2004-12-28 | 2008-01-22 | Spansion Llc | Semiconductor device and method for controlling operation thereof |
| US7675107B2 (en) | 2004-12-28 | 2010-03-09 | Spansion Llc | Non-volatile SONOS-type memory device |
| WO2006070475A1 (ja) * | 2004-12-28 | 2006-07-06 | Spansion Llc | 半導体装置 |
| JP5392985B2 (ja) * | 2004-12-28 | 2014-01-22 | スパンション エルエルシー | 半導体装置及びその動作制御方法 |
| JP4628114B2 (ja) * | 2005-01-20 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP2006202399A (ja) * | 2005-01-20 | 2006-08-03 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| WO2006080081A1 (ja) * | 2005-01-28 | 2006-08-03 | Spansion Llc | 不揮発性メモリ及びその制御方法 |
| US7274592B2 (en) | 2005-01-28 | 2007-09-25 | Spansion Llc | Non-volatile memory and method of controlling the same |
| JP4890435B2 (ja) * | 2005-01-28 | 2012-03-07 | スパンション エルエルシー | 不揮発性メモリ及びその制御方法 |
| JP2008536315A (ja) * | 2005-04-07 | 2008-09-04 | スパンジョン・リミテッド・ライアビリティ・カンパニー | スプリットゲート型マルチビットメモリセル |
| US7952926B2 (en) | 2005-04-28 | 2011-05-31 | Renesas Electronics Corporation | Nonvolatile semiconductor memory device having assist gate |
| JP2006309870A (ja) * | 2005-04-28 | 2006-11-09 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP4657813B2 (ja) * | 2005-05-31 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP2006338749A (ja) * | 2005-05-31 | 2006-12-14 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
| JP2007018596A (ja) * | 2005-07-07 | 2007-01-25 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2007035092A (ja) * | 2005-07-22 | 2007-02-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2009503901A (ja) * | 2005-08-05 | 2009-01-29 | フリースケール セミコンダクター インコーポレイテッド | 一回限りプログラム可能なメモリ及びそれを動作させる方法 |
| JP2007123636A (ja) * | 2005-10-28 | 2007-05-17 | Sharp Corp | 不揮発性メモリ装置およびその駆動方法 |
| JP2007281137A (ja) * | 2006-04-05 | 2007-10-25 | Sharp Corp | 不揮発性半導体記憶装置およびその製造方法、前記不揮発性半導体記憶装置を備えてなる携帯電子機器 |
| JP2007318135A (ja) * | 2006-05-23 | 2007-12-06 | Macronix Internatl Co Ltd | バンドギャップ操作ｓｏｎｏｓデバイスを用いたサブゲートａｎｄアーキテクチャの構造及び方法 |
| JP2010073981A (ja) * | 2008-09-19 | 2010-04-02 | Spansion Llc | 半導体記憶装置およびその読出方法 |
| JP2011210886A (ja) * | 2010-03-29 | 2011-10-20 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
| CN101814510A (zh) * | 2010-04-29 | 2010-08-25 | 上海宏力半导体制造有限公司 | 共享字线的无触点sonos分栅式闪存 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US20040070026A1 (en) | 2004-04-15 |
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