JP4058232B2 - 半導体装置及びｉｃカード - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、所謂ＭＮＯＳ（メタル・ナイトライド・オキサイド・セミコンダクタ）又はＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）と称される構造を基本としナイトライドとオキサイドの界面近傍のナイトライドに物理的に異なる位置で電子をトラップすることにより多値の情報記憶を行うことが可能なマルチストレージ形態の不揮発性メモリセルを有する半導体装置、この半導体装置を用いるＩＣカード、更にはそのよな半導体装置の製造方法に関し、例えば、マルチストレージ形態の不揮発性メモリをオンチップで備えたＩＣカード用マイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
ＭＯＮＯＳ構造の不揮発性メモリセルについて米国特許Ｎｏ．５７６８１９２に記載がある。これは図４５の（Ａ），（Ｂ）に例示されるように半導体領域の上にゲート酸化膜１とゲート窒化膜２が積層され、その上にワード線を構成するメモリゲート電極３が設けられ、メモリゲート電極下の半導体領域にソース又はドレイン電極とされる信号電極４，５が形成される。この不揮発性メモリセルは、ゲート酸化膜１との界面近傍のゲート窒化膜２に物理的に異なる位置で電子をトラップすることにより多値の情報記憶を行うことが可能である。ナイトライドへの電子の注入はチャネルホットエレクトロン注入で行なわれる。図４５の（Ａ）のようにゲート窒化膜２の右端にホットエレクトロン注入を行う場合には左の信号電極５をソース（ソース（Ｗ））、右の信号電極４をドレイン（ドレイン（Ｗ））とし、矢印Ｗ方向を電子の移動方向とするようにドレイン電流を流し、チャネル中の電子がドレイン近傍の高電界により加速され、ホットエレクトロンとなってゲート窒化膜２のドレイン端に注入される。図４５の（Ｂ）のようにゲート窒化膜２の左端にホットエレクトロン注入を行う場合には右の信号電極４をソース（ソース（Ｗ））、左の信号電極５をドレイン（ドレイン（Ｗ））とし、矢印Ｗ方向に電子を移動させる。
【０００３】
図４５の（Ａ）のようにゲート窒化膜２の右端の記憶情報を読み出す場合には右の信号電極４をソース（ソース（Ｒ））、左の信号電極５をドレイン（ドレイン（Ｒ））として、メモリゲート電極３を選択レベルにすればよい。ＭＯＳトランジスタの空乏層はドレイン側に広がるので、メモリセルのスイッチ状態はソース側の閾値電圧状態に大きく依存することになるからである。したがって、図４５の（Ｂ）のようにゲート窒化膜２の左端の記憶情報を読み出す場合にはソース・ドレインが（Ａ）とは逆になるように、左の信号電極５をソース（ソース（Ｒ））、右の信号電極４をドレイン（ドレイン（Ｒ））として、メモリゲート電極３を選択レベルにすればよい。ゲート選択レベルよりも閾値電圧の低い消去状態であれば矢印Ｒ方向に電子が流れる。
【０００４】
図４５の（Ｃ）には1個のメモリセルの平面図が例示される。Ｆは最小加工寸法を意味する。図４６の（Ａ）にはワード線単位の消去（例えば電子の放出）動作に必要な電圧印加状態、（Ｂ）はメモリセルアレイ一括による消去動作に必要な電圧印加状態、（Ｃ）は書込み（例えば電子の注入）に必要な電圧印加状態、（Ｄ）は読み出しに必要な電圧印加状態を例示する。図４６の（Ａ）〜（Ｄ）においてメモリセルに付した楕円形丸印部分が書込み、消去、読み出し対象領域を意味する。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では複数ビット単位で書込みを行うことができない。すなわち、図４６の（Ｃ）に例示されるように書込み動作ではビット線６に３Ｖ、ワード線７に６Ｖを与えてホットエレクトロン注入を行うが、例えばバイト書込みを行おうとすれば、書込み阻止ビットに対してはビット線に書き込み阻止電圧６Ｖを印加しなければならない。そうすると、０Ｖで書き込み非選択にされるワード線との間で大きな電界を生じ、不所望なビットに書込みが行なわれてしまう。また、チャネルホットエレクトロン注入方式であるため書込み電流が大きい。更に、図４６の（Ｄ）のように読み出し動作では読み出し動作選択メモリセルとの間でビット線６を共有する隣のメモリセルのソース線７をフローティング（Ｆ）にしておくことが必要であり、このような仮想接地方式の読み出し動作ではフローティングにされるソース線７の寄生容量のアンバランスによる影響を受け易く、読み出し動作が不安定になる虞がある。
【０００６】
上記課題の幾つかを解決するものとして本出願人による未だ公知ではない先の出願（特願平１１−２６３１５５号）がある。これに示される不揮発性メモリセルは図４７の（Ａ）に例示されるように半導体領域上にゲート酸化膜１１とゲート窒化膜１２が積層され、その上にワード線を構成するメモリゲート電極１３が形成され、その両側の半導体領域上にゲート酸化膜１４，１５を介してスイッチゲート電極１６，１７が形成され、夫々のスイッチゲート電極１６，１７下近傍の前記半導体領域にソース又はドレイン電極とされる信号電極１８，１９が形成される。このメモリセルはスイッチゲート電極１６，１７が追加されているので図４７の（Ｂ）のようにその分だけセルサイズが大きくなっている。このメモリセルに対する消去は図４８の（Ａ）に例示されるようにワード線（メモリゲート電極）と基板間に電界をかけて電子を基板に引き抜いて行う。書込みはソースサイドホットエレクトロン注入方式で行う。すなわち、図４８の（Ｂ）に例示されるように書込み選択メモリセルのワード線２０を高電位とし、そのメモリセルにオン状態のスイッチゲート電極１６を介してチャネル電流が流れるようにし、メモリゲート電極１３と基板及びソース電極１８との間に電界を形成する。これにより、ソース電極とされる信号電極１８からの電子がスイッチゲート電極１６により絞られたチャネルを通過するときに加速されてエネルギーが高められ、これが更にメモリゲート電極・基板間の高電界で加速され、ソース電極とされる信号電極１８側のゲート窒化膜１２に捕獲される。電子のソースサイド注入によって書込みを行うから、読み出し時のソース・ドレインは書込み時と同じでよく、図４８の（Ｃ）のように、信号電極１９をドレインとし、信号線２１をビット線とすればよい。図ＣのＷは書き込み時における電子の注入方向、Ｒは読み出し動作時の電子の移動方向、Ｅは消去時の電子の移動方向を意味する。尚、図示はしないが信号電極１９側のゲート窒化膜１２に電子を注入する場合、そしてそれによる記憶情報を読み出す場合には、ソース・ドレインを入換えるように電圧条件を変えればよい。
【０００７】
図４７のメモリセル構造によればスイッチゲート電極１６，１７を設けてあるからソース線・ビット線を共有する隣のメモリセルとの分離が可能になり、書込みや読み出し時に隣のメモリセルのソース線をフローティングにしなくてもよい。また、前記ソースサイドホットエレクトロン注入で書き込みを行うから、書き込み電流も低減できる。
【０００８】
しかしながら、本発明者がそのメモリセル構造を更に検討したところ、以下の点を見出すことができた。第１に、バイト書替えのような複数ビット単位による書替えは実現できない。すなわち、図４８の（Ｂ）に例示されるように書込み動作ではビット線６に３Ｖ、ワード線７に６Ｖを与えてソースサイドエレクトロン注入を行うが、例えばバイト書込みを行おうとすれば、書込み阻止ビットに対してはビット線に書き込み阻止電圧６Ｖを印加し、それを受けるスイッチゲート電極を６Ｖよりも高い電圧に制御しなければならない。そうすると、０Ｖで書き込み非選択にされるワード線との間で大きな電界を生じ、書き込み非選択のメモリセルに対して電子の不所望な注入や放出が行なわれてしまう。第２に、ソースサイドエレクトロン注入方式では、スイッチゲート電極とゲート窒化膜との間の酸化シリコンのような絶縁膜にソースサイドからのエレクトロンが注入されて消去・書き込み特性が劣化する。第３に、ソースサイドエレクトロン注入方式であっても、トンネル書き込みに比べれば消費電流が多く、非接触形式で電力供給を受けるＩＣカードなどへの応用には更なる低消費電力の必要性が明らかにされた。第４に、スイッチゲート電極を採用する構成故に前記チャネルホットエレクトロン注入方式のメモリセルに比べて面積が大きくなり、メモリセルのレイアウト及びウェル構造等の点でチップ占有面積を全体として低減させる新たな手段の必要性が本発明者によって明らかにされた。
【０００９】
本発明の目的は、マルチストレージ形態のメモリセルを用いたメモリに対してバイト書替えのような複数ビット単位による書替えを実現することにある。
【００１０】
本発明の別の目的は、スイッチゲート電極とゲート窒化膜との間の絶縁膜にソースサイドから電子が注入されることを防止して、書替え耐性を向上させることにある。
【００１１】
本発明の更に別の目的は、マルチストレージ形態のメモリセルにおけるソースサイドからの書き込み電流を低減させることにある。
【００１２】
本発明のその他の目的は、オンチップのマルチストレージ形態のメモリセルによる電力消費という点で非接触ＩＣカードへの搭載に最適なマイクロコンピュータ若しくはデータプロセッサのような半導体装置を提供することにある。
【００１３】
更に、本発明は、上記バイト書替えが可能であって書替え耐性の優れるマルチストレージ形態のメモリセルを比較的容易に製造することができる方法を提供することを目的とするものである。
【００１４】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１６】
〔１〕《メモリセル構造と複数ビット書き込み》半導体装置に搭載されるマルチストレージ形態の不揮発性メモリセルは、第１半導体領域（３０）上に第１及び第２ゲート絶縁膜（３１，３２）を介してメモリゲート電極（３３）が形成され、その両側の第１半導体領域上に第３ゲート絶縁膜（３４，３５）を介して第１及び第２スイッチゲート電極（３６，３７）が形成され、前記夫々のスイッチゲート電極下近傍の前記第１半導体領域にソース又はドレイン電極とされる第１及び第２信号電極（３８，３９）が形成され、前記メモリゲート電極とスイッチゲート電極が夫々第１方向に延在された構成を有する。
【００１７】
この不揮発性メモリセルは第２ゲート絶縁膜が捕獲しているキャリア例えば電子の量に応じてメモリゲート電極から見た閾値電圧が相違されることで情報記憶が行なわれ、電子の注入が前記ソースサイド注入方式で可能にされる。例えば消去は、メモリゲート電極と第１半導体領域の間に電界をかけて第２ゲート絶縁膜から第１半導体領域に電子を引き抜いて行う。例えば書込みは、ソースサイド注入方式で行い、メモリゲート電極を高電位とし、そのメモリセルにオン状態のスイッチゲート電極を介してチャネル電流が流れるようにし、メモリゲート電極と第１半導体領域及びソースとされる信号電極との間に電界を形成する。これにより、ソース電極とされる信号電極からの電子がスイッチゲート電極によって絞られたチャネルを通過するときに加速されてエネルギーが高められ、これが更にメモリゲート電極と第１半導体領域との間の高電界で加速され、ソース電極とされる信号電極側の第２ゲート絶縁膜に捕獲される。
【００１８】
上記メモリセル構造によれば、前記ソースサイド注入で書き込みを行うから、書き込み電流も低減できる。
【００１９】
特に、メモリゲート電極とスイッチゲート電極が同一方向に並列されたメモリセル構造を採用するから、メモリゲート電極とスイッチゲート電極が共通化された複数個のメモリセルには共通のメモリゲート電極に書き込み電圧を印加しても夫々のメモリセルにはそれ固有の第１及び第２信号電極を介して書き込み及び書き込み阻止の電圧状態を与えることができる。このとき、書き込み対象メモリセルとは異なるメモリゲート電極及びスイッチゲート電極を有する書き込み非選択のメモリセルに対してそれらスイッチゲート電極をカットオフ状態にすれば、書き込み非選択メモリセルの第２ゲート絶縁膜に不所望な高電界が作用される事態を阻止することができる。したがって、バイト単位のように複数個のメモリセル単位で書き込みを行うことができる。
【００２０】
上記不揮発性メモリセルによる情報記憶の類型を説明する。前記１個の不揮発性メモリセルは、前記第２ゲート絶縁膜の第１スイッチゲート電極側にキャリア例えば電子が捕獲された第１状態（第１書き込み状態）、前記第１状態の捕獲電子が減少された第２状態（第１消去状態）、前記第２ゲート絶縁膜の第２スイッチゲート電極側に電子が捕獲された第３状態（第２書き込み状態）、又は前記第３状態の捕獲電子が減少された第４状態（第２消去状態）に応じて、２ビットの情報を記憶する。
【００２１】
ＭＯＳ型トランジスタの閾値電圧はソース側に注入されている電荷の影響を主として受けるので、上記マルチストレージ形態のメモリセルに対してはソース・ドレインを入換えてリード動作を行うことにより、１個の不揮発性メモリセルから２ビットの記憶情報を前後して得ることができる。具体的には次のように行うことが可能である。前記第２スイッチゲート電極で選択される第２信号電極の電位が前記第１スイッチゲート電極で選択される第１信号電極の電位よりも高くされることにより前記第１状態又は第２状態の１ビットの記憶情報の読み出しを行うことができる。また、前記第１スイッチゲート電極で選択される第１信号電極の電位が前記第２スイッチゲート電極で選択される第２信号電極の電位よりも高くされることにより前記第３状態又は第４状態の１ビットの記憶情報の読み出しを行うことができる。
【００２２】
〔２〕《メモリセルアレイ》複数個の前記不揮発性メモリセル（ＭＣ）をマトリクス配置したメモリセルアレイに着目する。メモリセルアレイは、前記第１及び第２信号電極が結合され前記第１方向とほぼ直角な第２方向に延在される第１及び第２信号配線を有し、前記第１及び第２信号配線は第２方向に並列する複数個の不揮発性メモリセルに共有され、前記メモリゲート電極及びスイッチゲート電極は第１方向に並列する複数個の不揮発性メモリセルに共通化される。
【００２３】
第１方向に隣接してメモリゲート電極が共通の１対の前記不揮発性メモリセルに対しては、前記第１又は第２信号電極の何れか一方を共通化し、他方を個別化して、対応する第１及び第２信号配線に接続する構成を採用してよい。これにより、信号配線の数を減らすことができ、メモリセルアレイによるチップ占有面積の低減に寄与する。
【００２４】
〔３〕《消去》前記第１半導体領域をウェル領域とすると、前記メモリゲート電極と第１及び第２スイッチゲート電極を共有する複数個の前記不揮発性メモリセルを、電気的に分離された複数個のウェル領域（３０ｍ，３０ｎ）に分割配置し、前記ウェル領域と前記メモリゲート電極との間の電位差に応じて前記第２ゲート絶縁膜からウェル領域に電子を放出させる。これにより、ウェル領域単位でメモリセルの消去のような電子放出を行うことができる。ウェル単位の消去が可能であれば例えば、バイト毎のウェル分離によりバイト毎の消去動作が可能となるが、ウェル領域の分割数が多くなると、ウェル分離領域が相対的に増大することによりメモリセルアレイのチップ占有面積が大きくなる。
【００２５】
ウェル領域の分割数を減らしても少数のビット単位で消去可能にするには、前記第１又は第２スイッチゲート電極で選択される前記第１又は第２信号電極と前記第１半導体領域との間の電位差に応じて前記第２ゲート絶縁膜から第１半導体領域に電子を放出させるようにすればよい。これにより、前記第１又は第２信号電極という最小単位で消去動作可能になる。
【００２６】
メモリゲート電極を最小単位として消去可能にするには、前記第１又は第２スイッチゲート電極で選択される信号電極とメモリゲート電極との電位差に応じて前記第２絶縁膜からメモリゲート電極に電子を放出させるようにすればよい。
【００２７】
〔４〕《低消費電力と書き換え耐性の向上》前記第１及び第２ゲート絶縁膜下の第１半導体領域に当該絶縁膜の幅寸法以下の幅をもって高濃度不純物領域（６０，８０）を形成する。前記第２ゲート絶縁膜の第１スイッチゲート電極側又は第２スイッチゲート電極側に電子を捕獲させるとき、前記第１半導体領域に逆方向基板バイアス電圧（ｐ型の第１半導体領域の場合には負の基板バイアス電位）を与える。これにより、高濃度不純物領域のところで第１及び第２ゲート絶縁膜の縦方向（積層方向）に強電界を生ずると共に、高濃度不純物領域直下でホールが第１半導体領域に引き込まれ、結果として２次電子が発生し、ソースから供給される電子と共にその２次電子も第２ゲート絶縁膜に注入される。これにより、メモリゲート電極とソース電極間の電界が小さくても、短時間でホットエレクトロンを生成して第２ゲート絶縁膜に注入することができる。したがって、ビット線から供給すべき書き込み電流を減らすことができるので低消費電力を促進でき、書き込み時間の短縮も可能になり、その上、メモリゲート電極とソース電極間の電界が小さいのでスイッチゲート電極とゲート窒化膜との間の絶縁膜にソースサイドから電子が注入される確率も下がり、書き換え耐性も向上する。特に高濃度不純物領域は第２ゲート絶縁膜下の第１半導体領域に局部的に設けられているだけであるから、ソースやドレインの接合耐圧を劣化させずに基板バイアス電圧を印加することができる。
【００２８】
〔５〕《センスアンプ数の削減》前述のように、ＭＯＳ型トランジスタの閾値電圧はソース側に注入されている電荷の影響を主として受けるので、ソース・ドレインを入換えてリード動作を行うことにより、１個の不揮発性メモリセルから２ビットの記憶情報を前後して得ることができる。ソース・ドレインを入換えて読み出し動作を行う性質上、読み出し情報を検出するためのセンスアンプをメモリセルの第１及び第２信号電極の夫々に対応させて別々に設けてもよい。チップ占有面積の低減という観点よりすると、メモリセルの第１及び第２信号電極の双方にセンスアンプを共用させる構成を採用するとよい。例えば、読み出し動作時にソースとされる信号電極にセンスアンプを選択的に切替え接続する。或は、前記不揮発性メモリセルの第１信号電極に第１信号配線を接続し、前記不揮発性メモリセルの第２信号電極に第２信号配線を接続し、前記第１信号配線及び前記第２信号配線をプリチャージ可能なプリチャージ回路（５３）、前記第１信号配線のレベル変化を検出するセンスアンプ（５０）、及び制御回路（５４，１０４）を設け、前記制御回路には、リードアドレスに応じて第１又は第２信号電極の何れか一方を高電位に他方を低電位とするように前記プリチャージ回路にプリチャージ動作させ、プリチャージ完了後、センスアンプに第１信号配線におけるレベル変化の有無を検出させるようにしてもよい。
【００２９】
〔６〕《ＩＣカード》前記マルチストレージ形態の不揮発性メモリセルを搭載した半導体装置は、マイクロコンピュータやデータプロセッサ等のデータ処理ＬＳＩ、特定用途向けにシステムオンチップを実現するシステムＬＳＩ、或は不揮発性メモリＬＳＩとして実現可能である。例えばマイクロコンピュータ若しくはデータプロセッサ等のデータ処理ＬＳＩを想定すると、その半導体装置は、前記不揮発性メモリセルを記憶素子として有するメモリ回路（ＭＥＭ）と、前記メモリ回路をアクセス可能なＣＰＵ（１１０）と、前記ＣＰＵに接続される外部インタフェース回路（１１３）とを１個の半導体チップに有して構成するこができる。
【００３０】
このような半導体装置をＩＣカード用マイクロコンピュータとすれば、ＩＣカードは、カード基板に、前記半導体装置と、前記半導体装置の前記外部インタフェース回路に接続するカードインタフェース端子を設けて構成することが可能である。非接触ＩＣカードの場合にはカード基板にアンテナを有し、例えば交流磁界によって電力伝送を、電磁誘導による通信を、非接触で行うことができる。或は電力伝送と情報通信の双方を電磁誘導で行ってもよい。また、電力伝送だけを非接触で行ってもよい。
【００３１】
〔７〕《半導体装置の製造方法》前記マルチストレージ形態の不揮発性メモリセルの内、第２ゲート絶縁膜直下の第１半導体領域に高濃度不純物領域を持つメモリデバイス構造を製造する方法の観点による発明は、メモリゲート電極をマスクとして高濃度不純物を第１半導体領域に導入する第１製造方法と、スイッチゲート電極をマスクとして高濃度不純物を第１半導体領域に導入する第２製造方法に大別される。
【００３２】
第１製造方法は、（ａ）半導体基板の主面に第１導電型（ｐ型）の第１半導体領域（３０）を形成する工程と、（ｂ）前記第１半導体領域上の前記半導体基板の主面に、順に第１絶縁膜、第２絶縁膜を形成する工程と、（ｃ）前記第２絶縁膜上に、前記半導体基板の主面の第１方向において第１の幅を有し、前記第１方向に対してほぼ垂直な第２方向において第２の幅を有する第１導体片（メモリゲート電極）を形成する工程と、（ｄ）前記第１方向において、前記第１導体片の下部の前記第１半導体領域内に、選択的に第２半導体領域（高濃度不純物領域６０）を形成する為に、前記第１導電型の第１不純物（ｐ型：Ｂ）を導入する工程と、（ｅ）前記第１方向において、前記第１導体片の側壁に第３絶縁膜を形成する工程と、（ｆ）前記第１方向における前記第１導体片の両端に前記第３絶縁膜を介して、前記第１方向において第３の幅を有し、前記第２方向において第４の幅を有する第２及び第３導体片（スイッチゲート電極）を形成する工程と、（ｇ）前記第１方向において、前記第２及び第３導体片の前記第１導体片と反対側の前記第１半導体領域内に第３半導体領域（ソース／ドレイン）を形成する為に、前記第１導電型と反対の第２導電型（ｎ型）の第２不純物を導入する工程とを、含む。
【００３３】
前記第２半導体領域の形成工程は、更に、前記第１導体片の両端の前記第１半導体領域に、前記第２導電型の第３不純物（ｎ型：Ａｓ）を導入する工程を含み、前記第３不純物は前記半導体基板の主面に対し第１の角度を持ってイオン打ち込みされ、前記第１不純物は前記半導体基板の主面に対し第２の角度を持ってイオン打ち込みされ、前記第１の角度は、前記第２の角度よりも大きくされてよい。これにより、第１不純物による高濃度不純物領域としての第２半導体領域が第１導体片の第１方向両端から外側にはみ出してもその部分の不純物濃度を後から修正できるから、第２半導体領域を高精度に作ることができる。
【００３４】
前記第１導体片の第２の幅を前記第１の幅よりも大きくし、前記第２導体片の第４の幅を前記第３の幅よりも大きくして、第１及び第２導体片を第２方向に延在させるようにしてよい。これによって製造されるメモリセルは前述の通りバイト単位のような複数ビット単位で書替え可能になる。
【００３５】
前記第１絶縁膜は酸化珪素から構成し、前記第２絶縁膜は窒化珪素から構成してよい。
【００３６】
前記第２製造方法は、（ａ）半導体基板の主面に第１導電型（ｐ型）の第１半導体領域（３０）を形成する工程と、（ｂ）前記第１半導体領域上に所定の間隔で、前記半導体基板の主面の第１方向において第１の幅を有し、前記第１方向に対してほぼ垂直な第２方向において第２の幅を有する２つの第１導体片（スイッチゲート電極）を形成する工程と、（ｃ）前記第１導体片の間の領域において、前記第１導体片の側壁に第１絶縁膜を形成する工程と、（ｄ）前記第１導体片の間の領域であって、前記第１導体片の側壁に形成された第１絶縁膜に挟まれた領域の前記第１半導体領域内に、第２半導体領域（高濃度不純物領域８０）を形成する為に前記第１導電型の第１不純物（ｐ型：Ｂ）を導入する工程と、（ｅ）前記第１導体片の間の領域において、前記半導体基板の表面に第２絶縁膜及び第３絶縁膜を形成する工程と、（ｆ）前記第３絶縁膜上に前記第１方向において第３の幅を有し、前記第２方向において第４の幅を有する第２導体片（メモリゲート電極）を形成する工程と、（ｇ）前記第１方向において、前記１導体片の前記第２導体片と反対側の前記第１半導体領域内に第３半導体領域（ソース／ドレイン）を形成する為に、前記第１導電型と反対の第２導電型の第２不純物（ｎ型）を導入する工程と、を含む。
【００３７】
第２製造方法において、前記第１絶縁膜形成工程は、半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜に異方性エッチングを施し、前記第１導体片の側壁に選択的に前記絶縁膜を残す工程と、を含んでよい。
【００３８】
前記第２導体片は、前記第１導体片の側壁上に前記第３絶縁膜を介して形成されてよい。前記第２絶縁膜は酸化珪素から構成し、前記第３絶縁膜は窒化珪素から構成してよい。
【００３９】
前記第１導体片の第２の幅を前記第１の幅よりも大きく、前記第２導体片の第４の幅を前記第３の幅よりも大きくして、第１及び第２導体片を第２方向に延在させてよい。これによって製造されるメモリセルは前述の通りバイト単位のような複数ビットまとめた書き込みなどが可能になる。
【００４０】
【発明の実施の形態】
《ＭＯＮＯＳメモリセル構造》
図１には本発明に係る不揮発性メモリセルの縦断面図が例示され、図２にはその不揮発性メモリセルの平面レイアウトが例示される。図１は図２のＡ−Ａ’断面図になっており、ソースサイド注入方式による電子注入位置の異なる２種類の状態を（Ａ），（Ｂ）で示している。同図に示される不揮発性メモリセルはソースサイドからの電子の注入位置に応じて１個で２ビットの情報を記憶することができる。
【００４１】
図１に例示される不揮発性メモリセルは、半導体領域例えばｐ型のウェル領域上３０にゲート酸化膜３１とゲート窒化膜３２が積層され、その上にワード線を構成するメモリゲート電極（メモリゲート）３３が形成され、その両側の半導体領域上にゲート酸化膜３４，３５を介してスイッチ制御線を構成するスイッチゲート電極（サイドゲート）３６，３７が形成され、夫々のスイッチゲート電極３６，３７下近傍の前記半導体領域にソース又はドレイン電極とされる信号電極３８，３９が形成される。前記ゲート窒化膜３２及びメモリゲート電極３３とスイッチゲート電極３６，３７との間には層間絶縁膜４０が介在されている。
【００４２】
この不揮発性メモリセルに対する消去は例えばメモリゲート電極３３とウェル領域３０との間に電界をかけて電子をウェル領域３０に引き抜いて行う。書込みはソースサイドホットエレクトロン注入方式で行う。例えば図１の（Ａ）において、メモリゲート電極３３を高電位とし、そのメモリセルにオン状態のスイッチゲート電極３６を介してチャネル電流が流れるようにし、メモリゲート電極３３とウェル領域３０及びソース電極３８との間に電界を形成する。これにより、ソース電極とされる信号電極３８からの電子がスイッチゲート電極３６により絞られたチャネルを通過するときに加速されてエネルギーが高められ、これが更にメモリゲート電極３３とウェル領域３０間の高電界で加速され、ソース電極とされる信号電３８極側からゲート窒化膜３２に捕獲される。電子のソースサイド注入によって書込みを行うから、読み出し時のソース・ドレインは書込み時と同じでよく、信号電極３９をドレインとし、信号電極３８をソースとすればよい。図１の（Ａ）はシリコン窒化膜の左側に電子を注入する場合を想定し、（Ｂ）はシリコン窒化膜の右側に電子を注入する場合を想定している。図においてＷは書き込み時における電子の注入方向、Ｒは読み出し動作時の電子の移動方向を意味する。
【００４３】
図１の不揮発性メモリセルを製造する場合には、先ず、シリコン基板上にフィールド酸化膜４１を形成した後メモリセル領域にゲート酸化膜３１を形成し、その上にシリコンナイトライドによるゲート窒化膜３２を構成する。その上に、第１層目ポリシリコンを加工してメモリゲート電極（ワード線）３３を形成し、露出した部分のゲート酸化膜３１とゲート窒化膜３２を除去した後スイッチゲート電極のためのゲート酸化膜３４、３５及び層間絶縁膜４０を形成する。その後、第２層目ポリシリコンを堆積し、メモリゲート電極（ワード線）３３と平行にスイッチゲート電極３６，３７を形成する。メモリゲート電極３３とスイッチゲート電極３６，３７をマスクとしてイオン注入を行い、ソース又はドレイン電極とされる信号電極３８，３９が形成される。その後、表面全体に層間絶縁膜を堆積し、コンタクト孔４２を開孔し、アルミニウム等のメタルを堆積して、信号配線としてのデータ線４３、４４、４５を形成する。
【００４４】
図２の平面レイアウトは左右２個の不揮発性メモリセルＭＣを最小単位として示しており、一方の信号電極３８は双方のメモリセルＭＣに共通化されてデータ線４４に接続されている。他方の信号電極３９は左右２個のメモリセルＭＣに個別化されて夫々別々のデータ線４３，４５に接続されている。図２より明かなように、メモリゲート電極３３とスイッチゲート電極３６，３７はデータ線とほぼ直角な向きに延在されている。
【００４５】
図３には図２の最小単位のメモリセルレイアウトを複数倍した構成が例示される。図２の最小単位のメモリセルレイアウトは、４ビット１ワードの構成に相当されるから、図３は８ビットラ４ワード分の回路ブロックが２組配置された構成になる。メモリゲート電極３３は横方向に隣接するもの同士が接続されてワード線を構成し、スイッチゲート電極３６，３７は横方向に隣接するもの同士が接続されてスイッチ制御線を構成している。
【００４６】
図２及び図３に示されるように、メモリゲート電極３３が共通で隣接する１対の前記不揮発性メモリセルＭＣに対して、一方の信号電極３８を共通化し、他方の信号電極３９を個別化して、それらを対応するデータ線４３，４４，４５に接続する構成を採用することにより、データ線の数を減らすことができ、メモリセルアレイのチップ占有面積を低減させることが可能になる。
【００４７】
図４は図３のＡ−Ａ’断面を示し、図５は図３のＢ−Ｂ’断面を示す。図４及び図５の構成は１ワード当たり８ビット毎にｐ型ウェル領域（Ｐｗｅｌｌ）３０に形成され、その間はｎ型ウェル領域（Ｎｗｅｌｌ）４８で分離されている。
【００４８】
《消去・書き込み・読み出し》
図６は図３のレイアウトパターンに応ずる回路構成を示し、特に消去動作のための電圧印可状態が例示される。便宜上ここでは、延在された前記メモリゲート電極３３にｈ，ｉ，ｊ，ｋのサフィックスを付してワード線３３ｈ〜３３ｋと表し、延在されたスイッチゲート電極３６，３７をスイッチ制御線３６ｈ，３７ｈ〜３６ｋ，３７ｋとし、延在された前記データ線４３，４４，４５をデータ線４３ｈ，４４ｈ，４５ｈ〜４３ｋ，４４ｋ，４５ｋと表す。同様にｐ型ウェル領域３０にｍ，ｎのサフィックスを付してｐ型ウェル領域３０ｍ，３０ｎと表す。
【００４９】
消去動作はウェル領域毎３０ｍ、３０ｎにワード線３３ｈ〜３３ｋ単位で可能にされる。図６では不揮発性メモリセルの楕円の印が付されたソースサイド領域を消去対象とし、例えば、全てのデータ線４３ｈ，４４ｈ，４５ｈ〜４３ｋ，４４ｋ，４５ｋ、非消去行のワード線３３ｈ，３３ｊ，３３ｋ、及び消去対象ウェル領域３０ｍに正の高電圧Ｖｐｐ（６Ｖ）を印加し、消去対象行のワード線３３ｉと非消去ウェル領域３０ｎには負電圧−Ｖｐｗ（−３Ｖ）を印加する。そして、消去行のスイッチ制御線（サイドゲート）３６ｉ，３７ｉを０Ｖに、非消去行の両サイドゲート３６ｈ，３７ｈ、３６ｊ，３７ｊ、３６ｋ，３７ｋにはＶｐｐ’>Ｖｐｐ＋Ｖｔｈ（７．５Ｖ）を印加する。ここでＶｔｈはスイッチゲート電極３６，３７によって構成されるサイドゲートトランジスタの閾値電圧を意味する。
【００５０】
これにより、ウェル領域３０ｍにおいてワード線３３ｉに接続された消去対象バイトのメモリセルは、そのメモリゲート電極３３と基板（ウェル領域）との間にＶｐｐ＋Ｖｐｗの電位差（９Ｖ）が加わり、シリコンナイトライド膜３２中から電子がシリコン基板（ウェル領域３０ｍ）へ引き抜かれると同時に正孔がシリコンナイトライド膜３２中に注入されて消去状態とされる。この消去状態においてメモリゲート電極から見た閾値電圧は低くされ、特に制限されないが、ここではディプレッションタイプになるようにされる。ディプリートさせるには、消去時間を長くすればよいが、ウェーハプロセス段階でウェル領域に対する不純物濃度を予め制御しておけば好都合である。一方、それ以外の非選択メモリセルにはスイッチゲート電極３６，３７を介してデータ線４３，４４，４５からチャネルに６Ｖが供給され、消去が抑止される。
【００５１】
図７、図８には図６の回路構成において書き込み動作に必要な電圧印可状態が例示され、図７はスイッチゲート３６側のソースサイドに書き込みを行う場合を示し、図８はスイッチゲート３７側のソースサイドに書き込みを行う場合を示す。
【００５２】
図７の場合、ウェル領域３０ｍ，３０ｎ及び非選択行のワード線３３ｈ，３３ｊ，３３ｋを−Ｖｐｗ（−３Ｖ）に、非選択行のスイッチ制御線３６ｈ，３７ｈ、３６ｊ，３７ｊ、３６ｋ，３７ｋを０Ｖに保ち、非選択列のデータ線４３ｈ，４４ｈ，４５ｈ、４３ｊ，４４ｊ，４５ｊ、４３ｋ，４４ｋ，４５ｋにＶｐｐ（６Ｖ）を印加する。そして、選択行のワード線３３ｉをＶｐｐ、選択列のデータ線４４ｉ，４５ｉを０Ｖ、選択列のデータ線４３を６Ｖ、選択メモリセルのソース側に接続されたスイッチ制御線３６ｉをＶｐｓ（１．８Ｖ）、選択メモリセルのドレイン側に接続されたスイッチ制御線３７ｉをＶｐｐ’（７．５Ｖ)とする。
【００５３】
上記電圧条件における書き込み対象はメモリセルＭＣｘのゲート窒化膜の楕円丸印が付されたソースサイドとされ、このソースサイドにはスイッチ制御線３６ｉで絞られたチャネルにデータ線４４ｉから電子が流れ込み、これがメモリゲート電極３３ｉの高電位により加速されて注入される。Ｖｐｓはスイッチゲート電極３６から成るサイドゲートトランジスタの閾値電圧より僅かに高く設定することで低電流書込みが実現される。
【００５４】
図７において書き込み対象メモリセルＭＣｘとワード線３３ｉ及びデータ線４４ｉを共有する隣のメモリセルＭＣｗはデータ線４５ｉが０Ｖにされてチャネル電流の供給が断たれることにより書き込み阻止されてる。メモリセルＭＣｗに対しても前記メモリセルＭＣｘと同じソースサイドに書き込みを行いたければ、データ線４５ｉを６Ｖに制御すればよい。一方、前記書き込み対象メモリセルＭＣｘとデータ線４３ｉ，４４ｉを共有していてもワード線及びスイッチ制御線の異なるメモリセルＭＣｙ，ＭＣｚ，…は夫々のスイッチ制御線を介してチャネルとデータ線が非導通状態になるように０Ｖに制御されているから、データ線４３ｉ，４４ｉにどのような電圧が印加されてもその非導通状態が維持される。したがって、ワード線を及びスイッチ制御線を共有する複数個のメモリセルに対しては、同一ソースサイドに対してまとめて書き込み及び書き込み阻止を行うことができる。要するに、バイトのような複数ビット単位の書き込みが可能である。
【００５５】
メモリセルＭＣｘの下側のソースサイドから電子を注入する図８の場合は、ソース・ドレインを入換えるためにスイッチ制御線３６ｉ，３７ｉの電位を図７とは逆にすると共に、データ線４３ｉ，４４ｉの電位を図７とは逆にする。図８ではデータ線４４ｉを共有する隣のメモリセルＭＣｗに対しては書き込み阻止しているので、データ線４５ｉはデータ線４４ｉと同電位の６Ｖにされる。
【００５６】
図９、図１０には図６の回路構成において読み出し動作に必要な電圧印可状態が例示され、図９はスイッチゲート３６側のソースサイドの記憶情報を読み出す場合を示し、図１０はスイッチゲート３７側のソースサイドの記憶情報を読み出す場合を示す。
【００５７】
図９及び図１０において、ウェル領域３０ｍ、３０ｎと全てのワード線３３ｈ〜３３ｋ、非選択行のスイッチ制御線３６ｈ，３７ｈ、３６ｊ，３７ｊ、３６ｋ，３７ｋ、そして非選択列のデータ線４３ｊ，４４ｊ，４５ｊ、４３ｋ，４４ｋ，４５ｋを、夫々０Ｖにする。スイッチゲート３６側のソースサイドの記憶情報を読み出す図９の場合には、データ線４３ｈ，４５ｈ、４３ｉ，４５ｉにＶＲ（１．８Ｖ）、データ線４４ｈ，４４ｉに０Ｖを印し、スイッチ制御線３６ｉをＶＲＳ（３Ｖ），３７ｉをＶＲＤ（４．５Ｖ）とすることにより、４個のメモリセルの楕円丸印の位置がソース、反対側がドレインとなる電圧状態が形成される。このとき、図９の楕円丸印のソースサイドに電子が注入（書き込み）されていればドレインからソースに電流が流れず、電子が放出（消去）されていればドレインからソースに電流が流れる。この相違が後で説明するセンスアンプで検出されて、読み出しデータの論理値が判定される。スイッチゲート３７側のソースサイドの記憶情報を読み出す図１０の場合にはソース・ドレインが入れ替るようにデータ線４３ｈ，４４ｈ，４５ｈ、４３ｉ，４４ｉ，４５ｉ及びスイッチ制御線３６ｉ，３７ｉの電圧を切替えればよい。
【００５８】
読み出し動作において、ドレイン側スイッチゲート制御線電圧ＶＲＤを高くするとドレイン側のチャネル電位がＶＲＤとドレイン電圧により定まってゲート窒化膜３２中の蓄積電荷の影響をあまり受けなくなるのでソース側の電荷注入／放出状態による読出し余裕を大きくすることができる。
【００５９】
《書き込み・読み出し系回路》
図１１及び図１２にはバイト単位の書き込み、読み出しの最小単位回路が例示される。図１１は図７及び図９のソースサイドに対する書き込み及び読み出し動作（サイクル１）を想定した時のセンスアンプ及びライトアンプの接続態様を例示し、図１２は図８及び図１０のソースサイドに対する書き込み及び読み出し動作（サイクル２）を想定した時のセンスアンプ及びライトアンプの接続態様を例示する。
【００６０】
データ線４３ｈ，４５ｈ，４３ｉ，４５ｉのカラムスイッチＴ１及びデータ線４４ｈ，４４ｉのカラムスイッチＴ４はバイト単位のカラム選択信号ＹＳｉでスイッチ制御される。図示はしないが他のデータ線に対してもバイト単位のカラムスイッチが設けられ、それらカラムスイッチはバイト単位でコモンデータ線ＣＤ１〜ＣＤ６に接続される。カラム選択信号ＹＳｉはカラムデコーダ５２で生成される。３３ｉに代表されるワード線や３６ｉ，３７ｉで代表されるスイッチゲート制御線の駆動信号はロウデコーダ５５で生成される。
【００６１】
センスアンプ５０及びライトアンプ５１は一部のコモンデータ線ＣＤ１，ＣＤ３，ＣＤ４，ＣＤ６に対応して配置され、コモンデータ線ＣＤ２，ＣＤ５には選択的な電圧Ｖｐ０がプリチャージ可能にされる。例えばコモンデータ線ＣＤ１に関する構成を代表として説明する。コモンデータ線ＣＤ１はセレクタＳ１を介して選択的な電圧Ｖｐ１でプリチャージ可能にされ、或はセレクタＳ１を介してセンスアンプ５０の入力端子に接続される。センスアンプ５０は活性化信号ＳＥでその動作が指示されると参照レベルＶｒｅｆに対する入力信号の差電圧に応じた信号を差動増幅で出力する。その差動増幅の反転出力Ｄｏ＿又は非反転出力ＤｏがセレクタＳ２で選択され、出力ゲートＴ３を介し、信号Ｄ１として出力される。非反転信号Ｄ１又は反転信号Ｄ１＿は入力セレクタＳ３で選択されライトアンプ５１に供給される。ライトアンプ５１は制御信号ＷＥで活性化されることにより入力データに従ってコモンデータ線ＣＤ１を駆動する。φ１はセレクタＳ１の選択信号、φ2はセレクタＳ２，Ｓ３の選択信号である。５３は動作に応じて電圧Ｖｐ０，Ｖｐ１を形成するプリチャージ回路、５４は制御信号φ1，φ２，ＳＥ，ＷＥ，ＷＥ＿等を生成するタイミングジェネレータである。
【００６２】
図１３には図１１及び図１２の回路構成による消去、書き込み、及び読み出し動作のタイミングチャートが示される。書き込み及び読み出し対象はウェル領域３０ｍのワード線３３ｉを共有する４個のメモリセルに格納されるべきバイトデータとされる。
【００６３】
消去動作では電圧Ｖｐ０，Ｖｐ１及びウェル電位ＷＬがＶｐｐ（６Ｖ）にされる。
【００６４】
書き込みのサイクル１ではデータ線４４ｈ，４４ｉ側をソースサイドとしてホットエレクトロン注入を行うから、Ｖｐ０を０Ｖとし、書込みデータＤ１〜Ｄ４に応じてＣＤ１，ＣＤ３，ＣＤ４，ＣＤ６を６Ｖ（書き込み実行）又は０Ｖ（書き込み阻止）にする。書き込みのサイクル２ではデータ線４３ｈ，４５ｈ，４３ｉ，４５ｉ側をソースサイドとしてホットエレクトロン注入を行うから、Ｖｐ０を６Ｖとし、書込みデータＤ１＿〜Ｄ４＿に応じてＣＤ１，ＣＤ３，ＣＤ４，ＣＤ６を６Ｖ（書き込み阻止）又は０Ｖ（書き込み実行）にする。
【００６５】
読み出しのサイクル１ではデータ線４４ｈ，４４ｉ側のソースサイドの記憶情報を読み出すから、電圧Ｖｐ０を０Ｖ、電圧Ｖｐ１をＶＲ（１．８Ｖ）としてデータ線４３ｈ，４４ｈ，４５ｈ，４３ｉ，４４ｉ，４５ｉのプリチャージを行う。この時のセレクタＳ１，Ｓ２、Ｓ３のスイッチ状態は図１１の通りである。その後、スイッチＳ１の選択状態をセンスアンプ５０側に切替え、スイッチ制御線３６ｉ（ＳＷ１），３７ｉ（ＳＷ２）を選択レベルＶＲＳ，ＶＲＤに切替え、メモリセルのドレインからソースに電流が流れるか（データ線４３ｈ，４５ｈ，４３ｉ，４５ｉからチャージが引き抜かれるか）をセンスアンプ５０で検出する。読み出しのサイクル２ではデータ線４３ｈ，４５ｈ，４３ｉ，４５ｉ側のソースサイドの記憶情報を読み出すから、今度は逆に、電圧Ｖｐ０をＶＲ（１．８Ｖ）、電圧Ｖｐ１を０Ｖとしてデータ線４３ｈ，４４ｈ，４５ｈ，４３ｉ，４４ｉ，４５ｉのプリチャージを行う。この時のセレクタＳ１，Ｓ２、Ｓ３のスイッチ状態は図１２の通りである。その後、スイッチＳ１の選択状態をセンスアンプ５０側に切替え、スイッチ制御線３６ｉ（ＳＷ１），３７ｉ（ＳＷ２）を選択レベルＶＲＳ，ＶＲＤに切替え、メモリセルのドレインからソースに電流が流れるか（データ線４４ｈ，４４ｉからチャージが引き抜かれるか）をセンスアンプ５０で検出する。
【００６６】
図１１、図１２の構成によれば、４３ｈと４４ｈのようにメモリセルの両側に夫々接続するデータ線ペアに１個のセンスアンプを共用させるから、センスアンプの数を減らせることによるチップ占有面積の低減に寄与する。
【００６７】
《別のＭＯＮＯＳメモリセル構造》
図１４にはソースサイド注入方式によるマルチストレージ形態の別の不揮発性メモリセルの断面構造が例示される。図１５は図１４の断面構造を持つ２個の不揮発性メモリセルを最小単位として構成される平面レイアウトを示す。同図に示されるメモリセルの基本的な構造は図１と同じであるが、ｐ型ウェル領域３０を形成した後、最初に第１層目ポリシリコンでスイッチゲート電極３６，３７を形成した後に、ゲート窒化膜３２を有するＭＯＮＯＳ構造を形成する、という点で相違する。図１５の構造の場合、スイッチゲート電極３６，３７の間隔を最小加工寸法にしても、その上にゲート窒化膜３２及びメモリゲート電極３３を形成するのに多少のマスクずれを生じても支障ない。これに比べて、図１の構造では、メモリゲート電極３３上でのスイッチゲート電極３６と３７との間隔を最小加工寸法とするにはメモリゲート電極３３の幅を最小加工寸法Ｆ以上にしておかなければならず、しかもマスク合わせのずれが層間絶縁膜４０の厚さに影響するため、マスク合わせ余裕が必要になる。結果として、図１５のデバイス構造によれば、ポリシリコン第１層目と第２層目のマスク合せ余裕も必要ないため、メモリセルサイズを図１の構造よりも縮小することが可能になる。しかも、マスク合せずれに伴うメモリセル両サイドの構造に非対称性がなくなり、１個のメモリセルにおける双方のビットの動作特性ばらつきを減少させることができる。
【００６８】
《高濃度不純物領域付加型第１ＭＯＮＯＳメモリセル構造》
図１６にはソースサイド注入方式によるマルチストレージ形態の更に別の不揮発性メモリセルの断面構造が例示される。同図に示される不揮発性メモリセルは、図１のメモリセル構造に対し、ゲート窒化膜３２の両端直下に位置するウェル領域３０にｐ型高濃度不純物領域６０を設けた点が相違される。このような高濃度不純物慮域６０を形成しておくと、書込み時に、ウェル領域３０に負電圧(―Ｖｐｗ）を印加、すなわちウェル領域３０に逆方向の基板バイアス電圧を与えれば、高濃度不純物領域６０のところでゲート絶縁膜及びゲート窒化膜の界面に垂直な向きに強電界が形成される。すなわち図１７のエネルギーバンド図を参照すると、高濃度不純物領域６０の無いｂ−ｂ’方向及びｃ−ｃ’方向に比べて、高濃度不純物領域６０の有るａ−ａ’方向では変化が急峻になっており、これは縦方向の電界強度が増していることを意味する。これにより、高濃度不純物領域６０直下でホールがウェル領域３０に引き込まれ、結果として２次電子が発生し、メモリセルのソースから供給される電子と共にその２次電子もゲート窒化膜３２に注入される。これにより、メモリゲート電極３３とソース側の信号電極３８との間の電界が小さくても、短時間でホットエレクトロンを生成してゲート窒化膜３２に注入することができる。したがって、メモリセルに供給すべき書き込み電流を減らすことができるので低消費電力を促進でき、書き込み時間の短縮も可能になる。その上、メモリゲート電極３３とソース側信号電極３８との間の電界も小さくできるので、スイッチゲート電極３６（３７）とゲート窒化膜３２との間の絶縁膜４０にソースサイドから電子が注入される確率も下がり、メモリセルの書き換え耐性も向上する。特に高濃度不純物領域６０はゲート窒化膜３２の下でウェル領域３０に局部的に設けられているだけであるから、ソースやドレインの接合耐圧を劣化させずに逆方向基板バイアス電圧を印加することができる。
【００６９】
《第１ＭＯＮＯＳメモリセル構造の製法》
図１６に例示されるメモリセルを有する半導体装置の製造方法を図１８乃至図２４を参照しながら説明する。
【００７０】
先ず、図１８に例示されるように、単結晶シリコン基板上にフィールド酸化膜６１と酸化膜６２を形成しｐ型のウェル領域（第１半導体領域）３０を構成する。
【００７１】
次に、図１９に示されるように、メモリ形成領域の酸化膜６２を開口し熱酸化によりトンネル酸化膜（第１絶縁膜）６３、シリコン窒化膜（第２絶縁膜）６４、酸化膜６５、及びポリシリコン６６を順に堆積してＭＯＮＯＳ構造を形成する。
【００７２】
次に、図２０に示されるように、前記ポリシリコン６６を加工してメモリゲート電極（第１導体片）３３を形成する。その後、メモリゲート電極３３をマスクにして、メモリゲート電極３３の内側に向けて斜めにボロン（Ｂ）をイオン注入し、続いてヒ素（Ａｓ）を垂直に注入する。これにより、前記ＭＯＮＯＳ構造を成すメモリゲート電極３３両端部直下のウェル領域にｐ型の高濃度不純物領域（第２半導体領域）６０を形成する。上述の通り、斜めにボロン（Ｂ）をイオン注入し、続いてヒ素（Ａｓ）を垂直に注入するから、ボロンのイオン注入によるｐ型の高濃度不純物領域がメモリゲート電極３３の外側にはみ出しも、そのはみ出した部分のｐ型不純物濃度をヒ素注入によって後から修正でき、これによって、高濃度不純物領域６０を高精度に作ることができる。
【００７３】
その後、図２１に示されるように、窒化膜６４、酸化膜６５を除去し、熱酸化膜（第３絶縁膜）６７（４０）を形成した後、周辺トランジスタ領域に薄いゲート熱酸化膜６８を形成し、その上から、ポリシリコン６９を全体的に堆積する。
【００７４】
そして、図２２に例示されるように、前記ポリシリコン６９を加工することによりスイッチゲート電極（第２及び第３導体片）３６，３７及び周辺ＭＯＳトランジスタのゲート電極7０を形成する。
【００７５】
図２３に例示されるように、前記スイッチゲート電極３６，３７及びゲート電極７０に側壁スペーサを形成後、ソース電極及びドレイン電極とされるｎ型不純物領域例えばｎ型拡散領域が形成され、不揮発性メモリの前記信号電極３８，３９及び周辺ＭＯＳトランジスタの信号電極７１，７２が形成される。
【００７６】
その後、図２４に例示されるように、全体に層間絶縁膜７３を堆積し、その表面を平坦化した後、層間絶縁膜にコンタクト孔を開口し、メタル配線７４を形成する。
【００７７】
《高濃度不純物領域付加型第２ＭＯＮＯＳメモリセル構造》
図２５にはソースサイド注入方式によるマルチストレージ形態の更に別の不揮発性メモリセルの断面構造が例示される。同図に示される不揮発性メモリセルは、図１４のメモリセル構造に対し、ゲート窒化膜３２の両端直下に位置するウェル領域３０にｐ型高濃度不純物領域８０を設けた点が相違される。このような高濃度不純物領域８０を形成しておくと、図１６と同様に、書込み時に、ウェル領域３０に逆方向の基板バイアス電圧を与えれば、高濃度不純物領域８０のところでゲート絶縁膜及びゲート窒化膜の界面に垂直な向きに強電界が形成され、メモリゲート電極３３とソース側の信号電極３８との間の電界が小さくても、短時間でホットエレクトロンを生成してゲート窒化膜３２に注入することができる。したがって、メモリセルに供給すべき書き込み電流を減らすことができるので低消費電力を促進でき、書き込み時間の短縮も可能になる。その上、メモリゲート電極３３とソース側信号電極３８との間の電界も小さくできるので、スイッチゲート電極３６（３７）とメモリゲート電極３３との間の領域にソースサイドから電子が注入される確率も下がり、メモリセルの書き換え耐性も向上する。特に高濃度不純物領域８０はゲート窒化膜３２の下でウェル領域３０に局部的に設けられているだけであるから、ソースやドレインの接合耐圧を劣化させずに逆方向基板バイアス電圧を印加することができる。
【００７８】
《第２ＭＯＮＯＳメモリセル構造の製法》
図２５に例示されるメモリセルを有する半導体装置の製造方法を図２６乃至図３２を参照しながら説明する。
【００７９】
先ず、図２６に例示されるように、単結晶シリコン基板上にフィールド酸化膜６１と酸化膜６２を形成しｐ型のウェル領域（第１半導体領域）３０を構成する。
【００８０】
酸化膜６２を除去し、図２７のように、スイッチゲート絶縁膜８４及び周辺ＭＯＳトランジスタゲート酸化膜８１を形成した後、ポリシリコンを堆積、加工してスイッチゲート電極（第１導体片）３６，３７及び周辺ＭＯＳトランジスタのゲート電極８２を形成する。
【００８１】
次に、図２８に例示されるようにゲート電極３６，３７，８２に側壁スペーサ８３，８３Ａを形成後、側壁スペーサ８３Ａ（第１絶縁膜）の間に挟まれた領域にボロン（Ｂ）を垂直にイオン注入し、スイッチゲート電極３６，３７の間にｐ型の高濃度不純物領域８０を形成する。前記側壁スペーサ８３，８３Ａの形成は、表面全体に絶縁膜を堆積し、前記絶縁膜に異方性エッチングを施し、前記ゲート電極３６，３７，８２の側壁に選択的に前記スペーサを残せばよい。
【００８２】
図２９のように、側壁スペーサ８３、８３Ａを除去した後、トンネル酸化膜８６、シリコン窒化膜８７、酸化膜８８を形成し、その上から全体にポリシリコン膜８９を堆積する。
【００８３】
次に、図３０のように、ポリシリコン膜８９を加工し、残ったポリシリコン膜８９をマスクとして、酸化膜８８及びシリコン窒化膜８７を部分的に除去し、残った部分でシリコン窒化膜３２及びメモリゲート電極（第２導体片）３３が構成される。前記シリコン窒化膜３２及びメモリゲート電極３３はスイッチゲート電極３６，３７に重なっていてその外方に飛び出さなければ何ら支障はない。要するに、第１層目ポリシリコン膜で成るスイッチゲート電極３６，３７の間隔寸法に関しては高い加工精度を要するが、第１層目ポリシリコン膜に対する第２層目ポリシリコン膜のマスク合わせには高精度を要しない。
【００８４】
その後、図３１に示されるように、側壁スペーサを形成後、ソース電極及びドレイン電極とされるｎ型不純物領域例えばｎ型拡散領域が形成され、不揮発性メモリの前記信号電極３８，３９及び周辺ＭＯＳトランジスタの信号電極９１，９２が形成される。
【００８５】
更に、図３２に例示されるように、全体に層間絶縁膜９３を堆積し、その表面を平坦化した後、層間絶縁膜にコンタクト孔を開口し、メタル配線９４を形成する。
【００８６】
《消去の別の例》
図３３には消去の別に例が示される。同図に示される例は、ウェル領域の電位を０Vとしたまま、消去側ビットのサイドゲートにＶｐｐ’、データ線にＶｐｐを印加して消去を行う。ウェル領域を細かく分離しなくても最小２ビット単位の消去が可能となり、チップ占有面積の縮小に寄与する。
【００８７】
図３４には消去の更に別の例が示される。トンネル酸化膜を３ｎｍ以上にすることによりシリコン基板からのトンネル注入を抑止して、ポリシリコンゲートへ電子を引き抜くことで消去を行うようにする。即ち、ウェル領域を０Vにしたまま、消去メモリセルのワード線にＶｐｐ、サイドゲートにＶｐｐ’を印加する。消去選択行中の非消去セルにはデータ線にＶｐｐを印加し、消去を抑止する。ウェル分離をすることなくして４ｂｉｔ単位の消去が可能となり、チップ占有面積の縮小に寄与する。図３４の消去方式は図３３の場合よりも消去ディスターブが少ない。
【００８８】
図３３及び図３４の消去を行う場合には、図３５及び図３６に例示されるように、８ビット単位でウェル領域を分離する必要がないから図４及び図５のような前記ｎ型ウェル領域４８が不要である。
【００８９】
《平面レイアウトの別の例》
図３７には図２の最小単位に対する平面レイアウトの別の例が示される。同図に示されるレイアウトは、図２の単位パターンを図の縦方と共に横方法においても隣同士上下反転させて並列されている。要するに、横方向の信号電極３６，３７が隣同士交互に接続されて延在される。このレイアウト構成により、コンタクト孔４２が図３に比べて均一に分布される。したがって、コンタクト孔４２の加工余裕を増大させることができる。
【００９０】
図３８は図３７の平面レイアウトに対応される読み出しの最小単位回路が例示される。図３７の構成は図３に対して横方向の信号電極３６，３７が隣同士交互に接続されて延在される関係を有するから、図３８の回路構成は図１１の回路構成に対して左右の線データ線のソースとドレインの割り当てが相違される。すなわち、データ線４４ｈがメモリセルのソースに、データ線４３ｈ、４５ｈがメモリセルのドレインに接続されるとき、隣のデータ線４４ｉがメモリセルのドレインに、データ線４３ｉ、４５ｉがメモリセルのソースに接続されることになる。そのために、プリチャージ回路５３は電圧Ｖｐ０，Ｖｐ１，Ｖｐ２，Ｖｐ３を生成し、データ線４４ｈには電圧Ｖｐ０を、データ線４３ｈ，４５ｈには電圧Ｖｐ１を印加可能とし、、データ線４４ｉには電圧Ｖｐ２を、データ線４３ｉ，４５ｉには電圧Ｖｐ３を印加可能とする。
【００９１】
図３９には図３８の回路構成による消去、書き込み及び読み出し動作タイミングが例示される。図３８の回路構成は前述のようにメモリセルのソース・ドレインへのデータ線の接続割り当てが切替えられるから、書き込み動作では電圧Ｖｐ０と電圧Ｖｐ２はサイクル１とサイクル２で逆相で変化される。同様に、読み出し動作では電圧Ｖｐ０，Ｖｐ１とＶＰ２、Ｖｐ３とが逆相で変化される。
【００９２】
《ＩＣカードへの応用》
図４０には前記不揮発性メモリセルＭＣを適用した不揮発性メモリＭＥＭが例示される。同図に示される不揮発性メモリＭＥＭは、特に制限されないが、図１１の回路構成に対応される。図４０において１００で示されるものは前記メモリセルＭＣがマトリクス配置されたメモリセルアレイである。メモリセルのワード線はワード線デコーダ５５Ａで選択駆動され、スイッチゲート制御線はスイッチデコーダ５５Ｂで選択駆動される。夫々のデコーダ５５Ａ，５５Ｂは図１１の回路５５に対応され、外部からアドレスバッファ１０５に供給されるアドレス信号をデコードし、デコード結果にしたがってワード線、スイッチゲート制御線を選択する。１０１で示される回路ブロックは前記スイッチＴ１，Ｔ４のアレイから成るカラム選択回路である。１０２で示される回路ブロックは前記スイッチＳ１，Ｓ２、Ｓ３、センスアンプ５０、及び書き込みアンプ５１のアレイである。１０３で示される回路ブロックはデータ入出力バッファであり、前記センスアンプ５０及び書き込みアンプ５１に接続可能にされる。不揮発性メモリＭＥＭの全体的なタイミング制御及び電源制御は、前記タイミング制御回路５４による機能以外をモード制御回路１０４が行う。前記タイミング制御回路５４及びモード制御回路１０４が不揮発性メモリＭＥＭの制御回路を構成する。
【００９３】
図４１には図４０に代表されるような不揮発性メモリＭＥＭを内蔵するマイクロコンピュータが示される。同図に示されるマイクロコンピュータＭＣＵは、ＣＰＵ１１０、外部インタフェース回路（ＩＯＰ）１１３、ＲＡＭ１１１、及び前記不揮発性メモリＭＥＭを有する。ＣＰＵは命令をフェッチして解読し、解読結果に従って演算処理を行う。例えば、ＩＣカード用のマイクロコンピュータを想定すると、セキュリティー制御のための積和演算ロジックなどを有している。ＲＡＭ１１１はＣＰＵ１１０のワーク領域若しくはデータ一次記憶領域として利用される。不揮発性メモリＭＥＭは前記ＣＰＵの動作プログラムを格納すると共に、データ情報の記憶領域として利用される。不揮発性メモリＭＥＭに対するアクセス制御はＣＰＵ１１０が行う。外部インタフェース回路１１３は外部からのコマンド入力やデータ入出力に利用される。
【００９４】
内蔵不揮発性メモリを前記不揮発性メモリＭＥＭのように全て電気的に書き換え可能にすることにより、一部の不揮発性メモリをマスクＲＯＭにする場合に比べて、記憶情報の書き換えが可能になるから、ＴＡＴ（ターン・アラウンド・タイム）若しくは設計期間の大幅縮小に寄与する。
【００９５】
また、図４２に例示されるように、内蔵不揮発性メモリの一部を前記メモリＭＥＭとし、残りを図４７及び図４８で説明したチップ占有面積の小さなメモリセルを備えた不揮発性メモリ１１４としてもよい。図４７及び図４８で説明したメモリセルの構造は図１４、図１５及び図２５と製造工程に互換性がある。図４２の構成により、内蔵不揮発性メモリの大容記憶量化を図ることが可能になる。
【００９６】
図４３には図４１又は図４２に例示されるマイクロコンピュータを適用したＩＣカード１３０が示される。同図に示されるＩＣカード１３０は接触型のＩＣカードであり、プラスチック製などのカード基板１２０に前記マイクロコンピュータＭＣＵが埋め込まれ、マイクロコンピュータＭＣＵのインタフェース回路１１３に図示を省略するカード基板内配線で接続されたカードインタフェース端子１２１が表面に露出して設けられる。カードインタフェース端子１２１はカードリーダやカードライタなどを有する図示を省略するカード端末装置内部のリード端子と接触して情報伝達に利用される。
【００９７】
図４４には図４１又は図４２に例示されるマイクロコンピュータを適用した別のＩＣカード１３１が示される。同図に示されるＩＣカード１３１は非接触型のＩＣカードであり、プラスチック製などのカード基板１２０に、前記マイクロコンピュータＭＣＵの他に、前記マイクロコンピュータＭＣＵの前記外部インタフェース回路１１３に接続する高周波インタフェース回路１２２、及び前記高周波インタフェース回路１２２に接続されるアンテナ１２３が設けられて構成される。図４４ではカード基板１２０の表面保護蓋を取り外した状態を示している。非接触ＩＣカードの場合には、例えば交流磁界による電力伝送、電磁誘導による情報通信を、非接触で行うことができる。非接触で電力供給が行なわれる性質上、前述の通り書き込み電流を小さく出来得る前記メモリセルＭＣを搭載した不揮発性メモリＭＥＭを用いているから、非接触ＩＣカードに最適である。
【００９８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９９】
例えば、不揮発性メモリセルはｎチャネル型に限定されず、ｐチャネル型であってもよい。また、不揮発性メモリセルに対する消去、書き込み、及び読み出しのための電圧印加態様は上記に限定されず、デバイスプロセス、サイズ或は耐圧などとの関係で適宜変更可能である。また、メモリセルはＭＯＮＯＳ構造に限定されず、ＭＮＯＳ構造であってもよい。但しその場合にはＭＯＮＯＳ構造の場合よりもゲート窒化膜を相対的に厚く形成することが必要になる。また、メモリセルアレイの構成は図１１等のように隣接メモリセルの信号電極３８に同一データ線を共有させ、センスアンプの数を低減する構成に限定されない。信号電極３８，３９の夫々に別々のセンスアンプを割当ててデータ読み出しを行うようにしてもよい。また、非接触ＩＣカードへの適用を想定した時、電力伝送と情報通信の双方を電磁誘導で行ってもよい。また、電力伝送だけを非接触で行ってもよい。
【０１００】
本発明はＩＣカード用のマイクロコンピュータに適用する場合に限定されず、低消費電力、チップ占有面積低減などを必要とする種々のマイクロコンピュータ、その他のデータ処理ＬＳＩ、更にはメモリＬＳＩなどにも広く適用することができる。
【０１０１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１０２】
すなわち、ワード線とソース・ドレインとされる信号電極を同じ方向に延在させて不揮発メモリセルを構成するから、マルチストレージ形態のメモリセルを用いたメモリに対してバイト書替えのような複数ビット単位による書替えを実現することができる。
【０１０３】
ソースサイド注入方式で書き込みを行うから、マルチストレージ形態のメモリセルにおけるソースサイドからの書き込み電流を低減させることができる。
【０１０４】
チャネル部分に高濃度不純物領域を形成しておくから、書き込み時にチャネル部分を逆方向に基板バイアスすることにより、更に書き込み電流を少なくでき、その上、スイッチゲート電極とゲート窒化膜との間の絶縁膜にソースサイドから電子が注入されることを防止でき書き換え耐性を向上させることができる。
【０１０５】
オンチップのマルチストレージ形態のメモリセルによる電力消費という点で非接触ＩＣカードへの搭載に最適なマイクロコンピュータ若しくはデータプロセッサのような半導体装置を実現することができる。
【０１０６】
上記バイト書替えが可能であって書替え耐性の優れるマルチストレージ形態のメモリセルを比較的容易に製造することができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性メモリセルを例示する縦断面図である。
【図２】図１の不揮発性メモリセルの平面レイアウト図である。
【図３】図２の最小単位のメモリセルレイアウトを複数倍展開したメモリセルアレイの平面レイアウト図である。
【図４】図３のＡ−Ａ’断面図である。
【図５】図３のＢ−Ｂ’断面図である。
【図６】図３のレイアウトパターンに応ずる回路構成を消去動作のための電圧印可状態と共に例示する回路図である。
【図７】図６の回路構成において書き込み動作に必要な電圧印可状態としてスイッチゲート３６側のソースサイドに書き込みを行う場合を例示する回路図である。
【図８】図６の回路構成において書き込み動作に必要な電圧印可状態としてスイッチゲート３７側のソースサイドに書き込みを行う場合を例示する回路図である。
【図９】図６の回路構成において読み出し動作に必要な電圧印可状態として、スイッチゲート３６側のソースサイドの記憶情報を読み出す場合を例示する回路図である。
【図１０】図６の回路構成において読み出し動作に必要な電圧印可状態として、スイッチゲート３７側のソースサイドの記憶情報を読み出す場合を例示する回路図である。
【図１１】バイト単位の書き込み、読み出しの最小単位回路を例示すると共に、図７及び図９のソースサイドに対する書き込み及び読み出し動作（サイクル１）を想定した時のセンスアンプ及びライトアンプの接続態様を例示する回路図である。
【図１２】バイト単位の書き込み、読む出しの最小単位回路を例示すると共に、図８及び図１０のソースサイドに対する書き込み及び読み出し動作（サイクル２）を想定した時のセンスアンプ及びライトアンプの接続態様を例示する回路図である。
【図１３】図１１及び図１２の回路構成による消去、書き込み、及び読み出し動作のタイミングチャートである。
【図１４】ソースサイド注入方式によるマルチストレージ形態の別の不揮発性メモリセルの構造を例示する断面図である。
【図１５】図１４の断面構造を持つ２個の不揮発性メモリセルを最小単位として構成される平面レイアウトの構成図である。
【図１６】ソースサイド注入方式によるマルチストレージ形態の更に別の不揮発性メモリセルとしてチャネル部分に高濃度不純物領域を有するメモリセル構造を例示する断面図である。
【図１７】図１６のａ−ａ’、ｂ−ｂ’、ｃ−ｃ’断面部分のエネルギーバンド図である。
【図１８】図１６に例示されるメモリセルを有する半導体装置の製造方法の一つの過程を例示する縦断面図である。
【図１９】図１６に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２０】図１６に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２１】図１６に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２２】図１６に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２３】図１６に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２４】図１６に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２５】ソースサイド注入方式によるマルチストレージ形態の更に別の不揮発性メモリセルとしてチャネル部分に高濃度不純物領域を有するメモリセル構造を例示する断面図である。
【図２６】図２５に例示されるメモリセルを有する半導体装置の製造方法の一つの過程を例示する縦断面図である。
【図２７】図２５に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２８】図２５に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２９】図２５に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図３０】図２５に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図３１】図２５に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図３２】図２５に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図３３】消去の別の例を示す回路図である。
【図３４】消去の更に別の例を示す回路図である。
【図３５】図３３及び図３４の消去を行う場合のメモリセルアレイにおける一方の信号電極を縦断する構造の断面図である。
【図３６】図３３及び図３４の消去を行う場合のメモリセルアレイにおける他方の信号電極を縦断する構造の断面図である。
【図３７】図２の最小単位に対する平面レイアウトの別の例を示す平面図である。
【図３８】図３７の平面レイアウトに対応される読み出しの最小単位回路を例示する回路図である。
【図３９】図３８の回路構成による消去、書き込み及び読み出し動作を例示するタイミングチャートである。
【図４０】マルチストレージ形態の不揮発性メモリセルを適用した不揮発性メモリの概略ブロック図である。
【図４１】図４０に代表される不揮発性メモリを内蔵するマイクロコンピュータの一例を示す概略ブロック図である。
【図４２】図４０に代表される不揮発性メモリを内蔵するマイクロコンピュータの別の例を示す概略ブロック図である。
【図４３】図４１又は図４２に例示されるマイクロコンピュータを適用した接触型のＩＣカードを例示する概略平面図である。
【図４４】図４１又は図４２に例示されるマイクロコンピュータを適用した非接触型のＩＣカードを例示する概略平面図である。
【図４５】従来のＭＯＮＯＳ構造のマルチストレージ形態の不揮発性メモリセルの構造説明図である。
【図４６】図４５のメモリセルに対する消去、ライト、リード動作時の電圧印加状態を例示する回路図である。
【図４７】本出願人による先の出願に係る本発明者が検討したソースサイド注入形態のマルチストレージ型不揮発性メモリセルの概略的を示す構造説明図である。
【図４８】図４７のメモリセルに対する消去、ライト、リード動作時の電圧印加状態を例示する回路図である。
【符号の説明】
３０，３０ｍ，３０ｎ ウェル領域
３１ ゲート酸化膜
３２ ゲート窒化膜
３３ メモリゲート電極
３６，３７ スイッチゲート電極
３８，３９ 信号電極
４０ 層間絶縁膜
ＭＣ，ＭＣｘ，ＭＣｙ，ＭＣｚ，ＭＣｗ 不揮発性メモリセル
３３ｈ，３３ｉ，３３ｊ，３３ｋ ワード線
３６ｈ，３６ｉ，３６ｊ，３６ｋ スイッチ制御線
３７ｈ，３７ｉ，３７ｊ，３７ｋ スイッチ制御線
４３ｈ，４４ｈ，４５ｈ データ線
４３ｉ，４４ｉ，４５ｉ データ線
４３ｊ，４４ｊ，４５ｊ データ線
４３ｋ，４４ｋ，４５ｋ データ線
５０ センスアンプ
５１ ライトアンプ
Ｖｐ０，Ｖｐ１，Ｖｐ２，Ｖｐ３ プリチャージ電圧
５３ プリチャージ回路
５４ タイミング制御回路
６０，８０ 高濃度不純物領域
ＭＥＭ 不揮発性メモリ
ＭＣＵ マイクロコンピュータ
１１０ ＣＰＵ
１１３ 外部入出力ポート
１２０ カード基板
１２１ カードインタフェース端子
１２２ 高周波インタフェース回路
１２３ アンテナ
１３０ 接触型ＩＣカード
１３１ 非接触型ＩＣカード
【発明の属する技術分野】
本発明は、所謂ＭＮＯＳ（メタル・ナイトライド・オキサイド・セミコンダクタ）又はＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）と称される構造を基本としナイトライドとオキサイドの界面近傍のナイトライドに物理的に異なる位置で電子をトラップすることにより多値の情報記憶を行うことが可能なマルチストレージ形態の不揮発性メモリセルを有する半導体装置、この半導体装置を用いるＩＣカード、更にはそのよな半導体装置の製造方法に関し、例えば、マルチストレージ形態の不揮発性メモリをオンチップで備えたＩＣカード用マイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
ＭＯＮＯＳ構造の不揮発性メモリセルについて米国特許Ｎｏ．５７６８１９２に記載がある。これは図４５の（Ａ），（Ｂ）に例示されるように半導体領域の上にゲート酸化膜１とゲート窒化膜２が積層され、その上にワード線を構成するメモリゲート電極３が設けられ、メモリゲート電極下の半導体領域にソース又はドレイン電極とされる信号電極４，５が形成される。この不揮発性メモリセルは、ゲート酸化膜１との界面近傍のゲート窒化膜２に物理的に異なる位置で電子をトラップすることにより多値の情報記憶を行うことが可能である。ナイトライドへの電子の注入はチャネルホットエレクトロン注入で行なわれる。図４５の（Ａ）のようにゲート窒化膜２の右端にホットエレクトロン注入を行う場合には左の信号電極５をソース（ソース（Ｗ））、右の信号電極４をドレイン（ドレイン（Ｗ））とし、矢印Ｗ方向を電子の移動方向とするようにドレイン電流を流し、チャネル中の電子がドレイン近傍の高電界により加速され、ホットエレクトロンとなってゲート窒化膜２のドレイン端に注入される。図４５の（Ｂ）のようにゲート窒化膜２の左端にホットエレクトロン注入を行う場合には右の信号電極４をソース（ソース（Ｗ））、左の信号電極５をドレイン（ドレイン（Ｗ））とし、矢印Ｗ方向に電子を移動させる。
【０００３】
図４５の（Ａ）のようにゲート窒化膜２の右端の記憶情報を読み出す場合には右の信号電極４をソース（ソース（Ｒ））、左の信号電極５をドレイン（ドレイン（Ｒ））として、メモリゲート電極３を選択レベルにすればよい。ＭＯＳトランジスタの空乏層はドレイン側に広がるので、メモリセルのスイッチ状態はソース側の閾値電圧状態に大きく依存することになるからである。したがって、図４５の（Ｂ）のようにゲート窒化膜２の左端の記憶情報を読み出す場合にはソース・ドレインが（Ａ）とは逆になるように、左の信号電極５をソース（ソース（Ｒ））、右の信号電極４をドレイン（ドレイン（Ｒ））として、メモリゲート電極３を選択レベルにすればよい。ゲート選択レベルよりも閾値電圧の低い消去状態であれば矢印Ｒ方向に電子が流れる。
【０００４】
図４５の（Ｃ）には1個のメモリセルの平面図が例示される。Ｆは最小加工寸法を意味する。図４６の（Ａ）にはワード線単位の消去（例えば電子の放出）動作に必要な電圧印加状態、（Ｂ）はメモリセルアレイ一括による消去動作に必要な電圧印加状態、（Ｃ）は書込み（例えば電子の注入）に必要な電圧印加状態、（Ｄ）は読み出しに必要な電圧印加状態を例示する。図４６の（Ａ）〜（Ｄ）においてメモリセルに付した楕円形丸印部分が書込み、消去、読み出し対象領域を意味する。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では複数ビット単位で書込みを行うことができない。すなわち、図４６の（Ｃ）に例示されるように書込み動作ではビット線６に３Ｖ、ワード線７に６Ｖを与えてホットエレクトロン注入を行うが、例えばバイト書込みを行おうとすれば、書込み阻止ビットに対してはビット線に書き込み阻止電圧６Ｖを印加しなければならない。そうすると、０Ｖで書き込み非選択にされるワード線との間で大きな電界を生じ、不所望なビットに書込みが行なわれてしまう。また、チャネルホットエレクトロン注入方式であるため書込み電流が大きい。更に、図４６の（Ｄ）のように読み出し動作では読み出し動作選択メモリセルとの間でビット線６を共有する隣のメモリセルのソース線７をフローティング（Ｆ）にしておくことが必要であり、このような仮想接地方式の読み出し動作ではフローティングにされるソース線７の寄生容量のアンバランスによる影響を受け易く、読み出し動作が不安定になる虞がある。
【０００６】
上記課題の幾つかを解決するものとして本出願人による未だ公知ではない先の出願（特願平１１−２６３１５５号）がある。これに示される不揮発性メモリセルは図４７の（Ａ）に例示されるように半導体領域上にゲート酸化膜１１とゲート窒化膜１２が積層され、その上にワード線を構成するメモリゲート電極１３が形成され、その両側の半導体領域上にゲート酸化膜１４，１５を介してスイッチゲート電極１６，１７が形成され、夫々のスイッチゲート電極１６，１７下近傍の前記半導体領域にソース又はドレイン電極とされる信号電極１８，１９が形成される。このメモリセルはスイッチゲート電極１６，１７が追加されているので図４７の（Ｂ）のようにその分だけセルサイズが大きくなっている。このメモリセルに対する消去は図４８の（Ａ）に例示されるようにワード線（メモリゲート電極）と基板間に電界をかけて電子を基板に引き抜いて行う。書込みはソースサイドホットエレクトロン注入方式で行う。すなわち、図４８の（Ｂ）に例示されるように書込み選択メモリセルのワード線２０を高電位とし、そのメモリセルにオン状態のスイッチゲート電極１６を介してチャネル電流が流れるようにし、メモリゲート電極１３と基板及びソース電極１８との間に電界を形成する。これにより、ソース電極とされる信号電極１８からの電子がスイッチゲート電極１６により絞られたチャネルを通過するときに加速されてエネルギーが高められ、これが更にメモリゲート電極・基板間の高電界で加速され、ソース電極とされる信号電極１８側のゲート窒化膜１２に捕獲される。電子のソースサイド注入によって書込みを行うから、読み出し時のソース・ドレインは書込み時と同じでよく、図４８の（Ｃ）のように、信号電極１９をドレインとし、信号線２１をビット線とすればよい。図ＣのＷは書き込み時における電子の注入方向、Ｒは読み出し動作時の電子の移動方向、Ｅは消去時の電子の移動方向を意味する。尚、図示はしないが信号電極１９側のゲート窒化膜１２に電子を注入する場合、そしてそれによる記憶情報を読み出す場合には、ソース・ドレインを入換えるように電圧条件を変えればよい。
【０００７】
図４７のメモリセル構造によればスイッチゲート電極１６，１７を設けてあるからソース線・ビット線を共有する隣のメモリセルとの分離が可能になり、書込みや読み出し時に隣のメモリセルのソース線をフローティングにしなくてもよい。また、前記ソースサイドホットエレクトロン注入で書き込みを行うから、書き込み電流も低減できる。
【０００８】
しかしながら、本発明者がそのメモリセル構造を更に検討したところ、以下の点を見出すことができた。第１に、バイト書替えのような複数ビット単位による書替えは実現できない。すなわち、図４８の（Ｂ）に例示されるように書込み動作ではビット線６に３Ｖ、ワード線７に６Ｖを与えてソースサイドエレクトロン注入を行うが、例えばバイト書込みを行おうとすれば、書込み阻止ビットに対してはビット線に書き込み阻止電圧６Ｖを印加し、それを受けるスイッチゲート電極を６Ｖよりも高い電圧に制御しなければならない。そうすると、０Ｖで書き込み非選択にされるワード線との間で大きな電界を生じ、書き込み非選択のメモリセルに対して電子の不所望な注入や放出が行なわれてしまう。第２に、ソースサイドエレクトロン注入方式では、スイッチゲート電極とゲート窒化膜との間の酸化シリコンのような絶縁膜にソースサイドからのエレクトロンが注入されて消去・書き込み特性が劣化する。第３に、ソースサイドエレクトロン注入方式であっても、トンネル書き込みに比べれば消費電流が多く、非接触形式で電力供給を受けるＩＣカードなどへの応用には更なる低消費電力の必要性が明らかにされた。第４に、スイッチゲート電極を採用する構成故に前記チャネルホットエレクトロン注入方式のメモリセルに比べて面積が大きくなり、メモリセルのレイアウト及びウェル構造等の点でチップ占有面積を全体として低減させる新たな手段の必要性が本発明者によって明らかにされた。
【０００９】
本発明の目的は、マルチストレージ形態のメモリセルを用いたメモリに対してバイト書替えのような複数ビット単位による書替えを実現することにある。
【００１０】
本発明の別の目的は、スイッチゲート電極とゲート窒化膜との間の絶縁膜にソースサイドから電子が注入されることを防止して、書替え耐性を向上させることにある。
【００１１】
本発明の更に別の目的は、マルチストレージ形態のメモリセルにおけるソースサイドからの書き込み電流を低減させることにある。
【００１２】
本発明のその他の目的は、オンチップのマルチストレージ形態のメモリセルによる電力消費という点で非接触ＩＣカードへの搭載に最適なマイクロコンピュータ若しくはデータプロセッサのような半導体装置を提供することにある。
【００１３】
更に、本発明は、上記バイト書替えが可能であって書替え耐性の優れるマルチストレージ形態のメモリセルを比較的容易に製造することができる方法を提供することを目的とするものである。
【００１４】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１６】
〔１〕《メモリセル構造と複数ビット書き込み》半導体装置に搭載されるマルチストレージ形態の不揮発性メモリセルは、第１半導体領域（３０）上に第１及び第２ゲート絶縁膜（３１，３２）を介してメモリゲート電極（３３）が形成され、その両側の第１半導体領域上に第３ゲート絶縁膜（３４，３５）を介して第１及び第２スイッチゲート電極（３６，３７）が形成され、前記夫々のスイッチゲート電極下近傍の前記第１半導体領域にソース又はドレイン電極とされる第１及び第２信号電極（３８，３９）が形成され、前記メモリゲート電極とスイッチゲート電極が夫々第１方向に延在された構成を有する。
【００１７】
この不揮発性メモリセルは第２ゲート絶縁膜が捕獲しているキャリア例えば電子の量に応じてメモリゲート電極から見た閾値電圧が相違されることで情報記憶が行なわれ、電子の注入が前記ソースサイド注入方式で可能にされる。例えば消去は、メモリゲート電極と第１半導体領域の間に電界をかけて第２ゲート絶縁膜から第１半導体領域に電子を引き抜いて行う。例えば書込みは、ソースサイド注入方式で行い、メモリゲート電極を高電位とし、そのメモリセルにオン状態のスイッチゲート電極を介してチャネル電流が流れるようにし、メモリゲート電極と第１半導体領域及びソースとされる信号電極との間に電界を形成する。これにより、ソース電極とされる信号電極からの電子がスイッチゲート電極によって絞られたチャネルを通過するときに加速されてエネルギーが高められ、これが更にメモリゲート電極と第１半導体領域との間の高電界で加速され、ソース電極とされる信号電極側の第２ゲート絶縁膜に捕獲される。
【００１８】
上記メモリセル構造によれば、前記ソースサイド注入で書き込みを行うから、書き込み電流も低減できる。
【００１９】
特に、メモリゲート電極とスイッチゲート電極が同一方向に並列されたメモリセル構造を採用するから、メモリゲート電極とスイッチゲート電極が共通化された複数個のメモリセルには共通のメモリゲート電極に書き込み電圧を印加しても夫々のメモリセルにはそれ固有の第１及び第２信号電極を介して書き込み及び書き込み阻止の電圧状態を与えることができる。このとき、書き込み対象メモリセルとは異なるメモリゲート電極及びスイッチゲート電極を有する書き込み非選択のメモリセルに対してそれらスイッチゲート電極をカットオフ状態にすれば、書き込み非選択メモリセルの第２ゲート絶縁膜に不所望な高電界が作用される事態を阻止することができる。したがって、バイト単位のように複数個のメモリセル単位で書き込みを行うことができる。
【００２０】
上記不揮発性メモリセルによる情報記憶の類型を説明する。前記１個の不揮発性メモリセルは、前記第２ゲート絶縁膜の第１スイッチゲート電極側にキャリア例えば電子が捕獲された第１状態（第１書き込み状態）、前記第１状態の捕獲電子が減少された第２状態（第１消去状態）、前記第２ゲート絶縁膜の第２スイッチゲート電極側に電子が捕獲された第３状態（第２書き込み状態）、又は前記第３状態の捕獲電子が減少された第４状態（第２消去状態）に応じて、２ビットの情報を記憶する。
【００２１】
ＭＯＳ型トランジスタの閾値電圧はソース側に注入されている電荷の影響を主として受けるので、上記マルチストレージ形態のメモリセルに対してはソース・ドレインを入換えてリード動作を行うことにより、１個の不揮発性メモリセルから２ビットの記憶情報を前後して得ることができる。具体的には次のように行うことが可能である。前記第２スイッチゲート電極で選択される第２信号電極の電位が前記第１スイッチゲート電極で選択される第１信号電極の電位よりも高くされることにより前記第１状態又は第２状態の１ビットの記憶情報の読み出しを行うことができる。また、前記第１スイッチゲート電極で選択される第１信号電極の電位が前記第２スイッチゲート電極で選択される第２信号電極の電位よりも高くされることにより前記第３状態又は第４状態の１ビットの記憶情報の読み出しを行うことができる。
【００２２】
〔２〕《メモリセルアレイ》複数個の前記不揮発性メモリセル（ＭＣ）をマトリクス配置したメモリセルアレイに着目する。メモリセルアレイは、前記第１及び第２信号電極が結合され前記第１方向とほぼ直角な第２方向に延在される第１及び第２信号配線を有し、前記第１及び第２信号配線は第２方向に並列する複数個の不揮発性メモリセルに共有され、前記メモリゲート電極及びスイッチゲート電極は第１方向に並列する複数個の不揮発性メモリセルに共通化される。
【００２３】
第１方向に隣接してメモリゲート電極が共通の１対の前記不揮発性メモリセルに対しては、前記第１又は第２信号電極の何れか一方を共通化し、他方を個別化して、対応する第１及び第２信号配線に接続する構成を採用してよい。これにより、信号配線の数を減らすことができ、メモリセルアレイによるチップ占有面積の低減に寄与する。
【００２４】
〔３〕《消去》前記第１半導体領域をウェル領域とすると、前記メモリゲート電極と第１及び第２スイッチゲート電極を共有する複数個の前記不揮発性メモリセルを、電気的に分離された複数個のウェル領域（３０ｍ，３０ｎ）に分割配置し、前記ウェル領域と前記メモリゲート電極との間の電位差に応じて前記第２ゲート絶縁膜からウェル領域に電子を放出させる。これにより、ウェル領域単位でメモリセルの消去のような電子放出を行うことができる。ウェル単位の消去が可能であれば例えば、バイト毎のウェル分離によりバイト毎の消去動作が可能となるが、ウェル領域の分割数が多くなると、ウェル分離領域が相対的に増大することによりメモリセルアレイのチップ占有面積が大きくなる。
【００２５】
ウェル領域の分割数を減らしても少数のビット単位で消去可能にするには、前記第１又は第２スイッチゲート電極で選択される前記第１又は第２信号電極と前記第１半導体領域との間の電位差に応じて前記第２ゲート絶縁膜から第１半導体領域に電子を放出させるようにすればよい。これにより、前記第１又は第２信号電極という最小単位で消去動作可能になる。
【００２６】
メモリゲート電極を最小単位として消去可能にするには、前記第１又は第２スイッチゲート電極で選択される信号電極とメモリゲート電極との電位差に応じて前記第２絶縁膜からメモリゲート電極に電子を放出させるようにすればよい。
【００２７】
〔４〕《低消費電力と書き換え耐性の向上》前記第１及び第２ゲート絶縁膜下の第１半導体領域に当該絶縁膜の幅寸法以下の幅をもって高濃度不純物領域（６０，８０）を形成する。前記第２ゲート絶縁膜の第１スイッチゲート電極側又は第２スイッチゲート電極側に電子を捕獲させるとき、前記第１半導体領域に逆方向基板バイアス電圧（ｐ型の第１半導体領域の場合には負の基板バイアス電位）を与える。これにより、高濃度不純物領域のところで第１及び第２ゲート絶縁膜の縦方向（積層方向）に強電界を生ずると共に、高濃度不純物領域直下でホールが第１半導体領域に引き込まれ、結果として２次電子が発生し、ソースから供給される電子と共にその２次電子も第２ゲート絶縁膜に注入される。これにより、メモリゲート電極とソース電極間の電界が小さくても、短時間でホットエレクトロンを生成して第２ゲート絶縁膜に注入することができる。したがって、ビット線から供給すべき書き込み電流を減らすことができるので低消費電力を促進でき、書き込み時間の短縮も可能になり、その上、メモリゲート電極とソース電極間の電界が小さいのでスイッチゲート電極とゲート窒化膜との間の絶縁膜にソースサイドから電子が注入される確率も下がり、書き換え耐性も向上する。特に高濃度不純物領域は第２ゲート絶縁膜下の第１半導体領域に局部的に設けられているだけであるから、ソースやドレインの接合耐圧を劣化させずに基板バイアス電圧を印加することができる。
【００２８】
〔５〕《センスアンプ数の削減》前述のように、ＭＯＳ型トランジスタの閾値電圧はソース側に注入されている電荷の影響を主として受けるので、ソース・ドレインを入換えてリード動作を行うことにより、１個の不揮発性メモリセルから２ビットの記憶情報を前後して得ることができる。ソース・ドレインを入換えて読み出し動作を行う性質上、読み出し情報を検出するためのセンスアンプをメモリセルの第１及び第２信号電極の夫々に対応させて別々に設けてもよい。チップ占有面積の低減という観点よりすると、メモリセルの第１及び第２信号電極の双方にセンスアンプを共用させる構成を採用するとよい。例えば、読み出し動作時にソースとされる信号電極にセンスアンプを選択的に切替え接続する。或は、前記不揮発性メモリセルの第１信号電極に第１信号配線を接続し、前記不揮発性メモリセルの第２信号電極に第２信号配線を接続し、前記第１信号配線及び前記第２信号配線をプリチャージ可能なプリチャージ回路（５３）、前記第１信号配線のレベル変化を検出するセンスアンプ（５０）、及び制御回路（５４，１０４）を設け、前記制御回路には、リードアドレスに応じて第１又は第２信号電極の何れか一方を高電位に他方を低電位とするように前記プリチャージ回路にプリチャージ動作させ、プリチャージ完了後、センスアンプに第１信号配線におけるレベル変化の有無を検出させるようにしてもよい。
【００２９】
〔６〕《ＩＣカード》前記マルチストレージ形態の不揮発性メモリセルを搭載した半導体装置は、マイクロコンピュータやデータプロセッサ等のデータ処理ＬＳＩ、特定用途向けにシステムオンチップを実現するシステムＬＳＩ、或は不揮発性メモリＬＳＩとして実現可能である。例えばマイクロコンピュータ若しくはデータプロセッサ等のデータ処理ＬＳＩを想定すると、その半導体装置は、前記不揮発性メモリセルを記憶素子として有するメモリ回路（ＭＥＭ）と、前記メモリ回路をアクセス可能なＣＰＵ（１１０）と、前記ＣＰＵに接続される外部インタフェース回路（１１３）とを１個の半導体チップに有して構成するこができる。
【００３０】
このような半導体装置をＩＣカード用マイクロコンピュータとすれば、ＩＣカードは、カード基板に、前記半導体装置と、前記半導体装置の前記外部インタフェース回路に接続するカードインタフェース端子を設けて構成することが可能である。非接触ＩＣカードの場合にはカード基板にアンテナを有し、例えば交流磁界によって電力伝送を、電磁誘導による通信を、非接触で行うことができる。或は電力伝送と情報通信の双方を電磁誘導で行ってもよい。また、電力伝送だけを非接触で行ってもよい。
【００３１】
〔７〕《半導体装置の製造方法》前記マルチストレージ形態の不揮発性メモリセルの内、第２ゲート絶縁膜直下の第１半導体領域に高濃度不純物領域を持つメモリデバイス構造を製造する方法の観点による発明は、メモリゲート電極をマスクとして高濃度不純物を第１半導体領域に導入する第１製造方法と、スイッチゲート電極をマスクとして高濃度不純物を第１半導体領域に導入する第２製造方法に大別される。
【００３２】
第１製造方法は、（ａ）半導体基板の主面に第１導電型（ｐ型）の第１半導体領域（３０）を形成する工程と、（ｂ）前記第１半導体領域上の前記半導体基板の主面に、順に第１絶縁膜、第２絶縁膜を形成する工程と、（ｃ）前記第２絶縁膜上に、前記半導体基板の主面の第１方向において第１の幅を有し、前記第１方向に対してほぼ垂直な第２方向において第２の幅を有する第１導体片（メモリゲート電極）を形成する工程と、（ｄ）前記第１方向において、前記第１導体片の下部の前記第１半導体領域内に、選択的に第２半導体領域（高濃度不純物領域６０）を形成する為に、前記第１導電型の第１不純物（ｐ型：Ｂ）を導入する工程と、（ｅ）前記第１方向において、前記第１導体片の側壁に第３絶縁膜を形成する工程と、（ｆ）前記第１方向における前記第１導体片の両端に前記第３絶縁膜を介して、前記第１方向において第３の幅を有し、前記第２方向において第４の幅を有する第２及び第３導体片（スイッチゲート電極）を形成する工程と、（ｇ）前記第１方向において、前記第２及び第３導体片の前記第１導体片と反対側の前記第１半導体領域内に第３半導体領域（ソース／ドレイン）を形成する為に、前記第１導電型と反対の第２導電型（ｎ型）の第２不純物を導入する工程とを、含む。
【００３３】
前記第２半導体領域の形成工程は、更に、前記第１導体片の両端の前記第１半導体領域に、前記第２導電型の第３不純物（ｎ型：Ａｓ）を導入する工程を含み、前記第３不純物は前記半導体基板の主面に対し第１の角度を持ってイオン打ち込みされ、前記第１不純物は前記半導体基板の主面に対し第２の角度を持ってイオン打ち込みされ、前記第１の角度は、前記第２の角度よりも大きくされてよい。これにより、第１不純物による高濃度不純物領域としての第２半導体領域が第１導体片の第１方向両端から外側にはみ出してもその部分の不純物濃度を後から修正できるから、第２半導体領域を高精度に作ることができる。
【００３４】
前記第１導体片の第２の幅を前記第１の幅よりも大きくし、前記第２導体片の第４の幅を前記第３の幅よりも大きくして、第１及び第２導体片を第２方向に延在させるようにしてよい。これによって製造されるメモリセルは前述の通りバイト単位のような複数ビット単位で書替え可能になる。
【００３５】
前記第１絶縁膜は酸化珪素から構成し、前記第２絶縁膜は窒化珪素から構成してよい。
【００３６】
前記第２製造方法は、（ａ）半導体基板の主面に第１導電型（ｐ型）の第１半導体領域（３０）を形成する工程と、（ｂ）前記第１半導体領域上に所定の間隔で、前記半導体基板の主面の第１方向において第１の幅を有し、前記第１方向に対してほぼ垂直な第２方向において第２の幅を有する２つの第１導体片（スイッチゲート電極）を形成する工程と、（ｃ）前記第１導体片の間の領域において、前記第１導体片の側壁に第１絶縁膜を形成する工程と、（ｄ）前記第１導体片の間の領域であって、前記第１導体片の側壁に形成された第１絶縁膜に挟まれた領域の前記第１半導体領域内に、第２半導体領域（高濃度不純物領域８０）を形成する為に前記第１導電型の第１不純物（ｐ型：Ｂ）を導入する工程と、（ｅ）前記第１導体片の間の領域において、前記半導体基板の表面に第２絶縁膜及び第３絶縁膜を形成する工程と、（ｆ）前記第３絶縁膜上に前記第１方向において第３の幅を有し、前記第２方向において第４の幅を有する第２導体片（メモリゲート電極）を形成する工程と、（ｇ）前記第１方向において、前記１導体片の前記第２導体片と反対側の前記第１半導体領域内に第３半導体領域（ソース／ドレイン）を形成する為に、前記第１導電型と反対の第２導電型の第２不純物（ｎ型）を導入する工程と、を含む。
【００３７】
第２製造方法において、前記第１絶縁膜形成工程は、半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜に異方性エッチングを施し、前記第１導体片の側壁に選択的に前記絶縁膜を残す工程と、を含んでよい。
【００３８】
前記第２導体片は、前記第１導体片の側壁上に前記第３絶縁膜を介して形成されてよい。前記第２絶縁膜は酸化珪素から構成し、前記第３絶縁膜は窒化珪素から構成してよい。
【００３９】
前記第１導体片の第２の幅を前記第１の幅よりも大きく、前記第２導体片の第４の幅を前記第３の幅よりも大きくして、第１及び第２導体片を第２方向に延在させてよい。これによって製造されるメモリセルは前述の通りバイト単位のような複数ビットまとめた書き込みなどが可能になる。
【００４０】
【発明の実施の形態】
《ＭＯＮＯＳメモリセル構造》
図１には本発明に係る不揮発性メモリセルの縦断面図が例示され、図２にはその不揮発性メモリセルの平面レイアウトが例示される。図１は図２のＡ−Ａ’断面図になっており、ソースサイド注入方式による電子注入位置の異なる２種類の状態を（Ａ），（Ｂ）で示している。同図に示される不揮発性メモリセルはソースサイドからの電子の注入位置に応じて１個で２ビットの情報を記憶することができる。
【００４１】
図１に例示される不揮発性メモリセルは、半導体領域例えばｐ型のウェル領域上３０にゲート酸化膜３１とゲート窒化膜３２が積層され、その上にワード線を構成するメモリゲート電極（メモリゲート）３３が形成され、その両側の半導体領域上にゲート酸化膜３４，３５を介してスイッチ制御線を構成するスイッチゲート電極（サイドゲート）３６，３７が形成され、夫々のスイッチゲート電極３６，３７下近傍の前記半導体領域にソース又はドレイン電極とされる信号電極３８，３９が形成される。前記ゲート窒化膜３２及びメモリゲート電極３３とスイッチゲート電極３６，３７との間には層間絶縁膜４０が介在されている。
【００４２】
この不揮発性メモリセルに対する消去は例えばメモリゲート電極３３とウェル領域３０との間に電界をかけて電子をウェル領域３０に引き抜いて行う。書込みはソースサイドホットエレクトロン注入方式で行う。例えば図１の（Ａ）において、メモリゲート電極３３を高電位とし、そのメモリセルにオン状態のスイッチゲート電極３６を介してチャネル電流が流れるようにし、メモリゲート電極３３とウェル領域３０及びソース電極３８との間に電界を形成する。これにより、ソース電極とされる信号電極３８からの電子がスイッチゲート電極３６により絞られたチャネルを通過するときに加速されてエネルギーが高められ、これが更にメモリゲート電極３３とウェル領域３０間の高電界で加速され、ソース電極とされる信号電３８極側からゲート窒化膜３２に捕獲される。電子のソースサイド注入によって書込みを行うから、読み出し時のソース・ドレインは書込み時と同じでよく、信号電極３９をドレインとし、信号電極３８をソースとすればよい。図１の（Ａ）はシリコン窒化膜の左側に電子を注入する場合を想定し、（Ｂ）はシリコン窒化膜の右側に電子を注入する場合を想定している。図においてＷは書き込み時における電子の注入方向、Ｒは読み出し動作時の電子の移動方向を意味する。
【００４３】
図１の不揮発性メモリセルを製造する場合には、先ず、シリコン基板上にフィールド酸化膜４１を形成した後メモリセル領域にゲート酸化膜３１を形成し、その上にシリコンナイトライドによるゲート窒化膜３２を構成する。その上に、第１層目ポリシリコンを加工してメモリゲート電極（ワード線）３３を形成し、露出した部分のゲート酸化膜３１とゲート窒化膜３２を除去した後スイッチゲート電極のためのゲート酸化膜３４、３５及び層間絶縁膜４０を形成する。その後、第２層目ポリシリコンを堆積し、メモリゲート電極（ワード線）３３と平行にスイッチゲート電極３６，３７を形成する。メモリゲート電極３３とスイッチゲート電極３６，３７をマスクとしてイオン注入を行い、ソース又はドレイン電極とされる信号電極３８，３９が形成される。その後、表面全体に層間絶縁膜を堆積し、コンタクト孔４２を開孔し、アルミニウム等のメタルを堆積して、信号配線としてのデータ線４３、４４、４５を形成する。
【００４４】
図２の平面レイアウトは左右２個の不揮発性メモリセルＭＣを最小単位として示しており、一方の信号電極３８は双方のメモリセルＭＣに共通化されてデータ線４４に接続されている。他方の信号電極３９は左右２個のメモリセルＭＣに個別化されて夫々別々のデータ線４３，４５に接続されている。図２より明かなように、メモリゲート電極３３とスイッチゲート電極３６，３７はデータ線とほぼ直角な向きに延在されている。
【００４５】
図３には図２の最小単位のメモリセルレイアウトを複数倍した構成が例示される。図２の最小単位のメモリセルレイアウトは、４ビット１ワードの構成に相当されるから、図３は８ビットラ４ワード分の回路ブロックが２組配置された構成になる。メモリゲート電極３３は横方向に隣接するもの同士が接続されてワード線を構成し、スイッチゲート電極３６，３７は横方向に隣接するもの同士が接続されてスイッチ制御線を構成している。
【００４６】
図２及び図３に示されるように、メモリゲート電極３３が共通で隣接する１対の前記不揮発性メモリセルＭＣに対して、一方の信号電極３８を共通化し、他方の信号電極３９を個別化して、それらを対応するデータ線４３，４４，４５に接続する構成を採用することにより、データ線の数を減らすことができ、メモリセルアレイのチップ占有面積を低減させることが可能になる。
【００４７】
図４は図３のＡ−Ａ’断面を示し、図５は図３のＢ−Ｂ’断面を示す。図４及び図５の構成は１ワード当たり８ビット毎にｐ型ウェル領域（Ｐｗｅｌｌ）３０に形成され、その間はｎ型ウェル領域（Ｎｗｅｌｌ）４８で分離されている。
【００４８】
《消去・書き込み・読み出し》
図６は図３のレイアウトパターンに応ずる回路構成を示し、特に消去動作のための電圧印可状態が例示される。便宜上ここでは、延在された前記メモリゲート電極３３にｈ，ｉ，ｊ，ｋのサフィックスを付してワード線３３ｈ〜３３ｋと表し、延在されたスイッチゲート電極３６，３７をスイッチ制御線３６ｈ，３７ｈ〜３６ｋ，３７ｋとし、延在された前記データ線４３，４４，４５をデータ線４３ｈ，４４ｈ，４５ｈ〜４３ｋ，４４ｋ，４５ｋと表す。同様にｐ型ウェル領域３０にｍ，ｎのサフィックスを付してｐ型ウェル領域３０ｍ，３０ｎと表す。
【００４９】
消去動作はウェル領域毎３０ｍ、３０ｎにワード線３３ｈ〜３３ｋ単位で可能にされる。図６では不揮発性メモリセルの楕円の印が付されたソースサイド領域を消去対象とし、例えば、全てのデータ線４３ｈ，４４ｈ，４５ｈ〜４３ｋ，４４ｋ，４５ｋ、非消去行のワード線３３ｈ，３３ｊ，３３ｋ、及び消去対象ウェル領域３０ｍに正の高電圧Ｖｐｐ（６Ｖ）を印加し、消去対象行のワード線３３ｉと非消去ウェル領域３０ｎには負電圧−Ｖｐｗ（−３Ｖ）を印加する。そして、消去行のスイッチ制御線（サイドゲート）３６ｉ，３７ｉを０Ｖに、非消去行の両サイドゲート３６ｈ，３７ｈ、３６ｊ，３７ｊ、３６ｋ，３７ｋにはＶｐｐ’>Ｖｐｐ＋Ｖｔｈ（７．５Ｖ）を印加する。ここでＶｔｈはスイッチゲート電極３６，３７によって構成されるサイドゲートトランジスタの閾値電圧を意味する。
【００５０】
これにより、ウェル領域３０ｍにおいてワード線３３ｉに接続された消去対象バイトのメモリセルは、そのメモリゲート電極３３と基板（ウェル領域）との間にＶｐｐ＋Ｖｐｗの電位差（９Ｖ）が加わり、シリコンナイトライド膜３２中から電子がシリコン基板（ウェル領域３０ｍ）へ引き抜かれると同時に正孔がシリコンナイトライド膜３２中に注入されて消去状態とされる。この消去状態においてメモリゲート電極から見た閾値電圧は低くされ、特に制限されないが、ここではディプレッションタイプになるようにされる。ディプリートさせるには、消去時間を長くすればよいが、ウェーハプロセス段階でウェル領域に対する不純物濃度を予め制御しておけば好都合である。一方、それ以外の非選択メモリセルにはスイッチゲート電極３６，３７を介してデータ線４３，４４，４５からチャネルに６Ｖが供給され、消去が抑止される。
【００５１】
図７、図８には図６の回路構成において書き込み動作に必要な電圧印可状態が例示され、図７はスイッチゲート３６側のソースサイドに書き込みを行う場合を示し、図８はスイッチゲート３７側のソースサイドに書き込みを行う場合を示す。
【００５２】
図７の場合、ウェル領域３０ｍ，３０ｎ及び非選択行のワード線３３ｈ，３３ｊ，３３ｋを−Ｖｐｗ（−３Ｖ）に、非選択行のスイッチ制御線３６ｈ，３７ｈ、３６ｊ，３７ｊ、３６ｋ，３７ｋを０Ｖに保ち、非選択列のデータ線４３ｈ，４４ｈ，４５ｈ、４３ｊ，４４ｊ，４５ｊ、４３ｋ，４４ｋ，４５ｋにＶｐｐ（６Ｖ）を印加する。そして、選択行のワード線３３ｉをＶｐｐ、選択列のデータ線４４ｉ，４５ｉを０Ｖ、選択列のデータ線４３を６Ｖ、選択メモリセルのソース側に接続されたスイッチ制御線３６ｉをＶｐｓ（１．８Ｖ）、選択メモリセルのドレイン側に接続されたスイッチ制御線３７ｉをＶｐｐ’（７．５Ｖ)とする。
【００５３】
上記電圧条件における書き込み対象はメモリセルＭＣｘのゲート窒化膜の楕円丸印が付されたソースサイドとされ、このソースサイドにはスイッチ制御線３６ｉで絞られたチャネルにデータ線４４ｉから電子が流れ込み、これがメモリゲート電極３３ｉの高電位により加速されて注入される。Ｖｐｓはスイッチゲート電極３６から成るサイドゲートトランジスタの閾値電圧より僅かに高く設定することで低電流書込みが実現される。
【００５４】
図７において書き込み対象メモリセルＭＣｘとワード線３３ｉ及びデータ線４４ｉを共有する隣のメモリセルＭＣｗはデータ線４５ｉが０Ｖにされてチャネル電流の供給が断たれることにより書き込み阻止されてる。メモリセルＭＣｗに対しても前記メモリセルＭＣｘと同じソースサイドに書き込みを行いたければ、データ線４５ｉを６Ｖに制御すればよい。一方、前記書き込み対象メモリセルＭＣｘとデータ線４３ｉ，４４ｉを共有していてもワード線及びスイッチ制御線の異なるメモリセルＭＣｙ，ＭＣｚ，…は夫々のスイッチ制御線を介してチャネルとデータ線が非導通状態になるように０Ｖに制御されているから、データ線４３ｉ，４４ｉにどのような電圧が印加されてもその非導通状態が維持される。したがって、ワード線を及びスイッチ制御線を共有する複数個のメモリセルに対しては、同一ソースサイドに対してまとめて書き込み及び書き込み阻止を行うことができる。要するに、バイトのような複数ビット単位の書き込みが可能である。
【００５５】
メモリセルＭＣｘの下側のソースサイドから電子を注入する図８の場合は、ソース・ドレインを入換えるためにスイッチ制御線３６ｉ，３７ｉの電位を図７とは逆にすると共に、データ線４３ｉ，４４ｉの電位を図７とは逆にする。図８ではデータ線４４ｉを共有する隣のメモリセルＭＣｗに対しては書き込み阻止しているので、データ線４５ｉはデータ線４４ｉと同電位の６Ｖにされる。
【００５６】
図９、図１０には図６の回路構成において読み出し動作に必要な電圧印可状態が例示され、図９はスイッチゲート３６側のソースサイドの記憶情報を読み出す場合を示し、図１０はスイッチゲート３７側のソースサイドの記憶情報を読み出す場合を示す。
【００５７】
図９及び図１０において、ウェル領域３０ｍ、３０ｎと全てのワード線３３ｈ〜３３ｋ、非選択行のスイッチ制御線３６ｈ，３７ｈ、３６ｊ，３７ｊ、３６ｋ，３７ｋ、そして非選択列のデータ線４３ｊ，４４ｊ，４５ｊ、４３ｋ，４４ｋ，４５ｋを、夫々０Ｖにする。スイッチゲート３６側のソースサイドの記憶情報を読み出す図９の場合には、データ線４３ｈ，４５ｈ、４３ｉ，４５ｉにＶＲ（１．８Ｖ）、データ線４４ｈ，４４ｉに０Ｖを印し、スイッチ制御線３６ｉをＶＲＳ（３Ｖ），３７ｉをＶＲＤ（４．５Ｖ）とすることにより、４個のメモリセルの楕円丸印の位置がソース、反対側がドレインとなる電圧状態が形成される。このとき、図９の楕円丸印のソースサイドに電子が注入（書き込み）されていればドレインからソースに電流が流れず、電子が放出（消去）されていればドレインからソースに電流が流れる。この相違が後で説明するセンスアンプで検出されて、読み出しデータの論理値が判定される。スイッチゲート３７側のソースサイドの記憶情報を読み出す図１０の場合にはソース・ドレインが入れ替るようにデータ線４３ｈ，４４ｈ，４５ｈ、４３ｉ，４４ｉ，４５ｉ及びスイッチ制御線３６ｉ，３７ｉの電圧を切替えればよい。
【００５８】
読み出し動作において、ドレイン側スイッチゲート制御線電圧ＶＲＤを高くするとドレイン側のチャネル電位がＶＲＤとドレイン電圧により定まってゲート窒化膜３２中の蓄積電荷の影響をあまり受けなくなるのでソース側の電荷注入／放出状態による読出し余裕を大きくすることができる。
【００５９】
《書き込み・読み出し系回路》
図１１及び図１２にはバイト単位の書き込み、読み出しの最小単位回路が例示される。図１１は図７及び図９のソースサイドに対する書き込み及び読み出し動作（サイクル１）を想定した時のセンスアンプ及びライトアンプの接続態様を例示し、図１２は図８及び図１０のソースサイドに対する書き込み及び読み出し動作（サイクル２）を想定した時のセンスアンプ及びライトアンプの接続態様を例示する。
【００６０】
データ線４３ｈ，４５ｈ，４３ｉ，４５ｉのカラムスイッチＴ１及びデータ線４４ｈ，４４ｉのカラムスイッチＴ４はバイト単位のカラム選択信号ＹＳｉでスイッチ制御される。図示はしないが他のデータ線に対してもバイト単位のカラムスイッチが設けられ、それらカラムスイッチはバイト単位でコモンデータ線ＣＤ１〜ＣＤ６に接続される。カラム選択信号ＹＳｉはカラムデコーダ５２で生成される。３３ｉに代表されるワード線や３６ｉ，３７ｉで代表されるスイッチゲート制御線の駆動信号はロウデコーダ５５で生成される。
【００６１】
センスアンプ５０及びライトアンプ５１は一部のコモンデータ線ＣＤ１，ＣＤ３，ＣＤ４，ＣＤ６に対応して配置され、コモンデータ線ＣＤ２，ＣＤ５には選択的な電圧Ｖｐ０がプリチャージ可能にされる。例えばコモンデータ線ＣＤ１に関する構成を代表として説明する。コモンデータ線ＣＤ１はセレクタＳ１を介して選択的な電圧Ｖｐ１でプリチャージ可能にされ、或はセレクタＳ１を介してセンスアンプ５０の入力端子に接続される。センスアンプ５０は活性化信号ＳＥでその動作が指示されると参照レベルＶｒｅｆに対する入力信号の差電圧に応じた信号を差動増幅で出力する。その差動増幅の反転出力Ｄｏ＿又は非反転出力ＤｏがセレクタＳ２で選択され、出力ゲートＴ３を介し、信号Ｄ１として出力される。非反転信号Ｄ１又は反転信号Ｄ１＿は入力セレクタＳ３で選択されライトアンプ５１に供給される。ライトアンプ５１は制御信号ＷＥで活性化されることにより入力データに従ってコモンデータ線ＣＤ１を駆動する。φ１はセレクタＳ１の選択信号、φ2はセレクタＳ２，Ｓ３の選択信号である。５３は動作に応じて電圧Ｖｐ０，Ｖｐ１を形成するプリチャージ回路、５４は制御信号φ1，φ２，ＳＥ，ＷＥ，ＷＥ＿等を生成するタイミングジェネレータである。
【００６２】
図１３には図１１及び図１２の回路構成による消去、書き込み、及び読み出し動作のタイミングチャートが示される。書き込み及び読み出し対象はウェル領域３０ｍのワード線３３ｉを共有する４個のメモリセルに格納されるべきバイトデータとされる。
【００６３】
消去動作では電圧Ｖｐ０，Ｖｐ１及びウェル電位ＷＬがＶｐｐ（６Ｖ）にされる。
【００６４】
書き込みのサイクル１ではデータ線４４ｈ，４４ｉ側をソースサイドとしてホットエレクトロン注入を行うから、Ｖｐ０を０Ｖとし、書込みデータＤ１〜Ｄ４に応じてＣＤ１，ＣＤ３，ＣＤ４，ＣＤ６を６Ｖ（書き込み実行）又は０Ｖ（書き込み阻止）にする。書き込みのサイクル２ではデータ線４３ｈ，４５ｈ，４３ｉ，４５ｉ側をソースサイドとしてホットエレクトロン注入を行うから、Ｖｐ０を６Ｖとし、書込みデータＤ１＿〜Ｄ４＿に応じてＣＤ１，ＣＤ３，ＣＤ４，ＣＤ６を６Ｖ（書き込み阻止）又は０Ｖ（書き込み実行）にする。
【００６５】
読み出しのサイクル１ではデータ線４４ｈ，４４ｉ側のソースサイドの記憶情報を読み出すから、電圧Ｖｐ０を０Ｖ、電圧Ｖｐ１をＶＲ（１．８Ｖ）としてデータ線４３ｈ，４４ｈ，４５ｈ，４３ｉ，４４ｉ，４５ｉのプリチャージを行う。この時のセレクタＳ１，Ｓ２、Ｓ３のスイッチ状態は図１１の通りである。その後、スイッチＳ１の選択状態をセンスアンプ５０側に切替え、スイッチ制御線３６ｉ（ＳＷ１），３７ｉ（ＳＷ２）を選択レベルＶＲＳ，ＶＲＤに切替え、メモリセルのドレインからソースに電流が流れるか（データ線４３ｈ，４５ｈ，４３ｉ，４５ｉからチャージが引き抜かれるか）をセンスアンプ５０で検出する。読み出しのサイクル２ではデータ線４３ｈ，４５ｈ，４３ｉ，４５ｉ側のソースサイドの記憶情報を読み出すから、今度は逆に、電圧Ｖｐ０をＶＲ（１．８Ｖ）、電圧Ｖｐ１を０Ｖとしてデータ線４３ｈ，４４ｈ，４５ｈ，４３ｉ，４４ｉ，４５ｉのプリチャージを行う。この時のセレクタＳ１，Ｓ２、Ｓ３のスイッチ状態は図１２の通りである。その後、スイッチＳ１の選択状態をセンスアンプ５０側に切替え、スイッチ制御線３６ｉ（ＳＷ１），３７ｉ（ＳＷ２）を選択レベルＶＲＳ，ＶＲＤに切替え、メモリセルのドレインからソースに電流が流れるか（データ線４４ｈ，４４ｉからチャージが引き抜かれるか）をセンスアンプ５０で検出する。
【００６６】
図１１、図１２の構成によれば、４３ｈと４４ｈのようにメモリセルの両側に夫々接続するデータ線ペアに１個のセンスアンプを共用させるから、センスアンプの数を減らせることによるチップ占有面積の低減に寄与する。
【００６７】
《別のＭＯＮＯＳメモリセル構造》
図１４にはソースサイド注入方式によるマルチストレージ形態の別の不揮発性メモリセルの断面構造が例示される。図１５は図１４の断面構造を持つ２個の不揮発性メモリセルを最小単位として構成される平面レイアウトを示す。同図に示されるメモリセルの基本的な構造は図１と同じであるが、ｐ型ウェル領域３０を形成した後、最初に第１層目ポリシリコンでスイッチゲート電極３６，３７を形成した後に、ゲート窒化膜３２を有するＭＯＮＯＳ構造を形成する、という点で相違する。図１５の構造の場合、スイッチゲート電極３６，３７の間隔を最小加工寸法にしても、その上にゲート窒化膜３２及びメモリゲート電極３３を形成するのに多少のマスクずれを生じても支障ない。これに比べて、図１の構造では、メモリゲート電極３３上でのスイッチゲート電極３６と３７との間隔を最小加工寸法とするにはメモリゲート電極３３の幅を最小加工寸法Ｆ以上にしておかなければならず、しかもマスク合わせのずれが層間絶縁膜４０の厚さに影響するため、マスク合わせ余裕が必要になる。結果として、図１５のデバイス構造によれば、ポリシリコン第１層目と第２層目のマスク合せ余裕も必要ないため、メモリセルサイズを図１の構造よりも縮小することが可能になる。しかも、マスク合せずれに伴うメモリセル両サイドの構造に非対称性がなくなり、１個のメモリセルにおける双方のビットの動作特性ばらつきを減少させることができる。
【００６８】
《高濃度不純物領域付加型第１ＭＯＮＯＳメモリセル構造》
図１６にはソースサイド注入方式によるマルチストレージ形態の更に別の不揮発性メモリセルの断面構造が例示される。同図に示される不揮発性メモリセルは、図１のメモリセル構造に対し、ゲート窒化膜３２の両端直下に位置するウェル領域３０にｐ型高濃度不純物領域６０を設けた点が相違される。このような高濃度不純物慮域６０を形成しておくと、書込み時に、ウェル領域３０に負電圧(―Ｖｐｗ）を印加、すなわちウェル領域３０に逆方向の基板バイアス電圧を与えれば、高濃度不純物領域６０のところでゲート絶縁膜及びゲート窒化膜の界面に垂直な向きに強電界が形成される。すなわち図１７のエネルギーバンド図を参照すると、高濃度不純物領域６０の無いｂ−ｂ’方向及びｃ−ｃ’方向に比べて、高濃度不純物領域６０の有るａ−ａ’方向では変化が急峻になっており、これは縦方向の電界強度が増していることを意味する。これにより、高濃度不純物領域６０直下でホールがウェル領域３０に引き込まれ、結果として２次電子が発生し、メモリセルのソースから供給される電子と共にその２次電子もゲート窒化膜３２に注入される。これにより、メモリゲート電極３３とソース側の信号電極３８との間の電界が小さくても、短時間でホットエレクトロンを生成してゲート窒化膜３２に注入することができる。したがって、メモリセルに供給すべき書き込み電流を減らすことができるので低消費電力を促進でき、書き込み時間の短縮も可能になる。その上、メモリゲート電極３３とソース側信号電極３８との間の電界も小さくできるので、スイッチゲート電極３６（３７）とゲート窒化膜３２との間の絶縁膜４０にソースサイドから電子が注入される確率も下がり、メモリセルの書き換え耐性も向上する。特に高濃度不純物領域６０はゲート窒化膜３２の下でウェル領域３０に局部的に設けられているだけであるから、ソースやドレインの接合耐圧を劣化させずに逆方向基板バイアス電圧を印加することができる。
【００６９】
《第１ＭＯＮＯＳメモリセル構造の製法》
図１６に例示されるメモリセルを有する半導体装置の製造方法を図１８乃至図２４を参照しながら説明する。
【００７０】
先ず、図１８に例示されるように、単結晶シリコン基板上にフィールド酸化膜６１と酸化膜６２を形成しｐ型のウェル領域（第１半導体領域）３０を構成する。
【００７１】
次に、図１９に示されるように、メモリ形成領域の酸化膜６２を開口し熱酸化によりトンネル酸化膜（第１絶縁膜）６３、シリコン窒化膜（第２絶縁膜）６４、酸化膜６５、及びポリシリコン６６を順に堆積してＭＯＮＯＳ構造を形成する。
【００７２】
次に、図２０に示されるように、前記ポリシリコン６６を加工してメモリゲート電極（第１導体片）３３を形成する。その後、メモリゲート電極３３をマスクにして、メモリゲート電極３３の内側に向けて斜めにボロン（Ｂ）をイオン注入し、続いてヒ素（Ａｓ）を垂直に注入する。これにより、前記ＭＯＮＯＳ構造を成すメモリゲート電極３３両端部直下のウェル領域にｐ型の高濃度不純物領域（第２半導体領域）６０を形成する。上述の通り、斜めにボロン（Ｂ）をイオン注入し、続いてヒ素（Ａｓ）を垂直に注入するから、ボロンのイオン注入によるｐ型の高濃度不純物領域がメモリゲート電極３３の外側にはみ出しも、そのはみ出した部分のｐ型不純物濃度をヒ素注入によって後から修正でき、これによって、高濃度不純物領域６０を高精度に作ることができる。
【００７３】
その後、図２１に示されるように、窒化膜６４、酸化膜６５を除去し、熱酸化膜（第３絶縁膜）６７（４０）を形成した後、周辺トランジスタ領域に薄いゲート熱酸化膜６８を形成し、その上から、ポリシリコン６９を全体的に堆積する。
【００７４】
そして、図２２に例示されるように、前記ポリシリコン６９を加工することによりスイッチゲート電極（第２及び第３導体片）３６，３７及び周辺ＭＯＳトランジスタのゲート電極7０を形成する。
【００７５】
図２３に例示されるように、前記スイッチゲート電極３６，３７及びゲート電極７０に側壁スペーサを形成後、ソース電極及びドレイン電極とされるｎ型不純物領域例えばｎ型拡散領域が形成され、不揮発性メモリの前記信号電極３８，３９及び周辺ＭＯＳトランジスタの信号電極７１，７２が形成される。
【００７６】
その後、図２４に例示されるように、全体に層間絶縁膜７３を堆積し、その表面を平坦化した後、層間絶縁膜にコンタクト孔を開口し、メタル配線７４を形成する。
【００７７】
《高濃度不純物領域付加型第２ＭＯＮＯＳメモリセル構造》
図２５にはソースサイド注入方式によるマルチストレージ形態の更に別の不揮発性メモリセルの断面構造が例示される。同図に示される不揮発性メモリセルは、図１４のメモリセル構造に対し、ゲート窒化膜３２の両端直下に位置するウェル領域３０にｐ型高濃度不純物領域８０を設けた点が相違される。このような高濃度不純物領域８０を形成しておくと、図１６と同様に、書込み時に、ウェル領域３０に逆方向の基板バイアス電圧を与えれば、高濃度不純物領域８０のところでゲート絶縁膜及びゲート窒化膜の界面に垂直な向きに強電界が形成され、メモリゲート電極３３とソース側の信号電極３８との間の電界が小さくても、短時間でホットエレクトロンを生成してゲート窒化膜３２に注入することができる。したがって、メモリセルに供給すべき書き込み電流を減らすことができるので低消費電力を促進でき、書き込み時間の短縮も可能になる。その上、メモリゲート電極３３とソース側信号電極３８との間の電界も小さくできるので、スイッチゲート電極３６（３７）とメモリゲート電極３３との間の領域にソースサイドから電子が注入される確率も下がり、メモリセルの書き換え耐性も向上する。特に高濃度不純物領域８０はゲート窒化膜３２の下でウェル領域３０に局部的に設けられているだけであるから、ソースやドレインの接合耐圧を劣化させずに逆方向基板バイアス電圧を印加することができる。
【００７８】
《第２ＭＯＮＯＳメモリセル構造の製法》
図２５に例示されるメモリセルを有する半導体装置の製造方法を図２６乃至図３２を参照しながら説明する。
【００７９】
先ず、図２６に例示されるように、単結晶シリコン基板上にフィールド酸化膜６１と酸化膜６２を形成しｐ型のウェル領域（第１半導体領域）３０を構成する。
【００８０】
酸化膜６２を除去し、図２７のように、スイッチゲート絶縁膜８４及び周辺ＭＯＳトランジスタゲート酸化膜８１を形成した後、ポリシリコンを堆積、加工してスイッチゲート電極（第１導体片）３６，３７及び周辺ＭＯＳトランジスタのゲート電極８２を形成する。
【００８１】
次に、図２８に例示されるようにゲート電極３６，３７，８２に側壁スペーサ８３，８３Ａを形成後、側壁スペーサ８３Ａ（第１絶縁膜）の間に挟まれた領域にボロン（Ｂ）を垂直にイオン注入し、スイッチゲート電極３６，３７の間にｐ型の高濃度不純物領域８０を形成する。前記側壁スペーサ８３，８３Ａの形成は、表面全体に絶縁膜を堆積し、前記絶縁膜に異方性エッチングを施し、前記ゲート電極３６，３７，８２の側壁に選択的に前記スペーサを残せばよい。
【００８２】
図２９のように、側壁スペーサ８３、８３Ａを除去した後、トンネル酸化膜８６、シリコン窒化膜８７、酸化膜８８を形成し、その上から全体にポリシリコン膜８９を堆積する。
【００８３】
次に、図３０のように、ポリシリコン膜８９を加工し、残ったポリシリコン膜８９をマスクとして、酸化膜８８及びシリコン窒化膜８７を部分的に除去し、残った部分でシリコン窒化膜３２及びメモリゲート電極（第２導体片）３３が構成される。前記シリコン窒化膜３２及びメモリゲート電極３３はスイッチゲート電極３６，３７に重なっていてその外方に飛び出さなければ何ら支障はない。要するに、第１層目ポリシリコン膜で成るスイッチゲート電極３６，３７の間隔寸法に関しては高い加工精度を要するが、第１層目ポリシリコン膜に対する第２層目ポリシリコン膜のマスク合わせには高精度を要しない。
【００８４】
その後、図３１に示されるように、側壁スペーサを形成後、ソース電極及びドレイン電極とされるｎ型不純物領域例えばｎ型拡散領域が形成され、不揮発性メモリの前記信号電極３８，３９及び周辺ＭＯＳトランジスタの信号電極９１，９２が形成される。
【００８５】
更に、図３２に例示されるように、全体に層間絶縁膜９３を堆積し、その表面を平坦化した後、層間絶縁膜にコンタクト孔を開口し、メタル配線９４を形成する。
【００８６】
《消去の別の例》
図３３には消去の別に例が示される。同図に示される例は、ウェル領域の電位を０Vとしたまま、消去側ビットのサイドゲートにＶｐｐ’、データ線にＶｐｐを印加して消去を行う。ウェル領域を細かく分離しなくても最小２ビット単位の消去が可能となり、チップ占有面積の縮小に寄与する。
【００８７】
図３４には消去の更に別の例が示される。トンネル酸化膜を３ｎｍ以上にすることによりシリコン基板からのトンネル注入を抑止して、ポリシリコンゲートへ電子を引き抜くことで消去を行うようにする。即ち、ウェル領域を０Vにしたまま、消去メモリセルのワード線にＶｐｐ、サイドゲートにＶｐｐ’を印加する。消去選択行中の非消去セルにはデータ線にＶｐｐを印加し、消去を抑止する。ウェル分離をすることなくして４ｂｉｔ単位の消去が可能となり、チップ占有面積の縮小に寄与する。図３４の消去方式は図３３の場合よりも消去ディスターブが少ない。
【００８８】
図３３及び図３４の消去を行う場合には、図３５及び図３６に例示されるように、８ビット単位でウェル領域を分離する必要がないから図４及び図５のような前記ｎ型ウェル領域４８が不要である。
【００８９】
《平面レイアウトの別の例》
図３７には図２の最小単位に対する平面レイアウトの別の例が示される。同図に示されるレイアウトは、図２の単位パターンを図の縦方と共に横方法においても隣同士上下反転させて並列されている。要するに、横方向の信号電極３６，３７が隣同士交互に接続されて延在される。このレイアウト構成により、コンタクト孔４２が図３に比べて均一に分布される。したがって、コンタクト孔４２の加工余裕を増大させることができる。
【００９０】
図３８は図３７の平面レイアウトに対応される読み出しの最小単位回路が例示される。図３７の構成は図３に対して横方向の信号電極３６，３７が隣同士交互に接続されて延在される関係を有するから、図３８の回路構成は図１１の回路構成に対して左右の線データ線のソースとドレインの割り当てが相違される。すなわち、データ線４４ｈがメモリセルのソースに、データ線４３ｈ、４５ｈがメモリセルのドレインに接続されるとき、隣のデータ線４４ｉがメモリセルのドレインに、データ線４３ｉ、４５ｉがメモリセルのソースに接続されることになる。そのために、プリチャージ回路５３は電圧Ｖｐ０，Ｖｐ１，Ｖｐ２，Ｖｐ３を生成し、データ線４４ｈには電圧Ｖｐ０を、データ線４３ｈ，４５ｈには電圧Ｖｐ１を印加可能とし、、データ線４４ｉには電圧Ｖｐ２を、データ線４３ｉ，４５ｉには電圧Ｖｐ３を印加可能とする。
【００９１】
図３９には図３８の回路構成による消去、書き込み及び読み出し動作タイミングが例示される。図３８の回路構成は前述のようにメモリセルのソース・ドレインへのデータ線の接続割り当てが切替えられるから、書き込み動作では電圧Ｖｐ０と電圧Ｖｐ２はサイクル１とサイクル２で逆相で変化される。同様に、読み出し動作では電圧Ｖｐ０，Ｖｐ１とＶＰ２、Ｖｐ３とが逆相で変化される。
【００９２】
《ＩＣカードへの応用》
図４０には前記不揮発性メモリセルＭＣを適用した不揮発性メモリＭＥＭが例示される。同図に示される不揮発性メモリＭＥＭは、特に制限されないが、図１１の回路構成に対応される。図４０において１００で示されるものは前記メモリセルＭＣがマトリクス配置されたメモリセルアレイである。メモリセルのワード線はワード線デコーダ５５Ａで選択駆動され、スイッチゲート制御線はスイッチデコーダ５５Ｂで選択駆動される。夫々のデコーダ５５Ａ，５５Ｂは図１１の回路５５に対応され、外部からアドレスバッファ１０５に供給されるアドレス信号をデコードし、デコード結果にしたがってワード線、スイッチゲート制御線を選択する。１０１で示される回路ブロックは前記スイッチＴ１，Ｔ４のアレイから成るカラム選択回路である。１０２で示される回路ブロックは前記スイッチＳ１，Ｓ２、Ｓ３、センスアンプ５０、及び書き込みアンプ５１のアレイである。１０３で示される回路ブロックはデータ入出力バッファであり、前記センスアンプ５０及び書き込みアンプ５１に接続可能にされる。不揮発性メモリＭＥＭの全体的なタイミング制御及び電源制御は、前記タイミング制御回路５４による機能以外をモード制御回路１０４が行う。前記タイミング制御回路５４及びモード制御回路１０４が不揮発性メモリＭＥＭの制御回路を構成する。
【００９３】
図４１には図４０に代表されるような不揮発性メモリＭＥＭを内蔵するマイクロコンピュータが示される。同図に示されるマイクロコンピュータＭＣＵは、ＣＰＵ１１０、外部インタフェース回路（ＩＯＰ）１１３、ＲＡＭ１１１、及び前記不揮発性メモリＭＥＭを有する。ＣＰＵは命令をフェッチして解読し、解読結果に従って演算処理を行う。例えば、ＩＣカード用のマイクロコンピュータを想定すると、セキュリティー制御のための積和演算ロジックなどを有している。ＲＡＭ１１１はＣＰＵ１１０のワーク領域若しくはデータ一次記憶領域として利用される。不揮発性メモリＭＥＭは前記ＣＰＵの動作プログラムを格納すると共に、データ情報の記憶領域として利用される。不揮発性メモリＭＥＭに対するアクセス制御はＣＰＵ１１０が行う。外部インタフェース回路１１３は外部からのコマンド入力やデータ入出力に利用される。
【００９４】
内蔵不揮発性メモリを前記不揮発性メモリＭＥＭのように全て電気的に書き換え可能にすることにより、一部の不揮発性メモリをマスクＲＯＭにする場合に比べて、記憶情報の書き換えが可能になるから、ＴＡＴ（ターン・アラウンド・タイム）若しくは設計期間の大幅縮小に寄与する。
【００９５】
また、図４２に例示されるように、内蔵不揮発性メモリの一部を前記メモリＭＥＭとし、残りを図４７及び図４８で説明したチップ占有面積の小さなメモリセルを備えた不揮発性メモリ１１４としてもよい。図４７及び図４８で説明したメモリセルの構造は図１４、図１５及び図２５と製造工程に互換性がある。図４２の構成により、内蔵不揮発性メモリの大容記憶量化を図ることが可能になる。
【００９６】
図４３には図４１又は図４２に例示されるマイクロコンピュータを適用したＩＣカード１３０が示される。同図に示されるＩＣカード１３０は接触型のＩＣカードであり、プラスチック製などのカード基板１２０に前記マイクロコンピュータＭＣＵが埋め込まれ、マイクロコンピュータＭＣＵのインタフェース回路１１３に図示を省略するカード基板内配線で接続されたカードインタフェース端子１２１が表面に露出して設けられる。カードインタフェース端子１２１はカードリーダやカードライタなどを有する図示を省略するカード端末装置内部のリード端子と接触して情報伝達に利用される。
【００９７】
図４４には図４１又は図４２に例示されるマイクロコンピュータを適用した別のＩＣカード１３１が示される。同図に示されるＩＣカード１３１は非接触型のＩＣカードであり、プラスチック製などのカード基板１２０に、前記マイクロコンピュータＭＣＵの他に、前記マイクロコンピュータＭＣＵの前記外部インタフェース回路１１３に接続する高周波インタフェース回路１２２、及び前記高周波インタフェース回路１２２に接続されるアンテナ１２３が設けられて構成される。図４４ではカード基板１２０の表面保護蓋を取り外した状態を示している。非接触ＩＣカードの場合には、例えば交流磁界による電力伝送、電磁誘導による情報通信を、非接触で行うことができる。非接触で電力供給が行なわれる性質上、前述の通り書き込み電流を小さく出来得る前記メモリセルＭＣを搭載した不揮発性メモリＭＥＭを用いているから、非接触ＩＣカードに最適である。
【００９８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９９】
例えば、不揮発性メモリセルはｎチャネル型に限定されず、ｐチャネル型であってもよい。また、不揮発性メモリセルに対する消去、書き込み、及び読み出しのための電圧印加態様は上記に限定されず、デバイスプロセス、サイズ或は耐圧などとの関係で適宜変更可能である。また、メモリセルはＭＯＮＯＳ構造に限定されず、ＭＮＯＳ構造であってもよい。但しその場合にはＭＯＮＯＳ構造の場合よりもゲート窒化膜を相対的に厚く形成することが必要になる。また、メモリセルアレイの構成は図１１等のように隣接メモリセルの信号電極３８に同一データ線を共有させ、センスアンプの数を低減する構成に限定されない。信号電極３８，３９の夫々に別々のセンスアンプを割当ててデータ読み出しを行うようにしてもよい。また、非接触ＩＣカードへの適用を想定した時、電力伝送と情報通信の双方を電磁誘導で行ってもよい。また、電力伝送だけを非接触で行ってもよい。
【０１００】
本発明はＩＣカード用のマイクロコンピュータに適用する場合に限定されず、低消費電力、チップ占有面積低減などを必要とする種々のマイクロコンピュータ、その他のデータ処理ＬＳＩ、更にはメモリＬＳＩなどにも広く適用することができる。
【０１０１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１０２】
すなわち、ワード線とソース・ドレインとされる信号電極を同じ方向に延在させて不揮発メモリセルを構成するから、マルチストレージ形態のメモリセルを用いたメモリに対してバイト書替えのような複数ビット単位による書替えを実現することができる。
【０１０３】
ソースサイド注入方式で書き込みを行うから、マルチストレージ形態のメモリセルにおけるソースサイドからの書き込み電流を低減させることができる。
【０１０４】
チャネル部分に高濃度不純物領域を形成しておくから、書き込み時にチャネル部分を逆方向に基板バイアスすることにより、更に書き込み電流を少なくでき、その上、スイッチゲート電極とゲート窒化膜との間の絶縁膜にソースサイドから電子が注入されることを防止でき書き換え耐性を向上させることができる。
【０１０５】
オンチップのマルチストレージ形態のメモリセルによる電力消費という点で非接触ＩＣカードへの搭載に最適なマイクロコンピュータ若しくはデータプロセッサのような半導体装置を実現することができる。
【０１０６】
上記バイト書替えが可能であって書替え耐性の優れるマルチストレージ形態のメモリセルを比較的容易に製造することができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性メモリセルを例示する縦断面図である。
【図２】図１の不揮発性メモリセルの平面レイアウト図である。
【図３】図２の最小単位のメモリセルレイアウトを複数倍展開したメモリセルアレイの平面レイアウト図である。
【図４】図３のＡ−Ａ’断面図である。
【図５】図３のＢ−Ｂ’断面図である。
【図６】図３のレイアウトパターンに応ずる回路構成を消去動作のための電圧印可状態と共に例示する回路図である。
【図７】図６の回路構成において書き込み動作に必要な電圧印可状態としてスイッチゲート３６側のソースサイドに書き込みを行う場合を例示する回路図である。
【図８】図６の回路構成において書き込み動作に必要な電圧印可状態としてスイッチゲート３７側のソースサイドに書き込みを行う場合を例示する回路図である。
【図９】図６の回路構成において読み出し動作に必要な電圧印可状態として、スイッチゲート３６側のソースサイドの記憶情報を読み出す場合を例示する回路図である。
【図１０】図６の回路構成において読み出し動作に必要な電圧印可状態として、スイッチゲート３７側のソースサイドの記憶情報を読み出す場合を例示する回路図である。
【図１１】バイト単位の書き込み、読み出しの最小単位回路を例示すると共に、図７及び図９のソースサイドに対する書き込み及び読み出し動作（サイクル１）を想定した時のセンスアンプ及びライトアンプの接続態様を例示する回路図である。
【図１２】バイト単位の書き込み、読む出しの最小単位回路を例示すると共に、図８及び図１０のソースサイドに対する書き込み及び読み出し動作（サイクル２）を想定した時のセンスアンプ及びライトアンプの接続態様を例示する回路図である。
【図１３】図１１及び図１２の回路構成による消去、書き込み、及び読み出し動作のタイミングチャートである。
【図１４】ソースサイド注入方式によるマルチストレージ形態の別の不揮発性メモリセルの構造を例示する断面図である。
【図１５】図１４の断面構造を持つ２個の不揮発性メモリセルを最小単位として構成される平面レイアウトの構成図である。
【図１６】ソースサイド注入方式によるマルチストレージ形態の更に別の不揮発性メモリセルとしてチャネル部分に高濃度不純物領域を有するメモリセル構造を例示する断面図である。
【図１７】図１６のａ−ａ’、ｂ−ｂ’、ｃ−ｃ’断面部分のエネルギーバンド図である。
【図１８】図１６に例示されるメモリセルを有する半導体装置の製造方法の一つの過程を例示する縦断面図である。
【図１９】図１６に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２０】図１６に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２１】図１６に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２２】図１６に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２３】図１６に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２４】図１６に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２５】ソースサイド注入方式によるマルチストレージ形態の更に別の不揮発性メモリセルとしてチャネル部分に高濃度不純物領域を有するメモリセル構造を例示する断面図である。
【図２６】図２５に例示されるメモリセルを有する半導体装置の製造方法の一つの過程を例示する縦断面図である。
【図２７】図２５に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２８】図２５に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図２９】図２５に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図３０】図２５に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図３１】図２５に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図３２】図２５に例示されるメモリセルを有する半導体装置の製造方法の次の過程を例示する縦断面図である。
【図３３】消去の別の例を示す回路図である。
【図３４】消去の更に別の例を示す回路図である。
【図３５】図３３及び図３４の消去を行う場合のメモリセルアレイにおける一方の信号電極を縦断する構造の断面図である。
【図３６】図３３及び図３４の消去を行う場合のメモリセルアレイにおける他方の信号電極を縦断する構造の断面図である。
【図３７】図２の最小単位に対する平面レイアウトの別の例を示す平面図である。
【図３８】図３７の平面レイアウトに対応される読み出しの最小単位回路を例示する回路図である。
【図３９】図３８の回路構成による消去、書き込み及び読み出し動作を例示するタイミングチャートである。
【図４０】マルチストレージ形態の不揮発性メモリセルを適用した不揮発性メモリの概略ブロック図である。
【図４１】図４０に代表される不揮発性メモリを内蔵するマイクロコンピュータの一例を示す概略ブロック図である。
【図４２】図４０に代表される不揮発性メモリを内蔵するマイクロコンピュータの別の例を示す概略ブロック図である。
【図４３】図４１又は図４２に例示されるマイクロコンピュータを適用した接触型のＩＣカードを例示する概略平面図である。
【図４４】図４１又は図４２に例示されるマイクロコンピュータを適用した非接触型のＩＣカードを例示する概略平面図である。
【図４５】従来のＭＯＮＯＳ構造のマルチストレージ形態の不揮発性メモリセルの構造説明図である。
【図４６】図４５のメモリセルに対する消去、ライト、リード動作時の電圧印加状態を例示する回路図である。
【図４７】本出願人による先の出願に係る本発明者が検討したソースサイド注入形態のマルチストレージ型不揮発性メモリセルの概略的を示す構造説明図である。
【図４８】図４７のメモリセルに対する消去、ライト、リード動作時の電圧印加状態を例示する回路図である。
【符号の説明】
３０，３０ｍ，３０ｎ ウェル領域
３１ ゲート酸化膜
３２ ゲート窒化膜
３３ メモリゲート電極
３６，３７ スイッチゲート電極
３８，３９ 信号電極
４０ 層間絶縁膜
ＭＣ，ＭＣｘ，ＭＣｙ，ＭＣｚ，ＭＣｗ 不揮発性メモリセル
３３ｈ，３３ｉ，３３ｊ，３３ｋ ワード線
３６ｈ，３６ｉ，３６ｊ，３６ｋ スイッチ制御線
３７ｈ，３７ｉ，３７ｊ，３７ｋ スイッチ制御線
４３ｈ，４４ｈ，４５ｈ データ線
４３ｉ，４４ｉ，４５ｉ データ線
４３ｊ，４４ｊ，４５ｊ データ線
４３ｋ，４４ｋ，４５ｋ データ線
５０ センスアンプ
５１ ライトアンプ
Ｖｐ０，Ｖｐ１，Ｖｐ２，Ｖｐ３ プリチャージ電圧
５３ プリチャージ回路
５４ タイミング制御回路
６０，８０ 高濃度不純物領域
ＭＥＭ 不揮発性メモリ
ＭＣＵ マイクロコンピュータ
１１０ ＣＰＵ
１１３ 外部入出力ポート
１２０ カード基板
１２１ カードインタフェース端子
１２２ 高周波インタフェース回路
１２３ アンテナ
１３０ 接触型ＩＣカード
１３１ 非接触型ＩＣカード
Claims (16)
- 半導体基板に形成された第１半導体領域上に複数個の不揮発性メモリセルを有し、
前記不揮発性メモリセルは、前記第１半導体領域の表面に第１及び第２ゲート絶縁膜を介してメモリゲート電極が形成され、その両側の前記第１半導体領域上に第３ゲート絶縁膜を介して第１及び第２スイッチゲート電極が形成され、前記夫々のスイッチゲート電極下近傍の前記第１半導体領域にソース又はドレイン電極とされる第１及び第２信号電極が形成され、前記メモリゲート電極と前記第１及び第２スイッチゲート電極が夫々第１方向に延在され、
前記複数個の不揮発性メモリセルのそれぞれは、前記メモリゲート電極下の前記第２ゲート絶縁膜の前記第１スイッチゲート電極に近い側の第１領域に蓄積されている電荷の量に応じた第１書込状態と、前記第２ゲート絶縁膜の前記第２スイッチゲート電極に近い側の第２領域に蓄積されている電荷の量に応じた第２書込状態とにより、複数ビット情報を記憶可能とし、
さらに、前記不揮発性メモリセルを制御する制御回路を有し、
前記制御回路は、
前記不揮発性メモリセルを前記第１書込状態の電荷蓄積状態とするために、前記第１スイッチゲート電極に第１電圧を印加し、前記第２スイッチゲート電極に前記第１電圧よりも高い第２電圧を印加し、前記メモリゲート電極に前記第１電圧よりも高い第３電圧を印加し、前記第２スイッチゲート電極側にある前記第２信号電極から前記第１スイッチゲート電極側にある前記第１信号電極に向かって前記第１半導体領域を電流が流れるように前記第１及び第２信号電極に電圧を印加することにより前記第１領域に蓄積される電荷の量を変更し、
前記不揮発性メモリセルを前記第２書込状態の電荷蓄積状態とするために、前記第１スイッチゲート電極に前記第２電圧を印加し、前記第２スイッチゲート電極に前記第１電圧を印加し、前記メモリゲート電極に前記第３電圧を印加し、前記第１スイッチゲート電極側にある前記第１信号電極から前記第２スイッチゲート電極側にある前記第２信号電極に向かって前記第１半導体領域を電流が流れるように前記第１及び第２信号電極に電圧を印加することにより前記第２領域に蓄積される電荷の量を変更するものであることを特徴とする半導体装置。 - 前記第１及び第２信号電極が結合され前記第１方向とほぼ直角な第２方向に延在される第１及び第２信号配線を有し、前記第１及び第２信号配線は第２方向に並列する複数個の前記不揮発性メモリセルに共有され、前記メモリゲート電極及び前記第１及び第２スイッチゲート電極は第１方向に並列する複数個の前記不揮発性メモリセルに共通化されて成るものであることを特徴とする請求項１記載の半導体装置。
- 第１方向に隣接して前記メモリゲート電極が共通とされる１対の前記不揮発性メモリセルは、前記第１又は第２信号電極の何れか一方が共通化され、他方が個別化されて、対応する前記第１及び第２信号配線に接続されて成るものであることを特徴とする請求項２記載の半導体装置。
- 前記１個の不揮発性メモリセルは、前記第１書込状態として前記第１領域に電荷が捕獲された第１状態、前記第１状態の捕獲電荷が減少された第２状態、前記第２書込状態として前記第２領域に電荷が捕獲された第３状態、又は前記第３状態の捕獲電荷が減少された第４状態に応じて、２ビットの情報を記憶可能であることを特徴とする請求項１乃至３の何れか１項記載の半導体装置。
- 前記第１半導体領域はウェル領域であり、前記メモリゲート電極と前記第１及び第２スイッチゲート電極を共有する複数個の前記不揮発性メモリセルは、電気的に分離された複数個の前記ウェル領域に分割配置され、
前記制御回路は、前記不揮発性メモリセルに記憶された情報を消去するために、前記ウェル領域と前記メモリゲート電極との間に電位差を与え前記第２ゲート絶縁膜から前記ウェル領域に電荷を放出させるものであることを特徴とする請求項１乃至３の何れか１項記載の半導体装置。 - 前記制御回路は、前記不揮発性メモリセルに記憶された情報を消去するために、前記第１又は第２スイッチゲート電極で選択される前記第１又は第２信号電極と前記第１半導体領域との間に電位差を与え前記第２ゲート絶縁膜から前記第１半導体領域に電荷を放出させるものであることを特徴とする請求項１乃至３の何れか１項記載の半導体装置。
- 前記制御回路は、前記不揮発性メモリセルに記憶された情報を消去するために、前記第１又は第２スイッチゲート電極で選択される前記第１又は第２信号電極と前記メモリゲート電極との間に電位差を与え前記第２ゲート絶縁膜から前記メモリゲート電極に電荷を放出させるものであることを特徴とする請求項１乃至３の何れか１項記載の半導体装置。
- 前記第１及び第２ゲート絶縁膜下の前記第１半導体領域に当該絶縁膜の幅寸法以下の幅をもって前記第１半導体領域と同極性の不純物を注入した高濃度不純物領域が形成されて成るものであることを特徴とする請求項１乃至３の何れか１項記載の半導体装置。
- 前記制御回路は、前記第２ゲート絶縁膜の前記第１領域又は前記第２領域に電荷を捕獲させて、前記不揮発性メモリセルを前記第１又は第２書込状態の電荷蓄積状態とするために、前記第１半導体領域に逆方向基板バイアス電位を与えるものであることを特徴とする請求項８記載の半導体装置。
- 前記制御回路は、
前記不揮発性メモリセルの前記第１状態又は第２状態のいずれかにより決定される１ビットの記憶情報を読み出すために、前記第２スイッチゲート電極で選択される前記第２信号電極の電位を前記第１スイッチゲート電極で選択される前記第１信号電極の電位よりも高くし、
前記不揮発性メモリセルの前記第３状態又は第４状態のいずれかにより決定される別の１ビットの記憶情報を読み出すために、前記第１スイッチゲート電極で選択される前記第１信号電極の電位を前記第２スイッチゲート電極で選択される前記第２信号電極の電位よりも高くするものであることを特徴とする請求項４記載の半導体装置。 - 前記不揮発性メモリセルの前記第１信号電極に第１信号配線が接続され、前記不揮発性メモリセルの前記第２信号電極に第２信号配線が接続され、
前記第１信号配線及び前記第２信号配線をプリチャージ可能なプリチャージ回路及び前記第１信号配線のレベル変化を検出するセンスアンプを有し、
前記制御回路は、リードアドレスに応じて前記第１又は第２信号電極の何れか一方を高電位に他方を低電位とするように前記プリチャージ回路にプリチャージ動作させ、プリチャージ完了後、前記センスアンプに前記第１信号配線におけるレベル変化の有無を検出させるものであることを特徴とする請求項１記載の半導体装置。 - 半導体基板に形成された第１半導体領域に複数個の不揮発性メモリセルを有し、
前記不揮発性メモリセルは、前記第１半導体領域上に積層された第１及び第２ゲート絶縁膜、前記第２ゲート絶縁膜の上に形成されたメモリゲート電極、前記メモリゲート電極の両側の前記第１半導体領域上に第３ゲート絶縁膜を介して形成された第１及び第２スイッチゲート電極、並びに前記夫々のスイッチゲート電極下近傍の前記第１半導体領域にソース又はドレイン電極として形成された第１及び第２信号電極を有し、
前記第２ゲート絶縁膜は窒化珪素から成り、
前記メモリゲート電極は第１層目多結晶珪素から成り、
前記第１及び第２スイッチゲート電極は第２層目多結晶珪素から成り、
前記メモリゲート電極と前記第１及び第２スイッチゲート電極は第１方向に延在され、
前記第１及び第２信号電極が結合される第１及び第２信号配線は前記第１方向とほぼ直角な第２方向に延在されて成り、
前記複数個の不揮発性メモリセルのそれぞれは、前記メモリゲート電極下の前記第２ゲート絶縁膜の前記第１スイッチゲート電極に近い側の第１領域に蓄積されている電荷の量に応じた第１書込状態と、前記第２ゲート絶縁膜の前記第２スイッチゲート電極に近い側の第２領域に蓄積されている電荷の量に応じた第２書込状態とにより、複数ビット情報を記憶可能とし、
さらに、前記不揮発性メモリセルを制御する制御回路を有し、
前記制御回路は、
前記不揮発性メモリセルを前記第１書込状態の電荷蓄積状態とするために、前記第１スイッチゲート電極に第１電圧を印加し、前記第２スイッチゲート電極に前記第１電圧よりも高い第２電圧を印加し、前記メモリゲート電極に前記第１電圧よりも高い第３電圧を印加し、前記第２スイッチゲート電極側の前記第２信号電極から前記第１スイッチゲート電極側の前記第１信号電極に向かって前記第１半導体領域を電流が流れるように前記第１及び第２信号電極に電圧を印加することにより前記第１領域に蓄積される電荷の量を増加させ、
前記不揮発性メモリセルを前記第２書込状態の電荷蓄積状態とするために、前記第１スイッチゲート電極に前記第２電圧を印加し、前記第２スイッチゲート電極に前記第１電圧を印加し、前記メモリゲート電極に前記第３電圧を印加し、前記第１スイッチゲート電極側の前記第１信号電極から前記第２スイッチゲート電極側の前記第２信号電極に向かって前記第１半導体領域を電流が流れるように前記第１及び第２信号電極に電圧を印加することにより前記第２領域に蓄積される電荷の量を増加させるものであることを特徴とする半導体装置。 - 半導体基板に形成された第１半導体領域に複数個の不揮発性メモリセルを有し、
前記不揮発性メモリセルは、前記第１半導体領域上に積層された第１及び第２ゲート絶縁膜、前記第２ゲート絶縁膜の上に形成されたメモリゲート電極、前記メモリゲート電極の両側の前記第１半導体領域上に第３ゲート絶縁膜を介して形成された第１及び第２スイッチゲート電極、並びに前記夫々のスイッチゲート電極下近傍の前記第１半導体領域にソース又はドレイン電極として形成された第１及び第２信号電極を有し、
前記第２ゲート絶縁膜は窒化珪素から成り、
前記第１及び第２スイッチゲート電極は第１層目多結晶珪素から成り、
前記メモリゲート電極は第２層目多結晶珪素から成り、
前記メモリゲート電極と前記第１及び第２スイッチゲート電極は第１方向に延在され、
前記第１及び第２信号電極が結合される第１及び第２信号配線は前記第１方向とほぼ直角な第２方向に延在されて成り、
前記複数個の不揮発性メモリセルのそれぞれは、前記メモリゲート電極下の前記第２ゲート絶縁膜の前記第１スイッチゲート電極に近い側の第１領域に蓄積されている電子の量に応じた第１書込状態と、前記第２ゲート絶縁膜の前記第２スイッチゲート電極に近い側の第２領域に蓄積されている電子の量に応じた第２書込状態とにより、複数ビット情報を記憶可能とし、
さらに、前記不揮発性メモリセルを制御する制御回路を有し、
前記制御回路は、
前記不揮発性メモリセルを前記第１書込状態の電子蓄積状態とするために、前記第１スイッチゲート電極に第１電圧を印加し、前記第２スイッチゲート電極に前記第１電圧よりも高い第２電圧を印加し、前記メモリゲート電極に前記第１電圧よりも高い第３電圧を印加し、前記第２スイッチゲート電極側の前記第２信号電極から前記第１スイッチゲート電極側の前記第１信号電極に向かって前記第１半導体領域を電流が流れるように前記第１及び第２信号電極に電圧を印加することにより前記第１領域に蓄積される電子の量を増加させ、
前記不揮発性メモリセルを前記第２書込状態の電子蓄積状態とするために、前記第１スイッチゲート電極に前記第２電圧を印加し、前記第２スイッチゲート電極に前記第１電圧を印加し、前記メモリゲート電極に前記第３電圧を印加し、前記第１スイッチゲート電極側の前記第１信号電極から前記第２スイッチゲート電極側の前記第２信号電極に向かって前記第１半導体領域を電流が流れるように前記第１及び第２信号電極に電圧を印加することにより前記第２領域に蓄積される電子の量を増加させるものであることを特徴とする半導体装置。 - 前記不揮発性メモリセルを記憶素子として備えるメモリ回路と、前記メモリ回路をアクセス可能なＣＰＵと、前記ＣＰＵに接続される外部インタフェース回路とを１個の半導体チップに有して成るものであることを特徴とする請求項１乃至１３の何れか１項記載の半導体装置。
- カード基板に、請求項１４記載の半導体装置、及び前記半導体装置の前記外部インタフェース回路に接続するカードインタフェース端子が設けられて成るものであることを特徴とするＩＣカード。
- カード基板に、請求項１４記載の半導体装置、前記半導体装置の前記外部インタフェース回路に接続する高周波インタフェース回路、及び前記高周波インタフェース回路に接続されるアンテナが設けられて成るものであることを特徴とするＩＣカード。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000362667A JP4058232B2 (ja) | 2000-11-29 | 2000-11-29 | 半導体装置及びｉｃカード |
| US09/988,725 US6653685B2 (en) | 2000-11-29 | 2001-11-20 | Nonvolatile memory device |
| TW090129065A TW535297B (en) | 2000-11-29 | 2001-11-23 | Semiconductor device, IC card and manufacturing method of the semiconductor device |
| KR1020010073722A KR20020042441A (ko) | 2000-11-29 | 2001-11-26 | 반도체장치, ｉｃ카드 및 반도체장치의 제조방법 |
| US10/245,293 US20030017672A1 (en) | 2000-11-29 | 2002-09-18 | Nonvolatile memory device |
| US10/676,158 US6936888B2 (en) | 2000-11-29 | 2003-10-02 | Nonvolatile memory device with multi-bit memory cells having plural side gates |
| US10/878,247 US7166508B2 (en) | 2000-11-29 | 2004-06-29 | Method for forming nonvolatile memory device including insulating film containing nitrogen (nitride) |
| KR1020060117337A KR20060131704A (ko) | 2000-11-29 | 2006-11-27 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000362667A JP4058232B2 (ja) | 2000-11-29 | 2000-11-29 | 半導体装置及びｉｃカード |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007219360A Division JP2008028410A (ja) | 2007-08-27 | 2007-08-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002164449A JP2002164449A (ja) | 2002-06-07 |
| JP4058232B2 true JP4058232B2 (ja) | 2008-03-05 |
Family
ID=18833903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000362667A Expired - Fee Related JP4058232B2 (ja) | 2000-11-29 | 2000-11-29 | 半導体装置及びｉｃカード |
Country Status (4)
| Country | Link |
|---|---|
| US (4) | US6653685B2 (ja) |
| JP (1) | JP4058232B2 (ja) |
| KR (2) | KR20020042441A (ja) |
| TW (1) | TW535297B (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4177329B2 (ja) | 2002-08-29 | 2008-11-05 | 株式会社ルネサステクノロジ | 半導体処理装置及びｉｃカード |
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| JP4795660B2 (ja) | 2004-09-29 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| JP5993479B1 (ja) | 2015-03-27 | 2016-09-14 | 株式会社フローディア | 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置 |
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| JP6266688B2 (ja) * | 2016-04-25 | 2018-01-24 | 株式会社フローディア | 不揮発性半導体記憶装置 |
| JP6175171B2 (ja) * | 2016-08-05 | 2017-08-02 | 株式会社フローディア | 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2000
- 2000-11-29 JP JP2000362667A patent/JP4058232B2/ja not_active Expired - Fee Related
-
2001
- 2001-11-20 US US09/988,725 patent/US6653685B2/en not_active Expired - Lifetime
- 2001-11-23 TW TW090129065A patent/TW535297B/zh not_active IP Right Cessation
- 2001-11-26 KR KR1020010073722A patent/KR20020042441A/ko not_active Ceased
-
2002
- 2002-09-18 US US10/245,293 patent/US20030017672A1/en not_active Abandoned
-
2003
- 2003-10-02 US US10/676,158 patent/US6936888B2/en not_active Expired - Lifetime
-
2004
- 2004-06-29 US US10/878,247 patent/US7166508B2/en not_active Expired - Lifetime
-
2006
- 2006-11-27 KR KR1020060117337A patent/KR20060131704A/ko not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US20020074594A1 (en) | 2002-06-20 |
| KR20020042441A (ko) | 2002-06-05 |
| US20030017672A1 (en) | 2003-01-23 |
| US7166508B2 (en) | 2007-01-23 |
| US20040241944A1 (en) | 2004-12-02 |
| JP2002164449A (ja) | 2002-06-07 |
| US20040065918A1 (en) | 2004-04-08 |
| KR20060131704A (ko) | 2006-12-20 |
| TW535297B (en) | 2003-06-01 |
| US6653685B2 (en) | 2003-11-25 |
| US6936888B2 (en) | 2005-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040304 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050331 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070827 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071211 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131221 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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