JP3452465B2 - Ｅｅｐｒｏｍ及びこれのプログラミング方法 - Google Patents

Ｅｅｐｒｏｍ及びこれのプログラミング方法

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JP3452465B2
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memory
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概して、電気的に
消去可能なプログラム可能読み取り専用メモリ（ＥＥＰ
ＲＯＭ）に関連し、更に詳細に述べれば、高速磁気記憶
装置のエミュレートに適した、高密度ＥＥＰＲＯＭ構造
及びＥＥＰＲＯＭ操作モードに関連する。
【０００２】
【従来の技術】コンピュータの基本的機能は、処理用の
データ及び命令を取り出したり、このような処理の結果
を保存したりする記憶装置によりサポートされる必要が
ある。単一のデータ・プロセッサは、アクセス操作及び
記憶操作に要求される速度、ならびに必要な記憶容量に
応じて、複数の異なるメモリ装置でサポートされる場合
がある。例えばいわゆるパーソナル・コンピュータ内の
プロセッサは、非常に高速だが容量は比較的小さいラン
ダム・アクセス・メモリ（ＲＡＭ）、及び読み取り専用
メモリ（ＲＯＭ）により直接的にサポートされる。ま
た、このプロセッサはいわゆるハード・ディスクなどの
大容量記憶装置にもサポートされるが、これはＲＡＭや
ＲＯＭと比較すると速度は遅いが非常に大きな記憶容量
をもつ。一般的に記憶のコスト（「ビット当たり」を基
準とする）はアクセスの速度に反比例し、大量の超高速
メモリを効果的にシミュレートするために多数のキャッ
シング構造が開発されてきた。このシミュレーション
は、プロセッサが必要なときにデータ又は命令をより速
くフェッチできる別の記憶装置に、データ又は命令のブ
ロックを大容量の低速記憶装置から転送することにより
行われる。
【０００３】一般的に記憶装置の容量が大きくなればな
るほど、データが変更される頻度が少ないことにもな
る。例えば、アプリケーション・プログラムがいったん
大容量記憶装置にロードされると、実際には非常に少な
い数のプログラム・ファイルが変更され、したがって変
更される頻度も相対的に少なくなる。例えば、アプリケ
ーション・プログラムのカスタム化のためのセットアッ
プ・ファイルは、たとえ変更された場合でもアプリケー
ション・プログラムの寿命全体で１度しか変更されない
であろう。１つのアプリケーションのファイルで、一時
的バックアップ・ファイルより頻繁に変更されるファイ
ルはほとんどない。このように、大容量記憶の記憶容量
の大部分は、ＲＯＭとして機能する。しかし所望のアプ
リケーション・プログラムをロードするのであれば、一
般的にファイルを変更するための容量は提供される必要
がある。
【０００４】ハード・ディスク及びフロッピー・ディス
クが小型のデータ・プロセッサ用に選択される記憶媒体
であり続け、今日の技術水準における信頼性が極めて高
い一方で、このような装置は記憶媒体の物理的動きに依
存し、またこのような動きを生み出すために使用される
機構は、摩耗及び振動又は衝撃などの加速による損傷に
さらされる。更に磁気記憶媒体自体が、媒体上の磁気ド
メインの読み取りに使用されるヘッドとの接触による損
傷にさらされ、特に加速されたとき、または磁気媒体上
に付着したり、磁気媒体とヘッドとの間に詰まる粒子に
より損傷を受ける。
【０００５】携帯型コンピュータ、特にいわゆるノート
ブックやペン・コンピュータなどの開発により、コンピ
ュータは人の手中や、自動車の車内などの環境で使用さ
れるようになった。このような環境では、コンピュータ
は衝撃や振動などの加速を受ける場合がある。このよう
な装置はその携帯性の良さにより、使用中ではなくて
も、一般的に記憶媒体を損傷するおそれのある加速及び
その他の環境的条件の下に置かれる。このため、大容量
記憶を装備しながら大容量記憶装置又は記憶媒体に加え
られる損傷の可能性を低減する、代替記憶装置の開発に
大きな関心が寄せられていた。ソリッド・ステート記憶
媒体は、機械的部分の物理的損傷、摩耗、及び汚染の問
題を回避することはもちろん、更に物理的サイズを縮小
させる可能性も備えている。
【０００６】しかし、ある種の非常に基本的且つ実際的
な相違点が、磁気記憶媒体のエミュレートに適したソリ
ッド・ステート記憶装置の開発を阻んできた。最も基本
的な問題点の１つが、データの揮発性である。ランダム
・アクセス・メモリは静的タイプ又は動的タイプのどち
らかであるが、どちらのタイプもそこに保管されたデー
タを維持するために、連続的に電力を供給する必要があ
る。静的タイプ及び動的タイプのＲＡＭの中で、比較的
大きな容量をもつ動的ＲＡＭ（例えば、メモリ・セルあ
たりの電気的素子の数が少ないＲＡＭ）は、比較的高い
頻度で連続的にリフレッシュされる必要がある。静的Ｒ
ＡＭは周期的にリフレッシュする必要を避けるために、
記憶ビット当たりの素子がより多く必要なので、大容量
記憶としての実用性が非常に乏しい。
【０００７】別の問題点は、記憶データの変更可能性の
要件である。両方のタイプのＲＡＭは、記憶される各ビ
ットへのアクセスを行うために、チップ・スペースのか
なりの部分を使用する。この結果、大きなメモリの中
で、特定のアドレスが平均してごくたまにしかアクセス
されない大きな非効率性が生じる。これと比較すると、
磁気記憶では、媒体上のすべてのアドレスのアクセスに
同じ構造が使用されているので、概念的にはもっと効率
的である。読み取り専用メモリは、記憶ビットが変更で
きないので大容量記憶には適さない。
【０００８】少なくとも上記の２つの基準を満足すると
見なされる周知の構造の１つが、いわゆるバブル・メモ
リである。このメモリは、電力が除去されたときに非揮
発性であり、機械的部分を動かさずに磁気ドメインを動
かすことができるとともに、一方で任意のアドレスの読
み取りのために共通する構造を使用している。しかしバ
ブル・メモリの問題点は、記憶容量が比較的制限されて
いる点（例えば、チップあたり数キロビット）、及び特
定のアドレスにアクセスするために、読み取り／書き込
み構造を通過させて、すべての記憶データを循環させる
必要が潜在的にある点である。これは現在使用できるハ
ード・ディスクのアクセス・タイムと比較して、受け入
れられない最悪の長いアクセス・タイムになる可能性が
ある。
【０００９】いわゆるプログラム可能読み取り専用メモ
リ（ＰＲＯＭ）のための多数の構造が知られていて、そ
れらは比較的非揮発性（小量の待機電源が必要な場合も
あるが）であり、データの変更が比較的頻繁ではなく、
一方で任意のアドレスへのアクセスを高速で行えるよう
に適応させられている。初期のＰＲＯＭ設計は、記憶デ
ータの変更を非電気的効果（例えば紫外線の照射）に依
存していたが、最近の設計では、他の装置を必要とせず
に消去と書き込みが電気的に実行できるようになった。
このようなプログラム可能メモリは、電気的に消去可能
なプログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）
として知られている。
【００１０】ＥＥＰＲＯＭ内でデータは、電界効果トラ
ンジスタ（ＦＥＴ）内の浮遊ゲート上の電荷として保管
される。浮遊ゲート（ＦＧ）は、他のすべての構造から
絶縁され、電子トンネル効果（例えばチャネル・ホット
・エレクトロン（ＣＨＥ）注入、Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍ（ＦＮ）注入など）によって自身の上に与え
られた（書き込まれた）電荷を、制御ゲート（ＣＧ）上
の電圧により発生した電界に応答して基板とやり取りす
る。ＣＧは通常はワード線（ＷＬ）として浮遊ゲートの
上に設けられる。しかしこのようなトンネル現象は、ト
ンネリングが実施される条件によっては、浮遊ゲートの
絶縁を劣化させる原因となる。
【００１１】例えばチャネル・ホット・エレクトロン注
入は、トランジスタのチャネル内にホット・エレクトロ
ンを発生させるのに十分な電圧（例えば５ボルト）をト
ランジスタにかけ、一方制御ゲート上の電圧（例えば１
２ボルト）により、ホット・エレクトロン電流からいく
らかの電子が絶縁体を通って浮遊ゲートに注入されるこ
とにより、実施される。選択のための他の機構が実現不
可能なある種のＥＥＰＲＯＭアーキテクチャでは、電流
の発生が選択的に実行できる。書き込みは一般的にホッ
ト・エレクトロン注入により、比較的短時間（約１μ
ｓ）で実施できる。しかしチャネル・ホット・エレクト
ロン（ＣＨＥ）注入に必要な大電流は、実際的な電力供
給及び電力放散装置の容量限度内で、同時に書き込める
セルの数を制限する。この結果、プログラミング速度が
遅くなる。
【００１２】これと対照的にＦｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍ（ＦＮ）トンネリングは、注入を実施するために
制御電極により高いレベルの電圧を必要とするが、トラ
ンジスタ・チャネルには電流を必要としない。しかし、
制御ゲートにそれぞれ一意な選択性が要求され、また書
き込み速度もＣＨＥ注入の場合より著しく遅い（約１０
μｓ）。それにもかかわらず、チャネル・ホット・エレ
クトロン電流が必要とされないので、通常の電力供給容
量の中で、特定のＥＥＰＲＯＭ設計で可能な選択性の限
度まで、並列同時書き込みが実行できる。
【００１３】消去操作には浮遊ゲートからの電子の除去
が含まれ、これはチャネル電流では容易に実行できない
ので、ＦＮトンネリングで実行する必要がある。しかし
消去操作中に電圧を印加する方法は、トンネル絶縁性の
低化の程度に影響する。従来のＮＯＲタイプ・アレイ
（及び下記に説明するＤＩＮＯＲアレイ）では、ハイ
（ｈｉｇｈ）レベルの正電圧をソースに印加し、一方基
板又はウェルを接地レベルに下げ、またドレインを浮遊
させることにより、浮遊ゲート内の電子が除去される。
このような条件では、ソースと基板との間の大きな電圧
差は、ソース領域内でのバンド・ツー・バンド・トンネ
リングにより、ホット正孔を発生させる。酸化物は正孔
注入に対して特に弱いので、この方法によるＦＮトンネ
リングを利用した消去は、ゲート絶縁体の劣化を加速す
る。
【００１４】これに対してＮＡＮＤタイプ・アレイで
は、ワード線が接地レベルに維持されたまま、基板電圧
又はウェル電圧は消去のためのハイ・レベルに引き上げ
られる。基板に印加される電圧はソース及びドレインに
も印加され、ホット正孔は発生しない。したがってＮＯ
Ｒアレイ及びＤＩＮＯＲアレイ内の上記の操作と比較し
て、この操作はトンネル絶縁体の耐久性を増強させる。
ＮＡＮＤタイプ・アレイ内でプログラミング又は書き込
み操作中に、同じ電圧がソース、ドレイン及び基板にも
印加され、絶縁体の耐久性を更に増強させる。
【００１５】この他の方法でも書き込み又は消去が実現
できること、及び書き込み及び消去の両方に同じ電子注
入方法を使用する必要はなく、また両方の操作に同じ方
法が使用できないことがしばしばあることが、理解され
るであろう。例えば上記のように、チャネル・ホット・
エレクトロン注入は書き込み操作だけにしか使用できな
いが、フラッシュ消去には選択性が必要ではないので、
Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングは、フラ
ッシュ消去に利用できる。それにもかかわらず、「書き
込み」又は「プログラミング」は一般的に電子を浮遊ゲ
ート上に配置することを意味し、また「消去」は一般的
に浮遊ゲートから電子を除去することを意味するが、浮
遊ゲート上に電荷を配置することは、そこから電子を除
去することと同じように、書き込み又は消去のどちらに
も相当すること、及び使用される特定の機構は、書き込
み又は消去での選択性の必要性を受け入れねばならない
ことに注意されたい。
【００１６】ＥＥＰＲＯＭの性能は、上記で触れたよう
に、再書き込みの前に一定のアドレス範囲の共通消去又
はフラッシュ消去を提供することにより強化されてき
た。このようなメモリは、フラッシュＥＥＰＲＯＭと呼
ばれる。フラッシュＥＥＰＲＯＭは、消去操作のための
選択性を認めない共通接続が使用できるので、集積密度
の増加に都合のよいいくつかの構造的な利点ももってい
る。その一方で非選択消去では、特定のメモリ・セルの
状態を変更する必要がないときでも、データを再書き込
みする必要があるので、メモリ・セルの耐久性について
妥協しなければならない。しかし最近ではこのようなデ
バイスの記憶容量は増加したが、記憶ビット当たりのコ
ストが比較的高いまま維持され、また多数のチップを使
用せずに、ハード・ディスク又はその他の大容量記憶構
造の十分なエミュレーションを実施するには、記憶容量
があまりに低く抑えられている。更に、最も最近入手で
きるＥＥＰＲＯＭの書き込み操作のためのアクセス・タ
イム及びサイクル・タイムは、現在使用されているハー
ド・ディスクのエミュレーションには全く遅すぎる。例
えば、パーソナル・コンピュータ用の典型的なハード・
ディスクのデータ・バースト転送速度は、数ミリ秒の単
位の待ち時間を伴い、最高で２００ｎｓサイクル（バス
幅により５ＭＢ／秒から２０ＭＢ／秒）である。ＥＥＰ
ＲＯＭの書き込み速度は、電荷の保管が実行されたか否
か、また保管されたデータが読み取り可能か否かを検証
する必要性によっても減じられる。この他に、ソリッド
・ステート大容量メモリ、即ちいわゆるソリッド・ステ
ート・ファイル（ＳＳＦ）が提供された場合、キャッシ
ング構造が複雑であるために、プロセッサは、処理実行
速度（例えば現在では７０ｎｓ以下）に匹敵するサイク
ル・タイム内に処理する命令にアクセスするために、Ｄ
ＲＡＭにアクセスする時間に匹敵する時間内に、ＳＳＦ
の部分を読み取れることも望まれる。
【００１７】更に上記に示したように、ＥＥＰＲＯＭ
は、チャネル・ホット・エレクトロン（ＣＨＥ）トンネ
リング、及びＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリ
ングなどのいくつかの周知の方法の１つによるトンネル
効果、ならびに降伏電圧に近い電圧での操作に依存する
ので、絶縁劣化に起因する障害が発生する前の書き込み
操作数が制限され、磁気媒体と比較できない。即ち、記
憶データの変更が含まれる各書き込み操作または消去操
作により、電荷が蓄積されている浮遊ゲートに隣接する
絶縁層（いわゆるトンネル絶縁体）に小さいが有限の量
の損傷が発生して、電子が集中するいわゆるトラップを
形成し、電荷の漏れ及び降伏電圧の低下を生じさせる。
書き込み操作及び消去操作の繰り返しによる効果は累積
され、降伏電圧が、突然システムの動作電圧を下回るま
でに降下する。この結果障害が発生し、メモリ・セル内
のデータが消失して、普通はチップ全体が使用不能にな
る。即ち、ＥＥＰＲＯＭ内の単一セル、又は比較的少数
のセルに対する多数の書き込み／消去サイクルが、チッ
プ全体の信頼性を損なう可能性がある。
【００１８】ソリッド・ステート・ファイルとしばしば
呼ばれる、大容量記憶媒体のエミュレーションに関連す
るＥＥＰＲＯＭ性能の各種特徴の改良を試みる中で、今
日の技術において相殺し合ういくつかの事項が認識され
たが、これらの解決方法はまだ見つかっていない。特に
性能及び集積密度の特徴の中には、ＥＥＰＲＯＭ用に選
択されたアーキテクチャ、及び関連する駆動／アドレス
指定回路に依存するものがある。現時点では、ＥＥＰＲ
ＯＭメモリ・セル・アレイ用に２つの基本的アーキテク
チャが存在する。これらは、メモリ・セルの内部構造、
及び相互接続を補完する必要があるアドレス指定に使用
される論理機能に従って、それぞれＮＯＲタイプ及びＮ
ＡＮＤタイプと呼ばれている。
【００１９】ＮＯＲタイプのアーキテクチャは、一般的
にペアに配置される記憶トランジスタをもち、一組のト
ランジスタの各々にドレインがあり、ビット線（ＢＬ）
に接続されている。制御ゲートは、トランジスタの各ペ
アの個々のトランジスタ用の個々のワード線（ＷＬ）に
より形成される。ワード線は一般的にビット線と直角に
配線される。ビット線は基板表面の上部又は表面上に配
置されるので、トランジスタの拡散ドレイン領域との間
に接点を作る必要がある。このような接点の横方向の寸
法は一般的にビット線の幅、又は可能性のあるワード線
間の間隔より大きく、達成できる集積密度に限界が生じ
させる。
【００２０】ＮＯＲタイプＥＥＰＲＯＭ内の各ペアのト
ランジスタのソースは、ワード線の特定のペアに対応す
るトランジスタのすべてのペアのソースと一緒に、基板
の拡散不純物領域により形成される導体に共通に接続さ
れる。拡散不純物領域は、アレイ内の基板表面上に接点
又は間隔を要求しないが、ワード線に印加される電圧の
効果を避けるために、ワード線から横方向に間隔を空け
ることが必要である。必要な横方向間隔には、ワード線
と拡散不純物コネクタとの重なりを避けるための、製造
許容誤差の余裕も含める必要がある。
【００２１】この共通に接続される拡散コネクタは低抵
抗であり、ＮＯＲタイプのＥＥＰＲＯＭの高速読み取り
を可能にする。しかしまたこの共通接続は、ＣＨＥ注入
のように選択性を生み出す他の仕組みをもたない、Ｆｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングなどのトンネ
ル効果の利用を妨げる。
【００２２】ＮＡＮＤタイプＥＥＰＲＯＭ構造は、一般
的に複数の直列接続されたメモリ・セル構造を含むアー
キテクチャにより形成される。このアーキテクチャは、
トランジスタの各ペア用の接点形成を必要とせず、各直
列接続トランジスタ列用の単一のビット線接続だけを必
要とする。各トランジスタは、個々のワード線に対応す
る。すべてのビット線は、一般的にメモリ・セル・アレ
イの外側の共通ソース線内で終端される。同様に直列接
続は、ＮＯＲタイプのＥＥＰＲＯＭ中に形成されるトラ
ンジスタ・ペアの共通接続を必要としない。各アレイと
それらのアレイ用の共通接続との間に配置されるアレイ
選択トランジスタを使用して、書き込み操作中に共通接
続を電気的に切り離すことができる。したがってＮＡＮ
ＤタイプのＥＥＰＲＯＭは、完全な選択性を維持しなが
ら、はるかに高い集積密度を提供するが、直列接続され
たトランジスタの高い抵抗により、読み取り速度が減少
する欠点ももつ。直列接続されたトランジスタを制御す
るために、ワード線上の接続電圧、書き込み電圧、及び
ブロック電圧を使用して、ビット線に沿って順次トラン
ジスタに書き込む必要があるので、書き込み速度も事実
上低下する。上記のように、大容量の並列形式での選択
的書き込みは、ＮＯＲタイプＥＥＰＲＯＭアーキテクチ
ャでは、現行の磁気媒体をエミュレートするのに十分な
速さに有効速度を増加させるためには、使用できない。
【００２３】
【発明が解決しようとする課題】上記より、大容量記憶
装置のソリッド・ステートのエミュレーションには、低
コストで大きな記憶容量をもち、高速アクセスが可能
で、障害が発生する前の多数の書き込み／消去操作に対
する適切な耐久性をもつ記憶構造が、長い間必要とされ
てきた。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリン
グ、及び周知のＮＯＲタイプＥＥＰＲＯＭアーキテクチ
ャは互いに相入れないので、この必要性は特に対処しに
くいものであった。更に周知のＮＯＲタイプ・フラッシ
ュＥＥＰＲＯＭアーキテクチャは、潜在的な利点が他に
ある一方で、所要のメモリ容量を適切なチップ数で提供
するために必要な集積密度を妨害するようなレイアウト
を要求してきた。
【００２４】ＮＯＲタイプ・アレイでの書き込み操作及
び消去操作の両方にＦＮ注入を使用する、当技術分野で
はＤＩＮＯＲアレイと呼ばれているアレイ・アーキテク
チャに対する１つの提案がある。しかし上記のように、
ＤＩＮＯＲアレイ内の消去操作に使用される電圧条件
が、正孔注入を引き起こし、セル耐久性は、ＮＡＮＤア
レイの耐久性ほど大きくできない。
【００２５】ハード・ディスクの置き換えの用途の他
に、ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭを使用す
るソリッド・ステート・ファイル（ＳＳＦ）は、読み取
りアクセス・タイムが速いので、プロセッサが要求する
実行コード又はデータを保管するメモリ装置として使用
できる。ＮＯＲタイプ・アレイの読み取りアクセス・タ
イムは、通常ＤＲＡＭの読み取りアクセス・タイムに匹
敵する。したがってプロセッサは、必要な実行コード又
はデータの信号を最初にＤＲＡＭにロードせずに、特定
のアドレスを呼び出し、これらのコード又はデータを動
的に取得できる。この操作は、ＳＳＦの直接実行又は直
接実行オプションと呼ばれる。ＮＡＮＤタイプ・アレイ
は、このようなアクセスにもっと長時間を要し、このよ
うな直接実行アプリケーションには効率的に使用できな
い。
【００２６】以上をまとめると、新しいタイプのＥＥＰ
ＲＯＭは、当分野で未だ達成されていない次に示す機能
をすべて実行できるものである。 １．書き込み操作及び消去操作の両方についてＦＮ注入
が実施されている間、セル・トランジスタの基板、ソー
ス、及びドレイン上に同じ電圧を印加して、ホット正孔
注入を抑制し、セル上で実行できる書き込み／消去サイ
クルの数を多くする。 ２．適切な電力消費の範囲内で、多数のセルに対する同
時書き込み操作のためにＦＮ注入を使用することによ
り、現行のハード・ディスクの書き込み操作速度に等し
いか又はそれより速い、高速の書き込み操作速度を得
る。 ３．ハード・ディスクと競争できるコストで大容量記憶
の記憶要件を満たすために、ビット当たりのコストを削
減する小さなセル・サイズを提供する。 ４．ＤＲＡＭへのデータ転送時間を節約するための直接
実行タイプの操作をサポートする、ＤＲＡＭに匹敵する
高速読み取り操作を実現する。この操作は、ＮＯＲタイ
プ・アレイの使用を要求する。
【００２７】したがって本発明の目的は、非常に高い集
積密度で製造できるＥＥＰＲＯＭ構造を提供することで
ある。
【００２８】本発明の他の目的は、ＥＥＰＲＯＭがサポ
ートするプロセッサが廃棄される（５年以上経過後）前
に、実行されると合理的に予測できるすべての書き込み
／消去操作を、信頼性高く実行できるＥＥＰＲＯＭ構造
を提供することである。
【００２９】本発明の更に別の目的は、適切な数のチッ
プを用いて、現在使用されているハード・ディスクに匹
敵する記憶容量、及び書き込み操作のアクセス・タイム
を可能にするＥＥＰＲＯＭ構造を提供することである。
【００３０】本発明の更に別の目的は、直接実行モード
操作を可能にするために、ＤＲＡＭに匹敵する非常に高
速な読み取り操作ができるＥＥＰＲＯＭを提供すること
である。
【００３１】本発明の更にまた別の目的は、書き込み／
消去サイクルの数の増加に対してメモリ構造の耐久性を
更に強化する、メモリ操作方法を提供することである。
【００３２】
【課題を解決するための手段】本発明の上記及びその他
の目的を達成するために、電気的に消去可能なプログラ
ム可能読み取り専用メモリ（ＥＥＰＲＯＭ）が提供され
る。このＥＥＰＲＯＭは、基板、基板内で基板表面に形
成される複数の細長い導体、細長い導体に対して直角に
延びる層化された複数のゲート構造を含む。層構造は、
層構造が細長い導体の１つと交差する点に浮遊ゲートを
含み、また各浮遊ゲートの上に配置されるが、浮遊ゲー
トから絶縁されている制御ゲート電極を含む。層構造
は、このようにして各交差点におけるメモリ・トランジ
スタを画定する。ＥＥＰＲＯＭは、この層構造の上に実
装されて細長い導体の方向に延びるビット線を含む。
【００３３】本発明の他の特徴に従い、ＥＥＰＲＯＭの
プログラミング方法が提供される。この方法は、順に次
のステップを含む。即ち、選択されたメモリ・セルの論
理状態をデータに従って第１の論理状態から第２の論理
状態に変更するステップ、ＥＥＰＲＯＭの一部分のすべ
てのセルの論理状態を第２の論理状態に変更するステッ
プ、選択されたメモリ・セルの論理状態をデータに従っ
て第２の論理状態から第１の論理状態に変更するステッ
プ、及びＥＥＰＲＯＭの一部分のすべてのセルの論理状
態を第１の論理状態に変更するステップが含まれる。
【００３４】
【発明の実施の形態】図面、特に図１及び図３を参照す
ると、自己整合ビット線接点を含むＮＯＲタイプ、及び
ＮＡＮＤタイプＥＥＰＲＯＭそれぞれのレイアウト例の
平面図が示されている。これらの図に示されたレイアウ
トは、本発明の利点の理解に重要な周知の設計の特徴を
示すように配置されていることが理解されるであろう。
しかしこれらの図には、従来は含まれない自己整合ビッ
ト線接点が、本発明との比較を容易にするために示され
ている。自己整合ビット線接点自身は、本発明の一部と
は見なされないが、接点に要される領域を削減するため
に、従来のＮＯＲアレイＥＥＰＲＯＭを含む各種のアレ
イ構造に使用できる。本発明に関して、双方の図のどの
部分も、従来の技術とは認められない。
【００３５】自己整合ビット線接点を採り入れることに
より、相互に隣接し、共通のビット線接点が間に入った
ワード線（例えばＷＬ１とＷＬ２又はＷＬ３とＷＬ４）
が、最小のピッチで設計される。しかし上記のように、
大きな寄生容量を発生させる重なりを防ぐために、ワー
ド線と共通ソース線との間に間隔が必要である。したが
って、ＮＯＲアレイ内のセルの最小面積は、（２ｄ＋２
ｘ）×（２ｄ＋ｘ）となる。ここで、ｄはワード線又は
ビット線の幅であり、ｘは位置合わせ許容誤差に必要な
最小間隔である。自己整合ビット線接点を使用しない場
合は、接点用の位置合わせ許容誤差を含めるための余分
な間隔が必要なので、（２ｄ＋２ｘ）×（２ｄ＋３ｘ）
が最小セル面積になる。
【００３６】図２は、図１に示した自己整合接点をもつ
ＮＯＲタイプＥＥＰＲＯＭの線２−２に沿った一部分の
断面図を示す。上記のとおり、トランジスタ・ドレイン
Ｄ及び共通ソース線ＳＬは一般に基板、ウェル、又は層
１０の表面下に形成される。トランジスタ・ドレインと
ソース線との間の基板、ウェル又は層１０の領域の上に
は、浮遊ゲートＦＧ、及び浮遊ゲートＦＧの上に配置さ
れた制御ゲートＣＧ、及び間に入る絶縁層１２’を含む
層構造体２０が形成されており、ゲート・スタックと呼
ばれる。複数のトランジスタの制御ゲートは、ＷＬ１及
びＷＬ２などの連続するワード線として形成される。ゲ
ート・スタックが、ＷＬパターンに対して自己整合的に
エッチングされた後で、ソース線ＳＬ１及びＳＬ２なら
びにドレイン拡散が、ゲート・スタック及びフィールド
酸化物領域に自己整合されたイオン注入により形成され
る。不純物注入後のアニーリングは、ワード線の下に不
純物を拡散させ、その結果、図に示すようにわずかな重
なりが生じる。その後ドレインへの接続１６が自己整合
の方法で付着でき、バイア状の構造を形成する。絶縁体
１２及び層構造ゲート・スタック、ならびに複数のトラ
ンジスタのドレインへの接続１６の上に配置されるＢＬ
１及びＢＬ２などの連続ビット線が、次に付着層からパ
ターン化される。
【００３７】読み取り操作では、ビット線が事前充電
（プリチャージ）され、選択されたワード線が読み取り
電圧（即ち５ボルト）に駆動され、共通ソース線が接地
レベルに接続される。浮遊ゲートの（例えばＦＧ１上
の）電荷が、トランジスタが電流を導通できるほど十分
に正である場合、ビット線上の事前充電電圧が降下し、
センス・アンプ１４により電圧降下が検出される。浮遊
ゲート電圧が導通を妨げるほど十分に負である場合、ビ
ット線電圧は変化せず、センス・アンプはビット線の事
前充電電圧を検出する。
【００３８】プログラミング操作又は書き込み操作中
は、前記のとおり従来のＮＯＲアレイにはＦＮ注入は使
用できない。この理由は、ソース線がワード線に平行に
配置されているので、書き込み電圧をアレイの特定のセ
ルに選択的に印加できないためである。したがってホッ
ト・エレクトロン注入を使用して選択性を得る必要があ
る。消去操作中は、フラッシュ消去のために共通ソース
線にハイ・レベルの電圧を印加することが一般的であ
る。共通ソース線は、隣接するワード線のペアに関連す
るセルに接続されているので、共通ソース線をもつブロ
ックがフラッシュ消去の最小単位となる。
【００３９】図３は、上記の図１に示したＮＯＲタイプ
・アレイのレイアウトと比較するための、ＮＡＮＤタイ
プＥＥＰＲＯＭアーキテクチャを示している。この図で
も、当分野の技術では従来は使われてない自己整合接点
が示されている。この場合アレイの導通チャネル２４
は、基板内の不純物ウェル中に形成されることが望まし
く、またビット線接続２８はアレイの外側に形成され
る。ＮＡＮＤタイプ・アレイのセルは、アレイ内に接続
を設ける必要がないので非常に小さく作成できる（（２
ｄ＋ｘ）×２ｄ）。周辺素子として選択トランジスタ２
６が、１つ又は２つの選択線（ＳＬ１及びＳＬ２など）
の下に形成される。共通ソース線接続ＣＳが、読み取り
操作の間接地線に接続される。ビット線ＢＬ１、ＢＬ２
が、アレイの外側に形成される１４’で示す個々のセン
ス・アンプに接続される。多数のワード線が設けられる
ので、周辺素子は、メモリ構造チップ面積の小さな部分
しか要求できず、セル・アレイの完全な外側に配置され
る。ワード線ＷＬ１、ＷＬ２、ＷＬ３．．．ＷＬｎ及び
アレイ端部のＳＬ１、ＳＬ２に形成された選択トランジ
スタ２６に電圧を印加することにより、アレイのトラン
ジスタ間での完全な選択性が与えられ、上記のように囲
まれたメモリ・セルのアレイ・ブロックを画定する。
【００４０】読み取り操作では、選択されたアレイ・ブ
ロックに接続されるすべてのビット線が事前充電され
る。選択されたアレイ・ブロック内では、選択されたワ
ード線を除くすべてのＷＬ及びＳＬが強制的に読み取り
電圧（例えば、電荷の記憶状態にかかわらず導通状態に
なる５ボルト）にされ、選択されたワード線は例えば接
地レベルに強制される。浮遊ゲート上の電荷が十分に正
である故に、選択されたセルが電流を導通させた場合、
ＢＬはビット線接点２８から共通ソース線ＣＳへの電流
により放電され、この電圧降下が、センス・アンプ１
４’により低レベルとして検出される。浮遊ゲートが十
分に負であり放電電流が抑制される場合、電圧降下は発
生せず、事前充電電圧が、センス・アンプにより高レベ
ルとして検出される。
【００４１】ＮＡＮＤタイプ・アレイは、集積密度を増
加できる利点を備えているが、１つの欠点は、ビット線
の放電時間が比較的長いことである。これは、ビット線
に沿って配置された個々のメモリ・セルの直列接続され
たトランジスタの、比較的高い抵抗と組み合わされた、
ビット線の容量に起因する。したがって、読み取りアク
セス・タイムが１０μｓを超えることがよくある。ＮＡ
ＮＤタイプのメモリの容量を増加させるために、直列の
メモリ・セル又はトランジスタの数を増やす必要があ
り、このために読み取りアクセス・タイムについて妥協
することになる。
【００４２】プログラミング操作又は書き込み操作で
は、ＮＡＮＤタイプ・アレイは、一般的にチャネルとワ
ード線との間の電圧差を使用する。選択されたアレイ・
ブロックについて、ＳＬ１及び選択されなかったワード
線は中間レベルの電圧（Ｖmid＝１０ボルトなど）に強
制され、ＳＬ２は接地レベルに強制され、ＣＳからアレ
イを切断する。チャネル電圧を制御するには、ビット線
電圧が選択的に印加される。即ち、選択されたビット線
が接地レベルに強制され、一方で選択されなかったビッ
ト線はＶmidにされる。これらの電圧は、ＳＬ１及びワ
ード線下の拡散によりすべてのセルに伝送される。選択
されたワード線は、高い電圧（Ｖhigh＝２０ボルトな
ど）に強制される。このように、選択されたセルのチャ
ネルとワード線との間だけに、高い電圧が印加される。
他のすべてのセルは、チャネルとワード線との間の電圧
がＶmid（半分選択された場合）か、又は電圧が全くな
いかのどちらかである。Ｖmidは、浮遊ゲートＦＧの充
電に十分なＦＮ電流を流すには不十分であり、充電に十
分な電流がＶhighで生じるように、セル素子が設計され
る。
【００４３】この特定の組み合わせの電圧は、可能な最
大の動作マージンを提供するが、プログラムされるセル
が、Ｖmidより大きな導通しきい値Ｖtをもつので、ＳＬ
２に隣接するアレイのサイドからＳＬ１方向へ向かう順
番で強制的にプログラミングする。セル・トランジスタ
が伝達できる最大電圧は、Ｖgate−Ｖtである。したが
って、Ｖmidをビット線に沿って選択されたセルに伝達
するには、ＶgateもＶm idであるので、Ｖtはゼロ又は負
である必要がある。核心は、これによりブロック内の任
意のデータが変更されるときには、そのブロック内（又
は少なくとも選択されたセルとＢＬとの間）のすべての
データが消去され、再書き込みされる必要性が生じるこ
とである。
【００４４】フラッシュ消去は比較的複雑さが少ない。
浮遊ゲートから電子を抜き取るために、その中にアレイ
が形成されることが望ましい基板及び不純物ウェルが、
Ｖhi ghに強制される。したがってウェル内の拡散は正に
バイアスされ、Ｖhighに近い電圧になる。選択されたブ
ロックのワード線は接地レベルに強制され、一方選択さ
れなかったブロックのワード線はＶhighに強制される。
周辺回路はアレイ、及びその中にアレイが形成されるこ
とが望ましい不純物ウェルの外側にあり、Ｖhi ghが伝達
されず、接地レベルに強制される離れた不純物ウェル内
に形成されて保護されることが望ましい。素子がＣＭＯ
Ｓ技術を使用して製造される場合、相補導電型のトラン
ジスタを形成するために、保護される不純物ウェル内に
更に不純物ウェルを設けることが必要である。
【００４５】本発明に従ったＥＥＰＲＯＭの概略図を図
４に示す。図１に例示するＥＥＰＲＯＭのレイアウト
と、本発明に従ったＥＥＰＲＯＭのレイアウトとの基本
的相違点は、図４では共通ソース線がビット線と同じ方
向に配置され、制御ゲート／ワード線と直角になってい
る点である。図１のＥＥＰＲＯＭアーキテクチャではこ
のような配置にできない。従来の配線技術を使用して図
４に示す列中のトランジスタ・ソースを接続するために
は、ビット線と平行に配置される別の金属線が要求され
る。その結果、横方向の間隔（平面図における間隔）を
ワード線とその間の共通ソース線、及び含まれる位置合
わせ許容誤差との間で維持する必要があるとしても、Ｎ
ＯＲタイプＥＥＰＲＯＭレイアウトの最小セル・サイズ
が、図１のレイアウトの最小セル・サイズより大きくな
ってしまう。
【００４６】上記の制約は本発明により回避され、更に
本発明によって多数の利点が得られる。即ち本発明で
は、相互に分離される（浅いトレンチ分離を使用するこ
とが望ましい）複数の平行に延びた細長い導体（ｎウェ
ルとしてが望ましい）が、最小形状サイズで形成され、
図５で明らかなように、ビット線とワード線の交差点だ
けにトランジスタを限定する。更に各ｎウェルの電圧が
独立に制御できるので、選択性が備わり、その結果、図
１のアーキテクチャでは共通ソース線が使用不可能にし
ていたＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング
が、使用可能になる。
【００４７】次に図５を参照すると、本発明に従ったメ
モリ・セル例を等角投影した内部構造図が示されてい
る。本発明に従ったＥＥＰＲＯＭは、ｐタイプ基板１１
０を使用することが望ましい。この基板では従来のリソ
グラフィ法により、直線状の浅いトレンチ分離（ＳＴ
Ｉ）構造１１４のアレイが、間に狭いｎウェル１１６を
挟んで形成される。平坦化のためには、最初にＳＴＩ構
造を形成してからｎウェルを形成するために、マスクを
使用する注入のためのマスクを、浅い位置にリソグラフ
ィ法により形成することが望ましい。酸化物、窒化物、
又は複合物などの絶縁層によりｎウェルから分離され、
更に相互に分離された複数の浮遊ゲートＦＧ、及び制御
ゲート／ワード線ＣＧを含む層構造も、従来の方法によ
り形成される。浮遊ゲート及びゲート絶縁体１１８が、
ｎウェルにより画定されるアクティブ領域よりわずかに
大きな細長い形状中に形成される。別の絶縁体及び制御
ゲート多結晶シリコンの層（ＯＮＯなど）が付着された
後で、制御ゲートがパターン化される。制御ゲートをパ
ターン化するためのエッチング・プロセスは、浮遊ゲー
トと制御ゲートとの間の絶縁体及び浮遊ゲートもエッチ
ングする。ゲート絶縁体１１８が、このプロセスのため
のエッチング・ストッパとして機能する。上記のように
して、浮遊ゲートは制御ゲート線がカバーする領域に限
定される。ソース及びドレインの注入ならびに側壁形成
は、従来の方法により制御ゲート・パターンに対する自
己整合（必要な場合は軽度にドープしたドレイン（ＬＤ
Ｄ）構造を含む）で実施できる。
【００４８】集積密度の増加に適した本発明の好ましい
形態の他の特徴は、自己整合方法によるｎウェル及びビ
ット線に接続する金属プラグの形成である。自己整合で
は位置合わせ許容誤差の余裕は当然必要なく、金属プラ
グ１２６及び１２８は、サブリソグラフィ・サイズで形
成できる。図１のビット線接続はリソグラフィの最小形
状サイズに制限され、拡張されたパッドは、位置合わせ
許容誤差を含む必要があったことを確認されたい。
【００４９】金属プラグ１は、２段階のエッチング・プ
ロセスで形成される。最初の段階は、金属であることが
望ましい制御ゲート・コンダクタに対して自己整合され
たＲＩＥ酸化物エッチングである。もう１つのマスクが
次に適用される。これは、セル・アレイ領域だけに開口
部分をもつことが望ましく、シリコンが所望の深さまで
更にエッチングされ、また金属が付着されて金属プラグ
１２６が形成される。次に絶縁体のブランケット層１２
４（これは、制御ゲートをカバーする絶縁体及び側壁を
大きくエッチングしなくても選択的にエッチングでき
る）が付着され、平坦化され、パターン化される。金属
プラグ１２８を付着させるためのアパーチャを形成する
ために再度実行するエッチングが、側壁１２２を使用し
た自己整合であるので、位置合わせは困難ではない。ビ
ット線１３２がブランケット金属または多結晶シリコン
の層として上に付着されてパターン化され、絶縁体１３
０が付着される。ここでも金属プラグ１２８がビット線
及びトランジスタ・ドレインとの信頼性のある接点を形
成し、またビット線は少なくとも幅が最小形状サイズで
あり、また金属プラグ１２８とビット線１３２の両方が
図に示すように浅いトレンチ分離体にある程度重なり、
位置合わせ許容誤差に対する実質的適合が本発明の有利
な効果として本質的に備わるので、位置合わせは特に困
難ではない。
【００５０】結果として得られるメモリ・セルの平面図
を図６に示す。共通ソース線が図１に示すように制御ゲ
ート／ワード線に平行ではなく、ビット線の下に配置さ
れ、トランジスタがＳＴＩによりｎウェルに限定される
ので、共通ソース線又は間隙のどちらか、及び位置合わ
せ許容誤差に適合するための余分な空間を割り当てる必
要がなく、メモリ・セル・サイズを最小にできる。図６
に示すように、リソグラフィに依存する間隙ｘ（これに
は図１のアーキテクチャの中の位置合わせ許容誤差を含
める必要がある）が、トランジスタ構造上の側壁の厚さ
まで低減され、また自己整合金属プラグのサブリソグラ
フィ寸法により部分的に補完される（ｎウェルの長さの
方向で）。したがって、本発明に従ったＮＯＲタイプ・
アレイのメモリ・セルの合計サイズは、２ｄ（２ｄ＋２
ｘ）まで削減され、これは図３のＮＡＮＤタイプＥＥＰ
ＲＯＭのセル・サイズに十分に匹敵し、しかも、（７０
ｎｓ以下という本来のＮＯＲタイプＥＥＰＲＯＭアーキ
テクチャの高速の読み取り応答時間に加えて）並列書き
込みが可能になり、平均書き込み速度を増加させる。
【００５１】以上の他にも、本発明は耐久性を強化する
機能を更に２つ提供する。図２で説明したように、浮遊
ゲートからの電子の抜き取りは、ゲート酸化物の端にお
ける電流の集中を発生させ、その領域の損傷を増加させ
る。このようなホット・エレクトロンの集中は、本発明
では、ソース及びドレインが相互に接続されて同じ電圧
が印加される機能により回避される。更に本発明では、
図４に示すようにビット線及びｎウェルを、プログラミ
ング（データに従った選択書き込み又は消去など）又は
フラッシュ消去中に一緒に接続できる。ビット線及びｎ
ウェルの接続は、このように書き込み又は消去のどちら
の場合も、また消去が選択的に実行されたか否かに関わ
らず、ホット正孔電流の発生を回避し、周知のＥＥＰＲ
ＯＭアーキテクチャが本来的に受ける損傷に比べてゲー
ト酸化物への損傷を減少させる。このようにして本発明
に従ったメモリ・セルの耐久性は、約１０6から１０7の
書き込み及び消去サイクルにまで向上するが、このほと
んどが電子電流の集中を防いだこと、及びホット正孔電
流の発生を防いだこと、特にこの組み合せによる成果で
ある。
【００５２】このレベルの耐久性は、単純な計算でも現
在使用されているハード・ディスクに比べて、性能レベ
ルで事実上限界がないことを示すことに注意されたい。
例えば２５６メガバイトのディスク・スペースを２５６
メガビットのＥＥＰＲＯＭを８個でエミュレートし、毎
秒２０メガバイトの書き込みバースト速度をもつ場合を
想定すると、メモリ記憶空間全体は書き込みに１２．８
秒を要する。したがってメモリ全体を１０7回書き込む
操作には、間に介在する消去操作を考慮しない場合で
も、障害が発生する前に１．２８×１０8秒、即ち約４
年間が必要になる。この時間は、現在の技術開発速度は
プロセッサの旧式化する期間より長く、またこのような
データ・バースト速度は、実際は通常のプロセッサ操作
中に維持されないので、この想定は、メモリ操作の現実
のモードを全く代表していない最悪のケースである。更
にメモリ容量が大きくなると、これに反比例して所定の
期間に実行される書き込み及び消去サイクル数は減少す
る。したがって、書き込み及び消去がメモリ容量全体に
適切な程度で分布される限り、本発明に従ったＥＥＰＲ
ＯＭメモリ・セルの耐久性は、実際的には限界がないと
見なすことができる。
【００５３】更に上記のように、選択的又は非選択的に
かかわらず、書き込み及び消去中にビット線とｎウェル
とを接続する本発明の機能により、プログラミング及び
フラッシュ消去に柔軟性が備わるという利点が加わる点
に注意されたい。特に、メモリ・セルの各種の端子に印
加される電圧を示す次の表を考慮されたい。
【００５４】下表１では、ｐｒｏｇ１はＦＧへの電子の
選択的注入を表し、ｐｒｏｇ２はＦＧからの電子の選択
的抜き取りを表す。またｅｒａｓｅ１はＦＧへの電子の
非選択的注入を表し、ｅｒａｓｅ２はＦＧからの電子の
非選択的抜き取りを表す。ｅｒａｓｅ１とｅｒａｓｅ２
の両方が存在するということは、図１又は図３に示すど
ちらのアーキテクチャでも使用できなかった機能が、使
用可能であることを表す点に注意されたい。どちらの機
能も、ホット・エレクトロンの集中が発生しない本発明
により提供されたものである。同様に、ｐｒｏｇ１及び
ｐｒｏｇ２の双方は、周知のＥＥＰＲＯＭアーキテクチ
ャには必ずしも備わっていない。特に一般的に書き込み
前消去モードで操作するフラッシュＥＥＰＲＯＭには備
わらない。
【表１】
【００５５】上記の表で、Ｌは例えば接地電位であり、
ＨはＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングを発
生させるために十分な電圧である。またＭは両電圧の中
間電圧、Ｖｃｃは電源電圧、更にＲは読み取り操作のた
めのＶｃｃよりわずかに低い電圧（例えばＶｃｃ−１．
５ｖ）である。
【００５６】ＴＲ−ＳＷ（図４）がオンであり、制御ゲ
ート電圧がハイ・レベル又はロー（ｌｏｗ）レベルのと
きにビット線電圧がそれぞれロー・レベル又はハイ・レ
ベルになるので、非選択ｅｒａｓｅ１及びｅｒａｓｅ２
操作のどちらについても、ビット線とｎウェルが接続さ
れる点に注意されたい。このようにフラッシュ消去操作
のｅｒａｓｅ１及びｅｒａｓｅ２は対称的であり、相補
的である。またこれらの操作は、アレイのすべてのメモ
リ・セル又はその一部分を、「１」又は「０」状態のど
ちらかにするように実行される。ｐｒｏｇ１とｐｒｏｇ
２も同様に対称的であり相補的である。
【００５７】本発明を完全なものにするこの機能は、メ
モリ・セルの耐久性を２倍にできる操作モードを提供す
る。最初にアレイの状態が各セルが「０」である例につ
いて考察する。「０」がセルの浮遊ゲートＦＧ上に電子
が保存されていることを意味するのか、存在しないこと
を意味するのかについては、ここでの議論に重要ではな
い。したがって、例えばバイト００１１０１０１０００
１０１０１が、通常の方法でメモリにプログラムされ
る。このバイトを、例えばバイト１１１０１００００１
０１０１００に再プログラムしたいときは、バイトをバ
イト１１１０１００００１０１０１００にプログラムす
る前に、フラッシュ消去（又は選択的プログラム）し
て、１１１１１１１１１１１１１１１１状態にすること
ができる。各セルの単一の書き込み及び消去サイクル中
に、２つの選択的プログラミング操作が実行されてお
り、書き込み及び消去は、バイトの各セルについて正確
に１度だけ実行されている点に注意されたい。更に消去
は、クロックで規定されるメモリ・サイクル中に実行さ
れる必要はなく、バックグラウンド・メモリ操作中に実
行できる点も理解されたい。プログラムされたバイトの
どちらか又は両方が、表されたデータ又は命令の真を表
すか又は補数を表すかは、問題ではない。しかし、この
ような操作をサポートするエンコーダ／デコーダは（そ
の設計は本発明の実施にとって重要ではなく、また当業
者には適切な設計が明らかであろう）、任意のビット
（例えばバイトの先頭ビット）を、所定の時間に使用す
る書き込み消去サイクルの部分（例えば最も最近のフラ
ッシュ消去により得られたメモリ・セルの状態）を示す
フラグとして指定し、ｅｒｓｅ１又はｅｒａｓｅ２のど
ちらかに従う補数としてデータを保存することにより、
最も簡潔に設計できると考えられる。２ビットの状態フ
ラグを使用すると、すべてが「０」及びすべてが「１」
信号を、消去された状態から識別できる。
【００５８】１つ又は複数のフラグ・ビットは、次のフ
ラッシュ消去にｅｒａｓｅ１とｅｒａｓｅ２のどちらが
使用されるかの判定に使用できる。更にセルがフラッシ
ュ消去により安定した状態に戻ったとき、酸化物を流れ
る電流の量がブロック消去に使用された電流の半分にな
る。以上のように、多数の有効な成果を生み出すための
本発明の実施には必ずしも必要ではないが、この操作の
特定のモードは、メモリ・セルの耐久性を実質的に２倍
にし、メモリの個々のバイト内のメモリ容量全体への書
き込み及び消去操作の分配を補完する。
【００５９】次に図７を参照する。本発明の各種の操作
モードのそれぞれについて、浮遊ゲート電圧範囲及び結
果として得られる相対的な電流が示されている。特に待
機モードでは、電荷保存状態にかかわらずＶfgはほとん
ど接地電位になっているので、すべてのトランジスタが
オフ状態である。読み取りモードでは、ｎウェル・トラ
ンジスタがオンになり、ＴＲ−ＳＷをオフにしてＴＲ−
ｗｅｌｌをオンにすることにより、ビット線とｎウェル
が切断される。表１に示すように、選択された制御ゲー
トがロー・レベル（接地レベルなど）に強制され、ｎウ
ェル内の導通を制御するＦＧ電圧をシフトする。このよ
うに、電子が保存されているセルだけがオンになり、ビ
ット線電圧Ｒがセンス・アンプにより検出される。
【００６０】セル状態がハイ・レベルからロー・レベル
へ遷移するｐｒｏｇ１及びｅｒａｓｅ１では、選択され
た制御ゲート（又はｅｒａｓｅ１ではすべての制御ゲー
ト）が電圧Ｈに上昇する。選択された（又はすべての）
ビット線は強制的にＬにされ、一方選択されなかったビ
ット線は強制的に電圧Ｍにされる。したがって選択され
た（又はすべての）セルだけが、Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍトンネリングを発生させるために十分な高電
界をゲート酸化物間にもち、ＦＧ電圧をハイ・レベルか
らロー・レベルへ遷移させ、正のゲート電流Ｉｇを生じ
させる。すでにロー・レベル状態にあるセルは電圧の変
化はなく、また選択されなかったセルは、Ｆｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍトンネリングを発生させるほど十分
に強い電界をゲート酸化物間にもたない。ｐｒｏｇ２及
びｅｒａｓｅ２は、どちらもロー・レベルからハイ・レ
ベルへ遷移する操作であるが、これらについては、まだ
ハイ・レベル状態ではない選択されたセルからの電子の
抜き取りのためのＨ電圧及びＬ電圧が入れ替わっている
点を除き、操作は全く同じである。
【００６１】次に図８を参照すると、Ｎウェルに印加さ
れる電圧を制御するトランジスタを含む、本発明の好ま
しい実施例のレイアウトを明確に示す平面図が示されて
いる。ビット線、ビット線トランジスタ、及び金属プラ
グ１２８が、図８では図の明瞭化のために省略されてい
る。ビット線トランジスタは、金属プラグ・プロセスを
適用して、ウェル制御切り替えトランジスタＴＲ−ＷＬ
と同様に形成できるが、一般的にこのようなトランジス
タは、ビット線デコーダ（図示せず）の一部として形成
され、メモリ・アレイの外側に配置されることが望まし
い。しかし金属プラグ１２６が、点線で示すようにｎウ
ェルに接続し、金属プラグ１２８が、トランジスタＴＲ
−ＳＷのゲート電極とＣＧ１との間、及びアレイ内の交
互の制御ゲート電極間（例えば偶数番号の付いた制御ゲ
ート電極の後）に配置されることを理解されたい。ＴＲ
−ＳＷとＣＧ１との間に挿入された金属プラグにより、
トランジスタＴＲ−ＳＷは、すべてのトランジスタのｎ
ウェル、ソース、及びドレインを電子トンネリングのた
めの同じ電位にするために、ｎウェルをビット線に接続
することができ、これによって、ゲート酸化物１１８全
体にわたる均一な電子の注入又は抜き取りが可能にな
り、酸化物の劣化が低減する。
【００６２】ウェル制御トランジスタの形成を可能にし
ているアレイを製造するプロセスの一部を、２つのステ
ップの反応性イオン・エッチング・プロセスとして上記
で説明した。この２つのステップのエッチング・プロセ
スは、切り替えトランジスタ・アレイと一緒にメモリ・
セル・アレイを形成するための、本発明の好ましい形態
を実施するに当たって重要である。上記について、次に
図９から図１２を参照して説明する。
【００６３】図９に示すように、メモリ・アレイ・ゲー
ト導体ＣＧ、及びＴＲ−ＳＷとＴＲ−ＷＬ用ゲート導体
（この上に窒化物のキャップをかぶせることが好まし
い）を完成し、ソース及びドレインを形成してから（こ
の形成は、トランジスタ・ゲート及びメモリ・セル・ゲ
ート・スタックに対して自己整合したイオン注入、及び
拡散によるのが好ましい）、トランジスタは層間絶縁体
でカバーされる。この絶縁体は、エッチング選択性のた
めに窒化物であることが望ましい。次に層化したＦＧ／
ＣＧゲート・スタック構造、ならびにトランジスタＴＲ
−ＳＷ及びＴＲ−ＷＬのゲートに側壁を形成するため
に、窒化物が付着される。酸化物のブランケット層が次
にこの構造上に付着され、更にこれが平坦化されること
が望ましい。
【００６４】金属プラグ１２６（図５）を次に形成する
ために、酸化物のＲＩＥが実行され、メモリ・セル・ト
ランジスタのペア間の酸化物、及びｐウェルからメモリ
・セル・アレイのｎウェルを分離させているＳＴＩ上の
酸化物をパターン化する。ｐウェル内では、基板内のｐ
ウェルのシリコン表面内の一定の深さにＴＲ−ＷＬが形
成される。ｐウェルはｎウェルより更に基板内に深く広
がることが望ましい点に注意されたい。このＲＩＥは異
方性が大きく、層化したＦＧ／ＣＧ構造に窒化物の側壁
を実質的にはそのまま残すので、自己整合と見なされ
る。このＲＩＥは、メモリ・アレイのトランジスタだけ
ではなく、トランジスタＴＲ−ＷＬ及びＴＲ−ＳＷの拡
散領域にも適用される。酸化物がエッチングされた後
で、酸化物ＲＩＥ用のレジストが除去され、図１２に示
すように、酸化物内にエッチングされたアパーチャ内の
シリコン上、及び窒化物上に金属が付着され、エッチ・
バックによりパターン化される。代替として、金属の選
択的な付着が可能である。次に保護酸化物１２４が、金
属プラグ１２６及び１２６’上に形成される。１２６’
は、ＴＲ−ＳＷ、ｎウェルとＴＲ−ＷＬとの間の接続を
形成する。次に図１２に示すように、別のブロックアウ
ト・レジストが設けられ、メモリ・セル・アレイ及びＴ
Ｒ−ＳＷトランジスタの領域だけがマスクでパターン化
され、ＴＲ−ＷＬについては実行されない。金属の層が
更に付着され、パターン化されて金属プラグ１２８とビ
ット線１３２が形成される。この付着も同様に、酸化物
の選択的ＲＩＥの後で残っているＴＲ−ＳＷ、及びアレ
イ・トランジスタの窒化物側壁に対しての自己整合と見
なされる。
【００６５】前記より、本発明に従ったＥＥＰＲＯＭ
が、ソリッド・ステート・ファイルの形成に特に適して
おり、特にデータ処理システム内のハード・ディスク大
容量記憶のエミュレーションに特に適している、電子記
憶装置を提供することが理解されるだろう。このＥＥＰ
ＲＯＭは、ビット線の方向に配置され、浅いトレンチ分
離により切り離された狭いｎウェルの使用により、非常
に高い集積密度で製造でき、メモリ・セルあたりのコス
トを大きく削減する。読み取り操作は、このＥＥＰＲＯ
ＭのＮＯＲタイプ・アーキテクチャにより、７０ｎｓ未
満の速さで実行でき、一方ホット・エレクトロン電流の
選択的な発生がないｎウェル・レイアウトにより、Ｆｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングが使用できる
ので、選択性をもつことができる。高速読み取り操作ア
クセス・タイムは、命令やデータを最初にランダム・ア
クセス・メモリ（ＤＲＡＭなど）に転送せずに、プロセ
ッサが直接ＥＥＰＲＯＭからアクセスできる、直接実行
モード操作をサポートする。低電流Ｆｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍトンネリングは、耐久性を増加させ、通常
の電源の容量内で数百のメモリ・セルの同時プログラミ
ングを可能にし、秒あたり２メガビットを超える高速バ
ースト・データ速度をエミュレートする。更にビット線
とｎウェルの選択的接続を行うことにより（特に好まし
いレイアウトの中で）、書き込み及び消去のどちらの操
作中も、選択的か非選択的かにかかわらず、ホット・エ
レクトロン電流の集中が無条件に回避される。その結果
セルの耐久性が、１０6から１０7の書き込み及び消去サ
イクルを超えるまでに増加する。セル・サイズは、特に
ｎウェル／ＳＴＩレイアウトと組み合わせた自己整合金
属プラグの形成により、最小リソグラフィ形状サイズの
４倍をわずかに超えるサイズまで縮小される。以上のよ
うに、現在使用可能な磁気記憶媒体に非常に近い記憶容
量、アクセス・タイム及びデータ・バースト速度が、本
発明によってソリッド・ステート・メモリ構造に与えら
れる。読み取りアクセス・タイムは、現在使用されてい
るＤＲＡＭに非常に近い。更にこれらの操作の対称性及
び補完性により、単一の書き込み及び消去サイクル内で
メモリを２度プログラムできる、本発明を完全なものに
する特徴である操作モードが可能になり、他にも本発明
に従って大きく増強されているセルの耐久性が、更に２
倍に増加した。
【００６６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００６７】（１）電気的に消去可能なプログラム可能
読み取り専用メモリ（ＥＥＰＲＯＭ）であって、（ａ）
基板と、（ｂ）前記基板内の前記基板の表面に形成され
た複数の細長い導体と、（ｃ）前記細長い導体に対して
直角に延びる複数の層構造であって、前記層構造が、前
記層構造と前記細長い導体の１つとの交差点に浮遊ゲー
ト、及び各前記浮遊ゲートの上に配置されているが各前
記浮遊ゲートから絶縁された制御ゲート電極を含み、前
記層構造が各前記交差点にメモリ・トランジスタを画定
する、複数の層構造と、（ｄ）前記層構造の上に配置さ
れ、前記細長い導体の方向に延びるビット線と、を含む
ＥＥＰＲＯＭ。 （２）前記細長い導体と前記浮遊ゲートとの間のホット
・エレクトロン電流の集中を防ぐ手段を更に含む、
（１）に記載のＥＥＰＲＯＭ。 （３）前記ホット・エレクトロン電流の集中を防ぐ手段
が、前記細長い導体の１つを前記細長い導体の前記１つ
の上に配置された対応するビット線に選択的に接続する
手段を含む、（２）に記載のＥＥＰＲＯＭ。 （４）各前記メモリ・トランジスタがソース及びドレイ
ンを含み、前記ビット線と前記ドレインとの接続、及び
前記細長い導体と前記ソースとの接続の少なくとも１つ
が金属プラグを含む、（１）に記載のＥＥＰＲＯＭ。 （５）前記金属プラグが前記層構造に対して自己整合さ
れる、（４）に記載のＥＥＰＲＯＭ。 （６）前記ＥＥＰＲＯＭの複数のメモリ・セルを同時に
プログラミングする手段を更に含む、（１）に記載のＥ
ＥＰＲＯＭ。 （７）前記ＥＥＰＲＯＭがＮＯＲタイプ・アーキテクチ
ャを有する、（１）に記載のＥＥＰＲＯＭ。 （８）前記基板がｐタイプの基板であり、各前記細長い
導体がｎウェルを含む、（１）に記載のＥＥＰＲＯＭ。 （９）前記ビット線と前記細長い導体を接続する前記手
段が、トランジスタ及び金属プラグを含む、（３）に記
載のＥＥＰＲＯＭ。 （１０）ホット・エレクトロン電流の集中なしに２つの
論理状態のいずれかに前記ＥＥＰＲＯＭの一部分をフラ
ッシュ消去する手段を更に含む、（２）に記載のＥＥＰ
ＲＯＭ。 （１１）ＥＥＰＲＯＭのプログラミング方法であって、
順に下記のステップ、（ａ）選択されたメモリ・セルの
論理状態をデータに従って第１の論理状態から第２の論
理状態に変更するステップと、（ｂ）前記ＥＥＰＲＯＭ
の一部分の全セルの論理状態を第２の論理状態に変更す
るステップと、（ｃ）選択されたメモリ・セルの論理状
態をデータに従って第２の論理状態から第１の論理状態
に変更するステップと、（ｄ）前記ＥＥＰＲＯＭの一部
分の全セルの論理状態を第１の論理状態に変更するステ
ップと、を含む、プログラミング方法。 （１２）前記ＥＥＰＲＯＭの一部分の全セルの論理状態
を第２の論理状態に変更する前記ステップ、及び前記Ｅ
ＥＰＲＯＭの一部分の全セルの論理状態を第１の論理状
態に変更する前記ステップが、フラッシュ消去として非
選択的に実行される、（１１）に記載のＥＥＰＲＯＭの
プログラミング方法。
【図面の簡単な説明】
【図１】従来のＮＯＲタイプＥＥＰＲＯＭのレイアウト
例を示す平面図である。
【図２】図１のＥＥＰＲＯＭの線２−２の面に沿った断
面を示す図である。
【図３】従来のＮＡＮＤタイプＥＥＰＲＯＭのレイアウ
ト例を示す平面図である。
【図４】本発明に従ったＥＥＰＲＯＭの好ましいレイア
ウトの概略を示す図である。
【図５】本発明のＥＥＰＲＯＭメモリ・セル・ペアの例
の等角投影した内部構造図である。
【図６】本発明に従ったメモリ・セルの概略を示す平面
図である。
【図７】本発明の異なる操作モードにおける電圧の変化
を示すグラフである。
【図８】本発明に従ったウェル電圧制御用レイアウトの
部分的平面図である。
【図９】本発明に従った金属プラグ及びビット線の形成
を示す、記憶アレイの端における本発明の一部分を示す
断面図である。
【図１０】本発明に従った金属プラグ及びビット線の形
成を示す、記憶アレイの端における本発明の一部分を示
す断面図である。
【図１１】本発明に従った金属プラグ及びビット線の形
成を示す、記憶アレイの端における本発明の一部分を示
す断面図である。
【図１２】本発明に従った金属プラグ及びビット線の形
成を示す、記憶アレイの端における本発明の一部分を示
す断面図である。
【符号の説明】
１０ 基板（図２） １２ 絶縁体（図２） １４ センス・アンプ（図２） １４’ センス・アンプ（図３） １６ ビット線とドレイン間の接続（図２） ２４ 導通チャネル（図３） ２６ 選択トランジスタ（図３） ２８ ビット線接続（図３） １１０ 基板（図９） １１８ ゲート絶縁体（図５） １２２ 側壁（図５） １２４ 絶縁体ブランケット層（図５） １２６ 金属プラグ（図８） １３０ 絶縁体（図５）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−94686（ＪＰ，Ａ) 特開 平６−37329（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】電気的に消去可能なプログラム可能読み取
    り専用メモリ（ＥＥＰＲＯＭ）であって、 （ａ）基板と、 （ｂ）前記基板内の該基板の表面に形成された複数の細
    長い導電性のウエルと、 （ｃ）前記細長い導電性のウエルに対して直角に延びる
    複数の層構造であって、前記層構造が、該層構造と前記
    細長い導電性のウエルのそれぞれの交差点に浮遊ゲー
    ト、及び各前記浮遊ゲートの上に配置されているが各前
    記浮遊ゲートから絶縁された制御ゲート電極を含み、前
    記層構造が各前記交差点にメモリ・トランジスタを画定
    する、複数の層構造と、 （ｄ）前記層構造の上に配置され、前記細長い導電性の
    ウエルの方向に延びるビット線と、 （ｅ）前記導電性ウエル内に形成された前記メモリ・ト
    ランジスタのソース及びドレインと、 （ｆ）前記メモリ・トランジスタに対する書き込み動作
    及び消去動作の間、前記導電性のウエルと前記メモリ・
    トランジスタの前記ソースおよび前記ドレインとに同じ
    値の電圧を印加してホット正孔注入を抑制する手段とを
    含むＥＥＰＲＯＭ。
  2. 【請求項２】前記ビット線と前記導電性のウエルとの間
    に第１スイッチング・トランジスタが接続され、そして
    所定の電源と前記導電性のウエルとの間に第２スイッチ
    ング・トランジスタが接続され、 前記メモリ・トランジスタに対する書き込み動作及び消
    去動作の両方の間、前記ビット線と前記導電性のウエル
    との間に接続された第１スイッチング・トランジスタが
    ターン・オンされ、前記第２スイッチング・トランジス
    タがターン・オフされ、 前記メモリ・トランジスタに対する読み取り動作の間、
    前記第１スイッチング・トランジスタがターン・オフさ
    れ、前記第２スイッチング・トランジスタがターン・オ
    ンされることを特徴とする請求項１に記載のＥＥＰＲＯ
    Ｍ。
  3. 【請求項３】前記メモリ・トランジスタの前記ソース及
    びドレインの一方に前記ビット線が接続され、 前記導電性のウエルと前記ソースおよび前記ドレインと
    に同じ値の電圧を印加してホット正孔注入を抑制する手
    段は、 前記書き込み動作及び消去動作のときに、前記ビット線
    と前記導電性のウエルとを接続する手段と、 前記導電性のウエル内に設けられ、前記メモリ・トラン
    ジスタの前記ソース及びドレインの他方と前記導電性の
    ウエルとを接続する第１金属プラグとを有することを特
    徴とする請求項１に記載のＥＥＰＲＯＭ。
  4. 【請求項４】前記ビット線と前記導電性のウエルとを接
    続する手段は前記導電性のウエル内に前記メモリ・トラ
    ンジスタの１つに隣接して設けられた第１スイッチング
    ・トランジスタであり、該第１スイッチング・トランジ
    スタのソース及びドレインの一方は前記ビット線に接続
    され、前記第１スイッチング・トランジスタのソース及
    びドレインの他方と前記導電性のウエルとに接続する第
    ２金属プラグが設けられていることを特徴とする請求項
    ３に記載のＥＥＰＲＯＭ。
  5. 【請求項５】所定の電源と前記第２金属プラグとの間に
    第２スイッチング・トランジスタが接続され、 前記メモリ・トランジスタに対する書き込み動作及び消
    去動作の両方の間、前記第１スイッチング・トランジス
    タがターン・オンされ、前記第２スイッチング・トラン
    ジスタがターン・オフされ、 前記メモリ・トランジスタに対する読み取り動作の間、
    前記第１スイッチング・トランジスタがターン・オフさ
    れ、前記第２スイッチング・トランジスタがターン・オ
    ンされることを特徴とする請求項４に記載のＥＥＰＲＯ
    Ｍ。
  6. 【請求項６】前記ビット線は、該ビット線が接続される
    前記導電性ウエルの上に配置されているビット線である
    ことを特徴とする請求項３に記載のＥＥＰＲＯＭ。
  7. 【請求項７】前記ＥＥＰＲＯＭの複数のメモリ・セルを
    同時にプログラミングする手段を更に含む、請求項１に
    記載のＥＥＰＲＯＭ。
  8. 【請求項８】前記基板がｐタイプの基板であり、前記細
    長い導電性のウエルがｎウェルを含む、請求項１に記載
    のＥＥＰＲＯＭ。
  9. 【請求項９】前記第２スイッチング・トランジスタは、
    前記導電性のウエル外の前記基板に設けられていること
    を特徴とする請求項２又は請求項５に記載のＥＥＰＲＯ
    Ｍ。
  10. 【請求項１０】（ａ）基板と、 （ｂ）前記基板内の該基板の表面に形成された複数の細
    長い導電性のウエルと、 （ｃ）前記細長い導電性のウエルに対して直角に延びる
    複数の層構造であって、前記層構造が、該層構造と前記
    細長い導電性のウエルのそれぞれの交差点に浮遊ゲー
    ト、及び各前記浮遊ゲートの上に配置されているが各前
    記浮遊ゲートから絶縁された制御ゲート電極を含み、前
    記層構造が各前記交差点にメモリ・トランジスタを画定
    する、複数の層構造と、 （ｄ）前記層構造の上に配置され、前記細長い導電性の
    ウエルの方向に延びるビット線と、 （ｅ）前記導電性ウエル内に形成された前記メモリ・ト
    ランジスタのソース及びドレインと、 （ｆ）前記メモリ・トランジスタに対する書き込み動作
    及び消去動作の間、前記導電性のウエルと前記メモリ・
    トランジスタの前記ソースおよび前記ドレインとに同じ
    値の電圧を印加してホット正孔注入を抑制する手段とを
    含むＥＥＰＲＯＭのＥＥＰＲＯＭのプログラミング方法
    であって、順に下記のステップ、 （イ）選択されたメモリ・セルの論理状態をデータに従
    って第１の論理状態から第２の論理状態に変更するステ
    ップと、 （ロ）前記ＥＥＰＲＯＭの一部分の全セルの論理状態を
    第２の論理状態に変更するステップと、 （ハ）選択されたメモリ・セルの論理状態をデータに従
    って第２の論理状態から第１の論理状態に変更するステ
    ップと、 （ニ）前記ＥＥＰＲＯＭの一部分の全セルの論理状態を
    第１の論理状態に変更するステップと、 を含む、プログラミング方法。
  11. 【請求項１１】前記ＥＥＰＲＯＭの一部分の全セルの論
    理状態を第２の論理状態に変更する前記ステップ、及び
    前記ＥＥＰＲＯＭの一部分の全セルの論理状態を第１の
    論理状態に変更する前記ステップが、フラッシュ消去と
    して非選択的に実行される、請求項１０に記載のＥＥＰ
    ＲＯＭのプログラミング方法。
  12. 【請求項１２】前記ステップ（イ）、（ロ）、（ハ）及
    び（ニ）の間、前記導電性のウエルと前記メモリ・トラ
    ンジスタの前記ソースおよび前記ドレインとに同じ値の
    電圧を印加してホット正孔注入を抑制する手段を動作さ
    せることを特徴とする請求項１０に記載のＥＥＰＲＯＭ
    のプログラミング方法。
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