JPH08340095A

JPH08340095A - メモリ・アレイの製作方法、プログラム方法及びメモリ・アレイ

Info

Publication number: JPH08340095A
Application number: JP8132201A
Authority: JP
Inventors: Seiki Ogura; セイキ・オグラ; Nivo Rovedo; ニボ・ロベド; Robert C Wong; ロバート・シィ・ウォン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-06-07
Filing date: 1996-05-27
Publication date: 1996-12-24
Anticipated expiration: 2016-05-27
Also published as: JP3245054B2; US5541130A; US5681770A; US5654917A; US5672892A

Abstract

(57)【要約】【課題】高密度メモリ・アレイを製作するプロセスを
提供する。【解決手段】Ｎ型不純物がＰ型基板内１２に注入さ
れ、実質的に平坦な輪郭を有する連続的な拡散レール２
４を形成する。各拡散レールが対応するビット・ライン
を規定する。各レールはビット・ライン２２に関連付け
られる各隣接メモリ・アレイ・セル対のソース及びドレ
イン領域を規定する。１態様では、複数のポリシリコン
層が制御ゲート、浮遊ゲート１８、ソース及びドレイン
を形成するために使用される。ポリシリコン層は寄生容
量を最小化するために、ポリシリコン層オーバラップを
実質的に低減するように自己整合される。ドミノ及びス
キッピ・ドミノ機構が、メモリ・アレイ・セルをプログ
ラム及び読出すために使用される。プログラミングは比
較的低いプログラミング電圧を用いて、チャネル・ホッ
ト・エレクトロン・トンネル現象により実現される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフラッシュ・メモリ
・アレイ構造に関する。

【０００２】

【従来の技術】メモリ・デバイスは通常、超大規模集積
回路（ＶＬＳＩ）上の行と列の矩形アレイ内に構成され
る半導体メモリを含む。ある行とある列の交差点は、"
セル"と呼ばれる記憶素子となる。半導体メモリは様々
なこうしたセルから成る。各セルはデータの２値ビット
を記憶することができる。各列はビット・ラインを定義
し、各行はワード・ラインを定義する。アドレスは各行
または各列に割当てられる。セルの行または列にデータ
を書込むために、またはそこからデータを読出すため
に、所望のアドレスが２進コード形式でアドレス復号器
の入力に提供される。２進コード化入力に応答して、復
号器は書込みまたは読出しオペレーションのための所望
の行または列を選択する。

【０００３】フラッシュ・メモリ・アレイなどのメモリ
・デバイスは、通常、ＮＡＮＤ論理またはＮＯＲ論理に
より構成されるアレイから成る。こうしたアレイは通
常、マンハッタン型構造として構成される。ＮＡＮＤ論
理アレイはＮＯＲ論理アレイの約２倍の密度を有する。
しかしながら、ＮＡＮＤ論理アレイでは、アクセス時間
が回路を通じる直列抵抗により低速である。更にＮＡＮ
Ｄ論理アレイでは、複雑な周辺支援回路が要求される。
更にＮＡＮＤ論理アレイは、比較的低速なプロセスであ
るFowler-Nordheimトンネル現象によるプログラミング
に限られる。Fowler-Nordheimトンネル現象は、フル・
ビット・ライン・バイアス電位が多数の電圧降下（連鎖
内の各デバイスのしきい値電圧）により低減されること
無しに、アレイ内の遠端または最後のデバイスに達する
ように非選択ワード・ラインへの比較的高い電圧の印加
を要求する。従って、非選択ワード・ラインに印加され
るこの高電圧により、隣接ビット・ラインが広く間隔を
置かれなければならず、高密度メモリ・アレイの設計を
妨げることになる。ＮＡＮＤ論理アレイは通常、過度な
直列抵抗を回避するために直列の１６デバイスに制限さ
れる。更にＮＡＮＤ論理アレイの各メモリ・セルは、２
個の余分な選択ゲートを要求し、製造コストを押し上
げ、ＮＡＮＤ論理アレイの効率を低下させる。

【０００４】マンハッタン型構造によるメモリ・アレイ
は通常、隣接セルにより共用される長い共通拡散を使用
する。こうした構成は、プログラミング及び読出しオペ
レーションにおいて、逆プログラミング及び読出し干渉
などの困難を助長する。例えば、センシングの間にビッ
ト・ラインが論理"低"レベルにプルダウンされるとき、
ビット・ラインが選択セルまたは隣接セルのいずれによ
りプルダウンされているかが常に明らかでない。同様に
アドレスされたセルが非導通状態の時、対応する選択ビ
ット・ラインは論理"高"レベルであるべきである。しか
しながら、ビット・ラインは隣接非選択セルにより、誤
って論理"低"レベルにプルダウンされうる。プログラミ
ング・オペレーションの間にも類似の混乱が生じる。例
えばアドレスされたセルのプログラミングは隣接セルを
混乱しうる。プログラミング及び読出しオペレーション
に関連するこれらの問題を解決するために、多くの試み
が取られてきた。１つの試みは、各メモリ・セルが非対
称構成を有するように設計することである。これはメモ
リ・セルの一方向への角度注入（angle-implanting）に
より達成され、それにより一方向からの妨害が反対方向
からの妨害よりも小さくなる。しかしながら、こうした
セル構成により上述の問題がかろうじて軽減されるだけ
であることが判明している。更に非対称のメモリ・セル
構成は、比較的大きなサイズのメモリ・セルを要求す
る。上述の問題を解決するための別の試みは干渉を排除
するための追加のスプリット・ゲートを提供することで
ある。しかしながら、このアプローチはメモリ・セルの
サイズを同時に増加させる。更に別のアプローチは、同
一ワード・ラインを共用するメモリ・セルのドレイン拡
散を分離する。

【０００５】ＮＡＮＤ論理及びＮＯＲ論理メモリ・アレ
イは、通常、"スタック"に構成される多重ポリシリコン
層を使用する。しかしながら、寄生容量はある層が別の
層とオーバラップする度合いにより規定されるオーバレ
イ公差から生じる。層同士が互いに大きくオーバラップ
すると、メモリ・アレイのオペレーションに悪影響を及
ぼす大きな寄生容量が生じる。

【０００６】

【発明が解決しようとする課題】従って、従来のメモリ
・アレイの問題及び欠点を鑑み、本発明の目的は、メモ
リ・セルの特性を悪化させること無しに、集積密度の増
加を提供するメモリ・アレイ・アーキテクチャを提供す
ることである。

【０００７】本発明の別の目的は、周辺コンポーネント
の数を最小化するメモリ・アレイ・アーキテクチャを提
供することである。

【０００８】更に本発明の別の目的は、読出しまたは書
込みオペレーションにおける比較的高速なアクセス時間
を提供し、比較的低消費電力を有するメモリ・アレイ・
アーキテクチャを提供することである。

【０００９】更に本発明の別の目的は、隣接メモリ・セ
ル間の干渉を生じること無く、プログラム及び読出され
うるメモリ・セルを含むメモリ・アレイを提供すること
である。

【００１０】本発明の別の目的は、読出し専用メモリの
他に、ランダム・アクセス・メモリを実現するために使
用されうるメモリ・アレイ・アーキテクチャを提供する
ことである。

【００１１】本発明の他の目的及び利点が、当業者には
後述の説明から明らかとなろう。

【００１２】

【課題を解決するための手段】本発明の第１の態様で
は、基板内にメモリ・セルのアレイを製作するプロセス
を提供する。このプロセスは、ａ）基板上に隆起した分離領域を形成する工程であっ
て、基板の活性領域上に第１の熱酸化物層を成長させる
工程と、第１の熱酸化物層上に浮遊ゲートを形成する第
１の導電層を付着する工程と、前記第１の導電層上に窒
化物層を付着する工程とを含む、前記形成工程と、ｂ）第１の導電層及び窒化物層をマスキング及びエッチ
ングし、第１の方向に延びる複数の間隔を置いた細長の
スタックを形成する工程と、ｃ）スタック間のアレイ活性領域に、基板と反対の電導
性タイプを有する不純物を注入し、第１の方向に延び、
実質的に平坦な輪郭を有する連続的な細長の拡散レール
を形成する工程であって、拡散レールが間隔を置いたビ
ット列ラインを形成する、前記注入工程と、ｄ）拡散レール上及び第１の導電層のエッジ上に第２の
熱酸化物層を成長させる工程と、ｅ）第２の熱酸化物層上に、補助ゲートを形成する第２
の導電層を付着する工程と、ｆ）第２の導電層を前記窒化物層と同一平面になるよう
に平坦化する工程と、ｇ）前記第２の導電層上に第３の熱酸化物層を成長させ
る工程と、ｈ）窒化物層を選択的にエッチングして、第１の導電層
を覆う窒化物層の１部を除去し、第１の導電層を露出さ
せるエッチング工程と、ｉ）露出した第１の導電層上に第１の絶縁層を形成する
工程と、ｊ）第１の絶縁層上に第３の導電層を付着する工程と、ｋ）第３の導電層上に第２の絶縁層を付着する工程と、ｌ）第３の導電層及び第２の絶縁層をパターニングし
て、ワード・ラインを形成するパターニング工程と、ｍ）第１の導電層を選択的にエッチングして、第１の導
電層を第３の導電層と実質的に位置整合し、電界分離領
域を形成するエッチング工程とを含む。

【００１３】関連する態様では、基板内にメモリ・セル
のアレイを製作するプロセスが、ａ）基板上に電界分離領域を形成する工程と、ｂ）基板のアレイ活性領域上に第１の絶縁層を付着する
工程と、ｃ）第１の絶縁層上に浮遊ゲートを形成する第１の導電
層を付着する工程と、ｄ）第１の導電層上に第２の絶縁層を形成する工程と、ｅ）第１の導電層及び第２の絶縁層をマスキング及びエ
ッチングし、第１の方向に延びる第１の導電層及び第２
の絶縁層の複数の間隔を置いた細長のスタックを形成す
る工程と、ｆ）スタック間のアレイ活性領域に、基板と反対の電導
性タイプを有する不純物を注入し、間隔を置いたビット
列ラインを形成する第１の方向に延びる細長の拡散レー
ルを形成する工程であって、拡散レールが実質的に平坦
な輪郭を有する、前記注入工程と、ｇ）第１の導電層により覆われないアレイ活性領域の１
部上に第３の絶縁層を形成する工程と、ｈ）第３の絶縁層上に制御ゲートを形成する第２の導電
層を付着する工程と、ｉ）第２の導電層上に第４の絶縁層を付着する工程と、ｊ）第２の絶縁層及び第２の導電層をマスキング及びエ
ッチングし、続いて第１の絶縁層及び第１の導電層をマ
スキング及びエッチングすることにより、第１の導電層
を第２の導電層に位置整合する工程と、ｋ）第１及び第２の導電層のエッジ上に第５の絶縁層を
形成する工程と、ｌ）アレイ活性領域上に第３の導電層を付着する工程
と、ｍ）第３の導電層上に第６の絶縁層を付着する工程と、ｎ）第６の絶縁層及び第３の導電層をパターニングし
て、アレイ活性領域上に電界遮蔽を形成する工程とを含
む。

【００１４】

【発明の実施の形態】本発明の好適な態様を述べるに当
たり、付随の図面における同一参照番号は、本発明の同
様の機構を指す。

【００１５】１）第１の態様図１を参照すると、本発明の好適なメモリ・アレイ１０
は、相互に交差する行及び列に配置される複数のメモリ
・セルを含む。列は図中Ｂ０、Ｂ１、Ｂ２．．．、Ｂｍ
と指定されるビット・ラインに接続される。一方、行は
Ｗ０、Ｗ１、Ｗ２、．．．Ｗｎと指定されるワード・ラ
インに接続される。図１は、マンハッタン構造に構成さ
れるメモリ・アレイ構造１０の図解的平面図を示す。メ
モリ・アレイ１０を形成するプロセスについて、図１及
び図２乃至図１２を参照しながら述べることにする。

【００１６】Ａ）第１の態様を形成するプロセスａ）第１の態様を形成するプロセスの第１工程は、基板
１２上に隆起した分離領域１４（図２）を形成する工程
を含む。好適には、使用される隆起分離プロセスは、米
国特許番号第５３６９０４９号で述べられるプロセスで
ある。前記特許のプロセスに従えば、結果の構造は支援
回路領域上に成長されるトンネル酸化物層１６及びアレ
イ活性領域１７を組込む。トンネル酸化物層１６は、好
適には約９０の厚さを有する。

【００１７】ｂ）結果の構造は、トンネル酸化物層１６
上に浮遊ゲート１８（図１参照）を形成する第１のポリ
シリコン層１８を組込む。ポリシリコン層１８は好適に
は約３０００の厚さを有する。

【００１８】ｃ）このポリシリコン層１８は、リンによ
り濃度約１０²⁰ｃｍ^-3に適切に添加される。

【００１９】ｄ）ポリシリコン層１８上に窒化物の保護
層またはキャップ２０（図２参照）も組込まれる。好適
には、保護層２０は約１５００の厚さを有する。

【００２０】ｅ）図３を参照すると、リソグラフィック
・マスク及び方向性エッチング・プロセスにより、アレ
イ活性領域において、ストライプまたは細長のスタック
１９が、第１のポリシリコン層１８及び窒化物層２０を
含む大きな矩形に切り込まれる。しかしながら、トンネ
ル酸化物層１６は実質的にエッチングされない。支援回
路領域では、高電圧デバイス及び低電圧デバイスの２種
類のデバイスが使用される。高電圧デバイス領域は、こ
のプロセス工程の間にポリシリコン層１８及び窒化物層
２０を取り除くように開口を開けられる。低電圧デバイ
ス領域では、リソグラフィック・マスク・パターン層１
８及び２０が、ゲート絶縁体として作用するトンネル酸
化物層１６と共にゲート電極を形成する。このリソグラ
フィック・マスクはまた、ストライプ１９間のソース領
域及びドレイン領域を規定する。

【００２１】ｆ）図４を参照すると、アレイ活性領域内
でリソグラフィック・マスクが使用されて、ストライプ
１９間のストライプまたは領域２１がＮ＋型不純物によ
り添加され、Ｎ型領域２４が形成される。これはイオン
注入により達成される。Ｎ型領域２４は、基板１２の上
面と実質的に同一平面を成す実質的に平坦な輪郭を有す
る。このプロセス工程は、拡散されたビット・ライン２
２（図１参照）の形成に作用する。

【００２２】ｇ）酸化物層２６が、第１のポリシリコン
層１８の露出したシリコン（Ｓｉ）・エッジ上、及びＮ
型領域２４上に成長される。好適には、酸化物層２６は
約４００の厚さを有する。低電圧支援回路領域では、
先行エッチング・マスクにより開けられたソース及びド
レイン領域、及びポリシリコン層１８の露出したシリコ
ン・エッジが酸化される。高電圧支援回路領域では、酸
化物層２６が高電圧に耐えうる十分な厚さを有するゲー
ト酸化物層を形成する。

【００２３】ｈ）図５を参照すると、上記工程ｅ）のエ
ッチング／マスク・プロセスにより生成されたＮ型領域
２４（ストライプ２１により規定される領域）上に、第
２のポリシリコン層２８が付着される。ポリシリコン層
２８が次にリンにより添加される。ポリシリコン層２８
は次にポリシリコン層２８が窒化物キャップまたは窒化
物層２０の上面と同一平面になるように、化学的−機械
的研磨プロセスにより平坦化される。破線３０は、平坦
化される以前の第２のポリシリコン層２８の表面を示
す。第２のポリシリコン層２８は、補助ゲート（図１参
照）を形成する。補助ゲートは分離を提供するか、消去
ゲートとして任意選択的に使用されうる。ポリシリコン
層２８はまた、高電圧デバイスのゲート領域を形成しう
る。低電圧デバイスでは、ポリシリコン層２８はソース
領域及びドレイン領域へのコンタクトを形成するために
使用されうる。この場合、ポリシリコン層２８を付着す
る以前に、ドレイン／ソース領域上で開状態のマスクが
使用されて、ソース／ドレイン領域が注入され、ソース
／ドレイン領域の水平面上の酸化物層が方向性を持って
エッチングされ、ゲートの側の酸化物が取り残される。
ポリシリコン層２８は拡散レール（ソース／ドレイン領
域）には電気的に接続されない。

【００２４】ｉ）図６を参照すると、第２のポリシリコ
ン層２８上に（酸化により）酸化物層３４が成長され
る。

【００２５】ｊ）第１のポリシリコン１８上の窒化物層
またはキャップ２０が、選択的に除去される。窒化物層
２０を除去し、ポリシリコン層１８を露出するために、
高温のリン酸エッチング・プロセスが使用されうる。し
かしながら、リン酸エッチング・プロセスは、ポリシリ
コン層２８を覆う酸化物層３４には影響しない。

【００２６】ｋ）図７を参照すると、露出された第１の
ポリシリコン層１８が酸化され、ＯＮＯ共重合絶縁層
（二酸化ケイ素と窒化ケイ素の化合物）の底面酸化物層
を形成する。底面酸化物層は、好適には約２００の厚
さを有する。次に、好適には約７０の厚さを有する窒
化物層が前述の底面酸化物層上に付着される。次に酸化
プロセスにより、薄い酸化物表皮が窒化物層上に形成さ
れ、ＯＮＯ共重合絶縁層３６が完成される。ＯＮＯ層３
６はシーリング酸化物層３４の厚さの約１／２以下に設
計され、ＯＮＯ層３６を除去するために酸化物層３４が
エッチング・プロセスに晒されるときに（後述）、酸化
物層３４の十分な部分がポリシリコン層２８上に残るよ
うに保証する。

【００２７】ｌ）図８を参照すると、第３のポリシリコ
ン層３８がＯＮＯ層３６上に付着される。ポリシリコン
層３８は次にリンにより添加される。

【００２８】ｍ）図８を再度参照すると、ポリシリコン
層３８は次に絶縁層４０により覆われる。

【００２９】ｎ）ポリシリコン層３８及び絶縁層４０
は、次にリソグラフィック・マスク及び方向性エッチン
グによりパターニングされ、ワード・ラインが形成され
る。ポリシリコン層３８及び絶縁層４０がエッチングさ
れた後、ＯＮＯ層３６がエッチングされる。しかしなが
ら、酸化物層３４は上述のようにＯＮＯ層３６よりも厚
いために取り残される。

【００３０】ｏ）図９乃至図１１を参照すると、第１の
ポリシリコン層１８が選択的にエッチングされ、第１の
ポリシリコン層１８が第３のポリシリコン層３８のライ
ンに位置整合される（第１のポリシリコン層１８が第３
のポリシリコン層３８に自己整合される）。しかしなが
ら、第１のポリシリコン層１８は第３のポリシリコン層
３８（またはワード・ライン）下で連続的ではない。な
ぜなら、前者は上記工程ｅ）のマスキング工程によりセ
グメント化され、ワード・ライン下にポリシリコンの浮
遊ゲート１８の"島"を形成したからである。従って、図
１のライン２Ｈ−２Ｈに沿う断面図が図９に相当し、図
１のライン２Ｉ−２Ｉに沿う断面図が図１０に相当す
る。また、複数のワード・ライン及び補助ゲートを形成
する第２のポリシリコン層２８を横断するライン２Ｊ−
２Ｊに沿う断面図が、図１１に示される。

【００３１】ｐ）図１２（図９と同じ）を参照すると、
先行エッチング工程の結果、電界分離領域４４がアレイ
活性領域内に形成される。電界分離領域４４は低まった
領域であり、ホウ素注入４６により添加され、寄生ＦＥ
Ｔのオンを防止する酸化物を有するように酸化される。
好適には、酸化物層は約３００の厚さを有する。絶縁
層４８が電界分離領域４４に付着される。好適には、絶
縁層４８は不動態ＰＳＧ（リン・ケイ酸ガラス）層であ
り、既知のプロセスにより平坦化される。この工程は、
上記工程ｂ）、ｅ）、ｆ）及びｏ）と共に、チャネル領
域の形成を完成する。

【００３２】第２のポリシリコン層２８は、第３のポリ
シリコン層３８をＮ型領域２４から分離することによ
り、ワード・ライン・キャパシタンスを低減する。ポリ
シリコン層２８は補助ゲートとして、浮遊ゲート１８と
ポリシリコン層２８間のトンネル現象により、可能な"
消去ゲート"を提供する。

【００３３】上述のように、Ｎ型領域または拡散レール
２４は、アレイ・セルのソース／ドレイン領域を規定
し、基板１２にＮ型不純物を添加することにより、各ワ
ード・ライン３８間の領域に形成される。ワード・ライ
ン下の活性領域（チャネル領域）には、Ｎ型材料は直接
添加されない。各セルは浮遊ゲート、補助ゲート、ドレ
イン及びソースを有する記憶トランジスタを構成する。
メモリ・アレイ１０の固有な特長は、Ｎ型領域２４の任
意の特定部分が、隣接セルのソース及びドレインを規定
することである。従って、メモリ構造１０は、あるセル
Ｃ_nmのソースが隣接セルのドレインでもあり、またその
逆もあてはまる図２５に示されるメモリ・セル・アーキ
テクチャを有する。こうした構成は、あるセルのソース
が隣接セルのドレインと異なる電位である時に発生す
る、典型的な極性問題を排除する。従って、各ビット・
ライン１１１（Ｂ０．．．Ｂｎ）は１セルのドレインと
して、同時に隣接セルのソースとして作用する。例え
ば、Ｂ１はセルＣ₀₀のソース２０２として、同時にセル
Ｃ₀₁のドレイン２０４として作用する。更に図２５に示
されるように、ビット・ラインＢ０を除く各ビット・ラ
インは、その特定のビット・ラインにより規定される列
内の各対のまたは隣接セルのソース及びドレインとして
作用する。こうした構成は、アレイのオペレーションに
必要なビット・ラインの数を低減し、従って追加のメモ
リ・セルのための追加の空間を提供する。更にこうした
構成は、選択ラインの必要を排除し、同様に追加セルの
ための追加の空間を提供する。従って、この構成は、比
較的設計的な複雑度の低い高密度メモリ・アレイに帰結
する。更に図２５に示される構成は、あるセルのソース
が隣接セルのドレインと同一電位であるので、非選択セ
ルが電力を消費しないために、比較的低い消費電力を提
供する。図２５に示される各セルは、ＥＥＰＲＯＭセル
であり、各セル内の破線は浮遊ゲートを表す。

【００３４】２）第２の態様図１３を参照すると、本発明の別のメモリ・アレイ１０
０が示され、相互に交差する行及び列に配置される複数
のメモリ・セルを含む。列はビット・ラインＢ０、Ｂ
１、Ｂ２、．．．、Ｂｍに接続され、行はワード・ライ
ンＷ０、Ｗ１、Ｗ２、．．．、Ｗｎに接続される。メモ
リ・アレイ構造１００はマンハッタン構造に構成され
る。メモリ・アレイ構造１００を形成するプロセスにつ
いては、図１３及び図１４乃至図２４に関連して詳述さ
れる。

【００３５】Ａ）第２の態様を形成するプロセス本発明のメモリ・アレイの第２の態様を形成するプロセ
スの各工程について、詳細に説明する。ａ）図１４を参照すると、プロセスの第１工程は、基板
１０４上に電界分離領域１０２を形成する。ＬＯＣＯＳ
分離またはＳＴＩ分離などの標準の分離プロセスが、メ
モリ・セル・アレイの支援回路のために使用されうる。
こうしたプロセスが使用される場合、アレイは活性領域
（無電界酸化物）として保持され、窒化物が電界分離領
域に該当しない任意の領域上に付着される。

【００３６】ｂ）必要に応じて、セルしきい値を調整す
るように、イオン注入によりアレイの選択領域に添加す
るために、アレイ活性領域がマスクされる。このプロセ
ス工程は、例えば電界分離の形成の間に活性領域を保護
する窒化物層を除去した後など、電界分離の完了後に実
施される。

【００３７】ｃ）デバイス領域上の残りの保護膜が、次
にエッチング・プロセスにより除去される。ここで用
語"デバイス領域"は、メモリ・セル回路または支援回路
で使用される任意のデバイスを指すものとする。

【００３８】ｄ）図１５を参照すると、トンネル酸化物
層１０６がアレイ活性領域１０８上に成長される。トン
ネル酸化物層１０６は、好適には約９０の厚さを有す
る。

【００３９】ｅ）図１５を参照すると、第１のポリシリ
コン層１１０がトンネル酸化物層１０６上に付着され、
浮遊ゲートを形成する。ポリシリコン層１１０は好適に
は約１２００の厚さを有する。

【００４０】ｆ）図１５を参照すると、ポリシリコン層
１１０が次に付着され、酸化されて共重合絶縁層１１３
を形成する。共重合絶縁層１１３は、好適には約２５０
の厚さを有する。酸化物−窒化物−酸化物（ＯＮＯ）
絶縁層が所望される場合には、次に窒化物層が共重合絶
縁層１１３上に付着される。窒化物層は、好適には約７
０の厚さを有する。

【００４１】ｇ）図１３、図１６及び図１７を参照する
と、共重合絶縁層１１３及び第１のポリシリコン層１１
０が、リソグラフィック・マスク及び異方性エッチング
技術によりパターニングされる。エッチング技術とし
て、ＲＩＥエッチング技術が使用されうる。エッチング
工程は、支援回路領域から共重合絶縁層及びポリシリコ
ン層を除去する。アレイ活性領域１０８のパターニング
により、ワード・ラインの方向に垂直な方向に、材料の
ストライプまたは細長のスタック１０９が生成され、浮
遊ゲートがワード・ラインに平行な方向に連続的になら
ないようにする。

【００４２】ｈ）図１８を参照すると、アレイ活性領域
がマスクされ、基板内にＮ型添加物が注入されて、ポリ
シンコン層１１０及び共重合絶縁層１１３のストライプ
またはスタック１０９間に、連続的な拡散レール１０３
が位置整合されて形成される（拡散の連続レールはスタ
ック１０９に自己整合される）。特に、連続拡散レール
は、フォトレジスト・マスクを用いるＮ型添加物のイオ
ン注入により形成される。Ｎ型添加物は、制御ゲートま
たはワード・ラインの直下のアレイ活性領域部分には注
入されない。これらの形成については後述される。前述
のメモリ・アレイ構造と同様、メモリ・アレイ１００の
固有の特長は、拡散レール１０３の任意の特定部分が、
隣接セルのソース及びドレインを規定することである。
これについては更に後述される。

【００４３】ｉ）必要に応じて、ポリシリコン層１１０
により覆われない残りのトンネル酸化物１０６が領域内
ではぎ取られる。

【００４４】ｊ）図１９を参照すると、酸化物層１１５
がポリシリコン層１１０により覆われないアレイ活性領
域の全ての部分上に成長される。この工程は、酸化物層
１１５をＯＮＯ層にするような層が共重合絶縁層１１３
上に付着された場合、共重合窒化物層の酸化に作用す
る。これは窒化物層が共重合絶縁層１１３上に付着され
た場合にだけ発生しうる。この工程は、共重合絶縁層１
１３により覆われないポリシリコン層１１０のエッジも
酸化させる。ソース／ドレイン領域を規定する連続拡散
レール及びポリシリコン層１１のエッジを覆う酸化物層
１１５部分は、約６５０の厚さを有する。非添加領域
上に成長される酸化物層１１５部分は、約２００の厚
さを有する。

【００４５】ｋ）次の工程では、支援回路領域のしきい
値を選択的に調整するように、マスクして注入する。マ
スク及びエッチング・プロセスにより、低電圧支援回路
領域から酸化物層１１５が除去される。この酸化物は高
電圧支援回路のゲート領域上のマスクにより保持され
る。高電圧回路は通常、論理関数で使用される低電圧支
援回路よりも厚いゲート酸化物層を要求する。

【００４６】ｉ）次に低電圧ゲート酸化物が、低電圧支
援回路領域上に成長される。従って、高電圧支援回路の
ゲート領域の総ゲート酸化物層は、以前の酸化物層１１
５とこの工程で形成される酸化物層とを含む。低電圧支
援回路の総ゲート酸化物層は、この工程で形成される酸
化物層だけを含み、従って、高電圧支援回路のゲート領
域上に形成される総ゲート酸化物層よりも薄い。

【００４７】ｍ）図１３及び図２０を参照すると、制御
ゲート（ワード・ラインとも呼ばれる）を形成するため
に、第２のポリシリコン層１１４が付着される。説明の
都合上、第１のポリシリコン層１１０は破線により、第
２のポリシリコン層１１４の下方に示される。この図の
尺度は実際とは異なり、後述のように、第１のポリシリ
コン層１１０及び第２のポリシリコン層１１４は互いに
位置整合される。

【００４８】ｎ）図２０を参照すると、第２のポリシリ
コン層１１４が次にリンにより添加され、好適には酸化
物と窒化物との化合物から成る絶縁層またはキャップ１
１７により覆われる。

【００４９】ｏ）図２１を参照すると、絶縁層またはキ
ャップ１１７及びポリシリコン層１１４が次にパターニ
ングされて、支援回路のセルのゲート電極が形成され
る。この層のエッチング工程は、支援回路領域内のゲー
ト酸化物層上で終端する。アレイ活性領域内において、
エッチングは共重合絶縁層１１３上または連続拡散領域
（ソース／ドレイン領域）上の酸化物層１１５上で停止
する。第１のポリシリコン層１１０を第２のポリシリコ
ン層１１４のエッジに位置整合（または自己整合）する
ために、第２のポリシリコン層１１４が露出された共重
合絶縁層１１３及びポリシリコン層１１４の方向性エッ
チングのためのマスクとして使用される。このエッチン
グ・プロセスの間、支援回路を保護するために、追加の
マスクが使用される。連続拡散レール（またはソース及
びドレイン領域）上の酸化物層は、共重合絶縁層よりも
厚いので、このエッチング・プロセスの後、酸化物がソ
ース及びドレイン領域上で取り残される。従って、ポリ
シリコンを選択的にエッチングする任意の続くエッチン
グ・プロセスは、ソース／ドレイン領域のシリコン（Ｓ
ｉ）をエッチングしない。絶縁層またはキャップ１１７
が、ポリシリコン層１１４がエッチングにより取り去ら
れないように保護する。

【００５０】ｐ）図２３を参照すると、これは図１７に
類似の断面図を表し、寄生ＦＥＴのしきい値Ｖ_Tを上昇
させて分離を改善するように、次に浮遊ゲート１１０間
の電界分離領域１０１が注入される。分離領域１０１は
低まった領域である。前述の注入工程を達成するため
に、ブロック・アウト・マスクが支援回路領域上で使用
される。注入１２３はアレイ内の適切な領域と自己整合
される。支援回路またはメモリ・セルにとって必要なＬ
ＤＤまたは他のドレイン・エンジニアリングのために、
他のマスク工程及び注入工程が使用されてもよい。この
工程は、前記工程ｂ）、ｄ）、ｅ）、ｈ）及びｏ）と共
に、チャネル領域の形成を完成させる。

【００５１】ｑ）図２３を参照すると、軽酸化がポリシ
リコン層１１０及び１１４により規定されるスタックの
エッジを封止する酸化物層１２５を形成する。酸化物層
１２５はスペーサとして作用し、上述のエッチングまた
は注入工程の間に、ポリシリコン層１１０及び１１４の
エッジにおいて遭遇されうる任意の損傷を直すことを容
易にする。次に、図２４に示されるように、ゲート上へ
の酸化物／窒化物の化合物の共形付着、及びそれに続く
異方性エッチング・プロセスにより、スペーサ１２６が
酸化物１２５上に形成される。

【００５２】ｒ）必要に応じて、電界分離領域が約５０
０の厚さを有するように、更に酸化される。絶縁層１
１７及び側壁スペーサ１２６内の窒化物がゲート電極の
酸化を防止する。

【００５３】ｓ）次に支援デバイスのソース／ドレイン
領域が適切なマスク及び注入プロセスにより形成され
る。

【００５４】ｔ）図２４を参照すると、第３のポリシリ
コン層１３０がアレイ活性領域上に付着され、リンによ
り適切に添加される。

【００５５】ｕ）図２４を再度参照すると、次にポリシ
リコン層１３０上に絶縁層１３２が付着される。ポリシ
リコン層１３０及び絶縁層１３２がパターニングされ
て、アレイ上に電界遮蔽が形成される。この遮蔽は次に
エッチングされ、支援回路領域から完全に除去される。
このエッチング工程を実現するために高度に選択的な等
方性エッチング・プロセスが使用され、支援回路ゲート
のエッジ上に拡散レール部分が残らないようにされる。
好適には、ポリシリコン層１３０がグラウンド電位にバ
イアスされる。

【００５６】上述のように、Ｎ型領域または拡散レール
１０３が、アレイ・セルのソース／ドレイン領域を規定
し、基板１０４内へのＮ型不純物の添加により、各ワー
ド・ライン間に形成される。Ｎ型材料は、ワード・ライ
ンの活性領域の直下に添加される。上述のように、メモ
リ・アレイ１００の固有の特長は、拡散レール１０３の
任意の特定部分が、隣接セルのソース及びドレインを規
定することである。各セルは浮遊ゲート、制御ゲート、
ドレイン及びソースを有する記憶トランジスタを構成す
る。メモリ構造１００はまた、上述の図２５に示される
メモリ・セル・アーキテクチャを有する。

【００５７】３）プログラミング及び消去オペレーショ
ン次に、上述の逆プログラミング及び読出し干渉を排除す
る改善された方法について述べることにする。

【００５８】１．ブロック消去全てのビット・ラインＢ０乃至ＢｎがＶ_pp（Ｎチャネル
ＦＥＴでは約８Ｖ）に持ち上げられ、全てのワード・ラ
インＷ０乃至Ｗｍが接地される。消去選択はワード・ラ
インを論理"０"に、選択ビット・ラインＢＬをＶ_ppにセ
ットすることにより２ビットに制御される。非選択ワー
ド・ライン及び非選択ビット・ラインは、Ｖ_ppの約１／
２にセットされる。

【００５９】２．ドミノ・プログラムプログラミング・オペレーションを実現するためには、
発生しうる混乱を回避するために、ワード・ライン選択
以前に、ビット・パターンが事前設定されなければなら
ない。下記の表１は、ｎビットの内の１ビットに対する
プログラム・ビット・パターンを示す。Ｖ_pは通常、
６．５Ｖである。

【表１】選択セルビット・ラインＢ０Ｂ１Ｂj-1 Ｂj Ｂj+1 Ｂn-1 Ｂn セル０ＶＰ００００００セルｊＶＰＶＰＶＰＶＰ０００セルｎ−１ＶＰＶＰＶＰＶＰＶＰＶＰ０

【００６０】１ワード・ラインだけが選択される場合に
は、ｎビットの１ビットだけが、プログラミングのため
にビット復号器により選択される。毎回、１ビット・ラ
インだけが切り替えられる必要がある。複数ワード・ラ
インが選択されている場合には、複数ビットを同時に書
込むことができる。

【００６１】３．読出し下記の表２は、ｎビットの内の１ビットに対する読出し
ビット・パターンを示す。ワード・ラインは初期に論
理"０"にセットされ、アクセス時にＶ_DDに持ち上げられ
る。

【表２】選択セルビット・ラインＢ０Ｂ１Ｂj-1 Ｂj Ｂj+1 Ｂn-1 Ｂn セル０ＶＤＤ０ＶＤＤＶＤＤＶＤＤＶＤＤＶＤＤセルｊＶＤＤＶＤＤＶＤＤｖｄｄ０ＶＤＤＶＤＤセルｎ−１ＶＤＤＶＤＤＶＤＤＶＤＤＶＤＤｖｄｄ０

【００６２】セルｊが選択されるとき、ＢｊがＶＤＤに
プリチャージされ、一方Ｂｊ−１はＶＤＤにバイアスさ
れ、Ｂｊ＋１は０にバイアスされる（ｖｄｄはセルがＶ
ＤＤにプリチャージされることを表す）。セルｊが'１'
状態の場合、ＢｊはＶＤＤに維持される。セルｊが'０'
状態ならば、Ｂｊはプル・ダウンされる。ダウン・レベ
ルは、セルｊ−１が'０'状態ならば、セルｊ−１により
ＶＤＤより低いあるＶ_tにクランプされるか、或いはセ
ンス増幅器の回路によりクランプされる。

【００６３】ビット・ライン・センス信号が、フラッシ
ュ・セルのあるＶ_tに制限される。しかしながら、スイ
ング（振幅）は約１００ｍｖの入力信号スイングを必要
とする従来のセンス増幅器にとって十分である。１度に
ｎビットの内の１ビットだけが選択される場合、１ビッ
ト列がグラウンドに放電され、他の全ての非選択列はＶ
ＤＤに維持される。しかしながら、読出しオペレーショ
ンでは複数ビット・ラインが選択されうるので、こうし
たオペレーションを実現するためには回路変更が要求さ
れる。

【００６４】４）ドミノ・アクセス機構好適な態様では、読出し及び書込みの両オペレーション
において、ドミノ・アクセス機構が使用される。

【００６５】ドミノ機構は、フラッシュ・メモリ・アレ
イの、そして特にマンハッタン構造のメモリ・アレイの
アクセスの間の列（ビット・ライン）移動を指す。ここ
でアクセスとはフラッシュ・アレイの読出し及びプログ
ラミングを指す。消去は一般にデータ・ビット・ブロッ
クに対して実行され、ドミノ機構により提供される厳密
な選択を要求しない。

【００６６】プログラミングでは、ビット・ラインは２
つの可能な電圧レベル、例えばＧＮＤ（グラウンド電
位）及びＶＰを有する。今日の技術では、ＶＰは約４Ｖ
乃至８Ｖである。全てのビット・ラインがＧＮＤまたは
ＶＰのとき、アレイは待機状態であり何もオペレーショ
ンは実行されないが、アレイはドミノ・プログラミング
の準備完了状態である。ドミノ・プログラミングは全て
がＧＮＤ状態または全てがＶＰ状態のいずれかから開始
し、アレイの左側からまたはアレイの右側から開始す
る。全てのビット・ラインが初期にＧＮＤにセットされ
ており、プログラミングが左側から開始し、１ワード・
ラインだけが選択されている場合、最左端ビット列をＶ
Ｐに持ち上げることにより最左端ビット列のプログラミ
ングが実行される。次に、２番目の最左端ビット列をＶ
Ｐに持ち上げることにより、２番目の最左端ビット列の
プログラミングが実行される。この直列リップリング
（すなわち波紋）が、全てのビット列がＶＰにセットさ
れるまで左から右に継続される。

【００６７】この時点で、プログラミングは次の２つの
いずれかの方法により、次のワード・ラインに対応する
ように移行する。ａ）全てのビット列をＧＮＤにリセットし、上述の如く
左から右にリップリングを繰返す。ｂ）現ビット・ライン・レベルから開始するが、最右端
ビットをプログラムするために最右端ビット列を接地す
る。その後、最右端列を除くほとんどのビット列がＶＰ
となる。次に、２番目の最右端ビットがそれにＶ_pを供
給することによりプログラムされ、その間、次のすなわ
ち続く３番目の最右端ビット列はグラウンド電位であ
る。右から左へのこのリップリングが、全てのビット・
ラインがＧＮＤにセットされるまで継続される。

【００６８】この後、ドミノ・アクセスが上述のように
再度左から右に進行する。この左から右への及び右から
左への交互のリップリングは、ビット・サーペンタイン
・ドミノ機構として参照される。サーペンタイン・ドミ
ノ機構は、データ・ブロックを直列に低消費電力で書込
むのに有用である。電力節減は単一ビット・ライン切替
えの静かなオペレーションにより達成される。

【００６９】プログラミング・オペレーションでは、オ
ペレーションを高速化するために、複数ワード・ライン
が選択されうる。しかしながら、プログラミング電流が
同一ビット列上でプログラム可能なビット数を制限す
る。従って、データ入力がワード・ライン電圧レベルを
通じて制御されることが必要である。

【００７０】ドミノ機構は読出しにも同様に適用され
る。ドミノ読出し機構は、マンハッタン構造内の隣接セ
ルからの読出し干渉を排除するために必要とされる。２
種類のビット・ライン電圧レベルＶＬ及びＶＨが存在す
る。ＶＬは好適にはグラウンド電位（ＧＮＤ）であり、
ＶＨは好適には約１．５Ｖである。しかしながら、読出
されるために選択されるビット・ラインはｖｈとして参
照されるレベルにセットされる。ｖｈにセットされるビ
ット・ラインは、そのビット・ラインがＶＨにプリチャ
ージされることを示す。ビット・ラインは選択セルが消
去されていれば、こうしたセルによりＶＬにプルダウン
される。選択セルがプログラムされていれば、ビット・
ラインはＶＨに維持される。プログラミングの場合に
は、１度に複数ワードが選択されうるのに対して、読出
しオペレーションでは、１度に１ワードだけが選択され
うる。

【００７１】１．消去ドミノ機構による消去オペレーションでは、全てのビッ
ト・ラインＢＬ_nがＶ_p _p（好適には約８Ｖ）に持ち上げ
られ、ワード・ラインはグラウンド電位に接続される。
消去選択は選択ビットに関連付けられるワード・ライン
を約０Ｖにセットし、選択ビット・ラインをＶ_ppにセッ
トすることにより２ビットにより制御されうる。非選択
ワード・ライン及びビット・ラインはＶ_ppの約１／２Ｖ
すなわち約４Ｖにセットされうる。

【００７２】２．プログラム１サイクルにつきｍ×ｎセル内の１セルに"１"を書込む
ためのドミノ・ビット・パターンについて述べることに
する。特定のビット・パターンに対してワード・ライン
選択信号がＷ₀からＷ_mに波紋される。次のビット・パタ
ーンに対し、ワード・ライン選択信号がＷ_mからＷ₀にう
ねるように波紋される。"０"を書込むとき、書込みクロ
ックがスキップされるかワード・ライン選択信号がスキ
ップされる。消費電力を最小化するためにはサーペンタ
イン・ドミノ書込み機構が好適である。なぜなら、１ワ
ード・ラインだけが切り替わる必要があり、１セルだけ
がプログラム電流を導通するからである。ドミノ・ビッ
ト・パターンは、１サイクル当たりｍビットを書込むた
めに使用されうる。こうした状況においては、同時にｍ
ワード・ラインをゲートするためにｍデータ・ビットが
使用される。ｍデータ・ビットの１ビットだけが論理"
０"の場合、対応するワード・ラインは低または"０"で
あり、それ以外では、全てのワード・ラインが高であ
る。従って、最大ｍ個の"１"ビットが、この並列ドミノ
機構により１サイクルにつき書込まれうる。下記の表３
は、図２５の様々なビット列のセルを書込むためのドミ
ノ・ビット・パターンを示す。

【表３】選択セルビット・ラインＢ０Ｂ１Ｂj-1 Ｂj Ｂj+1 Ｂn-1 Ｂn セル００ＶＰＶＰＶＰＶＰＶＰＶＰセルｊ０００ＶＰＶＰＶＰＶＰセルｎ−１００００００ＶＰ

【００７３】セルｉ、ｊは、図２６の行ｉ、列ｊのセル
である。単一ワード・ラインが選択されるときには、１
セルがプログラムされる。複数ワード・ラインが選択さ
れるときには、複数セルがプログラムされる。

【表４】ドミノ・プログラムＢ０Ｂ１Ｂ２Ｂ３Ｂ４Ｂ５Ｂ６セル０ＶＰ００００００セル１ＶＰＶＰ０００００セル２ＶＰＶＰＶＰ００００セル３ＶＰＶＰＶＰＶＰ０００セル４ＶＰＶＰＶＰＶＰＶＰ００セル５ＶＰＶＰＶＰＶＰＶＰＶＰ０

【００７４】３．読出し１サイクルにつきｍ×ｎセル内の１セルを読出すための
ドミノ・ビット・パターンについて述べることにする。
あるビット・パターンに対してワード・ラインがＷ₀か
らＷ_mに波紋される。次のビット・パターンに対してワ
ード・ラインがＷ_mからＷ₀にうねるように波紋される。
表５を参照すると、Ｖ_L及びＶ_Hは電圧バイアスであり、
０≦Ｖ_L≦Ｖ_H≦Ｖ_DDである。Ｖ_Lはグラウンド電位であ
り、Ｖ_Hは好適には約１．５Ｖである。Ｖ_DDは好適には
約５Ｖであり、Ｖ_hは特定のセルがＶ_H電位にプリチャー
ジされることを表す。各ワード・ライン選択Ｗ₀乃至Ｗ_m
は初期にはＶ_Lであり、特定のワード・ラインがアクセ
スされるときにＶ_Hに持ち上げられる。セルｊを読出す
ためにセルｊ−１がＶ_Lにセットされ、セルｊ＋１がＶ_H
にセットされ、Ｂ_jがＶ_Hにプリチャージされる。セルｊ
が論理"１"の場合、Ｂ_jはＶ_Hのままである。セルｊが"
０"の場合には、Ｂ_jがそのセルによりプルダウンされ
る。ダウン・レベルはセンス増幅器によりまたは論理"
０"状態のセルｊ＋１により、Ｖ_Hよりも低いあるしきい
値電圧Ｖ_tにクランプされる。

【表５】選択セルビット・ライン＞Ｂ０Ｂ１Ｂj-1 Ｂj Ｂj+1 Ｂn-1 Ｂn セルｉ、０ＶＬ（ｖｈ）ＶＨＶＨＶＨＶＨＶＨセルｉ、ｊＶＬＶＬＶＬ（ｖｈ）ＶＨＶＨＶＨセルｉ、ｎ−１ＶＬＶＬＶＬＶＬＶＬＶＬ（ｖｈ）

【００７５】表６及び図２５は、ドミノ読出し機構が様
々なビット列のセルを読出すために使用される様子を示
す。セルｉ、ｊは、図２５の行ｉ及び列ｊのセルを表
し、ここでｉ＝［０、ｍ］である。

【表６】ドミノ読出しＢ０Ｂ１Ｂ２Ｂ３Ｂ４Ｂ５Ｂ６セル０ＶＬｖｈＶＨＶＨＶＨＶＨＶＨセル１ＶＬＶＬｖｈＶＨＶＨＶＨＶＨセル２ＶＬＶＬＶＬｖｈＶＨＶＨＶＨセル３ＶＬＶＬＶＬＶＬｖｈＶＨＶＨセル４ＶＬＶＬＶＬＶＬＶＬｖｈＶＨセル５ＶＬＶＬＶＬＶＬＶＬＶＬｖｈ

【００７６】５）スキッピ（skippy）・ドミノ・アクセ
ス機構マンハッタン構造内のスタック・ゲート・フラッシュ・
セルに対して、プログラミング及び消去が拡散の同じ側
で発生しうる。高電圧拡散消去プロセスが使用される場
合には、これは望ましくない。スキッピ・ドミノ機構は
同じ側での消去及びプログラミングを回避する。図２６
に示されるように、スキッピ・ドミノ機構は、アレイを
同一領域に重ねられた偶数サブアレイと奇数サブアレイ
の２個のサブアレイとして取り扱う。

【００７７】２つのビット列がリッピングにおいて毎回
切り替えられる。偶数サブアレイがプログラムされる場
合、セル０をプログラムするために、最左端ビット列Ｂ
０がＶＰに持ち上げられ、他の全ての列はＧＮＤであ
る。次に列Ｂ１及びＢ２がＶＰに持ち上げられ、セル２
がプログラムされる。同様に列Ｂ３及びＢ４がＶＰに持
ち上げられ、セル４がプログラムされる。一方、奇数サ
ブアレイがプログラムされる場合には、セル１をプログ
ラムするためにＢ０及びＢ１がＶＰにセットされ、他の
全ての列はＧＮＤである。同様に列Ｂ２及びＢ３がＶＰ
に持ち上げられて、セル３がプログラムされる。このプ
ロシージャは、奇数サブアレイ全体がプログラムされる
まで継続する。

【表７】スキッピ・プログラムＢ０Ｂ１Ｂ２Ｂ３Ｂ４Ｂ５Ｂ６セル０ＶＰ００００００セル２ＶＰＶＰＶＰ００００セル４ＶＰＶＰＶＰＶＰＶＰ００セル１００ＶＰＶＰＶＰＶＰＶＰセル３００００ＶＰＶＰＶＰセル５００００００ＶＰ

【００７８】行指標ｉはここでは単純化のため省略され
る。ブロック消去はＢ₁、Ｂ₃．．．をＶ_ppに持ち上げ、
Ｂ₀、Ｂ₂．．．及び全てのワード・ラインをＧＮＤに維
持することにより達成される。

【００７９】スキッピ・ドミノ機構は読出しオペレーシ
ョンでは必要ないが、全体メモリ・アレイ設計を単に単
純化するために使用される。

【００８０】従って、本発明のメモリ・アレイ・アーキ
テクチャは、次のようなメモリを提供する。すなわち、ａ）３つの自己整合ポリシリコン層を使用することによ
り、よりコンパクトなメモリ・アレイを生成する。更に
自己整合機構はオーバレイ公差を不要にする。更に自己
整合機構は、あるポリシリコン層と別のポリシリコン層
とのオーバラップを最小化し、それによりメモリ・アレ
イ性能に直接影響する寄生容量を最小化する。ｂ）ＮＯＲ論理メモリ・アレイの性能及び設計の単純
化、並びにＮＡＮＤ論理メモリよりも高密度を有する。ｃ）高度に添加されたソース／ドレイン注入により接続
されるビット・ラインを有し、１６デバイスよりも大き
な距離で実現される金属スティッチングを可能にする。
従って、１メモリ・アレイ当たりの金属スティッチング
の量が低減され、高密度メモリ・アレイ設計を許容す
る。ｄ）選択ゲート・デバイスを使用せず、それによりｉ）より近接したビット・ライン間隔を許容する。ｉｉ）１アレイ当たりのメモリ・セル数の増加を許容す
ることにより、高密度を提供する。ｉｉｉ）消費電力の低減を可能にする。ｅ）比較的低いプログラミング電圧を用いて、チャネル
・ホット・エレクトロン・トンネル現象によりプログラ
ミングするので、より高速なプログラミング時間及びよ
り近接したビット・ライン間隔を許容する。ｆ）製造コストの相対的な低減を可能にする。

【００８１】本発明は特定の好適な態様に関連して述べ
られてきたが、当業者には上述の説明を鑑み、本発明の
趣旨及び範囲から逸脱すること無しに多くの別の態様及
び変更が明らかであろう。従って、本発明はこれらの別
の態様及び変更も包含するものである。

【００８２】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００８３】（１）基板内にメモリ・セルのアレイを製
作する方法であって、ａ）前記基板上に隆起した分離領域を形成する工程であ
って、前記基板のアレイ活性領域上に第１の熱酸化物層
を成長させる工程と、前記第１の熱酸化物層上に浮遊ゲ
ートを形成する第１の導電層を付着する工程と、前記第
１の導電層上に窒化物層を付着する工程とを含む、前記
形成工程と、ｂ）前記第１の導電層及び前記窒化物層をマスキング及
びエッチングし、第１の方向に延びる複数の間隔を置い
た細長のスタックを形成する工程と、ｃ）前記スタック間の前記アレイ活性領域に、前記基板
と反対の電導性タイプを有する不純物を注入し、前記第
１の方向に延び、実質的に平坦な輪郭を有する連続的な
細長の拡散レールを形成する工程であって、前記拡散レ
ールが間隔を置いたビット列ラインを形成する、前記注
入工程と、ｄ）前記拡散レール上及び前記第１の導電層のエッジ上
に第２の熱酸化物層を成長させる工程と、ｅ）前記第２の熱酸化物層上に、補助ゲートを形成する
第２の導電層を付着する工程と、ｆ）前記第２の導電層を前記窒化物層と同一平面になる
ように平坦化する工程と、ｇ）前記第２の導電層上に第３の熱酸化物層を成長させ
る工程と、ｈ）前記窒化物層を選択的にエッチングして、前記第１
の導電層を覆う前記窒化物層の１部を除去し、前記第１
の導電層を露出させるエッチング工程と、ｉ）前記露出した第１の導電層上に第１の絶縁層を形成
する工程と、ｊ）前記第１の絶縁層上に第３の導電層を付着する工程
と、ｋ）前記第３の導電層上に第２の絶縁層を付着する工程
と、ｌ）前記第３の導電層及び前記第２の絶縁層をパターニ
ングして、ワード・ラインを形成するパターニング工程
と、ｍ）前記第１の導電層を選択的にエッチングして、前記
第１の導電層を前記第３の導電層と実質的に位置整合
し、電界分離領域を形成するエッチング工程と、を含
む、方法。（２）前記電界分離領域に不純物を注入する工程と、前
記電界分離領域上に酸化物層を形成する工程と、前記電
界分離領域上に第３の絶縁層を付着する工程と、を含
む、前記（１）記載の方法。（３）前記第１の導電層にリンを添加する工程を含む、
前記（１）記載の方法。（４）前記第１の導電層がポリシリコンである、前記
（１）記載の方法。（５）前記基板がＰ型シリコン基板である、前記（１）
記載の方法。（６）前記注入工程ｃ）において、前記不純物がＮ型不
純物である、前記（５）記載の方法。（７）前記第２の導電層がポリシリコンである、前記
（１）記載の方法。（８）各ビット列ラインが、該ビット列ラインに関連付
けられる各隣接アレイ・セル対のソース領域及びドレイ
ン領域を規定する、前記（１）記載の方法。（９）前記第２の導電層にリンを添加する工程を含む、
前記（１）記載の方法。（１０）前記第１の絶縁層がＯＮＯ共重合絶縁層を含
む、前記（１）記載の方法。（１１）前記第３の導電層がポリシリコンである、前記
（１）記載の方法。（１２）前記第３の絶縁層がリン・ケイ酸ガラスから成
る、前記（２）記載の方法。（１３）前記アレイがＮビット・ライン及びＭワード・
ラインを有する、前記（１）記載の方法により形成され
るメモリ・アレイ。（１４）前記（１３）の前記アレイにデータ・ワードを
書込む方法が、ａ）Ｎビット・ラインの各々に第１の電位を供給するス
テップと、ｂ）書込みオペレーションが最下位ビット・ラインまた
はＮ番目のビット・ラインのいずれから開始するかを決
定するステップと、ｃ）前記ステップｂ）で前記書込み方法が前記最下位ビ
ット・ラインから開始すると決定された場合、第２の電
位を前記最下位ビット・ラインに供給し、順次前記第２
の電位を各続くビット・ラインに供給するステップと、ｄ）前記ステップｂ）で前記書込み方法が前記Ｎ番目の
ビット・ラインから開始すると決定された場合、前記第
２の電位を前記Ｎ番目のビット・ラインに供給し、順次
前記第２の電位を各ビット・ラインに降順に供給するス
テップと、を含む、方法。（１５）次のデータ・ワードを書込むように、前記ステ
ップａ）乃至ｄ）を繰返すステップを含む、前記（１
４）記載の方法。（１６）ａ）前記第１の電位を前記Ｎ番目のビット・ラ
インに供給するステップと、ｂ）前記第２の電位をＮ−１番目のビット・ラインに供
給するステップと、ｃ）前記第１の電位を前記Ｎ番目のビット・ラインに供
給するステップと、ｄ）その後Ｎを１減分するステップと、ｅ）全てのビット・ラインが前記第１の電位になるま
で、前記ステップａ）乃至ｃ）を繰返すステップと、を
含む、前記（１４）記載の方法。（１７）前記（１３）の前記アレイのセルを読出す方法
であって、ａ）ワード・ラインをアクセスするステップと、ｂ）前記アクセスされるワード・ラインに関連付けられ
て読出されるセルを選択するステップと、ｃ）前記選択セルに関連付けられるビット・ラインを第
１の電位にプリチャージするステップと、ｄ）前記プリチャージされるビット・ラインの直前のビ
ット・ラインに第２の電位を供給するステップと、ｅ）前記プリチャージされるビット・ラインの直後のビ
ット・ラインに第１の電位を供給するステップと、を含
む、方法。（１８）基板内にメモリ・セルのアレイを製作する方法
であって、ａ）前記基板上に電界分離領域を形成する工程と、ｂ）前記基板のアレイ活性領域上に第１の絶縁層を付着
する工程と、ｃ）前記第１の絶縁層上に浮遊ゲートを形成する第１の
導電層を付着する工程と、ｄ）前記第１の導電層上に第２の絶縁層を形成する工程
と、ｅ）前記第１の導電層及び前記第２の絶縁層をマスキン
グ及びエッチングし、第１の方向に延びる前記第１の導
電層及び前記第２の絶縁層の複数の間隔を置いた細長の
スタックを形成する工程と、ｆ）前記スタック間の前記アレイ活性領域に、前記基板
と反対の電導性タイプを有する不純物を注入し、間隔を
置いたビット列ラインを形成する第１の方向に延びる細
長の拡散レールを形成する工程であって、前記拡散レー
ルが実質的に平坦な輪郭を有する、前記注入工程と、ｇ）前記第１の導電層により覆われない前記アレイ活性
領域の１部上に第３の絶縁層を形成する工程と、ｈ）前記第３の絶縁層上に制御ゲートを形成する第２の
導電層を付着する工程と、ｉ）前記第２の導電層上に第４の絶縁層を付着する工程
と、ｊ）前記第２の絶縁層及び前記第２の導電層をマスキン
グ及びエッチングし、続いて、前記第１の絶縁層及び前
記第１の導電層をマスキング及びエッチングすることに
より、前記第１の導電層を前記第２の導電層に位置整合
する工程と、ｋ）前記第１及び第２の導電層のエッジ上に第５の絶縁
層を形成する工程と、ｌ）前記アレイ活性領域上に第３の導電層を付着する工
程と、ｍ）前記第３の導電層上に第６の絶縁層を付着する工程
と、ｎ）前記第６の絶縁層及び前記第３の導電層をパターニ
ングして、前記アレイ活性領域上に電界遮蔽を形成する
パターニング工程と、を含む、方法。（１９）前記第１の導電層がポリシリコンである、前記
（１８）記載の方法。（２０）前記第１の導電層にリンを添加する工程を含
む、前記（１９）記載の方法。（２１）前記基板がＰ型シリコン基板である、前記（１
８）記載の方法。（２２）前記注入工程ｆ）において、前記不純物がＮ型
不純物である、前記（２１）記載の方法。（２３）前記第２の導電層がポリシリコンである、前記
（２１）記載の方法。（２４）前記第２の導電層にリンを添加する工程を含
む、前記（２３）記載の方法。（２５）各ビット列ラインが、該ビット列ラインに関連
付けられる各隣接アレイ・セル対のソース領域及びドレ
イン領域を規定する、前記（１８）記載の方法。（２６）前記第２の絶縁層が酸化物及び窒化物を含む、
前記（１８）記載の方法。（２７）前記第３の導電層がポリシリコンである、前記
（１８）記載の方法。（２８）前記第３の導電層にリンを添加する工程を含
む、前記（２７）記載の方法。（２９）前記形成ステップｋ）が、前記第１及び第２の
ポリシリコン層の前記エッジを封止する酸化物層を形成
する工程と、前記酸化物層上に、酸化物及び窒化物を含
むスペーサを形成する工程と、を含む、前記（１８）記
載の方法。（３０）メモリ・セルのアレイであって、第１の電導性
タイプを有する基板と、分離領域を規定する第１の方向
に延びる複数の細長のスタックであって、前記の各スタ
ックが、前記基板の活性領域上に配置される第１の熱酸
化物層と、前記第１の熱酸化物層上に配置され、浮遊ゲ
ートを形成する第１の導電層と、を含む、前記スタック
と、前記基板の前記活性アレイ領域、及び前記スタック
間に注入される複数の連続的な細長の拡散レールであっ
て、前記レールが前記第１の方向に延び、実質的に平坦
な輪郭を有し、前記基板と反対の第２の電導性タイプを
有する不純物を含み、前記の各拡散レールがビット列ラ
イン、及び該ビット列ラインに関連付けられる各隣接ア
レイ・セル対のソース領域及びドレイン領域を規定す
る、前記拡散レールと、前記拡散レール上及び前記第１
の導電層の前記エッジ上に配置される第２の熱酸化物層
と、前記第２の熱酸化物層上に、前記窒化物層と実質的
に同一平面になるように配置されて、補助ゲートを形成
する第２の導電層と、前記第２の導電層上の第３の熱酸
化物層と、前記第１の導電層上に配置される第１の絶縁
層と、複数のワード・ラインであって、前記第１の絶縁
層上に、前記第１の導電層と位置整合するように配置さ
れる第３の導電層と、前記第３の導電層上に配置される
第２の絶縁層と、を含む、前記ワード・ラインと、を含
む、アレイ。

【図面の簡単な説明】

【図１】本発明のメモリ・アレイの１態様の上面図であ
る。

【図２】基板１２上に分離領域１４を形成する工程を示
す図である。

【図３】アレイ領域でストライプ１９を切り込む工程を
示す図である。

【図４】アレイ領域にＮ＋型不純物を添加し、Ｎ型領域
２４を形成する工程を示す図である。

【図５】Ｎ型領域２４上に第２のポリシリコン層２８を
付着し、平坦化する工程を示す図である。

【図６】第２のポリシリコン層２８上に酸化物層３４を
成長させる工程を示す図である。

【図７】露出した第１のポリシリコン層１８を酸化し、
ＯＮＯ共重合絶縁層３６の底面酸化物層を形成する工程
を示す図である。

【図８】ＯＮＯ共重合絶縁層３６上に第３のポリシリコ
ン層３８を、更にその上に絶縁層４０を付着する工程を
示す図である。

【図９】第１のポリシリコン層１８を選択的にエッチン
グした後の、図１のライン２Ｈ−２Ｈに沿う断面図であ
る。

【図１０】第１のポリシリコン層１８を選択的にエッチ
ングした後の、図１のライン２Ｉ−２Ｉに沿う断面図で
ある。

【図１１】第１のポリシリコン層１８を選択的にエッチ
ングした後の、図１のライン２Ｊ−２Ｊに沿う断面図で
ある。

【図１２】先行エッチング工程の結果、アレイ内に形成
される電界分離領域４４を示す図である。

【図１３】本発明のメモリ・アレイの別の態様の上面図
である。

【図１４】基板１０４上に電界分離領域１０２を形成す
る工程を示す図である。

【図１５】アレイ活性領域１０８上にトンネル酸化物層
１０６、第１のポリシリコン層１１０、共重合絶縁層１
１３を付着する工程を示す図である。

【図１６】共重合絶縁層１１３及び第１のポリシリコン
層１１０をエッチングによりパターニングする工程を示
す図である。

【図１７】図１６を別の方向から見た図である。

【図１８】アレイ活性領域をマスクし、基板内にＮ型添
加物を注入して、スタック１０９間に連続的な拡散レー
ル１０３を形成する工程を示す図である。

【図１９】ポリシリコン層１１０により覆われないアレ
イ活性領域の全ての部分上に、酸化物層１１５を成長さ
せる工程を示す図である。

【図２０】制御ゲートを形成するために、第２のポリシ
リコン層１１４を付着し、絶縁層１１７により覆う工程
を示す図である。

【図２１】絶縁層１１７及びポリシリコン層１１４をエ
ッチングによりパターニングし、支援回路のセルのゲー
ト電極を形成する工程を示す図である。

【図２２】エッチングの結果生成されたゲート電極を示
す図である。

【図２３】浮遊ゲート１１０間の電界分離領域１０１を
注入する工程、及びポリシリコン層１１０及び１１４に
より規定されるスタックのエッジを封止する酸化物層１
２５を形成する工程を示す図である。

【図２４】スペーサ１２６を酸化物１２５上に形成し、
アレイ活性領域上に第３のポリシリコン層１３０を付着
してリンにより添加し、その上に絶縁層を付着する工程
を示す図である。

【図２５】本発明のメモリ・アレイの回路図である。

【図２６】スキッピ・ドミノ書込み機構を表す図２５の
回路図の部分図である。

【符号の説明】

１０メモリ・アレイ１２、１０４基板１４、１０２分離領域１６、１０６トンネル酸化物層１７、１０８アレイ活性領域１８、１１０第１のポリシリコン層（浮遊ゲート）１９、１０９スタック（またはストライプ）２０保護層（窒化物層）２４、１０３Ｎ型領域（拡散レール）２６、３４、１１５、１２５酸化物層２８、１１４第２のポリシリコン層３６、１１３共重合絶縁層３８、１３０第３のポリシリコン層（ワード・ライ
ン）４０、４８、１１７、１３２絶縁層４４、１０１電界分離領域４６、１２３ホウ素注入１２６スペーサ

フロントページの続き (72)発明者ニボ・ロベドアメリカ合衆国12540、ニューヨーク州ラグランジビル、サンダンス・ロード１ (72)発明者ロバート・シィ・ウォンアメリカ合衆国12603、ニューヨーク州ポキプシ、ソーンベリィ・ウェイ７

Claims

【特許請求の範囲】

【請求項１】基板内にメモリ・セルのアレイを製作する
方法であって、ａ）前記基板上に隆起した分離領域を形成する工程であ
って、前記基板のアレイ活性領域上に第１の熱酸化物層
を成長させる工程と、前記第１の熱酸化物層上に浮遊ゲ
ートを形成する第１の導電層を付着する工程と、前記第
１の導電層上に窒化物層を付着する工程とを含む、前記
形成工程と、ｂ）前記第１の導電層及び前記窒化物層をマスキング及
びエッチングし、第１の方向に延びる複数の間隔を置い
た細長のスタックを形成する工程と、ｃ）前記スタック間の前記アレイ活性領域に、前記基板
と反対の電導性タイプを有する不純物を注入し、前記第
１の方向に延び、実質的に平坦な輪郭を有する連続的な
細長の拡散レールを形成する工程であって、前記拡散レ
ールが間隔を置いたビット列ラインを形成する、前記注
入工程と、ｄ）前記拡散レール上及び前記第１の導電層のエッジ上
に第２の熱酸化物層を成長させる工程と、ｅ）前記第２の熱酸化物層上に、補助ゲートを形成する
第２の導電層を付着する工程と、ｆ）前記第２の導電層を前記窒化物層と同一平面になる
ように平坦化する工程と、ｇ）前記第２の導電層上に第３の熱酸化物層を成長させ
る工程と、ｈ）前記窒化物層を選択的にエッチングして、前記第１
の導電層を覆う前記窒化物層の１部を除去し、前記第１
の導電層を露出させるエッチング工程と、ｉ）前記露出した第１の導電層上に第１の絶縁層を形成
する工程と、ｊ）前記第１の絶縁層上に第３の導電層を付着する工程
と、ｋ）前記第３の導電層上に第２の絶縁層を付着する工程
と、ｌ）前記第３の導電層及び前記第２の絶縁層をパターニ
ングして、ワード・ラインを形成するパターニング工程
と、ｍ）前記第１の導電層を選択的にエッチングして、前記
第１の導電層を前記第３の導電層と実質的に位置整合
し、電界分離領域を形成するエッチング工程と、を含む、方法。
【請求項２】前記電界分離領域に不純物を注入する工程
と、前記電界分離領域上に酸化物層を形成する工程と、前記電界分離領域上に第３の絶縁層を付着する工程と、を含む、請求項１記載の方法。
【請求項３】前記第１の導電層にリンを添加する工程を
含む、請求項１記載の方法。
【請求項４】前記第１の導電層がポリシリコンである、
請求項１記載の方法。
【請求項５】前記基板がＰ型シリコン基板である、請求
項１記載の方法。
【請求項６】前記注入工程ｃ）において、前記不純物が
Ｎ型不純物である、請求項５記載の方法。
【請求項７】前記第２の導電層がポリシリコンである、
請求項１記載の方法。
【請求項８】各ビット列ラインが、該ビット列ラインに
関連付けられる各隣接アレイ・セル対のソース領域及び
ドレイン領域を規定する、請求項１記載の方法。
【請求項９】前記第２の導電層にリンを添加する工程を
含む、請求項１記載の方法。
【請求項１０】前記第１の絶縁層がＯＮＯ共重合絶縁層
を含む、請求項１記載の方法。
【請求項１１】前記第３の導電層がポリシリコンであ
る、請求項１記載の方法。
【請求項１２】前記第３の絶縁層がリン・ケイ酸ガラス
から成る、請求項２記載の方法。
【請求項１３】前記アレイがＮビット・ライン及びＭワ
ード・ラインを有する、請求項１記載の方法により形成
されるメモリ・アレイ。
【請求項１４】請求項１３の前記アレイにデータ・ワー
ドを書込む方法が、ａ）Ｎビット・ラインの各々に第１の電位を供給するス
テップと、ｂ）書込みオペレーションが最下位ビット・ラインまた
はＮ番目のビット・ラインのいずれから開始するかを決
定するステップと、ｃ）前記ステップｂ）で前記書込み方法が前記最下位ビ
ット・ラインから開始すると決定された場合、第２の電
位を前記最下位ビット・ラインに供給し、順次前記第２
の電位を各続くビット・ラインに供給するステップと、ｄ）前記ステップｂ）で前記書込み方法が前記Ｎ番目の
ビット・ラインから開始すると決定された場合、前記第
２の電位を前記Ｎ番目のビット・ラインに供給し、順次
前記第２の電位を各ビット・ラインに降順に供給するス
テップと、を含む、方法。
【請求項１５】次のデータ・ワードを書込むように、前
記ステップａ）乃至ｄ）を繰返すステップを含む、請求
項１４記載の方法。
【請求項１６】ａ）前記第１の電位を前記Ｎ番目のビッ
ト・ラインに供給するステップと、ｂ）前記第２の電位をＮ−１番目のビット・ラインに供
給するステップと、ｃ）前記第１の電位を前記Ｎ番目のビット・ラインに供
給するステップと、ｄ）その後Ｎを１減分するステップと、ｅ）全てのビット・ラインが前記第１の電位になるま
で、前記ステップａ）乃至ｃ）を繰返すステップと、を含む、請求項１４記載の方法。
【請求項１７】請求項１３の前記アレイのセルを読出す
方法であって、ａ）ワード・ラインをアクセスするステップと、ｂ）前記アクセスされるワード・ラインに関連付けられ
て読出されるセルを選択するステップと、ｃ）前記選択セルに関連付けられるビット・ラインを第
１の電位にプリチャージするステップと、ｄ）前記プリチャージされるビット・ラインの直前のビ
ット・ラインに第２の電位を供給するステップと、ｅ）前記プリチャージされるビット・ラインの直後のビ
ット・ラインに第１の電位を供給するステップと、を含む、方法。
【請求項１８】基板内にメモリ・セルのアレイを製作す
る方法であって、ａ）前記基板上に電界分離領域を形成する工程と、ｂ）前記基板のアレイ活性領域上に第１の絶縁層を付着
する工程と、ｃ）前記第１の絶縁層上に浮遊ゲートを形成する第１の
導電層を付着する工程と、ｄ）前記第１の導電層上に第２の絶縁層を形成する工程
と、ｅ）前記第１の導電層及び前記第２の絶縁層をマスキン
グ及びエッチングし、第１の方向に延びる前記第１の導
電層及び前記第２の絶縁層の複数の間隔を置いた細長の
スタックを形成する工程と、ｆ）前記スタック間の前記アレイ活性領域に、前記基板
と反対の電導性タイプを有する不純物を注入し、間隔を
置いたビット列ラインを形成する第１の方向に延びる細
長の拡散レールを形成する工程であって、前記拡散レー
ルが実質的に平坦な輪郭を有する、前記注入工程と、ｇ）前記第１の導電層により覆われない前記アレイ活性
領域の１部上に第３の絶縁層を形成する工程と、ｈ）前記第３の絶縁層上に制御ゲートを形成する第２の
導電層を付着する工程と、ｉ）前記第２の導電層上に第４の絶縁層を付着する工程
と、ｊ）前記第２の絶縁層及び前記第２の導電層をマスキン
グ及びエッチングし、続いて、前記第１の絶縁層及び前
記第１の導電層をマスキング及びエッチングすることに
より、前記第１の導電層を前記第２の導電層に位置整合
する工程と、ｋ）前記第１及び第２の導電層のエッジ上に第５の絶縁
層を形成する工程と、ｌ）前記アレイ活性領域上に第３の導電層を付着する工
程と、ｍ）前記第３の導電層上に第６の絶縁層を付着する工程
と、ｎ）前記第６の絶縁層及び前記第３の導電層をパターニ
ングして、前記アレイ活性領域上に電界遮蔽を形成する
パターニング工程と、を含む、方法。
【請求項１９】前記第１の導電層がポリシリコンであ
る、請求項１８記載の方法。
【請求項２０】前記第１の導電層にリンを添加する工程
を含む、請求項１９記載の方法。
【請求項２１】前記基板がＰ型シリコン基板である、請
求項１８記載の方法。
【請求項２２】前記注入工程ｆ）において、前記不純物
がＮ型不純物である、請求項２１記載の方法。
【請求項２３】前記第２の導電層がポリシリコンであ
る、請求項２１記載の方法。
【請求項２４】前記第２の導電層にリンを添加する工程
を含む、請求項２３記載の方法。
【請求項２５】各ビット列ラインが、該ビット列ライン
に関連付けられる各隣接アレイ・セル対のソース領域及
びドレイン領域を規定する、請求項１８記載の方法。
【請求項２６】前記第２の絶縁層が酸化物及び窒化物を
含む、請求項１８記載の方法。
【請求項２７】前記第３の導電層がポリシリコンであ
る、請求項１８記載の方法。
【請求項２８】前記第３の導電層にリンを添加する工程
を含む、請求項２７記載の方法。
【請求項２９】前記形成ステップｋ）が、前記第１及び第２のポリシリコン層の前記エッジを封止
する酸化物層を形成する工程と、前記酸化物層上に、酸化物及び窒化物を含むスペーサを
形成する工程と、を含む、請求項１８記載の方法。
【請求項３０】メモリ・セルのアレイであって、第１の電導性タイプを有する基板と、分離領域を規定する第１の方向に延びる複数の細長のス
タックであって、前記の各スタックが、前記基板の活性領域上に配置される第１の熱酸化物層
と、前記第１の熱酸化物層上に配置され、浮遊ゲートを形成
する第１の導電層と、を含む、前記スタックと、前記基板の前記活性アレイ領域、及び前記スタック間に
注入される複数の連続的な細長の拡散レールであって、
前記レールが前記第１の方向に延び、実質的に平坦な輪
郭を有し、前記基板と反対の第２の電導性タイプを有す
る不純物を含み、前記の各拡散レールがビット列ライ
ン、及び該ビット列ラインに関連付けられる各隣接アレ
イ・セル対のソース領域及びドレイン領域を規定する、
前記拡散レールと、前記拡散レール上及び前記第１の導電層の前記エッジ上
に配置される第２の熱酸化物層と、前記第２の熱酸化物層上に、前記窒化物層と実質的に同
一平面になるように配置されて、補助ゲートを形成する
第２の導電層と、前記第２の導電層上の第３の熱酸化物層と、前記第１の導電層上に配置される第１の絶縁層と、複数のワード・ラインであって、前記第１の絶縁層上に、前記第１の導電層と位置整合す
るように配置される第３の導電層と、前記第３の導電層上に配置される第２の絶縁層と、を含む、前記ワード・ラインと、を含む、アレイ。