JP3036008B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3036008B2 JP3036008B2 JP2189826A JP18982690A JP3036008B2 JP 3036008 B2 JP3036008 B2 JP 3036008B2 JP 2189826 A JP2189826 A JP 2189826A JP 18982690 A JP18982690 A JP 18982690A JP 3036008 B2 JP3036008 B2 JP 3036008B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- element isolation
- drain region
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は二重ゲート電極トランジスタを有する不揮発
性半導体記憶装置に関する。
性半導体記憶装置に関する。
従来、この種の半導体記憶装置の高集積化を図ったも
のとして、第４図に示すものが知られている。この半導
体記憶装置は、半導体基板をエッチングして形成した溝
内に絶縁膜を埋込んで素子分離領域を形成するものであ
り、1986 VLSI SYMPOSIUMで発表されたものである。（D
igest of Technology Paper,1986,VLSI SYMPOSIUM,P8
7,K.Sekiya et al.） 以下、第４図（ａ）〜（ｅ）により、この半導体記憶
装置を説明する。
のとして、第４図に示すものが知られている。この半導
体記憶装置は、半導体基板をエッチングして形成した溝
内に絶縁膜を埋込んで素子分離領域を形成するものであ
り、1986 VLSI SYMPOSIUMで発表されたものである。（D
igest of Technology Paper,1986,VLSI SYMPOSIUM,P8
7,K.Sekiya et al.） 以下、第４図（ａ）〜（ｅ）により、この半導体記憶
装置を説明する。
第４図（ａ）はその一部を破断した平面図、同図
（ｂ）〜（ｅ）はそれぞれ同図（ａ）のＢ−B,C−C,D−
D,E−Ｅ線に沿う断面図である。
（ｂ）〜（ｅ）はそれぞれ同図（ａ）のＢ−B,C−C,D−
D,E−Ｅ線に沿う断面図である。
Ｐ型半導体基板101に長方形をした溝102を枡目位置に
形成し、この溝101内に酸化膜を埋設して素子分離領域1
03を形成する。また、素子分離領域103間に構成される
素子領域には第１のゲート酸化膜104,第１の多結晶シリ
コン膜105,第２のゲート酸化膜106を順次堆積し、さら
に全面上には第２の多結晶シリコン膜107を横方向（第
４図（ａ）の左右方向）に沿って複数本形成し、この第
２の多結晶シリコン膜107をワード線（コントロールゲ
ート）として形成している。そして、このワード線107
以外の領域において前記第２のゲート酸化膜106,第２の
多結晶シリコン膜105をエッチング除去し、ワード線107
の下側の素子領域に残された第２の多結晶シリコン膜10
5でフローティングゲートを構成している。
形成し、この溝101内に酸化膜を埋設して素子分離領域1
03を形成する。また、素子分離領域103間に構成される
素子領域には第１のゲート酸化膜104,第１の多結晶シリ
コン膜105,第２のゲート酸化膜106を順次堆積し、さら
に全面上には第２の多結晶シリコン膜107を横方向（第
４図（ａ）の左右方向）に沿って複数本形成し、この第
２の多結晶シリコン膜107をワード線（コントロールゲ
ート）として形成している。そして、このワード線107
以外の領域において前記第２のゲート酸化膜106,第２の
多結晶シリコン膜105をエッチング除去し、ワード線107
の下側の素子領域に残された第２の多結晶シリコン膜10
5でフローティングゲートを構成している。
また、ワード線107の下側以外の素子領域の半導体基
板101にはＮ型不純物を導入し、ドレイン領域110とソー
ス領域111を形成している。
板101にはＮ型不純物を導入し、ドレイン領域110とソー
ス領域111を形成している。
その上で、全面を層間絶縁膜113で覆い、かつＮ型ド
レイン領域上にコンタクトホール114を開口した上で、
このコンタクトホール114を通してドレイン領域110に接
触される複数本のデータ線としてのアルミニウム線116
を縦方向（第４図（ａ）の上下方向）に形成して、セル
アレイが完成されている。
レイン領域上にコンタクトホール114を開口した上で、
このコンタクトホール114を通してドレイン領域110に接
触される複数本のデータ線としてのアルミニウム線116
を縦方向（第４図（ａ）の上下方向）に形成して、セル
アレイが完成されている。
上述した従来の半導体記憶装置では、ワード線107が
素子分離領域103からソース領域111にはみ出ないよう
に、第４図（ａ）のＸで示す部分に重ね合わせマージン
を設ける必要がある。このため、この寸法Ｘだけワード
線の幅方向に沿うセルアレイの縮小化の障害になるとい
う問題がある。
素子分離領域103からソース領域111にはみ出ないよう
に、第４図（ａ）のＸで示す部分に重ね合わせマージン
を設ける必要がある。このため、この寸法Ｘだけワード
線の幅方向に沿うセルアレイの縮小化の障害になるとい
う問題がある。
また、この場合、同図（ａ）にＹで示すソース領域11
1の寸法を縮めることにより、高集積化を図ろうとする
と、ソース抵抗の増大を招き、セルの書込み特性ならび
に読出し特性を悪化させるという問題が生じる。
1の寸法を縮めることにより、高集積化を図ろうとする
と、ソース抵抗の増大を招き、セルの書込み特性ならび
に読出し特性を悪化させるという問題が生じる。
本発明の目的は、セルにおける特性を悪化させること
なく高集積化を可能として半導体記憶装置を提供するこ
とにある。
なく高集積化を可能として半導体記憶装置を提供するこ
とにある。
本発明の半導体記憶装置は、半導体基板の平面一方向
に沿って所要間隔で配列された複数本の溝に絶縁材を埋
設して形成した素子分離領域と、この素子分離領域で画
成される素子領域の所要箇所にゲート酸化膜を介して設
けられたフローティングゲートと、このフローティング
ゲート上に第２ゲート酸化膜を介して平面他方向に沿っ
て配列された複数本のワード線と、このワード線とその
下側のフローティングゲートと前記素子分離領域とのそ
れぞれの側壁に絶縁膜で形成されたサイドウォールと、
このサイドウォールで囲まれた前記素子領域に不純物を
導入して形成されたソース領域およびドレイン領域と、
ソース領域では平面他方向に沿って一連状態に、ドレイ
ン領域では個別に分離された状態でそれぞれ形成される
ように、前記ソース領域とソース領域を分離する素子分
離領域とドレイン領域とに選択的に成長された低抵抗導
体膜と、前記素子領域上の絶縁膜を介した最上層に平面
一方向に延設され、かつ前記ドレイン領域において前記
低抵抗導体膜にコンタクトされる複数本のデータ線とを
備えている。
に沿って所要間隔で配列された複数本の溝に絶縁材を埋
設して形成した素子分離領域と、この素子分離領域で画
成される素子領域の所要箇所にゲート酸化膜を介して設
けられたフローティングゲートと、このフローティング
ゲート上に第２ゲート酸化膜を介して平面他方向に沿っ
て配列された複数本のワード線と、このワード線とその
下側のフローティングゲートと前記素子分離領域とのそ
れぞれの側壁に絶縁膜で形成されたサイドウォールと、
このサイドウォールで囲まれた前記素子領域に不純物を
導入して形成されたソース領域およびドレイン領域と、
ソース領域では平面他方向に沿って一連状態に、ドレイ
ン領域では個別に分離された状態でそれぞれ形成される
ように、前記ソース領域とソース領域を分離する素子分
離領域とドレイン領域とに選択的に成長された低抵抗導
体膜と、前記素子領域上の絶縁膜を介した最上層に平面
一方向に延設され、かつ前記ドレイン領域において前記
低抵抗導体膜にコンタクトされる複数本のデータ線とを
備えている。
本発明によれば、ワード線およびフローティングゲー
トの側壁に絶縁膜のサイドウォールを形成することでワ
ード線とソース領域との重なりが防止でき、ワード線と
素子分離領域との重ね合わせマージンを不要としてワー
ド線の幅方向のセルアレイ寸法を縮小できる。
トの側壁に絶縁膜のサイドウォールを形成することでワ
ード線とソース領域との重なりが防止でき、ワード線と
素子分離領域との重ね合わせマージンを不要としてワー
ド線の幅方向のセルアレイ寸法を縮小できる。
また、ソース領域には低抵抗の導体膜が設けられてい
るため、ソース領域の幅寸法を縮小してもソース抵抗を
低く抑えることができる。
るため、ソース領域の幅寸法を縮小してもソース抵抗を
低く抑えることができる。
次に、本発明を図面を参照して説明する。
第１図は本発明の半導体記憶装置の一実施例を示して
おり、同図（ａ）はセルアレイの一部を破断した平面
図、同図（ｄ），（ｃ），（ｄ），（ｅ）はそれぞれ同
図（ａ）のＢ−B,C−C,D−D,E−Ｅ線に沿った断面図で
ある。
おり、同図（ａ）はセルアレイの一部を破断した平面
図、同図（ｄ），（ｃ），（ｄ），（ｅ）はそれぞれ同
図（ａ）のＢ−B,C−C,D−D,E−Ｅ線に沿った断面図で
ある。
これらの図において、Ｐ型半導体基板１に縦方向（同
図（ａ）の上下方向）に延びる複数本の溝２を横方向に
所定間隔で形成し、この溝２内に酸化膜を埋込んで素子
分離領域３を形成する。また、素子分離領域３間に画成
される素子領域の所要箇所には第１のゲート酸化膜4,第
１の多結晶シリコン膜５を順次堆積してフローティング
ゲートを構成している。また、全面には第２のゲート酸
化膜６を堆積し、この上には第２の多結晶シリコン膜７
と第２の絶縁膜８を横方向に沿って複数本形成し、この
第２の多結晶シリコン膜７をワード線（コントロールゲ
ート）として形成している。そして、このワード線７と
フローティングゲート５の各側壁には絶縁膜からなるサ
イドウォール９を形成している。なお、ここではこのサ
イドウォール９は素子分離領域３の側壁にも形成されて
いる。
図（ａ）の上下方向）に延びる複数本の溝２を横方向に
所定間隔で形成し、この溝２内に酸化膜を埋込んで素子
分離領域３を形成する。また、素子分離領域３間に画成
される素子領域の所要箇所には第１のゲート酸化膜4,第
１の多結晶シリコン膜５を順次堆積してフローティング
ゲートを構成している。また、全面には第２のゲート酸
化膜６を堆積し、この上には第２の多結晶シリコン膜７
と第２の絶縁膜８を横方向に沿って複数本形成し、この
第２の多結晶シリコン膜７をワード線（コントロールゲ
ート）として形成している。そして、このワード線７と
フローティングゲート５の各側壁には絶縁膜からなるサ
イドウォール９を形成している。なお、ここではこのサ
イドウォール９は素子分離領域３の側壁にも形成されて
いる。
また、前記ワード線７の直下以外の素子領域の半導体
基板１にはＮ型不純物を導入し、ドレイン領域10とソー
ス領域11を形成している。これらドレイン領域10とソー
ス領域11上にはCVDタングステン膜12を形成しており、
このCVDタングステン膜12はソース領域11では横方向に
一連に連続されているが、ドレイン領域10では各ドレイ
ン領域別に離間されている。
基板１にはＮ型不純物を導入し、ドレイン領域10とソー
ス領域11を形成している。これらドレイン領域10とソー
ス領域11上にはCVDタングステン膜12を形成しており、
このCVDタングステン膜12はソース領域11では横方向に
一連に連続されているが、ドレイン領域10では各ドレイ
ン領域別に離間されている。
その上で、全面を層間絶縁膜13で覆い、かつＮ型ドレ
イン領域上にコンタクトホール14を開口した上で、この
コンタクトホール14内にＮ型にドープされた多結晶シリ
コン膜15を形成し、かつこの上に複数本のデータ線とし
てのアルミニウム線16を縦方向に形成して、セルアレイ
が完成されている。
イン領域上にコンタクトホール14を開口した上で、この
コンタクトホール14内にＮ型にドープされた多結晶シリ
コン膜15を形成し、かつこの上に複数本のデータ線とし
てのアルミニウム線16を縦方向に形成して、セルアレイ
が完成されている。
次に、第１図に示した半導体記憶装置の製造方法の一
例を第２図を用いて説明する。
例を第２図を用いて説明する。
先ず、第２図（ａ）の断面図に示すように、Ｐ型半導
体基板１上に厚さ50〜300Åの第１のゲート酸化膜4,第
１の多結晶シリコン膜5,絶縁膜21,多結晶シリコン膜22
を順次形成する。
体基板１上に厚さ50〜300Åの第１のゲート酸化膜4,第
１の多結晶シリコン膜5,絶縁膜21,多結晶シリコン膜22
を順次形成する。
次に、同図（ｂ）の平面図、同図（ｃ）の断面図に示
すように、周知のフォトリソグラフィ技術により、フォ
トレジスト23を形成し、これをマスクに多結晶シリコン
膜22,絶縁膜21,第１多結晶シリコン膜5,第１のゲート酸
化膜４を順次エッチングして、４層が積層されてなる相
互に平行でかつ離間した複数本の縦方向ラインを形成
し、さらにライン間のシリコン基板１を例えば１〜３μ
ｍ程度エッチングして溝２を形成する。
すように、周知のフォトリソグラフィ技術により、フォ
トレジスト23を形成し、これをマスクに多結晶シリコン
膜22,絶縁膜21,第１多結晶シリコン膜5,第１のゲート酸
化膜４を順次エッチングして、４層が積層されてなる相
互に平行でかつ離間した複数本の縦方向ラインを形成
し、さらにライン間のシリコン基板１を例えば１〜３μ
ｍ程度エッチングして溝２を形成する。
次に、同図（ｄ）の断面図に示すように、フォトレジ
スト23を除去した後、気相成長法により全面にCVD酸化
膜３を例えば２μｍ程度堆積した後、多結晶シリコン膜
22の表面が露出するまでエッチングバックを行って溝２
内にCVD酸化膜３を埋込み、複数本のライン状の素子分
離領域３を形成する。この時、多結晶シリコン膜22はエ
ッチングバック時、下の第１多結晶シリコン膜５を保護
するとともに、素子分離領域３の表面が第１の多結晶シ
リコン膜５よりも深くならないようにする役割がある。
スト23を除去した後、気相成長法により全面にCVD酸化
膜３を例えば２μｍ程度堆積した後、多結晶シリコン膜
22の表面が露出するまでエッチングバックを行って溝２
内にCVD酸化膜３を埋込み、複数本のライン状の素子分
離領域３を形成する。この時、多結晶シリコン膜22はエ
ッチングバック時、下の第１多結晶シリコン膜５を保護
するとともに、素子分離領域３の表面が第１の多結晶シ
リコン膜５よりも深くならないようにする役割がある。
次に、同図（ｅ）の断面図に示すように、多結晶シリ
コン膜22,絶縁膜21を例えばRIE（反応性イオンエッチン
グ）法による異方性のエッチングで除去した後、新たに
第１の多結晶シリコン膜５上に第２のゲート酸化膜６を
形成する。この絶縁膜としては、例えばトータル膜厚10
0〜400Å程度のONO（酸化膜−窒化膜−酸化膜）多層膜
がある。次いで、第２の多結晶シリコン膜7,第２の絶縁
膜８を堆積する。
コン膜22,絶縁膜21を例えばRIE（反応性イオンエッチン
グ）法による異方性のエッチングで除去した後、新たに
第１の多結晶シリコン膜５上に第２のゲート酸化膜６を
形成する。この絶縁膜としては、例えばトータル膜厚10
0〜400Å程度のONO（酸化膜−窒化膜−酸化膜）多層膜
がある。次いで、第２の多結晶シリコン膜7,第２の絶縁
膜８を堆積する。
次に、同図（ｆ）の平面図に示すように、周知のフォ
トリソグラフィ技術によりフォトレジスト24を形成し、
これをマスクに第２の絶縁膜8,第２の多結晶シリコン膜
７を順次エッチングして二層が積層されてなる相互に平
行で相互に分離されたワード線としての複数のラインを
形成する。これらのワード線７は素子分離領域３のライ
ンと直交している。ここで、ワード線７上のフォトレジ
スト24は残しておく。
トリソグラフィ技術によりフォトレジスト24を形成し、
これをマスクに第２の絶縁膜8,第２の多結晶シリコン膜
７を順次エッチングして二層が積層されてなる相互に平
行で相互に分離されたワード線としての複数のラインを
形成する。これらのワード線７は素子分離領域３のライ
ンと直交している。ここで、ワード線７上のフォトレジ
スト24は残しておく。
次いで、同図（ｇ）の平面図に示すように、第２のゲ
ート酸化膜6,第１の多結晶シリコン膜５を、ワード線７
に対して自己整合的にエッチング除去して、第１の多結
晶シリコン膜５からなる複数のフローティングゲート５
を素子領域上のワード線７の下側位置に形成する。
ート酸化膜6,第１の多結晶シリコン膜５を、ワード線７
に対して自己整合的にエッチング除去して、第１の多結
晶シリコン膜５からなる複数のフローティングゲート５
を素子領域上のワード線７の下側位置に形成する。
一方、ワード線７の間における第２のゲート酸化膜6,
第１の多結晶シリコン膜５は除去される。
第１の多結晶シリコン膜５は除去される。
次に、同図（ｈ）の平面図に示すように、フォトレジ
スト24を除去した後、例えばイオン注入法によるＮ形不
純物をワード線７をマスクに自己整合的に半導体基板１
に導入して、複数のＮ型ドレイン領域10とＮ型ソース領
域11を形成する。なお、便宜上ドレイン領域10上の第１
のゲート酸化膜は表示を省いた。
スト24を除去した後、例えばイオン注入法によるＮ形不
純物をワード線７をマスクに自己整合的に半導体基板１
に導入して、複数のＮ型ドレイン領域10とＮ型ソース領
域11を形成する。なお、便宜上ドレイン領域10上の第１
のゲート酸化膜は表示を省いた。
次に、同図（ｉ）の平面図に示すように、全面に酸化
膜を例えば1000〜5000Å程度堆積し、適度な異方性のエ
ッチングを行うことによりワード線７およびその下側の
フローティングゲート５の側壁にサイドウォール９を形
成する。なお、同図（ｊ），（ｋ）はそれぞれ同図
（ｉ）のＪ−J,K−Ｋ線に沿う断面図である。
膜を例えば1000〜5000Å程度堆積し、適度な異方性のエ
ッチングを行うことによりワード線７およびその下側の
フローティングゲート５の側壁にサイドウォール９を形
成する。なお、同図（ｊ），（ｋ）はそれぞれ同図
（ｉ）のＪ−J,K−Ｋ線に沿う断面図である。
次に、同図（ｌ）の平面図およびそのＭ−Ｍ線に沿う
同図（ｍ）の断面図に示すように、ワード線７の間の領
域のうち、ドレイン領域10側をフォトレジスト25で覆
い、シリコンを例えば25KeVで１×1017cm-2程度イオン
注入することにより、ソース領域側の素子分離領域３の
絶縁膜表面にシリコン原子26を導入する。
同図（ｍ）の断面図に示すように、ワード線７の間の領
域のうち、ドレイン領域10側をフォトレジスト25で覆
い、シリコンを例えば25KeVで１×1017cm-2程度イオン
注入することにより、ソース領域側の素子分離領域３の
絶縁膜表面にシリコン原子26を導入する。
次に、同図（ｎ）および同図（ｏ）の各断面図に示す
ように、CVDタングステン膜12を例えば5000〜10000Å選
択成長させる。この時、ソース領域11では同図（ｎ）に
示すようにCVDタングステン膜12はＮ型ソース領域11上
だけでなく、素子分離領域上にも成長し、その結果素子
分離領域３を介して隣合うＮ型ソース領域11がCVDタン
グステン膜12で連続的に接続される。なお、絶縁膜表面
にシリコンをイオン注入することにより、酸化膜上に選
択CVDタングステン成長を行う技術は、例えばJournd of
Electrochemical Society誌 JULY 1988 P1730「Selec
tive CVD Tungsten on Silicon Implanted SiO2」に載
せられている。
ように、CVDタングステン膜12を例えば5000〜10000Å選
択成長させる。この時、ソース領域11では同図（ｎ）に
示すようにCVDタングステン膜12はＮ型ソース領域11上
だけでなく、素子分離領域上にも成長し、その結果素子
分離領域３を介して隣合うＮ型ソース領域11がCVDタン
グステン膜12で連続的に接続される。なお、絶縁膜表面
にシリコンをイオン注入することにより、酸化膜上に選
択CVDタングステン成長を行う技術は、例えばJournd of
Electrochemical Society誌 JULY 1988 P1730「Selec
tive CVD Tungsten on Silicon Implanted SiO2」に載
せられている。
一方、ドレイン領域10では同図（ｏ）に示すように、
CVDタングステン膜12はサイドウォール９に囲まれたド
レイン領域10の上にのみ成長し、素子分離領域３を介し
て隣合うＮ型ドレイン領域10はそれぞれ分離されたまま
となる。最終的な状態を同図（ｐ）の平面図に示す。
CVDタングステン膜12はサイドウォール９に囲まれたド
レイン領域10の上にのみ成長し、素子分離領域３を介し
て隣合うＮ型ドレイン領域10はそれぞれ分離されたまま
となる。最終的な状態を同図（ｐ）の平面図に示す。
次に、同図（ｑ）の平面図に示すように、層間絶縁膜
13を堆積した後、ドレイン領域上にコンタクトホール14
を開孔する。最後に第１図に示すように、コンタクトホ
ール14内にＮ型にドープされた多結晶シリコン膜15を埋
込んだ後、アルミニウム配線16を形成し、セルアレイが
完成される。
13を堆積した後、ドレイン領域上にコンタクトホール14
を開孔する。最後に第１図に示すように、コンタクトホ
ール14内にＮ型にドープされた多結晶シリコン膜15を埋
込んだ後、アルミニウム配線16を形成し、セルアレイが
完成される。
このように形成された半導体記憶装置では、ワード線
７の側壁に絶縁膜のサイドウォール９を形成しているた
め、このサイドウォール９によってワード線７とソース
領域11との重なりを防止することが可能となる。これに
より、第４図（ａ）に示したようなワード線と素子分離
領域との重ね合わせマージンＸが不要となり、その分セ
ルアレイの縦方向の寸法を縮小できる。
７の側壁に絶縁膜のサイドウォール９を形成しているた
め、このサイドウォール９によってワード線７とソース
領域11との重なりを防止することが可能となる。これに
より、第４図（ａ）に示したようなワード線と素子分離
領域との重ね合わせマージンＸが不要となり、その分セ
ルアレイの縦方向の寸法を縮小できる。
また、ソース領域11にはCVDタングステン膜12が各ソ
ース領域にわたって連続して設けられているため、第４
図（ａ）に示したようなソース領域の幅寸法Ｙを縮小し
てもソース抵抗を低く抑えることができ、セルの書込み
特性ならびに読出し特性を悪化させることはない。この
場合、ドレイン領域10ではCVDタングステン膜12がそれ
ぞれ個別に設けられているため、各ドレイン領域が短絡
されることはない。
ース領域にわたって連続して設けられているため、第４
図（ａ）に示したようなソース領域の幅寸法Ｙを縮小し
てもソース抵抗を低く抑えることができ、セルの書込み
特性ならびに読出し特性を悪化させることはない。この
場合、ドレイン領域10ではCVDタングステン膜12がそれ
ぞれ個別に設けられているため、各ドレイン領域が短絡
されることはない。
したがって、半導体記憶装置の特性を悪化することな
く、その高集積化を実現することが可能となる。
く、その高集積化を実現することが可能となる。
なお、本発明の半導体記憶装置は、その製造工程の一
部を第３図のように変更することで、その構造の一部を
相違させることもできる。
部を第３図のように変更することで、その構造の一部を
相違させることもできる。
すなわち、前記した製造方法の第２図（ｇ）まで製造
工程を進めた後、第３図（ａ）の平面図に示すように、
ワード線７の間の領域のうちドレイン領域側をフォトレ
ジスト27で覆い、適度な異方性エッチングを行うことに
より、ソース領域11側の素子分離領域３および半導体基
板１の各表面を例えば3000〜8000Å程度の深さ（厚さ）
にエッチングする。
工程を進めた後、第３図（ａ）の平面図に示すように、
ワード線７の間の領域のうちドレイン領域側をフォトレ
ジスト27で覆い、適度な異方性エッチングを行うことに
より、ソース領域11側の素子分離領域３および半導体基
板１の各表面を例えば3000〜8000Å程度の深さ（厚さ）
にエッチングする。
さらに、前記製造方法と同様に工程を進めていくと、
第２図（ｈ）に相当する工程では、第３図（ｂ）の断面
図に示すようになる。
第２図（ｈ）に相当する工程では、第３図（ｂ）の断面
図に示すようになる。
次に、第３図（ｃ）の断面図に示すように、CVDタン
グステン膜12の選択成長を行う。すると、エッチングさ
れていないドレイン領域10の基板面がソース領域11の基
板面よりも高いため、ドレイン領域10上のCVDタングス
テン膜12は、ソース領域11上のタングステン膜12よりも
突出する。その後、例えばシリカ塗布膜を用いて平坦な
層間絶縁膜13を形成する。
グステン膜12の選択成長を行う。すると、エッチングさ
れていないドレイン領域10の基板面がソース領域11の基
板面よりも高いため、ドレイン領域10上のCVDタングス
テン膜12は、ソース領域11上のタングステン膜12よりも
突出する。その後、例えばシリカ塗布膜を用いて平坦な
層間絶縁膜13を形成する。
次に、第３図（ｄ）の断面図に示すように、層間絶縁
膜13を適度にエッチングバックして、ドレイン領域10上
のCVDタングステン膜12のみを露出させ、その上にアル
ミニウム配線16を形成する。
膜13を適度にエッチングバックして、ドレイン領域10上
のCVDタングステン膜12のみを露出させ、その上にアル
ミニウム配線16を形成する。
この製造方法により形成される半導体記憶装置では、
ドレインコンタクトをドレイン領域10上のCVDタングス
テン膜12に対し自己整合的に形成するので、ドレインコ
ンタクトとドレイン領域10上のCVDタングステン膜12と
の重ね合わせマージンを確保する必要がないため、より
高集積なセルアレイを製造することができる。
ドレインコンタクトをドレイン領域10上のCVDタングス
テン膜12に対し自己整合的に形成するので、ドレインコ
ンタクトとドレイン領域10上のCVDタングステン膜12と
の重ね合わせマージンを確保する必要がないため、より
高集積なセルアレイを製造することができる。
以上説明したように本発明は、ワード線およびその下
側のフローティングゲートと前記素子分離領域とのそれ
ぞれの側壁に絶縁膜のサイドウォールを形成することで
ワード線とソース領域との重なりを防止しているので、
ワード線と素子分離領域との重ね合わせマージンが不要
となり、その分ワード線の幅方向のセルアレイ寸法を縮
小できる。また、ソース領域とソース領域を分離する素
子分離領域とドレイン領域とに選択的に成長された低抵
抗の導体膜が設けられているため、ソース領域の幅寸法
を縮小してもソース抵抗を低く抑えることができ、セル
の書込み特性ならびに読出し特性を悪化させることはな
い。これにより、セルアレイの縮小を可能とし、半導体
記憶装置の高集積化が実現できる効果がある。
側のフローティングゲートと前記素子分離領域とのそれ
ぞれの側壁に絶縁膜のサイドウォールを形成することで
ワード線とソース領域との重なりを防止しているので、
ワード線と素子分離領域との重ね合わせマージンが不要
となり、その分ワード線の幅方向のセルアレイ寸法を縮
小できる。また、ソース領域とソース領域を分離する素
子分離領域とドレイン領域とに選択的に成長された低抵
抗の導体膜が設けられているため、ソース領域の幅寸法
を縮小してもソース抵抗を低く抑えることができ、セル
の書込み特性ならびに読出し特性を悪化させることはな
い。これにより、セルアレイの縮小を可能とし、半導体
記憶装置の高集積化が実現できる効果がある。
第１図（ａ）ないし第１図（ｅ）は本発明の半導体記憶
装置の一実施例の平面図ならびに断面図、第２図（ａ）
ないし第２図（ｑ）は第１図の構造を製造する方法の一
例を示す平面図ならびに断面図、第３図（ａ）ないし
（ｄ）は異なる製造方法の一部の工程を示す平面図なら
びに断面図、第４図（ａ）ないし第４図（ｅ）は従来の
半導体記憶装置の平面図ならびに断面図である。 １……Ｐ型半導体基板、２……溝、３……素子分離領
域、４……第１のゲート酸化膜、５……第２の多結晶シ
リコン膜（フローティングゲート）、６……第２のゲー
ト酸化膜、７……第２の多結晶シリコン膜（ワード
線）、８……第２の絶縁膜、９……サイドウォール、10
……Ｎ型ドレイン領域、11……Ｎ型ソース領域、12……
CVDタングステン膜、13……層間絶縁膜、14……コンタ
クトホール、15……Ｎ型ドープ多結晶シリコン膜、16…
…アルミニウム配線（データ線）、21……絶縁膜、22…
…多結晶シリコン膜、23,24,25……フォトレジスト、26
……シリコン原子、27……フォトレジスト、101……Ｐ
型半導体基板、102……溝、103……素子分離領域、104
……第１のゲート酸化膜、105……第１の多結晶シリコ
ン膜（フローティングゲート）、106……第２のゲート
酸化膜、107……第２の多結晶シリコン膜（ワード
線）、110……Ｎ型ドレイン領域、111……Ｎ型ソース領
域、113……層間絶縁膜、114……コンタクトホール、11
6……アルミニウム配線（データ線）。
装置の一実施例の平面図ならびに断面図、第２図（ａ）
ないし第２図（ｑ）は第１図の構造を製造する方法の一
例を示す平面図ならびに断面図、第３図（ａ）ないし
（ｄ）は異なる製造方法の一部の工程を示す平面図なら
びに断面図、第４図（ａ）ないし第４図（ｅ）は従来の
半導体記憶装置の平面図ならびに断面図である。 １……Ｐ型半導体基板、２……溝、３……素子分離領
域、４……第１のゲート酸化膜、５……第２の多結晶シ
リコン膜（フローティングゲート）、６……第２のゲー
ト酸化膜、７……第２の多結晶シリコン膜（ワード
線）、８……第２の絶縁膜、９……サイドウォール、10
……Ｎ型ドレイン領域、11……Ｎ型ソース領域、12……
CVDタングステン膜、13……層間絶縁膜、14……コンタ
クトホール、15……Ｎ型ドープ多結晶シリコン膜、16…
…アルミニウム配線（データ線）、21……絶縁膜、22…
…多結晶シリコン膜、23,24,25……フォトレジスト、26
……シリコン原子、27……フォトレジスト、101……Ｐ
型半導体基板、102……溝、103……素子分離領域、104
……第１のゲート酸化膜、105……第１の多結晶シリコ
ン膜（フローティングゲート）、106……第２のゲート
酸化膜、107……第２の多結晶シリコン膜（ワード
線）、110……Ｎ型ドレイン領域、111……Ｎ型ソース領
域、113……層間絶縁膜、114……コンタクトホール、11
6……アルミニウム配線（データ線）。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】半導体基板の平面一方向に沿って所要間隔
で配列された複数本の溝に絶縁材を埋設して形成した素
子分離領域と、この素子分離領域で画成される素子領域
の所要箇所にゲート酸化膜を介して設けられたフローテ
ィングゲートと、このフローティングゲート上に第２ゲ
ート酸化膜を介して前記素子分離領域と交差するように
平面他方向に沿って配列された複数本のワード線と、こ
のワード線とその下側のフローティングゲートと前記素
子分離領域とのそれぞれの側壁に絶縁膜で形成されたサ
イドウォールと、このサイドウォールで囲まれた前記素
子領域に不純物を導入して形成されたソース領域および
ドレイン領域と、ソース領域では平面他方向に沿って一
連状態に、ドレイン領域では個別に分離された状態でそ
れぞれ形成されるように、前記ソース領域とソース領域
を分離する素子分離領域とドレイン領域とに選択的に成
長された低抵抗導体膜と、前記素子領域上の絶縁膜を介
した最上層に平面一方向に延設され、かつ前記ドレイン
領域において前記低抵抗導体膜にコンタクトされる複数
本のデータ線とを含むことを特徴とする半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189826A JP3036008B2 (ja) | 1990-07-18 | 1990-07-18 | 半導体記憶装置 |
| US07/732,146 US5282160A (en) | 1990-07-18 | 1991-07-18 | Non-volatile semiconductor memory having double gate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189826A JP3036008B2 (ja) | 1990-07-18 | 1990-07-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0475390A JPH0475390A (ja) | 1992-03-10 |
| JP3036008B2 true JP3036008B2 (ja) | 2000-04-24 |
Family
ID=16247859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189826A Expired - Fee Related JP3036008B2 (ja) | 1990-07-18 | 1990-07-18 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5282160A (ja) |
| JP (1) | JP3036008B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7228587B2 (en) | 2000-07-10 | 2007-06-12 | Unicharm Corporation | Cleaning article |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326978A (ja) * | 1992-05-21 | 1993-12-10 | Rohm Co Ltd | 半導体記憶装置およびその製造方法 |
| JP3224907B2 (ja) * | 1993-06-08 | 2001-11-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6201277B1 (en) * | 1993-08-31 | 2001-03-13 | Texas Instruments Incorporated | Slot trench isolation for flash EPROM |
| US5589412A (en) * | 1993-12-16 | 1996-12-31 | National Semiconductor Corporation | Method of making increased-density flash EPROM that utilizes a series of planarized, self-aligned, intermediate strips of conductive material to contact the drain regions |
| KR970007831B1 (ko) * | 1993-12-21 | 1997-05-17 | 현대전자산업 주식회사 | 금속선과 콘택 플러그의 동시 형성방법 |
| US5740105A (en) * | 1994-05-27 | 1998-04-14 | Texas Instruments Incorporated | Memory cell array with LOCOS free isolation |
| KR0161399B1 (ko) * | 1995-03-13 | 1998-12-01 | 김광호 | 불휘발성 메모리장치 및 그 제조방법 |
| US5661054A (en) * | 1995-05-19 | 1997-08-26 | Micron Technology, Inc. | Method of forming a non-volatile memory array |
| US5541130A (en) * | 1995-06-07 | 1996-07-30 | International Business Machines Corporation | Process for making and programming a flash memory array |
| US5631179A (en) * | 1995-08-03 | 1997-05-20 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing metallic source line, self-aligned contact for flash memory devices |
| JP3431367B2 (ja) * | 1995-10-03 | 2003-07-28 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US5707897A (en) * | 1996-05-16 | 1998-01-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Non-volatile-memory cell for electrically programmable read only memory having a trench-like coupling capacitors |
| US5849621A (en) * | 1996-06-19 | 1998-12-15 | Advanced Micro Devices, Inc. | Method and structure for isolating semiconductor devices after transistor formation |
| US5679591A (en) * | 1996-12-16 | 1997-10-21 | Taiwan Semiconductor Manufacturing Company, Ltd | Method of making raised-bitline contactless trenched flash memory cell |
| US5966601A (en) * | 1997-01-21 | 1999-10-12 | Holtek Microelectronics Inc. | Method of making non-volatile semiconductor memory arrays |
| JP4065572B2 (ja) | 1997-03-28 | 2008-03-26 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6342715B1 (en) * | 1997-06-27 | 2002-01-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US6060358A (en) * | 1997-10-21 | 2000-05-09 | International Business Machines Corporation | Damascene NVRAM cell and method of manufacture |
| US6127224A (en) * | 1997-12-31 | 2000-10-03 | Stmicroelectronics, S.R.L. | Process for forming a non-volatile memory cell with silicided contacts |
| US6274900B1 (en) | 1998-01-05 | 2001-08-14 | Texas Instruments Incorporated | Semiconductor device architectures including UV transmissive nitride layers |
| US6018184A (en) * | 1998-01-22 | 2000-01-25 | Micron Technology, Inc. | Semiconductor structure useful in a self-aligned contact having multiple insulation layers of non-uniform thickness |
| JP4334036B2 (ja) | 1998-07-31 | 2009-09-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| TW399332B (en) * | 1998-08-12 | 2000-07-21 | United Microelectronics Corp | The structure of flash memory cell and the manufacturing method thereof |
| EP1104023A1 (en) | 1999-11-26 | 2001-05-30 | STMicroelectronics S.r.l. | Process for manufacturing electronic devices comprising non-volatile memory cells |
| US6936885B2 (en) * | 2000-01-17 | 2005-08-30 | Samsung Electronics Co., Ltd. | NAND-type flash memory devices and methods of fabricating the same |
| KR100356773B1 (ko) * | 2000-02-11 | 2002-10-18 | 삼성전자 주식회사 | 플래쉬 메모리 장치 및 그 형성 방법 |
| US6534818B2 (en) * | 2001-08-07 | 2003-03-18 | Vanguard International Semiconductor Corporation | Stacked-gate flash memory device |
| US7064978B2 (en) * | 2002-07-05 | 2006-06-20 | Aplus Flash Technology, Inc. | Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout |
| US7049652B2 (en) * | 2003-12-10 | 2006-05-23 | Sandisk Corporation | Pillar cell flash memory technology |
| JP4664823B2 (ja) * | 2006-01-17 | 2011-04-06 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法。 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715953B2 (ja) * | 1985-08-09 | 1995-02-22 | 株式会社リコー | 書換え可能なメモリ装置とその製造方法 |
| US5051796A (en) * | 1988-11-10 | 1991-09-24 | Texas Instruments Incorporated | Cross-point contact-free array with a high-density floating-gate structure |
| US5023680A (en) * | 1988-11-10 | 1991-06-11 | Texas Instruments Incorporated | Floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates |
-
1990
- 1990-07-18 JP JP2189826A patent/JP3036008B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-18 US US07/732,146 patent/US5282160A/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7228587B2 (en) | 2000-07-10 | 2007-06-12 | Unicharm Corporation | Cleaning article |
| US7231685B2 (en) | 2000-07-10 | 2007-06-19 | Unicharm Corporation | Cleaning article |
| US7234193B2 (en) | 2000-07-10 | 2007-06-26 | Uni-Charm Corporation | Cleaning article |
| US7234194B2 (en) | 2000-07-10 | 2007-06-26 | Uni - Charm Corporation | Cleaning article |
| US7237297B2 (en) | 2000-07-10 | 2007-07-03 | Uni-Charm Corporation | Cleaning article |
| US7237296B2 (en) | 2000-07-10 | 2007-07-03 | Uni-Charm Corporation | Cleaning article |
| US7243391B2 (en) | 2000-07-10 | 2007-07-17 | Uni-Charm Corporation | Cleaning article |
| US7302730B2 (en) | 2000-07-10 | 2007-12-04 | Uni - Charm Corporation | Cleaning article |
| US7302729B2 (en) | 2000-07-10 | 2007-12-04 | Uni-Charm Corporation | Cleaning article |
| US7334287B2 (en) | 2000-07-10 | 2008-02-26 | Uni-Charm Corporation | Cleaning article |
Also Published As
| Publication number | Publication date |
|---|---|
| US5282160A (en) | 1994-01-25 |
| JPH0475390A (ja) | 1992-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3036008B2 (ja) | 半導体記憶装置 | |
| US7402483B2 (en) | Methods of forming a multi-bridge-channel MOSFET | |
| JP3161354B2 (ja) | 半導体装置及びその製造方法 | |
| KR100729364B1 (ko) | 리세스된 채널 영역을 갖는 반도체 장치 및 그 제조 방법 | |
| US20050186746A1 (en) | Method of manufacturing a fin field effect transistor | |
| JP3726760B2 (ja) | 半導体装置の製造方法 | |
| JPH07297297A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2791260B2 (ja) | 半導体装置の製造方法 | |
| JP3531641B2 (ja) | 半導体装置の製造方法 | |
| US6384450B1 (en) | Semiconductor memory device and method of manufacturing the same | |
| JPH10144886A (ja) | 半導体装置及びその製造方法 | |
| JPH0817948A (ja) | 半導体装置及びその製造方法 | |
| JP2003289114A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2000340681A (ja) | マスクｒｏｍ及びその製造方法 | |
| JP4404972B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3622741B2 (ja) | 半導体装置の製造方法 | |
| JP2870086B2 (ja) | Ｍｏｓ型不揮発性半導体記憶装置の製造方法 | |
| US6908811B2 (en) | Ram | |
| JP2004152878A (ja) | 半導体記憶装置及びその製造方法 | |
| US6221718B1 (en) | Method of fabricating a flash memory | |
| JPH1012750A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2833030B2 (ja) | 不揮発性半導体装置の製造方法 | |
| JPH08236720A (ja) | 半導体装置の製造方法 | |
| KR102533149B1 (ko) | 반도체 메모리 소자 및 그 제조 방법 | |
| JPH11312795A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |