JP3224907B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、電気的書き替え可能な
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特
にメモリセルパターンレイアウトの改良をはかったＥＥ
ＰＲＯＭに関する。
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特
にメモリセルパターンレイアウトの改良をはかったＥＥ
ＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、次のような構造を有する。即ち、複数のメモリセ
ルを、例えばカラム方向に並べる。これらのセルのう
ち、互いに隣り合うセル同士のソースとドレインを順次
直列に接続する。このような接続により、複数のメモリ
セルが直列接続された単位セル群（ＮＡＮＤセル）を構
成する。そして、このような単位セル群を１単位として
ビット線に接続する。
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、次のような構造を有する。即ち、複数のメモリセ
ルを、例えばカラム方向に並べる。これらのセルのう
ち、互いに隣り合うセル同士のソースとドレインを順次
直列に接続する。このような接続により、複数のメモリ
セルが直列接続された単位セル群（ＮＡＮＤセル）を構
成する。そして、このような単位セル群を１単位として
ビット線に接続する。
【０００３】メモリセルは、通常、電荷蓄積層（浮遊ゲ
ート）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有
する。メモリセルは、ｎ型基板に形成されたｐ型ウェル
内にアレイ状に集積形成される。ＮＡＮＤセルのドレイ
ン側は、選択ゲートを介してビット線に接続される。Ｎ
ＡＮＤセルのソース側は、選択ゲートを介してソース線
（基準電位配線）に接続される。各メモリセルの制御ゲ
ートは、行方向に配設されたワード線に接続される。
ート）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有
する。メモリセルは、ｎ型基板に形成されたｐ型ウェル
内にアレイ状に集積形成される。ＮＡＮＤセルのドレイ
ン側は、選択ゲートを介してビット線に接続される。Ｎ
ＡＮＤセルのソース側は、選択ゲートを介してソース線
（基準電位配線）に接続される。各メモリセルの制御ゲ
ートは、行方向に配設されたワード線に接続される。
【０００４】図１１に、従来のメモリセルのレイアウト
図を示す。これは、ソース・ドレインとなる拡散層１，
ソース線となるタングステンポリサイド２，ビット線と
なるＡｌ配線層３，Ａｌ層３とタングステンポリサイド
２又は拡散層１とのコンタクト４のみを図示している。
図を示す。これは、ソース・ドレインとなる拡散層１，
ソース線となるタングステンポリサイド２，ビット線と
なるＡｌ配線層３，Ａｌ層３とタングステンポリサイド
２又は拡散層１とのコンタクト４のみを図示している。
【０００５】ビット線はＡｌ層で形成され、さらにＮＡ
ＮＤセルのソース拡散層はタングステンポリサイドと１
ＮＡＮＤセル毎にコンタクトを取り、ソース抵抗を下げ
ていた。しかし、メモリセルが微細化され、横方向のセ
ルサイズが小さくなった場合、ビット線がＡｌ配線の場
合にはリソグラフィ，加工の点で最小デザインルール通
りにパターン化できず、配線ができないという問題があ
った。
ＮＤセルのソース拡散層はタングステンポリサイドと１
ＮＡＮＤセル毎にコンタクトを取り、ソース抵抗を下げ
ていた。しかし、メモリセルが微細化され、横方向のセ
ルサイズが小さくなった場合、ビット線がＡｌ配線の場
合にはリソグラフィ，加工の点で最小デザインルール通
りにパターン化できず、配線ができないという問題があ
った。
【０００６】つまり、従来ではタングステンポリサイド
の最小線幅，間隔を０．５５μｍ，０．６５μｍ、タン
グステンポリサイドと拡散層との最小コンタクトサイズ
を０．６μｍ×０．７μｍ、Ａｌの最小線幅，間隔を共
に０．８μｍ、Ａｌと拡散層との最小コンタクトサイズ
０．８μｍ×０．９μｍを用いており、タングステンポ
リサイドに比べてＡｌ配線部分のサイズが大きくなって
いる。
の最小線幅，間隔を０．５５μｍ，０．６５μｍ、タン
グステンポリサイドと拡散層との最小コンタクトサイズ
を０．６μｍ×０．７μｍ、Ａｌの最小線幅，間隔を共
に０．８μｍ、Ａｌと拡散層との最小コンタクトサイズ
０．８μｍ×０．９μｍを用いており、タングステンポ
リサイドに比べてＡｌ配線部分のサイズが大きくなって
いる。
【０００７】また、Ａｌと拡散層のコンタクト部分は、
ポリサイドと拡散層のコンタクトに比べてそのアスペク
ト比が大きくなるため、メモリセルの微細化にとって大
きな障害となっていた。さらに、Ａｌ層は厚さが８００
ｎｍとポリサイドに比べて厚いため、ビット線間のカッ
プリング容量が大きくなり、誤動作を引き起こすという
問題点があった。また、ソースのポリサイド配線はＡｌ
配線に比べて抵抗が大きいため、読み出し時のセル電流
放電の際に時間がかかり、さらに複数のセルおきにＡｌ
とコンタクトを取るシャント部分５が必要であるため、
チップ面積が増加するという欠点があった。
ポリサイドと拡散層のコンタクトに比べてそのアスペク
ト比が大きくなるため、メモリセルの微細化にとって大
きな障害となっていた。さらに、Ａｌ層は厚さが８００
ｎｍとポリサイドに比べて厚いため、ビット線間のカッ
プリング容量が大きくなり、誤動作を引き起こすという
問題点があった。また、ソースのポリサイド配線はＡｌ
配線に比べて抵抗が大きいため、読み出し時のセル電流
放電の際に時間がかかり、さらに複数のセルおきにＡｌ
とコンタクトを取るシャント部分５が必要であるため、
チップ面積が増加するという欠点があった。
【０００８】
【発明が解決しようとする課題】このように、従来のＥ
ＥＰＲＯＭにおいては、ビット線としてＡｌ配線を用い
ているため、配線幅，配線間距離，コンタクトサイズを
比較的大きくする必要があり、これがメモリセルの微細
化を妨げる要因となっていた。さらに、Ａｌ配線では下
層とのコンタクトのために膜厚を比較的厚くする必要が
あり、これがビット線間のカップリングノイズによる誤
動作を招く要因となっていた。
ＥＰＲＯＭにおいては、ビット線としてＡｌ配線を用い
ているため、配線幅，配線間距離，コンタクトサイズを
比較的大きくする必要があり、これがメモリセルの微細
化を妨げる要因となっていた。さらに、Ａｌ配線では下
層とのコンタクトのために膜厚を比較的厚くする必要が
あり、これがビット線間のカップリングノイズによる誤
動作を招く要因となっていた。
【０００９】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、メモリセルの微細化
をはかることができ、かつビット線間のカップリングノ
イズを小さくすることができ、安定動作を行い得るＥＥ
ＰＲＯＭを提供することにある。
もので、その目的とするところは、メモリセルの微細化
をはかることができ、かつビット線間のカップリングノ
イズを小さくすることができ、安定動作を行い得るＥＥ
ＰＲＯＭを提供することにある。
【００１０】
【発明を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明は、電気的書き替え可能な不揮発性のメモリセルを
複数個集積してなる不揮発性半導体記憶装置において、
前記メモリセルのドレイン拡散層に接続されるビット線
を第１の導電層で形成し、前記メモリセルのソース拡散
層に接続されるソース線を第２の導電層で形成し、前記
ビット線を形成する前記第１の導電層を、前記ソース拡
散層と前記第２の導電層の接続部を避けるように配置
し、前記ソース拡散層を前記第１の導電層の前記ビット
線を形成しない孤立パターン部に接続し、この孤立パタ
ーン部に前記第２の導電層を接続したことを特徴とす
る。
に本発明は、次のような構成を採用している。即ち、本
発明は、電気的書き替え可能な不揮発性のメモリセルを
複数個集積してなる不揮発性半導体記憶装置において、
前記メモリセルのドレイン拡散層に接続されるビット線
を第１の導電層で形成し、前記メモリセルのソース拡散
層に接続されるソース線を第２の導電層で形成し、前記
ビット線を形成する前記第１の導電層を、前記ソース拡
散層と前記第２の導電層の接続部を避けるように配置
し、前記ソース拡散層を前記第１の導電層の前記ビット
線を形成しない孤立パターン部に接続し、この孤立パタ
ーン部に前記第２の導電層を接続したことを特徴とす
る。
【００１１】また、本発明は、電荷蓄積層と制御ゲート
を有する不揮発性のメモリセルを複数個直列に接続した
ＮＡＮＤ型セルを複数個集積してなる不揮発性半導体記
憶装置において、前記ＮＡＮＤ型セルを横方向に複数個
配置したユニットセルアレイで、前記ＮＡＮＤ型セルの
ドレイン拡散層に接続されて縦方向に延びるビット線を
ポリサイド配線からなる第１の導電層で形成し、前記Ｎ
ＡＮＤ型セルのソース拡散層に接続されて横方向に延び
るソース線を金属配線からなる第２の導電層で形成し、
前記第１の導電層の一部を孤立パターンとして前記ソー
ス拡散層上に形成し、この孤立パターンをコンタクト孔
を通して前記ソース拡散層に接続し、前記第２の導電層
からなる前記ソース線をコンタクト孔を通して前記孤立
パターンに接続し、前記第１の導電層からなる前記ビッ
ト線を前記孤立パターンを避けるように配置し、前記孤
立パターンに近いビット線から順にビット線を曲げてパ
ターン化し、かつビット線の曲げ量を前記孤立パターン
に近い方から順に小さくしてなることを特徴とする。
を有する不揮発性のメモリセルを複数個直列に接続した
ＮＡＮＤ型セルを複数個集積してなる不揮発性半導体記
憶装置において、前記ＮＡＮＤ型セルを横方向に複数個
配置したユニットセルアレイで、前記ＮＡＮＤ型セルの
ドレイン拡散層に接続されて縦方向に延びるビット線を
ポリサイド配線からなる第１の導電層で形成し、前記Ｎ
ＡＮＤ型セルのソース拡散層に接続されて横方向に延び
るソース線を金属配線からなる第２の導電層で形成し、
前記第１の導電層の一部を孤立パターンとして前記ソー
ス拡散層上に形成し、この孤立パターンをコンタクト孔
を通して前記ソース拡散層に接続し、前記第２の導電層
からなる前記ソース線をコンタクト孔を通して前記孤立
パターンに接続し、前記第１の導電層からなる前記ビッ
ト線を前記孤立パターンを避けるように配置し、前記孤
立パターンに近いビット線から順にビット線を曲げてパ
ターン化し、かつビット線の曲げ量を前記孤立パターン
に近い方から順に小さくしてなることを特徴とする。
【００１２】より具体的には、メモリセルのビット線を
厚さ２００〜４００ｎｍのタングステンポリサイド層で
形成し、メモリセルのビット線側の拡散層と直接コンタ
クトを取りカラム方向に配線するソース配線は、まずメ
モリセルのソース拡散層をタングステンポリサイド層と
直接コンタクトし、さらにそのタングステンポリサイド
をＡｌ層とコンタクトさせ、そのＡｌ配線をソース配線
としてロウ方向に配置する。ビット線のタングステンポ
リサイド配線は、ソースとコンタクトを取ったタングス
テンポリサイドパターンと接続しないように、そのパタ
ーンを迂回して配線する。
厚さ２００〜４００ｎｍのタングステンポリサイド層で
形成し、メモリセルのビット線側の拡散層と直接コンタ
クトを取りカラム方向に配線するソース配線は、まずメ
モリセルのソース拡散層をタングステンポリサイド層と
直接コンタクトし、さらにそのタングステンポリサイド
をＡｌ層とコンタクトさせ、そのＡｌ配線をソース配線
としてロウ方向に配置する。ビット線のタングステンポ
リサイド配線は、ソースとコンタクトを取ったタングス
テンポリサイドパターンと接続しないように、そのパタ
ーンを迂回して配線する。
【００１３】
【作用】本発明によれば、ビット線を形成する第１の導
電層を、ソース拡散層と第２の導電層の接続部を避ける
ように配置することにより、セルピッチ内でソース部の
コンタクトを取ることが可能となり、メモリセルアレイ
の微細化に有効となる。また、第１の導電層としてＡｌ
配線よりもコンタクトサイズ，配線幅，配線間距離を小
さくできるポリサイド配線を使用することにより、メモ
リセルの微細化が可能となり、またコンタクトのアスペ
クト比が小さくなることからその膜厚も薄くすることが
でき、これにより隣接ビット線間のカップリングノイズ
を小さくすることができる。従って、誤動作の発生を抑
制して安定した動作を行うことが可能となる。
電層を、ソース拡散層と第２の導電層の接続部を避ける
ように配置することにより、セルピッチ内でソース部の
コンタクトを取ることが可能となり、メモリセルアレイ
の微細化に有効となる。また、第１の導電層としてＡｌ
配線よりもコンタクトサイズ，配線幅，配線間距離を小
さくできるポリサイド配線を使用することにより、メモ
リセルの微細化が可能となり、またコンタクトのアスペ
クト比が小さくなることからその膜厚も薄くすることが
でき、これにより隣接ビット線間のカップリングノイズ
を小さくすることができる。従って、誤動作の発生を抑
制して安定した動作を行うことが可能となる。
【００１４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１〜図３は、本発明の一実施例に係わるＥＥＰ
ＲＯＭのＮＡＮＤセル部構成を示すもので、図１は１６
個の単体セルと２個のセレクトゲートトランジスタを直
列に接続したＮＡＮＤセルを横方向に１６組並べたパタ
ーン図である。
する。図１〜図３は、本発明の一実施例に係わるＥＥＰ
ＲＯＭのＮＡＮＤセル部構成を示すもので、図１は１６
個の単体セルと２個のセレクトゲートトランジスタを直
列に接続したＮＡＮＤセルを横方向に１６組並べたパタ
ーン図である。
【００１５】ＮＡＮＤセルのドレイン拡散層に接続され
て縦方向に延びるビット線（第１の導電層）１８（１８
1 〜１８16）はタングステンやモリブデン等ののポリサ
イドで形成され、ＮＡＮＤセルのソース拡散層に接続さ
れて横方向に延びるソース線（第２の導電層）２１1 は
Ａｌ等の金属で形成されている。
て縦方向に延びるビット線（第１の導電層）１８（１８
1 〜１８16）はタングステンやモリブデン等ののポリサ
イドで形成され、ＮＡＮＤセルのソース拡散層に接続さ
れて横方向に延びるソース線（第２の導電層）２１1 は
Ａｌ等の金属で形成されている。
【００１６】第１の導電層１８の一部が孤立パターン１
８17としてソース拡散層上に形成され、この孤立パター
ン１８17がコンタクト孔を通してソース拡散層に接続さ
れている。そして、第２の導電層２１1 からなるソース
線はコンタクト孔を通して孤立パターン１８17に接続さ
れている。
８17としてソース拡散層上に形成され、この孤立パター
ン１８17がコンタクト孔を通してソース拡散層に接続さ
れている。そして、第２の導電層２１1 からなるソース
線はコンタクト孔を通して孤立パターン１８17に接続さ
れている。
【００１７】第１の導電層１８からなるビット線は孤立
パターン１８17を避けるように配置され、孤立パターン
１８17に近いビット線から順にビット線を曲げてパター
ン化され、かつビット線の曲げ量は孤立パターン１８17
に近い方から順に小さくなっている。
パターン１８17を避けるように配置され、孤立パターン
１８17に近いビット線から順にビット線を曲げてパター
ン化され、かつビット線の曲げ量は孤立パターン１８17
に近い方から順に小さくなっている。
【００１８】１組のＮＡＮＤセルの平面図及び等価回路
図を、図２（ａ）（ｂ）に示す。この実施例では、１６
個のメモリセルＭ１〜Ｍ16が直列に接続されて１つのＮ
ＡＮＤセルを構成している。さらに、ＮＡＮＤセルのド
レイン側には選択トランジスタＳ１が配置され、ソース
側には選択トランジスタＳ２が配置されている。
図を、図２（ａ）（ｂ）に示す。この実施例では、１６
個のメモリセルＭ１〜Ｍ16が直列に接続されて１つのＮ
ＡＮＤセルを構成している。さらに、ＮＡＮＤセルのド
レイン側には選択トランジスタＳ１が配置され、ソース
側には選択トランジスタＳ２が配置されている。
【００１９】図３（ａ）（ｂ）は、それぞれ図２（ａ）
のＡ−Ａ′断面及びＢ−Ｂ′断面図である。素子分離酸
化膜１２で囲まれたｐ型領域（基板）１１に、複数のメ
モリセル、つまり複数のＮＡＮＤセルを有するメモリセ
ルアレイが形成されている。以下には、１つのＮＡＮＤ
セルに着目して説明する。
のＡ−Ａ′断面及びＢ−Ｂ′断面図である。素子分離酸
化膜１２で囲まれたｐ型領域（基板）１１に、複数のメ
モリセル、つまり複数のＮＡＮＤセルを有するメモリセ
ルアレイが形成されている。以下には、１つのＮＡＮＤ
セルに着目して説明する。
【００２０】ｐ型領域１１の上には、ゲート絶縁膜１３
を介して浮遊ゲート１４（１４1 〜１４16）が形成され
ている。これらの浮遊ゲート１４の上には、層間絶縁膜
１５を介して制御ゲート１６（１６1 〜１６16）が形成
されている。各ｎ型拡散層１９は、隣接する２つのメモ
リセルの一方においてはソースとして、他方においては
ドレインとして共用される。これにより、各メモリセル
は、直列に接続されることになる。
を介して浮遊ゲート１４（１４1 〜１４16）が形成され
ている。これらの浮遊ゲート１４の上には、層間絶縁膜
１５を介して制御ゲート１６（１６1 〜１６16）が形成
されている。各ｎ型拡散層１９は、隣接する２つのメモ
リセルの一方においてはソースとして、他方においては
ドレインとして共用される。これにより、各メモリセル
は、直列に接続されることになる。
【００２１】ＮＡＮＤセルのドレイン側とソース側に
は、それぞれメモリセルの浮遊ゲート及び制御ゲートと
同じプロセスによって形成された選択ゲート１４17，１
６17及び１４18，１６18が設けられている。このように
素子形成された基板の上方は、ＣＶＤ酸化膜１７により
覆われている。ＣＶＤ酸化膜１７の上にはビット線１８
が配設され、このビット線１８はＮＡＮＤセルの一端の
ドレイン拡散層１９にコンタクトされている。また、ビ
ット線１８の上はＣＶＤ酸化膜２０により覆われてお
り、その上にソース配線２１が形成されている。
は、それぞれメモリセルの浮遊ゲート及び制御ゲートと
同じプロセスによって形成された選択ゲート１４17，１
６17及び１４18，１６18が設けられている。このように
素子形成された基板の上方は、ＣＶＤ酸化膜１７により
覆われている。ＣＶＤ酸化膜１７の上にはビット線１８
が配設され、このビット線１８はＮＡＮＤセルの一端の
ドレイン拡散層１９にコンタクトされている。また、ビ
ット線１８の上はＣＶＤ酸化膜２０により覆われてお
り、その上にソース配線２１が形成されている。
【００２２】行方向に並ぶ複数のＮＡＮＤセルの同一行
の制御ゲート１６は共通に接続されて、行方向に走る制
御ゲート線ＣＧ１〜ＣＧ16として配設されている。これ
ら制御ゲート線は、いわゆるワード線となっている。ま
た、選択ゲート１６17及び１６18も、それぞれ行方向に
走る選択ゲート線ＳＧ１，ＳＧ２として配設されてい
る。
の制御ゲート１６は共通に接続されて、行方向に走る制
御ゲート線ＣＧ１〜ＣＧ16として配設されている。これ
ら制御ゲート線は、いわゆるワード線となっている。ま
た、選択ゲート１６17及び１６18も、それぞれ行方向に
走る選択ゲート線ＳＧ１，ＳＧ２として配設されてい
る。
【００２３】浮遊ゲート１４は第１層ポリシリコン層で
形成され、制御ゲート１６は第２層ポリシリコン層で形
成され、ビット線１８はタングステンポリサイド層で形
成されている。
形成され、制御ゲート１６は第２層ポリシリコン層で形
成され、ビット線１８はタングステンポリサイド層で形
成されている。
【００２４】本実施例の特徴とする点は、ビット線１８
のパターンが直線ではなく、図１に示すように、ソース
部のタングステンポリサイドの孤立パターン１８17を迂
回したパターンとなっている。
のパターンが直線ではなく、図１に示すように、ソース
部のタングステンポリサイドの孤立パターン１８17を迂
回したパターンとなっている。
【００２５】このときの隣接ビット線間の容量を簡単に
計算する。図４は図１の場合のビット線をタングステン
シリサイドで形成した場合（ａ）と、従来のようにＡｌ
で形成した場合（ｂ）の断面図である。
計算する。図４は図１の場合のビット線をタングステン
シリサイドで形成した場合（ａ）と、従来のようにＡｌ
で形成した場合（ｂ）の断面図である。
【００２６】０．５５μｍルールとすると、タングステ
ンポリサイドの場合、一般的にその加工のし易さやリソ
グラフィのし易さから、ＮＡＮＤセルの横幅１．７μｍ
に対し幅０．５５μｍ，スペース１．１５μｍで形成さ
れる。Ａｌの場合は幅０．７μｍでスペース１．０μｍ
程度であり、幅０．５５μｍでは形成できない。さら
に、タングステンポリサイドの場合の膜厚は０．３μ
ｍ、Ａｌの場合は周辺回路において電源線に使用される
ため、またコンタクトのアスペクト比が大きいため０．
８μｍ程度の厚さとなる。このとき、隣接ビット線間の
ノイズの比は単位長当たり ＢＬ（Ｗ−polycide）／ＢＬ（Ａｌ） ＝（２×Ｃ1a／Ｃ2a）／（２×Ｃ1a／Ｃ2b） ＝０．１４ となり、タングステンポリサイドを用いると、ビット線
間容量がＡｌの場合の１４％と大幅に低減する。
ンポリサイドの場合、一般的にその加工のし易さやリソ
グラフィのし易さから、ＮＡＮＤセルの横幅１．７μｍ
に対し幅０．５５μｍ，スペース１．１５μｍで形成さ
れる。Ａｌの場合は幅０．７μｍでスペース１．０μｍ
程度であり、幅０．５５μｍでは形成できない。さら
に、タングステンポリサイドの場合の膜厚は０．３μ
ｍ、Ａｌの場合は周辺回路において電源線に使用される
ため、またコンタクトのアスペクト比が大きいため０．
８μｍ程度の厚さとなる。このとき、隣接ビット線間の
ノイズの比は単位長当たり ＢＬ（Ｗ−polycide）／ＢＬ（Ａｌ） ＝（２×Ｃ1a／Ｃ2a）／（２×Ｃ1a／Ｃ2b） ＝０．１４ となり、タングステンポリサイドを用いると、ビット線
間容量がＡｌの場合の１４％と大幅に低減する。
【００２７】図５は、図１においてタングステンポリサ
イドのパターンのみを示したものである。１８1 〜１８
16の１６本はビット線のパターンである。１８17はメモ
リセルのソース拡散層とコンタクトを取り、さらにソー
ス用のＡｌ配線とコンタクトを取るためのタングステン
ポリサイドの孤立パターンである。１８1 〜１８16のビ
ット線は１８17の孤立パターンを避けるようにして曲げ
られており、その長さは１８1 から順に斜めの部分の長
さが小さくなっている。これにより、ソースとのコンタ
クト部分を特に面積的に増やす必要がないため、メモリ
セルアレイの面積を増やすことなしにパターン化でき
る。
イドのパターンのみを示したものである。１８1 〜１８
16の１６本はビット線のパターンである。１８17はメモ
リセルのソース拡散層とコンタクトを取り、さらにソー
ス用のＡｌ配線とコンタクトを取るためのタングステン
ポリサイドの孤立パターンである。１８1 〜１８16のビ
ット線は１８17の孤立パターンを避けるようにして曲げ
られており、その長さは１８1 から順に斜めの部分の長
さが小さくなっている。これにより、ソースとのコンタ
クト部分を特に面積的に増やす必要がないため、メモリ
セルアレイの面積を増やすことなしにパターン化でき
る。
【００２８】図６は、図５のパターンに加えて、Ａｌ層
２１、タングステンポリサイドと拡散層とのコンタクト
部２２、タングステンポリサイドとＡｌとのコンタクト
部２３を示したものである。１つのＮＡＮＤセルにそれ
ぞれ１／２個のコンタクト２２1 〜２２16が配置され、
ソース部のコンタクト２２17が１６個のＮＡＮＤ当たり
１／４個配置され、さらにＡｌとのコンタクト２３が１
６個のＮＡＮＤ当たり１／２個配置されている。
２１、タングステンポリサイドと拡散層とのコンタクト
部２２、タングステンポリサイドとＡｌとのコンタクト
部２３を示したものである。１つのＮＡＮＤセルにそれ
ぞれ１／２個のコンタクト２２1 〜２２16が配置され、
ソース部のコンタクト２２17が１６個のＮＡＮＤ当たり
１／４個配置され、さらにＡｌとのコンタクト２３が１
６個のＮＡＮＤ当たり１／２個配置されている。
【００２９】Ａｌ層２１としては、ソース部のＡｌ配線
２１1 及びロウデコーダの信号配線２１2 ，２１3 、メ
モリセルのｐウェルの電位を与えるための配線２１4 が
配置されている。２１1 は２１2 ，２１3 に比べて抵抗
を小さくするために配線幅を大きくしてある。ここで、
ビット線の間隔はＡの部分が１．１５μｍに対し、Ｂは
１．０５μｍと小さくなっている。これにより、タング
ステンポリサイドのソース部における孤立パターン１８
17による広がりを吸収している。
２１1 及びロウデコーダの信号配線２１2 ，２１3 、メ
モリセルのｐウェルの電位を与えるための配線２１4 が
配置されている。２１1 は２１2 ，２１3 に比べて抵抗
を小さくするために配線幅を大きくしてある。ここで、
ビット線の間隔はＡの部分が１．１５μｍに対し、Ｂは
１．０５μｍと小さくなっている。これにより、タング
ステンポリサイドのソース部における孤立パターン１８
17による広がりを吸収している。
【００３０】図７は、図６のパターンに拡散層のパター
ンを加えて上下左右に折り返して配置したものである。
図６には図１に示すように１ＮＡＮＤ（１６ビット）×
１６＝２５６ビットが配置されており、図７には制御ゲ
ートは図示しないが２５６×４＝１０２４ビットが配置
されている。ビット線は３２本、ソース線は１本であ
る。このパターンを繰り返し発生させることにより所望
のセルアレイのパターンが配置される。図８はその等価
回路図である。
ンを加えて上下左右に折り返して配置したものである。
図６には図１に示すように１ＮＡＮＤ（１６ビット）×
１６＝２５６ビットが配置されており、図７には制御ゲ
ートは図示しないが２５６×４＝１０２４ビットが配置
されている。ビット線は３２本、ソース線は１本であ
る。このパターンを繰り返し発生させることにより所望
のセルアレイのパターンが配置される。図８はその等価
回路図である。
【００３１】図９にソースのコンタクト部の拡大パター
ンを示し、図１０にそのＡ−Ａ′断面，Ｂ−Ｂ′断面を
示す。図１０に従ってその工程を説明する。まず、フィ
ールド酸化膜１２を形成し、拡散層領域を形成する。そ
の後、第１層ポリシリコン膜，ＯＮＯ膜，第２層ポリシ
リコン膜（図示せず）を形成し、さらにＣＶＤ酸化膜１
７を堆積する。その後、ポリサイドと拡散層のコンタク
ト部をリソグラフィにより形成し、その部分の酸化膜１
７をエッチングする。その後、ポリサイド膜を形成し、
イオン注入（ミキシングインプラ）により、拡散層との
コンタクトを取る。その後、層間絶縁膜を堆積し、コン
タクト部２３をエッチングした後に、Ａｌ層２１を形成
し、パターニングする。
ンを示し、図１０にそのＡ−Ａ′断面，Ｂ−Ｂ′断面を
示す。図１０に従ってその工程を説明する。まず、フィ
ールド酸化膜１２を形成し、拡散層領域を形成する。そ
の後、第１層ポリシリコン膜，ＯＮＯ膜，第２層ポリシ
リコン膜（図示せず）を形成し、さらにＣＶＤ酸化膜１
７を堆積する。その後、ポリサイドと拡散層のコンタク
ト部をリソグラフィにより形成し、その部分の酸化膜１
７をエッチングする。その後、ポリサイド膜を形成し、
イオン注入（ミキシングインプラ）により、拡散層との
コンタクトを取る。その後、層間絶縁膜を堆積し、コン
タクト部２３をエッチングした後に、Ａｌ層２１を形成
し、パターニングする。
【００３２】このように本実施例によれば、ビット線と
してＡｌ配線よりもコンタクトサイズ，配線幅，配線間
距離が小さくできるポリサイド配線１８を用いることに
よって、メモリセルアレイの微細化をはかることができ
る。また、ポリサイドではコンタクトを考慮した膜厚を
Ａｌよりも薄くできることから、隣接ビット線間のカッ
プリングノイズが少なくなり、誤動作を抑制することが
できる。また、ポリサイド配線１８を曲げることによ
り、従来の図１１に示したようなシャント部分５が不要
となり、セルピッチ内でソース部のコンタクトを取れる
ことができる。これは、メモリセルアレイの微細化に寄
与することになる。
してＡｌ配線よりもコンタクトサイズ，配線幅，配線間
距離が小さくできるポリサイド配線１８を用いることに
よって、メモリセルアレイの微細化をはかることができ
る。また、ポリサイドではコンタクトを考慮した膜厚を
Ａｌよりも薄くできることから、隣接ビット線間のカッ
プリングノイズが少なくなり、誤動作を抑制することが
できる。また、ポリサイド配線１８を曲げることによ
り、従来の図１１に示したようなシャント部分５が不要
となり、セルピッチ内でソース部のコンタクトを取れる
ことができる。これは、メモリセルアレイの微細化に寄
与することになる。
【００３３】なお、本発明は上述した実施例に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することができる。実施例では、ＮＡＮＤ型
セルを例に説明したが、これに限らずＮＯＲ型セルに適
用することもできる。また、第１の導電層としてはタン
グステンやモリブデンのポリサイド、第２の導電層とし
てはＡｌが最も望ましいが、必ずしもこれらに限るもの
ではなく、第１及び第２の導電層の材料は仕様に応じて
適宜変更可能である。また、実施例では従来例で示して
いるソースシャント部５によるセルアレイの面積増なし
の場合について説明したが、従来例のようにソースシャ
ント部を用いて、ビット線をポリサイド配線、ソース線
をＡｌ配線にしてもよい。
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することができる。実施例では、ＮＡＮＤ型
セルを例に説明したが、これに限らずＮＯＲ型セルに適
用することもできる。また、第１の導電層としてはタン
グステンやモリブデンのポリサイド、第２の導電層とし
てはＡｌが最も望ましいが、必ずしもこれらに限るもの
ではなく、第１及び第２の導電層の材料は仕様に応じて
適宜変更可能である。また、実施例では従来例で示して
いるソースシャント部５によるセルアレイの面積増なし
の場合について説明したが、従来例のようにソースシャ
ント部を用いて、ビット線をポリサイド配線、ソース線
をＡｌ配線にしてもよい。
【００３４】
【発明の効果】以上詳述したように本発明によれば、ド
レイン拡散層に接続されるビット線をポリサイド等の第
１の導電層で形成し、ソース拡散層に接続されるソース
線をＡｌ等の第２の導電層で形成し、ビット線を形成す
る第１の導電層を、ソース拡散層と第２の導電層の接続
部を避けるように配置することにより、メモリセルの微
細化をはかることができ、かつビット線間のカップリン
グノイズを小さくすることができ、安定動作を行い得る
ＥＥＰＲＯＭを実現することが可能となる。
レイン拡散層に接続されるビット線をポリサイド等の第
１の導電層で形成し、ソース拡散層に接続されるソース
線をＡｌ等の第２の導電層で形成し、ビット線を形成す
る第１の導電層を、ソース拡散層と第２の導電層の接続
部を避けるように配置することにより、メモリセルの微
細化をはかることができ、かつビット線間のカップリン
グノイズを小さくすることができ、安定動作を行い得る
ＥＥＰＲＯＭを実現することが可能となる。
【図１】本発明の一実施例に係わるＥＥＰＲＯＭのＮＡ
ＮＤセル構成を示す平面図。
ＮＤセル構成を示す平面図。
【図２】１組のＮＡＮＤセルの平面図及び等価回路図。
【図３】図２（ａ）のＡ−Ａ′断面及びＢ−Ｂ′断面
図。
図。
【図４】ビット線間容量を計算するための等価回路図。
【図５】図１においてタングステンポリサイドのパター
ンのみを示した平面図。
ンのみを示した平面図。
【図６】図５に加えてＡｌ層及びコンタクト部のパター
ンを示した平面図。
ンを示した平面図。
【図７】図６のパターンに拡散層のパターンを加えて上
下左右に折り返して配置したものを示す平面図。
下左右に折り返して配置したものを示す平面図。
【図８】図７の回路構成を示す等価回路図。
【図９】ソースのコンタクト部のパターンを拡大して示
す平面図。
す平面図。
【図１０】図９のＡ−Ａ′断面及び，Ｂ−Ｂ′断面図。
【図１１】従来のＮＡＮＤ型セルのレイアウトを示す平
面図。
面図。
１１…ｐ型領域 １２…素子分離酸化膜 １３…ゲート絶縁膜 １４（１４1 〜１４16）…浮遊ゲート １４17，１４18，１６17，１６18…選択ゲート １５…層間絶縁膜 １６（１６1 〜１６16）…制御ゲート １７…ＣＶＤ酸化膜 １８（１８1 〜１８16）…ビット線（第１の導電層） １８17…孤立パターン １９…ｎ型拡散層 ２０…ＣＶＤ酸化膜 ２１（２１1 ）…ソース線（第２の導電層） ２１2 ，２１3 ，２１4 …ソース線以外のＡｌ配線。 ２２（２２1 〜２２17），２３…コンタクト部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−182162（ＪＰ，Ａ) 特開 平２−246376（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (6)
- 【請求項１】電気的書き替え可能な不揮発性のメモリセ
ルを複数個集積してなる不揮発性半導体記憶装置におい
て、 前記メモリセルのドレイン拡散層に接続されるビット線
を第１の導電層で形成し、前記メモリセルのソース拡散
層に接続されるソース線を第２の導電層で形成し、前記
ビット線を形成する前記第１の導電層を、前記ソース拡
散層と前記第２の導電層の接続部を避けるように配置
し、 前記ソース拡散層を前記第１の導電層の前記ビット線を
形成しない孤立パターン部に接続し、この孤立パターン
部に前記第２の導電層を接続したことを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】前記第１の導電層はポリサイド又はシリサ
イド配線層であり、前記第２の導電層は金属配線層であ
ることを特徴とする請求項１記載の不揮発性半導体記憶
装置。 - 【請求項３】電荷蓄積層と制御ゲートを有する不揮発性
のメモリセルを複数個直列に接続したＮＡＮＤ型セルを
複数個集積してなる不揮発性半導体記憶装置において、 前記ＮＡＮＤ型セルを横方向に複数個配置したユニット
セルアレイで、前記ＮＡＮＤ型セルのドレイン拡散層に
接続されて縦方向に延びるビット線をポリサイド配線か
らなる第１の導電層で形成し、前記ＮＡＮＤ型セルのソ
ース拡散層に接続されて横方向に延びるソース線を金属
配線からなる第２の導電層で形成し、 前記第１の導電層の一部を孤立パターンとして前記ソー
ス拡散層上に形成し、この孤立パターンをコンタクト孔
を通して前記ソース拡散層に接続し、前記第２の導電層
からなる前記ソース線をコンタクト孔を通して前記孤立
パターンに接続し、 前記第１の導電層からなる前記ビット線を前記孤立パタ
ーンを避けるように配置し、前記孤立パターンに近いビ
ット線から順にビット線を曲げてパターン化し、かつビ
ット線の曲げ量を前記孤立パターンに近い方から順に小
さくしてなることを特徴とする不揮発性半導体記憶装
置。 - 【請求項４】それぞれがドレインとソースを有し、電気
的書き替え可能な不揮発性の複数のメモリセルと、 コンタクトホールを介して前記メモリセルのソースに接
続された少なくとも１つのソース線と、 前記コンタクトホールを避けるように配置された複数の
ビット線とを備え、 前記ソースを前記ビット線と同層からなる孤立パターン
部に接続し、この孤立パターン部に前記ソース線を接続
したことを特徴とする不揮発性半導体記憶装置。 - 【請求項５】ドレイン拡散層及びソース拡散層を有し、
電気的書き替え可能な複数のメモリセルと、 前記メモリセルのソース拡散層に接続され、金属配線か
らなる第１の配線層であるソース線と、 前記メモリセルのドレイン拡散層に接続され、ポリサイ
ド及びシリサイドのいずれか一方の配線層からなる第２
の配線層で形成されたビット線とを備え、 前記ソース拡散層を前記第２の配線層からなる孤立パタ
ーン部に接続し、この孤立パターン部に前記ソース線を
接続したことを特徴とする不揮発性半導体記憶装置。 - 【請求項６】電荷蓄積層と制御ゲートを有するメモリセ
ルを複数個直列に接続し、ドレイン拡散層とソース拡散
層とを有するＮＡＮＤセルを複数個集積してなる半導体
記憶装置において、 複数の前記ＮＡＮＤセルを平行に配置したユニットセル
アレイと、 前記ドレイン拡散層に接続され、前記ＮＡＮＤセルの配
置方向と垂直に配置されたポリサイド配線を含む第１導
電層で形成されたビット線と、 前記ソース拡散層に接続されて前記ＮＡＮＤセルの配置
方向と平行に配置された金属配線からなる第２導電層で
形成されたソース線と、 前記第１導電層の一部であって、前記ソース拡散層上に
形成された孤立パターンと、を備え、 前記孤立パターンが前記ソース拡散層及び前記ソース線
に接続され、前記ビット線が孤立パターンを避けるよう
に配置されたことを特徴とする不揮発性半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13773993A JP3224907B2 (ja) | 1993-06-08 | 1993-06-08 | 不揮発性半導体記憶装置 |
| DE4420026A DE4420026C2 (de) | 1993-06-08 | 1994-06-08 | Halbleiterspeichervorrichtung |
| KR1019940012809A KR0139868B1 (ko) | 1993-06-08 | 1994-06-08 | 불휘발성 반도체 기억장치 |
| US08/257,188 US5591999A (en) | 1993-06-08 | 1994-06-08 | Electrically erasable programmable read only memory device with an improved memory cell pattern layout |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13773993A JP3224907B2 (ja) | 1993-06-08 | 1993-06-08 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350059A JPH06350059A (ja) | 1994-12-22 |
| JP3224907B2 true JP3224907B2 (ja) | 2001-11-05 |
Family
ID=15205703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13773993A Expired - Fee Related JP3224907B2 (ja) | 1993-06-08 | 1993-06-08 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5591999A (ja) |
| JP (1) | JP3224907B2 (ja) |
| KR (1) | KR0139868B1 (ja) |
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|---|---|---|---|---|
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| US5815438A (en) * | 1997-02-28 | 1998-09-29 | Advanced Micro Devices, Inc. | Optimized biasing scheme for NAND read and hot-carrier write operations |
| JPH10321736A (ja) * | 1997-05-15 | 1998-12-04 | Sony Corp | Ｎａｎｄ型メモリ |
| KR100445632B1 (ko) * | 2001-09-26 | 2004-08-25 | 삼성전자주식회사 | 커플링 노이즈를 감소시킬 수 있는 배선 구조 |
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| US20070242514A1 (en) * | 2005-03-10 | 2007-10-18 | O2Ic, Inc. | NAND-structured nonvolatile memory cell |
| JP2009283665A (ja) * | 2008-05-22 | 2009-12-03 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US11211330B2 (en) * | 2017-05-01 | 2021-12-28 | Advanced Micro Devices, Inc. | Standard cell layout architectures and drawing styles for 5nm and beyond |
| US11347925B2 (en) | 2017-05-01 | 2022-05-31 | Advanced Micro Devices, Inc. | Power grid architecture and optimization with EUV lithography |
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|---|---|---|---|---|
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| JPS6220374A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 半導体集積回路装置 |
| JP2685770B2 (ja) * | 1987-12-28 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US4939690A (en) * | 1987-12-28 | 1990-07-03 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation |
| JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
| US4962414A (en) * | 1988-02-11 | 1990-10-09 | Sgs-Thomson Microelectronics, Inc. | Method for forming a contact VIA |
| US5028553A (en) * | 1988-06-03 | 1991-07-02 | Texas Instruments Incorporated | Method of making fast, trench isolated, planar flash EEPROMS with silicided bitlines |
| US5179427A (en) * | 1989-06-13 | 1993-01-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with voltage stabilizing electrode |
| JP2825585B2 (ja) * | 1990-01-29 | 1998-11-18 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JPH0414255A (ja) * | 1990-05-07 | 1992-01-20 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JP3036008B2 (ja) * | 1990-07-18 | 2000-04-24 | 日本電気株式会社 | 半導体記憶装置 |
| US5289423A (en) * | 1990-11-16 | 1994-02-22 | Sgs-Thomson Microelectronics S.R.L. | Bank erasable, flash-EPROM memory |
| DE69226223T2 (de) * | 1991-08-21 | 1998-12-24 | Sgs Thomson Microelectronics | Kontaktausrichtung für Festwertspeicher |
| US5321286A (en) * | 1991-11-26 | 1994-06-14 | Nec Corporation | Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors |
| JP3200497B2 (ja) * | 1993-03-19 | 2001-08-20 | 三菱電機株式会社 | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法 |
-
1993
- 1993-06-08 JP JP13773993A patent/JP3224907B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-08 DE DE4420026A patent/DE4420026C2/de not_active Expired - Lifetime
- 1994-06-08 US US08/257,188 patent/US5591999A/en not_active Expired - Lifetime
- 1994-06-08 KR KR1019940012809A patent/KR0139868B1/ko not_active IP Right Cessation
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