JPH10321736A - Ｎａｎｄ型メモリ - Google Patents
Ｎａｎｄ型メモリInfo
- Publication number
- JPH10321736A JPH10321736A JP9125781A JP12578197A JPH10321736A JP H10321736 A JPH10321736 A JP H10321736A JP 9125781 A JP9125781 A JP 9125781A JP 12578197 A JP12578197 A JP 12578197A JP H10321736 A JPH10321736 A JP H10321736A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- bit
- memory
- line
- nand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Abstract
(57)【要約】
【課題】 メモリセルアレイの所要面積が小さいＮＡＮ
Ｄ型メモリを提供することである。 【解決手段】 本ＮＡＮＤ型Flash メモリ３０では、第
１メモリセル３４Ａ及び第１メモリセル３４Ａにワード
線方向に隣接した第２メモリセル（図示せず）にそれぞ
れビットコンタクト３６Ａ、Ｂを介して接続するビット
線３２Ａ、Ｂが平面的に相互に平行に延在している。第
１メモリセルのドレイン領域とビット線とを接続するビ
ットコンタクトと、第２メモリセルのドレイン領域とビ
ット線とを接続するビットコンタクトとは、双方のメモ
リセルを横切って相互に対角線方向に配置されている。
第１メモリセルのビットコンタクトとは反対側には、ソ
ース拡散層とソース線を接続するソースコンタクト３８
Ａが、ビットコンタクト３６Ｂに直交する線上に設けて
ある。ソース線は、コントロールゲート４２とビット線
３２との間に形成されていて、ソースコンタクト３８Ｂ
を介して拡散層４４に接続している。
Ｄ型メモリを提供することである。 【解決手段】 本ＮＡＮＤ型Flash メモリ３０では、第
１メモリセル３４Ａ及び第１メモリセル３４Ａにワード
線方向に隣接した第２メモリセル（図示せず）にそれぞ
れビットコンタクト３６Ａ、Ｂを介して接続するビット
線３２Ａ、Ｂが平面的に相互に平行に延在している。第
１メモリセルのドレイン領域とビット線とを接続するビ
ットコンタクトと、第２メモリセルのドレイン領域とビ
ット線とを接続するビットコンタクトとは、双方のメモ
リセルを横切って相互に対角線方向に配置されている。
第１メモリセルのビットコンタクトとは反対側には、ソ
ース拡散層とソース線を接続するソースコンタクト３８
Ａが、ビットコンタクト３６Ｂに直交する線上に設けて
ある。ソース線は、コントロールゲート４２とビット線
３２との間に形成されていて、ソースコンタクト３８Ｂ
を介して拡散層４４に接続している。
Description
【０００１】
【発明の属する技術分野】本発明は、ＮＡＮＤ型メモリ
のメモリセルアレイ内のメモリセル、ビット線及びビッ
トコンタクトの平面配置及び層構造に関し、更に詳細に
は、メモリセルの縮小化が可能なＮＡＮＤ型メモリに関
するものである。本発明でＮＡＮＤ型メモリとは、複数
個のＮＡＮＤ型メモリセルを有し、各ＮＡＮＤ型メモリ
セルにそれぞれビットコンタクトを介して接続するビッ
ト線を平面的に相互に平行に延在させたメモリセルアレ
イを備えるメモリを言う。
のメモリセルアレイ内のメモリセル、ビット線及びビッ
トコンタクトの平面配置及び層構造に関し、更に詳細に
は、メモリセルの縮小化が可能なＮＡＮＤ型メモリに関
するものである。本発明でＮＡＮＤ型メモリとは、複数
個のＮＡＮＤ型メモリセルを有し、各ＮＡＮＤ型メモリ
セルにそれぞれビットコンタクトを介して接続するビッ
ト線を平面的に相互に平行に延在させたメモリセルアレ
イを備えるメモリを言う。
【０００２】
【従来の技術】図５（ａ）及び（ｂ）を参照しつつ、従
来のＮＡＮＤ型メモリのメモリセル内のメモリセル、ビ
ット線及びビットコンタクト等の平面配置及び層構造を
説明する。図５（ａ）は従来のＮＡＮＤ型Flash メモリ
の平面配置を示す平面図、及び図５（ｂ）は図５（ａ）
の線Ｉ−Ｉでの層構造を示す断面図である。従来のＮＡ
ＮＤ型メモリ、例えばＮＡＮＤ型Flash メモリ１０で
は、図５（ａ）に示すように、各メモリセルにそれぞれ
接続するビット線１２Ａ、Ｂが平面的に相互に平行に延
在している。そして、メモリセル１４Ａのドレイン領域
とビット線１２Ａとを接続するビットコンタクト１６Ａ
と、メモリセル１４Ａの上に隣接するメモリセル（図示
せず）のドレイン領域とビット線１２Ｂとを接続するビ
ットコンタクト１６Ｂとは、メモリセル群の一方の側
（図５（ａ）では、メモリ群の右側）に、配置されてい
る。同様にして、全てのビット線のビットコンタクト
が、メモリセル群の一方の側に、順次、配置されてい
る。また、ソース線１８は、図５（ａ）及び（ｂ）に示
すように、基板内に形成されたソース領域拡散層１８を
連続させることにより形成されている。メモリセル内の
ゲートは、相互間に絶縁膜を介在させたフローティング
ゲート２０とコントロールゲート２２とから構成されて
いる。図５（ａ）中の２６は各メモリセルの活性領域で
あり、また、図５（ｂ）中の２４は絶縁膜である。図５
（ａ）に示すように、ビット線１２のピッチＤは、ビッ
ト線１２を形成する際の許容最小間隔（図５（ａ）では
Ａで表示）、ビット線１２とビットコンタクト１６とを
接続する際の合わせ余裕（図５（ａ）ではＢで表示）、
ビットコンタクトの許容最小加工寸法（図５（ａ）では
Ｃで表示）に依存し、Ｄ＝Ａ＋２ｘＢ＋Ｃで表される。
来のＮＡＮＤ型メモリのメモリセル内のメモリセル、ビ
ット線及びビットコンタクト等の平面配置及び層構造を
説明する。図５（ａ）は従来のＮＡＮＤ型Flash メモリ
の平面配置を示す平面図、及び図５（ｂ）は図５（ａ）
の線Ｉ−Ｉでの層構造を示す断面図である。従来のＮＡ
ＮＤ型メモリ、例えばＮＡＮＤ型Flash メモリ１０で
は、図５（ａ）に示すように、各メモリセルにそれぞれ
接続するビット線１２Ａ、Ｂが平面的に相互に平行に延
在している。そして、メモリセル１４Ａのドレイン領域
とビット線１２Ａとを接続するビットコンタクト１６Ａ
と、メモリセル１４Ａの上に隣接するメモリセル（図示
せず）のドレイン領域とビット線１２Ｂとを接続するビ
ットコンタクト１６Ｂとは、メモリセル群の一方の側
（図５（ａ）では、メモリ群の右側）に、配置されてい
る。同様にして、全てのビット線のビットコンタクト
が、メモリセル群の一方の側に、順次、配置されてい
る。また、ソース線１８は、図５（ａ）及び（ｂ）に示
すように、基板内に形成されたソース領域拡散層１８を
連続させることにより形成されている。メモリセル内の
ゲートは、相互間に絶縁膜を介在させたフローティング
ゲート２０とコントロールゲート２２とから構成されて
いる。図５（ａ）中の２６は各メモリセルの活性領域で
あり、また、図５（ｂ）中の２４は絶縁膜である。図５
（ａ）に示すように、ビット線１２のピッチＤは、ビッ
ト線１２を形成する際の許容最小間隔（図５（ａ）では
Ａで表示）、ビット線１２とビットコンタクト１６とを
接続する際の合わせ余裕（図５（ａ）ではＢで表示）、
ビットコンタクトの許容最小加工寸法（図５（ａ）では
Ｃで表示）に依存し、Ｄ＝Ａ＋２ｘＢ＋Ｃで表される。
【０００３】
【発明が解決しようとする課題】ところで、半導体装置
の微細化及び高集積化に伴い、ＮＡＮＤ型メモリについ
ても、同じく微細化及び高集積化の要求が高まってい
る。そこで、本発明の目的は、メモリセルアレイの所要
面積が小さいＮＡＮＤ型メモリを提供することである。
の微細化及び高集積化に伴い、ＮＡＮＤ型メモリについ
ても、同じく微細化及び高集積化の要求が高まってい
る。そこで、本発明の目的は、メモリセルアレイの所要
面積が小さいＮＡＮＤ型メモリを提供することである。
【０００４】
【課題を解決するための手段】本発明者は、従来のＮＡ
ＮＤ型メモリの平面配置について調べて、次の知見を得
た。即ち、従来のビット線の平面配置では、メモリセル
アレイのワード線（コントロールゲート）方向の所要寸
法、即ちビット線に直交する方向の所要寸法は、ビット
線のピッチ寸法、即ち、Ｄ＝Ａ＋２ｘＢ＋Ｃにより拘
束、支配されていて、仮にメモリセルの幅寸法を縮小し
たとして、ビット線のピッチ寸法を縮小できない限り、
メモリセルアレイのワード線方向寸法を縮小することは
できない。従って、メモリセルアレイを縮小するには、
ビット線のピッチ寸法を縮小することが必要であると認
識した。しかし、ピッチ寸法を定める上述の各因子、
Ａ、Ｂ及びＣの寸法は、現在、それぞれ最小寸法に設定
されており、これ以上の小さい寸法に設定することは技
術的に極めて難しい。本発明者は、ピッチ寸法がビット
コンタクトの配置により規制されていることに気が付
き、ピッチ寸法が短くなるようにビットコンタクトを配
置することにより、本発明を完成するに到った。
ＮＤ型メモリの平面配置について調べて、次の知見を得
た。即ち、従来のビット線の平面配置では、メモリセル
アレイのワード線（コントロールゲート）方向の所要寸
法、即ちビット線に直交する方向の所要寸法は、ビット
線のピッチ寸法、即ち、Ｄ＝Ａ＋２ｘＢ＋Ｃにより拘
束、支配されていて、仮にメモリセルの幅寸法を縮小し
たとして、ビット線のピッチ寸法を縮小できない限り、
メモリセルアレイのワード線方向寸法を縮小することは
できない。従って、メモリセルアレイを縮小するには、
ビット線のピッチ寸法を縮小することが必要であると認
識した。しかし、ピッチ寸法を定める上述の各因子、
Ａ、Ｂ及びＣの寸法は、現在、それぞれ最小寸法に設定
されており、これ以上の小さい寸法に設定することは技
術的に極めて難しい。本発明者は、ピッチ寸法がビット
コンタクトの配置により規制されていることに気が付
き、ピッチ寸法が短くなるようにビットコンタクトを配
置することにより、本発明を完成するに到った。
【０００５】上記目的を達成するために、本発明に係る
ＮＡＮＤ型メモリ（以下、簡単に第１発明と言う）は、
複数個のＮＡＮＤ型メモリセルを有し、各ＮＡＮＤ型メ
モリセルにそれぞれビットコンタクトを介して接続する
ビット線を平面的に相互に平行に延在させたメモリセル
アレイを備えるＮＡＮＤ型メモリにおいて、メモリセル
アレイ内のメモリセル、ビット線及びビットコンタクト
の平面配置に関し、第１のメモリセルのビット線のビッ
トコンタクトと、第１のメモリセルとワード線方向に隣
接する第２のメモリセルのビット線のビットコンタクト
とが、相互に対角線方向に双方のメモリセルを挟んで配
置されていることを特徴としている。以上の構成によ
り、第１発明のＮＡＮＤ型メモリでは、各メモリセルの
ビット線のビットコンタクトは、メモリセルを挟んで交
互に千鳥状に配置されるので、本発明のメモリのビット
線のピッチ寸法Ｅは、Ｅ＝Ａ＋Ｂ＋Ｃとなり、従来の平
面配置のピッチ寸法Ｄに比べて、Ｂだけ短くなる。よっ
て、ピッチ寸法の短縮に合わせて、メモリセルを縮小す
ることにより、メモリセルアレイの所要面積を縮小でき
る。尚、第１のメモリセルは、メモリセルアレイ内の任
意のメモリセルを意味し、第２のメモリセルは、第１の
メモリセルに対してワード線方向に隣接するメモリセル
を意味する。
ＮＡＮＤ型メモリ（以下、簡単に第１発明と言う）は、
複数個のＮＡＮＤ型メモリセルを有し、各ＮＡＮＤ型メ
モリセルにそれぞれビットコンタクトを介して接続する
ビット線を平面的に相互に平行に延在させたメモリセル
アレイを備えるＮＡＮＤ型メモリにおいて、メモリセル
アレイ内のメモリセル、ビット線及びビットコンタクト
の平面配置に関し、第１のメモリセルのビット線のビッ
トコンタクトと、第１のメモリセルとワード線方向に隣
接する第２のメモリセルのビット線のビットコンタクト
とが、相互に対角線方向に双方のメモリセルを挟んで配
置されていることを特徴としている。以上の構成によ
り、第１発明のＮＡＮＤ型メモリでは、各メモリセルの
ビット線のビットコンタクトは、メモリセルを挟んで交
互に千鳥状に配置されるので、本発明のメモリのビット
線のピッチ寸法Ｅは、Ｅ＝Ａ＋Ｂ＋Ｃとなり、従来の平
面配置のピッチ寸法Ｄに比べて、Ｂだけ短くなる。よっ
て、ピッチ寸法の短縮に合わせて、メモリセルを縮小す
ることにより、メモリセルアレイの所要面積を縮小でき
る。尚、第１のメモリセルは、メモリセルアレイ内の任
意のメモリセルを意味し、第２のメモリセルは、第１の
メモリセルに対してワード線方向に隣接するメモリセル
を意味する。
【０００６】本発明の好適な実施態様では、ＮＡＮＤ型
メモリは、各メモリセルのソース領域と接続するソース
線をコントロールゲートとビット線との間に形成した層
構造を有する。これにより、ソース線とビットコンタク
トとの物理的な及び電気的な干渉を避けることができ
る。
メモリは、各メモリセルのソース領域と接続するソース
線をコントロールゲートとビット線との間に形成した層
構造を有する。これにより、ソース線とビットコンタク
トとの物理的な及び電気的な干渉を避けることができ
る。
【０００７】また、本発明に係るの別のＮＡＮＤ型メモ
リ（以下、第２発明と言う）は、複数個のＮＡＮＤ型メ
モリセルを有し、各ＮＡＮＤ型メモリセルにそれぞれビ
ットコンタクトを介して接続するビット線を平面的に相
互に平行に延在させたメモリセルアレイを備えるＮＡＮ
Ｄ型メモリにおいて、メモリセルアレイ内のメモリセ
ル、ビット線及びビットコンタクトの平面配置に関し、
第１のメモリセルのビット線のビットコンタクトと、第
１のメモリセルとワード線方向に隣接する第２のメモリ
セルのビット線のビットコンタクトとが、相互に対角線
方向に双方のメモリセルを挟んで配置され、第１のメモ
リセルのビット線を第１のメモリセルから電気的に遮断
し、第２のメモリセルのソース線として機能させるよう
に選択的に切り換える切り替えトランジスタが、第２の
メモリセルのソース線及びソースコンタクに代えて、第
１のメモリセルのビット線のビットコンタクトと第２の
メモリセルのソース領域との間に設けられていることを
特徴としている。
リ（以下、第２発明と言う）は、複数個のＮＡＮＤ型メ
モリセルを有し、各ＮＡＮＤ型メモリセルにそれぞれビ
ットコンタクトを介して接続するビット線を平面的に相
互に平行に延在させたメモリセルアレイを備えるＮＡＮ
Ｄ型メモリにおいて、メモリセルアレイ内のメモリセ
ル、ビット線及びビットコンタクトの平面配置に関し、
第１のメモリセルのビット線のビットコンタクトと、第
１のメモリセルとワード線方向に隣接する第２のメモリ
セルのビット線のビットコンタクトとが、相互に対角線
方向に双方のメモリセルを挟んで配置され、第１のメモ
リセルのビット線を第１のメモリセルから電気的に遮断
し、第２のメモリセルのソース線として機能させるよう
に選択的に切り換える切り替えトランジスタが、第２の
メモリセルのソース線及びソースコンタクに代えて、第
１のメモリセルのビット線のビットコンタクトと第２の
メモリセルのソース領域との間に設けられていることを
特徴としている。
【０００８】以上の構成により、第２発明のＮＡＮＤ型
メモリでは、第１発明の効果に加えて、ビット線とソー
ス線とを兼用しているので、ソース線専用の配線が不要
となり、ワード線方向の集積度が向上し、第１発明によ
り更にメモリセルアレイを縮小することができる。
メモリでは、第１発明の効果に加えて、ビット線とソー
ス線とを兼用しているので、ソース線専用の配線が不要
となり、ワード線方向の集積度が向上し、第１発明によ
り更にメモリセルアレイを縮小することができる。
【０００９】本発明の好適な実施態様では、切り替えト
ランジスタのソース領域接続側にデプレッション形（De
letion Mode)ＭＯＳＦＥＴが設けられている。
ランジスタのソース領域接続側にデプレッション形（De
letion Mode)ＭＯＳＦＥＴが設けられている。
【００１０】第１及び第２発明は、複数個のＮＡＮＤ型
メモリセルを有し、各ＮＡＮＤ型メモリセルにそれぞれ
ビットコンタクトを介して接続するビット線を平面的に
相互に平行に延在させたメモリセルアレイを有するＮＡ
ＮＤ型メモリであれば、その種類、型式を問わず、適用
でき、例えば、ＮＡＮＤ型ＲＯＭ、ＦＡＭＯＳ構造のＮ
ＡＮＤ型フローティング形メモリ、ＭＮＯＳ構造のＮＡ
ＮＤ型の不揮発性メモリ、紫外線消去形のＥＰＲＯＭ、
電気的にデータを一括して消去できる一括消去形のＮＡ
ＮＤ型ＥＥＰＲＯＭ（ＮＡＮＤ型Flash メモリ）に適用
できる。
メモリセルを有し、各ＮＡＮＤ型メモリセルにそれぞれ
ビットコンタクトを介して接続するビット線を平面的に
相互に平行に延在させたメモリセルアレイを有するＮＡ
ＮＤ型メモリであれば、その種類、型式を問わず、適用
でき、例えば、ＮＡＮＤ型ＲＯＭ、ＦＡＭＯＳ構造のＮ
ＡＮＤ型フローティング形メモリ、ＭＮＯＳ構造のＮＡ
ＮＤ型の不揮発性メモリ、紫外線消去形のＥＰＲＯＭ、
電気的にデータを一括して消去できる一括消去形のＮＡ
ＮＤ型ＥＥＰＲＯＭ（ＮＡＮＤ型Flash メモリ）に適用
できる。
【００１１】
【発明の実施の形態】以下に、添付図面を参照し、実施
例を挙げて、本発明の実施の形態を具体的かつ詳細に説
明する。実施例１ 本実施例は、第１発明のＮＡＮＤ型メモリをＮＡＮＤ型
Flash メモリに適用した例で、図１（ａ）は本実施例の
ＮＡＮＤ型Flash メモリのメモリセルアレイ内のビット
線、ビットコンタクト等の平面配置を示す平面図及び図
１（ｂ）は図１（ａ）の線II−IIでの層構造を示す断面
図である。本実施例のＮＡＮＤ型Flash メモリ３０で
は、図１（ａ）に示すように、第１メモリセル３４Ａ及
び第１メモリセル３４Ａにワード線方向に隣接した第２
メモリセル（図示せず）にそれぞれビットコンタクト３
６Ａ、Ｂを介して接続するビット線３２Ａ、Ｂが平面的
に相互に平行に延在している。第１メモリセル３４Ａの
ドレイン領域とビット線３２Ａとを接続するビットコン
タクト３６Ａと、第２メモリセル（図示せず）のドレイ
ン領域とビット線３２Ｂとを接続するビットコンタクト
３６Ｂとは、相互に対角線方向に双方のメモリセルを横
切って配置されている。ＮＡＮＤ型Flash メモリ３０で
は、ビット線３２Ａ、Ｂ以外のビット線のビットコンタ
クトも、同様に配置されており、各ビットコンタクトは
メモリセルを挟んで千鳥状に交互に配置されている。
例を挙げて、本発明の実施の形態を具体的かつ詳細に説
明する。実施例１ 本実施例は、第１発明のＮＡＮＤ型メモリをＮＡＮＤ型
Flash メモリに適用した例で、図１（ａ）は本実施例の
ＮＡＮＤ型Flash メモリのメモリセルアレイ内のビット
線、ビットコンタクト等の平面配置を示す平面図及び図
１（ｂ）は図１（ａ）の線II−IIでの層構造を示す断面
図である。本実施例のＮＡＮＤ型Flash メモリ３０で
は、図１（ａ）に示すように、第１メモリセル３４Ａ及
び第１メモリセル３４Ａにワード線方向に隣接した第２
メモリセル（図示せず）にそれぞれビットコンタクト３
６Ａ、Ｂを介して接続するビット線３２Ａ、Ｂが平面的
に相互に平行に延在している。第１メモリセル３４Ａの
ドレイン領域とビット線３２Ａとを接続するビットコン
タクト３６Ａと、第２メモリセル（図示せず）のドレイ
ン領域とビット線３２Ｂとを接続するビットコンタクト
３６Ｂとは、相互に対角線方向に双方のメモリセルを横
切って配置されている。ＮＡＮＤ型Flash メモリ３０で
は、ビット線３２Ａ、Ｂ以外のビット線のビットコンタ
クトも、同様に配置されており、各ビットコンタクトは
メモリセルを挟んで千鳥状に交互に配置されている。
【００１２】第１メモリセル３４Ａのビットコンタクト
３６Ａの反対側には、ソース拡散層とソース線を接続す
るソースコンタクト３８Ａ（現実には見えない）が、ビ
ットコンタクト３６Ｂに直交する線上に設けてある。ソ
ース線４０は、図１（ｂ）に示すように、コントロール
ゲート４２とビット線３２との間に形成されていて、ソ
ースコンタクト３８Ｂを介して拡散層４４に接続されて
いる。図１（ａ）及び（ｂ）中、４６はフローティング
ゲート、４８は絶縁膜、及び４９は第１メモリセル３４
の活性領域である。
３６Ａの反対側には、ソース拡散層とソース線を接続す
るソースコンタクト３８Ａ（現実には見えない）が、ビ
ットコンタクト３６Ｂに直交する線上に設けてある。ソ
ース線４０は、図１（ｂ）に示すように、コントロール
ゲート４２とビット線３２との間に形成されていて、ソ
ースコンタクト３８Ｂを介して拡散層４４に接続されて
いる。図１（ａ）及び（ｂ）中、４６はフローティング
ゲート、４８は絶縁膜、及び４９は第１メモリセル３４
の活性領域である。
【００１３】本実施例では、上述のように、ビット線３
２、メモリセル３４、ビットコンタクト３６、及びソー
スコンタクト３８を平面配置したことにより、ビット線
３２のピッチ寸法Ｅは、図１（ａ）に示すように、Ｅ＝
Ａ＋Ｂ＋Ｃとなり、従来のＮＡＮＤ型Flash メモリのピ
ッチ寸法Ｄに比べて、Ｂだけ短くなる。従って、各メモ
リセルのワード線方向幅をＢづつ短縮することにより、
ＮＡＮＤ型Flash メモリのメモリセルアレイのワード線
方向寸法を大幅に縮小することができる。
２、メモリセル３４、ビットコンタクト３６、及びソー
スコンタクト３８を平面配置したことにより、ビット線
３２のピッチ寸法Ｅは、図１（ａ）に示すように、Ｅ＝
Ａ＋Ｂ＋Ｃとなり、従来のＮＡＮＤ型Flash メモリのピ
ッチ寸法Ｄに比べて、Ｂだけ短くなる。従って、各メモ
リセルのワード線方向幅をＢづつ短縮することにより、
ＮＡＮＤ型Flash メモリのメモリセルアレイのワード線
方向寸法を大幅に縮小することができる。
【００１４】実施例２ 本実施例は、第１発明のＮＡＮＤ型メモリをＮＡＮＤ型
ＲＯＭに適用した例で、図２は本実施例のＮＡＮＤ型Ｒ
ＯＭの層構造を示す断面図である。本実施例のＮＡＮＤ
型ＲＯＭ５０では、ビット線、メモリセル、ビットコン
タクト、及びソースコンタクトが、実施例１のＮＡＮＤ
型Flash メモリ３０と同じ平面配置で配置されている。
ソース線５２は、図２に示すように、コントロールゲー
ト５４とビット線５６との間に形成されていて、ソース
コンタクト５８を介して拡散層５９に接続している。図
２中、５５はビットコンタクト、及び５７は絶縁膜であ
る。以上の構成により、本実施例は、実施例１と同様の
効果を奏する。
ＲＯＭに適用した例で、図２は本実施例のＮＡＮＤ型Ｒ
ＯＭの層構造を示す断面図である。本実施例のＮＡＮＤ
型ＲＯＭ５０では、ビット線、メモリセル、ビットコン
タクト、及びソースコンタクトが、実施例１のＮＡＮＤ
型Flash メモリ３０と同じ平面配置で配置されている。
ソース線５２は、図２に示すように、コントロールゲー
ト５４とビット線５６との間に形成されていて、ソース
コンタクト５８を介して拡散層５９に接続している。図
２中、５５はビットコンタクト、及び５７は絶縁膜であ
る。以上の構成により、本実施例は、実施例１と同様の
効果を奏する。
【００１５】実施例３ 本実施例は、第１発明のＮＡＮＤ型メモリをＮＡＮＤ型
のＭＮＯＳ型メモリに適用した例で、図３は本実施例の
ＮＡＮＤ型のＭＮＯＳ型メモリの層構造を示す断面図で
ある。本実施例のＮＡＮＤ型のＭＮＯＳ型メモリ６０で
は、ビット線、メモリセル、ビットコンタクト、及びソ
ースコンタクトが、実施例１のＮＡＮＤ型Flash メモリ
３０と同じ平面配置で配置されている。ソース線６２
は、図２に示すように、コントロールゲート６４とビッ
ト線６６との間に形成されていて、ソースコンタクト６
８を介して拡散層６９に接続している。図２中、６５は
ビットコンタクト、及び６７は絶縁膜である。尚、コン
トロールゲート６４は、２〜５ｎｍの薄いゲート酸化膜
６４ａ上に３０〜８０ｎｍの窒化膜６４ｂを成膜し、そ
の上にポリシリコン層６４ｃが成膜された積層構造の電
極である。以上の構成により、本実施例は、実施例２と
同様の効果を奏する。
のＭＮＯＳ型メモリに適用した例で、図３は本実施例の
ＮＡＮＤ型のＭＮＯＳ型メモリの層構造を示す断面図で
ある。本実施例のＮＡＮＤ型のＭＮＯＳ型メモリ６０で
は、ビット線、メモリセル、ビットコンタクト、及びソ
ースコンタクトが、実施例１のＮＡＮＤ型Flash メモリ
３０と同じ平面配置で配置されている。ソース線６２
は、図２に示すように、コントロールゲート６４とビッ
ト線６６との間に形成されていて、ソースコンタクト６
８を介して拡散層６９に接続している。図２中、６５は
ビットコンタクト、及び６７は絶縁膜である。尚、コン
トロールゲート６４は、２〜５ｎｍの薄いゲート酸化膜
６４ａ上に３０〜８０ｎｍの窒化膜６４ｂを成膜し、そ
の上にポリシリコン層６４ｃが成膜された積層構造の電
極である。以上の構成により、本実施例は、実施例２と
同様の効果を奏する。
【００１６】実施例４ 本実施例は、第２発明のＮＡＮＤ型メモリをＮＡＮＤ型
Flash メモリに適用した例であって、図４（ａ）は本実
施例のＮＡＮＤ型Flash メモリのメモリセルアレイ内の
ビット線、ビットコンタクト等の平面配置を示す平面図
及び図４（ｂ）は図４（ａ）の線III −III での層構造
を示す断面図である。本実施例のＮＡＮＤ型Flash メモ
リ７０では、第１メモリセル３４、ビット線３２Ａ、
Ｂ、ビットコンタクト３６Ａ、Ｂ、コントロールゲート
４２、フローティングゲート４６及び活性領域４９が、
実施例１のＮＡＮＤ型Flash メモリ３０と同じ平面配置
で配置されている。本実施例では、実施例１のソース線
４０及びソースコンタクト３８に代えて、切り替えトラ
ンジスタ７２Ａが第１メモリセル３４Ａのソース領域の
近傍に、即ち実施例１のソースコンタクト３８Ａの近傍
に、また、切り替えトランジスタ７２Ｂが第２メモリセ
ル（図示せず）のソース領域の近傍に、即ち実施例１の
ソースコンタクト３８Ｂの近傍に、それぞれ、設けてあ
る。切り替えトランジスタ７２Ａは、ビット線３２Ａを
第１メモリセル３４Ａから電気的に遮断し、第２メモリ
セルのソース線として機能させるように選択的に切り換
える動作を行う。切り替えトランジスタ７２のソース領
域接続側にデプレッション形（Ｄ形、Deletion Mode)Ｍ
ＯＳＦＥＴ７４が設けられている。図６は本実施例のＮ
ＡＮＤ型Flash メモリ７０の等価回路図であって、図６
（ａ）はソース線の切り替えトランジスタ部の等価回路
図を示し、図６（ｂ）はビット線の切り替えトランジス
タ部の等価回路図を示している。図６に示した切り替え
トランジスタ部の構成により、ソース線及びビット線の
切り換えが確定した後、ビット線は通常のカラムデコー
ド回路を介して、データバス線に接続される。
Flash メモリに適用した例であって、図４（ａ）は本実
施例のＮＡＮＤ型Flash メモリのメモリセルアレイ内の
ビット線、ビットコンタクト等の平面配置を示す平面図
及び図４（ｂ）は図４（ａ）の線III −III での層構造
を示す断面図である。本実施例のＮＡＮＤ型Flash メモ
リ７０では、第１メモリセル３４、ビット線３２Ａ、
Ｂ、ビットコンタクト３６Ａ、Ｂ、コントロールゲート
４２、フローティングゲート４６及び活性領域４９が、
実施例１のＮＡＮＤ型Flash メモリ３０と同じ平面配置
で配置されている。本実施例では、実施例１のソース線
４０及びソースコンタクト３８に代えて、切り替えトラ
ンジスタ７２Ａが第１メモリセル３４Ａのソース領域の
近傍に、即ち実施例１のソースコンタクト３８Ａの近傍
に、また、切り替えトランジスタ７２Ｂが第２メモリセ
ル（図示せず）のソース領域の近傍に、即ち実施例１の
ソースコンタクト３８Ｂの近傍に、それぞれ、設けてあ
る。切り替えトランジスタ７２Ａは、ビット線３２Ａを
第１メモリセル３４Ａから電気的に遮断し、第２メモリ
セルのソース線として機能させるように選択的に切り換
える動作を行う。切り替えトランジスタ７２のソース領
域接続側にデプレッション形（Ｄ形、Deletion Mode)Ｍ
ＯＳＦＥＴ７４が設けられている。図６は本実施例のＮ
ＡＮＤ型Flash メモリ７０の等価回路図であって、図６
（ａ）はソース線の切り替えトランジスタ部の等価回路
図を示し、図６（ｂ）はビット線の切り替えトランジス
タ部の等価回路図を示している。図６に示した切り替え
トランジスタ部の構成により、ソース線及びビット線の
切り換えが確定した後、ビット線は通常のカラムデコー
ド回路を介して、データバス線に接続される。
【００１７】本実施例では、実施例１の効果に加えて、
ビット線がソース線を兼用するため、ソース線の専用配
線が不要となり、それだけ、ワード線方向の集積度が向
上する。
ビット線がソース線を兼用するため、ソース線の専用配
線が不要となり、それだけ、ワード線方向の集積度が向
上する。
【００１８】
【発明の効果】第１発明によれば、メモリセルアレイの
平面配置に関し、第１のメモリセルのビット線のビット
コンタクトと、第１のメモリセルとワード線方向に隣接
する第２のメモリセルのビット線のビットコンタクトと
を、相互に対角線方向に双方のメモリセルを横切って配
置することにより、従来のＮＡＮＤ型メモリに比べて、
ビット線のピッチ寸法を短縮できる。よって、ピッチ寸
法の短縮分だけ、各メモリセルを縮小することにより、
メモリセルアレイを縮小することができる。第２発明に
よれば、第１発明の構成に加えて、第２のメモリセルの
ソース線及びソースコンタクに代えて、第１のメモリセ
ルのビット線を第１のメモリセルから電気的に遮断し、
第２のメモリセルのソース線として機能させるように選
択的に切り換える切り替えトランジスタを設けることに
より、第１発明の効果に加えて、ソース線の専用配線が
不要となり、ワード線方向のメモリセルアレイの集積度
を向上させることができる。
平面配置に関し、第１のメモリセルのビット線のビット
コンタクトと、第１のメモリセルとワード線方向に隣接
する第２のメモリセルのビット線のビットコンタクトと
を、相互に対角線方向に双方のメモリセルを横切って配
置することにより、従来のＮＡＮＤ型メモリに比べて、
ビット線のピッチ寸法を短縮できる。よって、ピッチ寸
法の短縮分だけ、各メモリセルを縮小することにより、
メモリセルアレイを縮小することができる。第２発明に
よれば、第１発明の構成に加えて、第２のメモリセルの
ソース線及びソースコンタクに代えて、第１のメモリセ
ルのビット線を第１のメモリセルから電気的に遮断し、
第２のメモリセルのソース線として機能させるように選
択的に切り換える切り替えトランジスタを設けることに
より、第１発明の効果に加えて、ソース線の専用配線が
不要となり、ワード線方向のメモリセルアレイの集積度
を向上させることができる。
【図１】図１（ａ）は実施例１のＮＡＮＤ型Flash メモ
リの平面配置を示す平面図、図１（ｂ）は図１（ａ）の
線II−IIでの層構造を示す断面図である。
リの平面配置を示す平面図、図１（ｂ）は図１（ａ）の
線II−IIでの層構造を示す断面図である。
【図２】実施例２のＮＡＮＤ型ＲＯＭの層構造を示す断
面図である。
面図である。
【図３】実施例３のＮＡＮＤ型のＭＮＯＳ型メモリの層
構造を示す断面図である。
構造を示す断面図である。
【図４】図４（ａ）は実施例４のＮＡＮＤ型Flash メモ
リの平面配置を示す平面図、図４（ｂ）は図４（ａ）の
線III −III での層構造を示す断面図である。
リの平面配置を示す平面図、図４（ｂ）は図４（ａ）の
線III −III での層構造を示す断面図である。
【図５】図５（ａ）は従来のＮＡＮＤ型Flash メモリの
平面配置を示す平面図、図５（ｂ）は図５（ａ）の線Ｉ
−Ｉでの層構造を示す断面図である。
平面配置を示す平面図、図５（ｂ）は図５（ａ）の線Ｉ
−Ｉでの層構造を示す断面図である。
【図６】図６（ａ）はソース線の切り替えトランジスタ
部の等価回路図を示し、図６（ｂ）はビット線の切り替
えトランジスタ部の等価回路図を示している。
部の等価回路図を示し、図６（ｂ）はビット線の切り替
えトランジスタ部の等価回路図を示している。
１０……従来のＮＡＮＤ型Flash メモリ、１２……ビッ
ト線、１４……メモリセル、１６……ビットコンタク
ト、１８……ソース線、２０……フローティングゲー
ト、２２……コントロールゲート、２４……絶縁膜、２
６……活性領域、３０……実施例１のＮＡＮＤ型Flash
、３２……ビット線、３４……メモリセル、３６……
ビットコンタクト、３８……ソースコンタクト、４０…
…ソース線、４２……コントロールゲート、４４……拡
散層、４６……フローティングゲート、４８……絶縁
膜、５０……実施例２のＮＡＮＤ型ＲＯＭ、５２……ソ
ース線、５４……コントロールゲート、５５……ビット
コンタクト、５６……ビット線、５７……絶縁膜、５８
……ソースコンタクト、５９……拡散層、６０……実施
例３のＮＡＮＤ型のＭＮＯＳ型メモリ、６２……ソース
線、６４……コントロールゲート、６４ａ……ゲート酸
化膜、６４ｂ……窒化膜、６４ｃ……ポリシリコン膜、
６５……ビットコンタクト、６６……ビット線、６７…
…絶縁膜、６８……ソースコンタクト、６９……拡散
層、７０……実施例４のＮＡＮＤ型Flash メモリ、７２
……切り替えトランジスタ、７４……Ｄ形ＭＯＳＦＥ
Ｔ。
ト線、１４……メモリセル、１６……ビットコンタク
ト、１８……ソース線、２０……フローティングゲー
ト、２２……コントロールゲート、２４……絶縁膜、２
６……活性領域、３０……実施例１のＮＡＮＤ型Flash
、３２……ビット線、３４……メモリセル、３６……
ビットコンタクト、３８……ソースコンタクト、４０…
…ソース線、４２……コントロールゲート、４４……拡
散層、４６……フローティングゲート、４８……絶縁
膜、５０……実施例２のＮＡＮＤ型ＲＯＭ、５２……ソ
ース線、５４……コントロールゲート、５５……ビット
コンタクト、５６……ビット線、５７……絶縁膜、５８
……ソースコンタクト、５９……拡散層、６０……実施
例３のＮＡＮＤ型のＭＮＯＳ型メモリ、６２……ソース
線、６４……コントロールゲート、６４ａ……ゲート酸
化膜、６４ｂ……窒化膜、６４ｃ……ポリシリコン膜、
６５……ビットコンタクト、６６……ビット線、６７…
…絶縁膜、６８……ソースコンタクト、６９……拡散
層、７０……実施例４のＮＡＮＤ型Flash メモリ、７２
……切り替えトランジスタ、７４……Ｄ形ＭＯＳＦＥ
Ｔ。
Claims (4)
- 【請求項１】 複数個のＮＡＮＤ型メモリセルを有し、
各ＮＡＮＤ型メモリセルにそれぞれビットコンタクトを
介して接続するビット線を平面的に相互に平行に延在さ
せたメモリセルアレイを備えるＮＡＮＤ型メモリにおい
て、 メモリセルアレイ内のメモリセル、ビット線及びビット
コンタクトの平面配置に関し、第１のメモリセルのビッ
ト線のビットコンタクトと、第１のメモリセルとワード
線方向に隣接する第２のメモリセルのビット線のビット
コンタクトとが、相互に対角線方向に双方のメモリセル
を挟んで配置されていることを特徴とするＮＡＮＤ型メ
モリ。 - 【請求項２】 各メモリセルのソース領域と接続するソ
ース線をコントロールゲートとビット線との間に形成し
た層構造を有することを特徴とする請求項１に記載のＮ
ＡＮＤ型メモリ。 - 【請求項３】 複数個のＮＡＮＤ型メモリセルを有し、
各ＮＡＮＤ型メモリセルにそれぞれビットコンタクトを
介して接続するビット線を平面的に相互に平行に延在さ
せたメモリセルアレイを備えるＮＡＮＤ型メモリにおい
て、 メモリセルアレイ内のメモリセル、ビット線及びビット
コンタクトの平面配置に関し、第１のメモリセルのビッ
ト線のビットコンタクトと、第１のメモリセルとワード
線方向に隣接する第２のメモリセルのビット線のビット
コンタクトとが、相互に対角線方向に双方のメモリセル
を挟んで配置され、 第１のメモリセルのビット線を第１のメモリセルから電
気的に遮断し、第２のメモリセルのソース線として機能
させるように選択的に切り換える切り替えトランジスタ
が、第２のメモリセルのソース線及びソースコンタクに
代えて、第１のメモリセルのビット線のビットコンタク
トと第２のメモリセルのソース領域との間に設けられて
いることを特徴とするＮＡＮＤ型メモリ。 - 【請求項４】 切り替えトランジスタのソース領域接続
側にデプレッション形（Deletion Mode)ＭＯＳＦＥＴが
設けられていることを特徴とする請求項３に記載のＮＡ
ＮＤ型メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9125781A JPH10321736A (ja) | 1997-05-15 | 1997-05-15 | Ｎａｎｄ型メモリ |
| US09/071,770 US6044016A (en) | 1997-05-15 | 1998-05-04 | Nand-type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9125781A JPH10321736A (ja) | 1997-05-15 | 1997-05-15 | Ｎａｎｄ型メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321736A true JPH10321736A (ja) | 1998-12-04 |
Family
ID=14918698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9125781A Pending JPH10321736A (ja) | 1997-05-15 | 1997-05-15 | Ｎａｎｄ型メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6044016A (ja) |
| JP (1) | JPH10321736A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323140B1 (ko) * | 2000-01-17 | 2002-02-06 | 윤종용 | 낸드형 플래쉬 메모리소자 및 그 제조방법 |
| US8198670B2 (en) | 2009-03-18 | 2012-06-12 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044391A (ja) | 1999-07-29 | 2001-02-16 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
| US6921702B2 (en) * | 2002-07-30 | 2005-07-26 | Micron Technology Inc. | Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics |
| AU2002328180A1 (en) * | 2002-08-26 | 2004-03-11 | Solid State System Co., Ltd. | Contactless mask programmable rom |
| JP4044401B2 (ja) * | 2002-09-11 | 2008-02-06 | 株式会社東芝 | 半導体記憶装置 |
| US7101813B2 (en) * | 2002-12-04 | 2006-09-05 | Micron Technology Inc. | Atomic layer deposited Zr-Sn-Ti-O films |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| KR101328552B1 (ko) * | 2007-11-16 | 2013-11-13 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
| US9953993B2 (en) * | 2016-07-25 | 2018-04-24 | Toshiba Memory Corporation | Semiconductor memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2772020B2 (ja) * | 1989-02-22 | 1998-07-02 | 株式会社東芝 | Ｍｏｓ型半導体装置 |
| JP3224907B2 (ja) * | 1993-06-08 | 2001-11-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3192861B2 (ja) * | 1994-03-14 | 2001-07-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5680347A (en) * | 1994-06-29 | 1997-10-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
-
1997
- 1997-05-15 JP JP9125781A patent/JPH10321736A/ja active Pending
-
1998
- 1998-05-04 US US09/071,770 patent/US6044016A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323140B1 (ko) * | 2000-01-17 | 2002-02-06 | 윤종용 | 낸드형 플래쉬 메모리소자 및 그 제조방법 |
| US8198670B2 (en) | 2009-03-18 | 2012-06-12 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6044016A (en) | 2000-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5698879A (en) | Nonvolatile semiconductor memory device | |
| KR20090029510A (ko) | 라인 패턴들을 포함하는 반도체 소자 | |
| US6069383A (en) | Flash memory and method for fabricating the same | |
| JPH10321736A (ja) | Ｎａｎｄ型メモリ | |
| US6291855B1 (en) | Cell of flash memory device | |
| TW200427066A (en) | Multi-level memory cell with lateral floating spacers | |
| US5864501A (en) | Test pattern structure for endurance test of a flash memory device | |
| KR19980084835A (ko) | 비휘발성 메모리 소자 및 제조 방법 | |
| JPH08213572A (ja) | 不揮発性半導体装置およびその製造方法 | |
| KR100244268B1 (ko) | 비휘발성 메모리 소자 및 제조 방법 | |
| KR102437353B1 (ko) | 불휘발성 반도체 기억 장치 | |
| KR960015965A (ko) | 부유게이트 전극을 가지는 반도체 불휘발성 메모리셀 | |
| US6445031B1 (en) | Byte-switch structure for EEPROM memories | |
| JPH10242435A (ja) | 半導体メモリ装置 | |
| JP3002009B2 (ja) | 半導体装置 | |
| JPH0425077A (ja) | 半導体不揮発性メモリ | |
| US20220068949A1 (en) | Semiconductor storage device | |
| JPH07106449A (ja) | 不揮発性半導体記憶装置 | |
| JP2005236052A (ja) | 不揮発性半導体記憶装置 | |
| JP2005136038A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPS63166A (ja) | 不揮発性半導体記憶装置 | |
| KR100521379B1 (ko) | 이이피롬 셀의 제조방법 | |
| JP2005129596A (ja) | 不揮発性半導体記憶装置 | |
| JP3630484B2 (ja) | 不揮発性メモリの製造方法 | |
| KR100212708B1 (ko) | 반도체장치의 제조방법 |