JPS63166A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は電気的にデータの消去が可能な不揮発性半導
体記憶装置に関する。

（従来の技術） 電気的にデータの消去が可能な不揮発性半導体記憶装置
、いわゆるＥ２　ＰＲＯＭのメモリセルとして使用され
るトランジスタは従来、第３図の断面図に示すように構
成されている。第３図において、３１はＰ型の基板、３
２はフィールド絶縁膜、３３は第１層目の多結晶シリコ
ン層で構成されたイレーズゲート電極、３４は第２層目
の多結晶シリコン層で構成されたフローティングゲート
電極、３５は第３層目の多結晶シリコン層で構成された
コントロールゲート電極、３６は第１層目の多結晶シリ
コン層と第２！ｍ目の多結晶シリコン層との間に設けら
れたゲート絶縁膜、３７は基板３１と第２１１目の多結
晶シリコン層との間に設けられたゲート絶縁膜、３８は
第２層目の多結晶シリコン層と第３層目の多結晶シリコ
ン層との間に設けられたゲート絶縁膜である。なお、こ
の第３図では図示されていないが、上記フィールド絶縁
膜３２により分離された基板３１内にはＮ型の拡散領域
からなる一対のソース、ドレイン領域が形成されている
。

このような構成のトランジスタのシンボルを第４図に示
す。第４図において、Ｓ及びＤはソース。

ドレイン、ＥＧはイレーズゲート、ＦＧはフローティン
グゲート、ＣＧはコントロールゲートである。

このような構成のメモリセルトランジスタにおいて、デ
ータの書込みを行なう際には、コントロールゲートＣＧ
とドレインＤを例えば＋３１Ｖ程度の高電位に設定し、
かつイレーズゲートＥＧを低電位例えばＯ■に設定する
。これにより、ソース、ドレイン間にアバランシェ電流
が発生し、この電流によって励起されたエレクトロンが
前記ゲート絶縁ｌ９３７を介してフローティングゲート
ＦＧに注入される。そして、この注入されたエレクトロ
ンがトラップされることにより、トランジスタとしての
閾値電圧が上昇し、データの書込みが行われる。

他方、データの消去を行なう際には、コントロールゲー
トＣＧとソースＳ及びドレインＤそれぞれを０９に設定
し、かつイレーズゲートＥＧを例えば＋３１Ｖ程度の高
電位に設定する。これにより、イレーズゲートＥＧとフ
ローティングゲートＦＧとの間に存在している容量と、
フローティングゲートＦＧとコントロールゲートＣＧと
の間に存在している容量との容量分割によりフローティ
ングゲートＦＧが高電位に設定される。このとき、フロ
ーティングゲートＦＧとイレーズゲートＥＧとの間に発
生する電界により、予めフローティングゲートＦＧにト
ラップされていたエレクトロンがゲート絶縁膜３６を介
してイレーズゲートＥＧに放出される。これにより、ト
ランジスタの閾値電圧が低下し、データの消去が行われ
る。

ところで、第３図のような断面形状を持つ従来のメモリ
セルでは、フィールド絶縁１Ｉ３２上に第１層目ないし
第３層目の多結晶シリコン層が積層形成される。このた
め、これら３層の各多結晶シリコン層の堆積及びパター
ニングを順次行なう一連の工程の際、段差の影響により
寸法精度が低下する。特に第３１１目の多結晶シリコン
層と第２層目の多結晶シリコン層、すなわちイレーズゲ
ート電極３３とフローティングゲート電極３４との重な
り寸法（第３図中にＬで図示）に誤差が生じるという問
題がある。上記寸法りは消去特性に影響を与えるため、
消去特性に大きなばらつきが発生する。

また、フィールド絶縁１［１３２上に３層の多結晶シリ
コン層が積層されているので、表面の凹凸状態が激しく
なり、この結果、表層部に形成されるアルミニュームな
どからなる図示しない配線にいわゆる段切れが発生し易
くなるという問題もある。

（発明が解決しようとする問題点） このように従来ではイレーズゲート電極、７０−ティン
グゲート電流及びコントロールゲート電極を３層の多結
晶シリコン層で構成するようにしているので、消去特性
にばらつきが生じ易い、表層部に形成される配線に段切
れが発生し易くなる、という欠点がある。

この発明は上記のような事情を考慮してさなれたもので
あり、その目的は、消去特性にばらつきが少なく、かつ
表層部に形成される配線の段切れを軽減することができ
る不揮発性半導体記憶装置を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体記憶装置は、第１導電型の半
導体基体と、上記基体内に設けられる第２導電型のソー
ス、ドレイン拡散領域と、上記ソース、ドレイン拡散領
域相互間のチャネル領域上に第１の絶縁膜を介して設け
られるフローティングゲート電極用導電体層と、上記フ
ローティングゲート電極用導電体層上に第２の絶ｉｔ膜
を介して設けられるコントロールゲート電極用導電体層
と、上記基体内に設けられ、少なくとも一部が第３の絶
縁膜を介して上記フローティングゲート電極用導電体層
と重なり合う第２導電型のイレーズゲート電極用拡散領
域とから構成されている。

（作用） この発明の不揮発性半導体記憶装置では、従来、基体上
に設けていたイレーズゲート電極用導電体層の代わりに
イレーズゲート電極用拡散領域を基体内に設け、７０−
ティングゲート電極導電体層及びコントロールゲート電
極導電体層のみを基体上に設けるようにしている。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る不揮発性半導体記憶装置を２２
　ＰＲＯＭに実施した場合のメモリセルアレイの構成を
示すパターン平面図であり、第２図は第１図中のＡ−Ａ
’線に沿った断面図である。

図において、１０はＰ型の基板である。この基板１０の
表面にはフィールド絶縁膜１１が選択的に形成されてい
る。そして、このフィールド絶縁膜１１が形成されてい
る領域が素子分離領域１２にされ、この。

素子分離領域１２により素子領域１３が互いに分離され
ている。各素子領域１３の基板１０内には一対のＮ型拡
散領域からなるドレイン領域１４、ソース領域１５及び
これらソース、ドレイン領域１４．１５相互間に存在す
るＰ型基板によるチャネル領域１６からなるいわゆる５
ＤＧＩ域がそれぞれ形成されている。

また、上記チャネル領域１６の基板表面にはゲート絶縁
ｌｌ１１７が形成されており、このゲート絶縁ＷＡ１７
上には第１層目の多結晶シリコン層をバターニングして
形成されたフローティングゲート電極１８が設けられて
いる。さらに、この７０−ティングゲート電極１８の表
面にはゲート絶縁ｌ１１９が形成されており、このゲー
ト絶縁膜１９上には第２層目の多結晶シリコン層をバタ
ーニングして形成されたコントロールゲート電極２０が
形成されている。なお、このコントロールゲート電極２
０は、第１図において横方向に配列されている複数のメ
モリセル（図中、１個のメモリセルを破線で囲んで示し
た）のフローティングゲート電極１８に対して共通に設
けられている。

他方、フィールド絶縁ｌ１１１が設けられている素子分
離領域１２では、このフィールド絶縁膜１１が一部除去
されて基板１０が露出され、この部分の基板１０にはＮ
型拡散領域からなるイレーズゲート電極２１が形成され
ている。そして、このイレーズゲート電極２１は、図中
、縦方向に配列された２個のメモリセル毎に共有されて
おり、その−部はゲート絶縁膜２２を介して上記７０−
ティングゲート電極１８と重なり合っている。

なお、第１図において、２３は図中縦方向に配列されて
いる複数のメモリセルのドレイン領域１４を相互接続す
る例えばアルミニュームなどからなる金属配線であり、
２４はこの金属配線２３とドレイン領域１４とのコンタ
クトホール、２５は同じく図中縦方向に配列されている
イレーズゲート電極２１を相互に接続する例えばアルミ
ニュームなどからなる金屑配線であり、２６はこの金属
配線２５とイレーズゲート電極２１とのコンタクトホー
ルである。上記両金属配線２３．２５は絶縁膜などを介
して上記第２層目の多結晶シリコン層上に形成されてい
る。なお、この両金属配線２３．２５は第・２図の断面
図では省略した。

このようなメモリセルアレイの各トランジスタは、従来
のようにイレーズゲートＥＧを第１層目の多結晶シリコ
ン層で構成する代わりに拡散領域で構成した点が異なる
だけであり、シンボル図は前記第４図のものと全く同じ
である。従って、データの書込み、消去時−の動作も変
わらない。

この実施例のメモリセルではイレーズゲート電極２１を
基板１０に形成された拡散領域で構成している。このた
め、イレーズゲート電極２１とフローティングゲート電
極１８とが平面的に重なり合うようになり、従来のよう
な段差の影響による寸法の精度低下が緩和される。この
結果、イレーズゲート電１！ｉ２１とフローティングゲ
ート電極１８との重なり寸法に生じる誤差が低減され、
これにより消去特性のばらつきが大幅に改善される。

また、フィールド絶縁膜１１上には、従来、３層の多結
晶シリコン層を積層する必要があったが、上記実施例で
は２層に削減されているので、表面の平坦化を図ること
ができる。この結果、表層部に形成されるアルミニュー
ムなどからなる上記金属配線２３．２５の段切れが軽減
される。

［発明の効果］ 以上説明したようにこの発明によれば、消去特性にばら
つきが少なく、かつ表層部に形成される配線の段切れを
軽減することができる不揮発性半導体記憶装置を提供す
ることができる。

【図面の簡単な説明】

第１図はこの発明の不揮発性半導体記憶装置の一実施例
のパターン平面図、第２図は上記実施例装置の断面図、
第３図は従来装置の断面図、Ｍ４図は第３図の従来装置
のシンボル図である。 １０・・・Ｐ型の基板、１１・・・フィールド絶縁膜、
１２・・・素子弁ｍ領域、１３・・・素子領域、１４・
・・ドレイン領域、１５・・・ソース領域、１６・・・
チャネル領域、１７．１９．２２・・・ゲート絶縁膜、
１８・・・フローティングゲート電極、２０・・・コン
トロールゲート電極、２１・・・イレーズゲート電極、
２３．２５・・・金属配線、２４．２６・・・コンタク
トホール。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 第３図 第４１１

Claims (3)

【特許請求の範囲】
1. （１）第１導電型の半導体基体と、上記基体内に設けら
   れる第２導電型のソース、ドレイン拡散領域と、上記ソ
   ース、ドレイン拡散領域相互間のチャネル領域上に第１
   の絶縁膜を介して設けられるフローティングゲート電極
   用導電体層と、上記フローティングゲート電極用導電体
   層上に第２の絶縁膜を介して設けられるコントロールゲ
   ート電極用導電体層と、上記基体内に設けられ、少なく
   とも一部が第３の絶縁膜を介して上記フローティングゲ
   ート電極用導電体層と重なり合う第２導電型のイレーズ
   ゲート電極用拡散領域とを具備したことを特徴とする不
   揮発性半導体記憶装置。
2. （２）前記イレーズゲート電極用拡散領域が素子領域相
   互間の素子分離領域に設けられている特許請求の範囲第
   １項に記載の不揮発性半導体記憶装置。
3. （３）前記フローティングゲート電極用導電体層及びコ
   ントロールゲート電極用導電体層それぞれが多結晶シリ
   コンで構成されている特許請求の範囲第１項に記載の不
   揮発性半導体記憶装置。