JPH0917892A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH0917892A JPH0917892A JP7161657A JP16165795A JPH0917892A JP H0917892 A JPH0917892 A JP H0917892A JP 7161657 A JP7161657 A JP 7161657A JP 16165795 A JP16165795 A JP 16165795A JP H0917892 A JPH0917892 A JP H0917892A
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- C—CHEMISTRY; METALLURGY
- C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
- C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
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- C07—ORGANIC CHEMISTRY
- C07C—ACYCLIC OR CARBOCYCLIC COMPOUNDS
- C07C55/00—Saturated compounds having more than one carboxyl group bound to acyclic carbon atoms
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- C07C57/13—Dicarboxylic acids
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- Organic Low-Molecular-Weight Compounds And Preparation Thereof (AREA)
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Abstract
(57)【要約】
【目的】 大きなカップリング比（ＣOXとＣONO の比）
を得ることができ、しかも、コンタクトホールを有しな
い高集積化された不揮発性半導体記憶装置及びその製造
方法を提供する。 【構成】 ソース拡散領域４及びドレイン拡散領域５に
コンタクトホールを形成することなく、前記ソース拡散
領域４に接するソース線６Ａ及び前記ドレイン拡散領域
５に接するドレイン線６Ｂと、前記ソース線６Ａ及びド
レイン線６Ｂの間に第１の絶縁膜７を介して形成される
とともに、前記ソース線６Ａ及びドレイン線６Ｂの上部
に形成される浮遊ゲート１１Ａと、この浮遊ゲート１１
Ａがトンネル酸化膜８に接する面積が、前記浮遊ゲート
１１Ａがその上の第２の絶縁膜１０に接する面積の５０
％以下となるようにしたものである。
を得ることができ、しかも、コンタクトホールを有しな
い高集積化された不揮発性半導体記憶装置及びその製造
方法を提供する。 【構成】 ソース拡散領域４及びドレイン拡散領域５に
コンタクトホールを形成することなく、前記ソース拡散
領域４に接するソース線６Ａ及び前記ドレイン拡散領域
５に接するドレイン線６Ｂと、前記ソース線６Ａ及びド
レイン線６Ｂの間に第１の絶縁膜７を介して形成される
とともに、前記ソース線６Ａ及びドレイン線６Ｂの上部
に形成される浮遊ゲート１１Ａと、この浮遊ゲート１１
Ａがトンネル酸化膜８に接する面積が、前記浮遊ゲート
１１Ａがその上の第２の絶縁膜１０に接する面積の５０
％以下となるようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュメモリ（一
括消去不揮発性半導体記憶装置）におけるセル構造及び
その製造方法に関するものである。
括消去不揮発性半導体記憶装置）におけるセル構造及び
その製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、信学技報ＳＤＭ９３−２４、「３Ｖ単一電源Ｄ
ＩＮＯＲ型フラッシュメモリ」１５〜２０頁に記載され
るものがあった。この文献に見られるように、従来、フ
ラッシュメモリにおいて、セルの主たる構造は、シリコ
ンウエハのアクティブ領域上のトンネル酸化膜、浮遊ゲ
ート、絶縁膜及び制御ゲートから構成される。
例えば、信学技報ＳＤＭ９３−２４、「３Ｖ単一電源Ｄ
ＩＮＯＲ型フラッシュメモリ」１５〜２０頁に記載され
るものがあった。この文献に見られるように、従来、フ
ラッシュメモリにおいて、セルの主たる構造は、シリコ
ンウエハのアクティブ領域上のトンネル酸化膜、浮遊ゲ
ート、絶縁膜及び制御ゲートから構成される。
【０００３】この構成により、２つのキャパシタンスが
形成される。１つは、アクティブ領域、トンネル酸化膜
と浮遊ゲートから成るキャパシタンス（ＣOX )であり、
もう１つは、浮遊ゲート、層間絶縁膜、及び制御ゲート
から成るキャパシタンス（Ｃ ONO ) である。これらのキ
ャパシタンスの面積は、ほぼ等しい。また、ソース領域
は、拡散層を用いて他のセルと結ばれているが、ドレイ
ンの配線は、層間膜にコンタクトホールを開けることに
より、配線されている。
形成される。１つは、アクティブ領域、トンネル酸化膜
と浮遊ゲートから成るキャパシタンス（ＣOX )であり、
もう１つは、浮遊ゲート、層間絶縁膜、及び制御ゲート
から成るキャパシタンス（Ｃ ONO ) である。これらのキ
ャパシタンスの面積は、ほぼ等しい。また、ソース領域
は、拡散層を用いて他のセルと結ばれているが、ドレイ
ンの配線は、層間膜にコンタクトホールを開けることに
より、配線されている。
【０００４】
【発明が解決しようとする課題】しかし、以上述べた従
来のフラッシュメモリのセル構造であっても、大きなＣ
OXとＣONO の比（Ｋ＝ＣONO ／ＣOX）を得る必要がある
が、そのような大きなＣ OXとＣONO の比を得ることがで
きない。なお、大きなＫ値が必要な理由を記す。データ
の書き込み及び消去は、浮遊ゲートに電子を注入した
り、浮遊ゲートから電子を引き抜くことにより行われ
る。このとき、浮遊ゲートに、電気的に接続されている
端子は存在せず、制御ゲートと、例えばシリコン基板の
間に電界を印加することにより、浮遊ゲートへの電子注
入あるいは電子放出を行う。制御ゲートと基板間に電界
を印加して、高い効率で浮遊ゲートと基板間に電界を印
加させるためには、Ｋ値を大きくする必要がある。Ｋ値
が小さい場合には、大きな電界を制御ゲートと基板間に
印加する必要があり、高い電源電圧が必要となる。
来のフラッシュメモリのセル構造であっても、大きなＣ
OXとＣONO の比（Ｋ＝ＣONO ／ＣOX）を得る必要がある
が、そのような大きなＣ OXとＣONO の比を得ることがで
きない。なお、大きなＫ値が必要な理由を記す。データ
の書き込み及び消去は、浮遊ゲートに電子を注入した
り、浮遊ゲートから電子を引き抜くことにより行われ
る。このとき、浮遊ゲートに、電気的に接続されている
端子は存在せず、制御ゲートと、例えばシリコン基板の
間に電界を印加することにより、浮遊ゲートへの電子注
入あるいは電子放出を行う。制御ゲートと基板間に電界
を印加して、高い効率で浮遊ゲートと基板間に電界を印
加させるためには、Ｋ値を大きくする必要がある。Ｋ値
が小さい場合には、大きな電界を制御ゲートと基板間に
印加する必要があり、高い電源電圧が必要となる。
【０００５】また、層間絶縁膜に開けたコンタクトホー
ルにより、ドレイン領域が接続されていることから、コ
ンタクトホールを形成する面積が必要で、高集積化が容
易ではない。このように、従来のフラッシュメモリのセ
ル構造では、技術的に満足できるものは得られなかっ
た。
ルにより、ドレイン領域が接続されていることから、コ
ンタクトホールを形成する面積が必要で、高集積化が容
易ではない。このように、従来のフラッシュメモリのセ
ル構造では、技術的に満足できるものは得られなかっ
た。
【０００６】本発明は、上記問題点を除去し、大きなカ
ップリング比（ＣOXとＣONO の比）を得ることができ、
しかも、コンタクトホールを有しない高集積化された不
揮発性半導体記憶装置及びその製造方法を提供すること
を目的とする。
ップリング比（ＣOXとＣONO の比）を得ることができ、
しかも、コンタクトホールを有しない高集積化された不
揮発性半導体記憶装置及びその製造方法を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）不揮発性半導体記憶装置において、ソース拡散領
域及びドレイン拡散領域にコンタクトホールを形成する
ことなく、前記ソース拡散領域に接するソース線及び前
記ドレイン拡散領域に接するドレイン線と、前記ソース
線及びドレイン線の間に絶縁膜を介して形成されるとと
もに、前記ソース線及びドレイン線の上部に形成される
浮遊ゲートと、この浮遊ゲートがトンネル酸化膜に接す
る面積が、前記浮遊ゲートが浮遊ゲート上の絶縁膜に接
する面積の５０％以下である構造を有するようにしたも
のである。
成するために、 （１）不揮発性半導体記憶装置において、ソース拡散領
域及びドレイン拡散領域にコンタクトホールを形成する
ことなく、前記ソース拡散領域に接するソース線及び前
記ドレイン拡散領域に接するドレイン線と、前記ソース
線及びドレイン線の間に絶縁膜を介して形成されるとと
もに、前記ソース線及びドレイン線の上部に形成される
浮遊ゲートと、この浮遊ゲートがトンネル酸化膜に接す
る面積が、前記浮遊ゲートが浮遊ゲート上の絶縁膜に接
する面積の５０％以下である構造を有するようにしたも
のである。
【０００８】（２）不揮発性半導体記憶装置の製造方法
において、基板表面上に素子分離を行い、アクティブ領
域及びフィールド領域を形成し、この基板上に酸化膜を
形成し、その上にレジストを塗布し、ソース及びドレイ
ンとなる部分のレジストを除去する工程と、ソース領域
及びドレイン領域に不純物のイオン注入を行い、次に、
第１のポリシリコン膜を形成する工程と、エッチバック
により前記レジスト及び第１のポリシリコン膜を所定の
厚さになるまでエッチングする工程と、前記レジストを
除去し、前記ポリシリコン膜に不純物をドープし、第１
の絶縁膜を堆積し、アクティブ領域の第１の絶縁膜を除
去し、このアクティブ領域にトンネル酸化膜を形成する
工程と、第２のポリシリコン膜を堆積し、加工を行い、
浮遊ゲートを形成する工程と、シリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜からなる第２の絶縁膜を形
成する工程と、その上に制御ゲートを形成する工程とを
施すようにしたものである。
において、基板表面上に素子分離を行い、アクティブ領
域及びフィールド領域を形成し、この基板上に酸化膜を
形成し、その上にレジストを塗布し、ソース及びドレイ
ンとなる部分のレジストを除去する工程と、ソース領域
及びドレイン領域に不純物のイオン注入を行い、次に、
第１のポリシリコン膜を形成する工程と、エッチバック
により前記レジスト及び第１のポリシリコン膜を所定の
厚さになるまでエッチングする工程と、前記レジストを
除去し、前記ポリシリコン膜に不純物をドープし、第１
の絶縁膜を堆積し、アクティブ領域の第１の絶縁膜を除
去し、このアクティブ領域にトンネル酸化膜を形成する
工程と、第２のポリシリコン膜を堆積し、加工を行い、
浮遊ゲートを形成する工程と、シリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜からなる第２の絶縁膜を形
成する工程と、その上に制御ゲートを形成する工程とを
施すようにしたものである。
【０００９】
（１）請求項１記載の不揮発性半導体記憶装置によれ
ば、Ｋ値（カップリング比：ＣOXとＣONO の比）を大き
くとることができ、制御ゲートとアクティブ間の電界
を、浮遊ゲートとアクティブ間に効率良く配分すること
ができる。換言すれば、制御ゲートとアクティブ間の低
い電圧で駆動することができ、低い電源電圧で済む。ま
た、電圧を従来のものと一定にした場合には、短い印加
電圧で駆動することができる。
ば、Ｋ値（カップリング比：ＣOXとＣONO の比）を大き
くとることができ、制御ゲートとアクティブ間の電界
を、浮遊ゲートとアクティブ間に効率良く配分すること
ができる。換言すれば、制御ゲートとアクティブ間の低
い電圧で駆動することができ、低い電源電圧で済む。ま
た、電圧を従来のものと一定にした場合には、短い印加
電圧で駆動することができる。
【００１０】また、ソース線及びドレイン線上部の部位
に浮遊ゲートを有する構造であるため、空間の利用効率
に優れ、高集積化が可能となる。 （２）請求項２記載の不揮発性半導体記憶装置の製造方
法によれば、コンタクトホールをセルの近傍に開けるこ
となく、ソース線及びドレイン線をソース拡散領域及び
ドレイン拡散領域に接続することができる。
に浮遊ゲートを有する構造であるため、空間の利用効率
に優れ、高集積化が可能となる。 （２）請求項２記載の不揮発性半導体記憶装置の製造方
法によれば、コンタクトホールをセルの近傍に開けるこ
となく、ソース線及びドレイン線をソース拡散領域及び
ドレイン拡散領域に接続することができる。
【００１１】また、ソース線及びドレイン線上部の部位
に浮遊ゲートを有するので、空間の利用効率に優れ、高
集積化が可能となる。
に浮遊ゲートを有するので、空間の利用効率に優れ、高
集積化が可能となる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１実施例を示
す不揮発性半導体記憶装置の断面図である。この図に示
すように、この不揮発性半導体記憶装置は、ｐ型シリコ
ン基板１にソース拡散領域４及びドレイン拡散領域５が
形成され、ソース拡散領域４上にはソース線６Ａ及びド
レイン拡散領域５上にはドレイン線６Ｂ、更に、トンネ
ル酸化膜８、浮遊ゲート９Ａ、その上に第２の絶縁膜１
０及び制御ゲート１１Ａが形成されている。
ながら詳細に説明する。図１は本発明の第１実施例を示
す不揮発性半導体記憶装置の断面図である。この図に示
すように、この不揮発性半導体記憶装置は、ｐ型シリコ
ン基板１にソース拡散領域４及びドレイン拡散領域５が
形成され、ソース拡散領域４上にはソース線６Ａ及びド
レイン拡散領域５上にはドレイン線６Ｂ、更に、トンネ
ル酸化膜８、浮遊ゲート９Ａ、その上に第２の絶縁膜１
０及び制御ゲート１１Ａが形成されている。
【００１３】また、ソース線６Ａ及びドレイン線６Ｂと
浮遊ゲート９Ａは、第１の絶縁膜（ＰＳＧ又はＮＳＧ
膜）７により電気的に絶縁されている。本発明の不揮発
性半導体記憶装置のセル構造の主たる特徴は、 （１）アクティブ領域と浮遊ゲート９Ａに挟まれたトン
ネル酸化膜８の面積に対し、浮遊ゲート９Ａと制御ゲー
ト１１Ａに挟まれた絶縁膜１０の面積が大きい。
浮遊ゲート９Ａは、第１の絶縁膜（ＰＳＧ又はＮＳＧ
膜）７により電気的に絶縁されている。本発明の不揮発
性半導体記憶装置のセル構造の主たる特徴は、 （１）アクティブ領域と浮遊ゲート９Ａに挟まれたトン
ネル酸化膜８の面積に対し、浮遊ゲート９Ａと制御ゲー
ト１１Ａに挟まれた絶縁膜１０の面積が大きい。
【００１４】（２）ソース線６Ａ及びドレイン線６Ｂ
が、それぞれソース拡散領域４及びドレイン拡散領域５
に接して位置している点にある。ｐ型シリコン基板１に
は比抵抗３−４Ωｃｍのｐ型シリコンを用い、ソース領
域４及びドレイン領域５には、約４×１０15ｉｏｎｓ／
ｃｍ2 の砒素がイオン注入されている。ソース線６Ａ及
びドレイン線６Ｂは、ポリシリコン製で約４×１０20／
ｃｍ3 のリンがドーピングされ、膜厚約１００ｎｍ、線
幅約０．３μｍである。ソース領域４、ドレイン領域５
の間隔は約０．３μｍである。
が、それぞれソース拡散領域４及びドレイン拡散領域５
に接して位置している点にある。ｐ型シリコン基板１に
は比抵抗３−４Ωｃｍのｐ型シリコンを用い、ソース領
域４及びドレイン領域５には、約４×１０15ｉｏｎｓ／
ｃｍ2 の砒素がイオン注入されている。ソース線６Ａ及
びドレイン線６Ｂは、ポリシリコン製で約４×１０20／
ｃｍ3 のリンがドーピングされ、膜厚約１００ｎｍ、線
幅約０．３μｍである。ソース領域４、ドレイン領域５
の間隔は約０．３μｍである。
【００１５】トンネル酸化膜８の膜厚は、約７ｎｍであ
る。浮遊ゲート９Ａは、その膜厚は約１００ｎｍであ
り、ポリシリコン製で、リンが約２×１０20／ｃｍ3 ド
ーピングされている。また、浮遊ゲート９Ａは、膜厚約
１００ｎｍのＰＳＧ膜７により、ソース線６Ａ及びドレ
イン線６Ｂと絶縁されている。浮遊ゲート９Ａとトンネ
ル酸化膜８が接する部分の面積は、０．１μｍ×０．６
μｍであるのに対し、浮遊ゲート９Ａ上部の面積は、
０．４μｍ×０．６μｍであり、浮遊ゲート９Ａ下部の
面積が、上部の面積の２５％になっている（なお、０．
６μｍは、図面の奥行方向の長さである）。
る。浮遊ゲート９Ａは、その膜厚は約１００ｎｍであ
り、ポリシリコン製で、リンが約２×１０20／ｃｍ3 ド
ーピングされている。また、浮遊ゲート９Ａは、膜厚約
１００ｎｍのＰＳＧ膜７により、ソース線６Ａ及びドレ
イン線６Ｂと絶縁されている。浮遊ゲート９Ａとトンネ
ル酸化膜８が接する部分の面積は、０．１μｍ×０．６
μｍであるのに対し、浮遊ゲート９Ａ上部の面積は、
０．４μｍ×０．６μｍであり、浮遊ゲート９Ａ下部の
面積が、上部の面積の２５％になっている（なお、０．
６μｍは、図面の奥行方向の長さである）。
【００１６】更に、浮遊ゲート９Ａの上には、膜厚約５
ｎｍのシリコン酸化膜、膜厚約７ｎｍのシリコン窒化膜
及び膜厚約４ｎｍのシリコン酸化膜からなる絶縁膜１０
（ＯＮＯ膜）が形成されている。更に、その上に、ポリ
シリコン製の制御ゲート１１Ａが形成されている。この
制御ゲート１１Ａには、約４×１０20／ｃｍ3 のリンが
ドーピングされている。
ｎｍのシリコン酸化膜、膜厚約７ｎｍのシリコン窒化膜
及び膜厚約４ｎｍのシリコン酸化膜からなる絶縁膜１０
（ＯＮＯ膜）が形成されている。更に、その上に、ポリ
シリコン製の制御ゲート１１Ａが形成されている。この
制御ゲート１１Ａには、約４×１０20／ｃｍ3 のリンが
ドーピングされている。
【００１７】以下、この不揮発性半導体記憶装置の動作
について説明する。本発明のセルを用いた書き込み及び
消去は、ファウラーノルドハイム電子を利用する。 （１）書き込みを行う場合には、制御ゲート１１Ａに−
５Ｖ、ドレイン線６Ｂに３Ｖを印加する。ソース線６Ａ
は開放にし、浮遊ゲート９Ａからソース線６Ａに電子を
引き抜く。
について説明する。本発明のセルを用いた書き込み及び
消去は、ファウラーノルドハイム電子を利用する。 （１）書き込みを行う場合には、制御ゲート１１Ａに−
５Ｖ、ドレイン線６Ｂに３Ｖを印加する。ソース線６Ａ
は開放にし、浮遊ゲート９Ａからソース線６Ａに電子を
引き抜く。
【００１８】（２）消去を行う場合には、ドレイン、ソ
ース及びシリコン基板に−５Ｖ、制御ゲート１１Ａに７
Ｖを印加し、ｐ型シリコン基板１から浮遊ゲート９Ａに
電子を注入する。 （３）書き込み及び消去状態を読み出すときには、ソー
ス線６Ａを接地し、ドレイン線６Ｂに１Ｖ、制御ゲート
１１Ａに３Ｖを印加し、閾値電圧を測定する。その閾値
電圧が２．５Ｖより高い状態を消去状態、１Ｖより低い
状態を書き込み状態と定義する。
ース及びシリコン基板に−５Ｖ、制御ゲート１１Ａに７
Ｖを印加し、ｐ型シリコン基板１から浮遊ゲート９Ａに
電子を注入する。 （３）書き込み及び消去状態を読み出すときには、ソー
ス線６Ａを接地し、ドレイン線６Ｂに１Ｖ、制御ゲート
１１Ａに３Ｖを印加し、閾値電圧を測定する。その閾値
電圧が２．５Ｖより高い状態を消去状態、１Ｖより低い
状態を書き込み状態と定義する。
【００１９】次に、この不揮発性半導体記憶装置の製造
方法について説明する。図２は本発明の他の実施例を示
す不揮発性半導体記憶装置の製造工程断面図（その
１）、図３は本発明の他の実施例を示す不揮発性半導体
記憶装置の製造工程断面図（その２）である。 （１）まず、図２（ａ）に示すように、ｐ型シリコン基
板２１表面上に任意好適な方法により素子分離を行い、
アクティブ領域及びフィールド領域を形成する。次に、
ｐ型シリコン基板２１上に膜厚約１００ｎｍの熱酸化膜
２２を形成する。その上にレジスト２３Ａを塗布し、ソ
ース及びドレインとなる部分のレジスト２３Ａを除去す
る。次に、ソース拡散領域２４及びドレイン拡散領域２
５に砒素を加速電圧４０ｋｅＶで４×１０15ｉｏｎｓ／
ｃｍ2 イオン注入する。
方法について説明する。図２は本発明の他の実施例を示
す不揮発性半導体記憶装置の製造工程断面図（その
１）、図３は本発明の他の実施例を示す不揮発性半導体
記憶装置の製造工程断面図（その２）である。 （１）まず、図２（ａ）に示すように、ｐ型シリコン基
板２１表面上に任意好適な方法により素子分離を行い、
アクティブ領域及びフィールド領域を形成する。次に、
ｐ型シリコン基板２１上に膜厚約１００ｎｍの熱酸化膜
２２を形成する。その上にレジスト２３Ａを塗布し、ソ
ース及びドレインとなる部分のレジスト２３Ａを除去す
る。次に、ソース拡散領域２４及びドレイン拡散領域２
５に砒素を加速電圧４０ｋｅＶで４×１０15ｉｏｎｓ／
ｃｍ2 イオン注入する。
【００２０】（２）次いで、図２（ｂ）に示すように、
レジスト２３Ａ及び熱酸化膜２２を除去した後、再びそ
の上にレジスト２３Ｂを塗布し、ソース及びドレインと
なる部分のレジスト２３Ｂを除去した後、減圧化学気相
成長法により、膜厚約１００ｎｍのポリシリコン膜２６
を形成する。この工程により、ソース拡散領域２４、ド
レイン拡散領域２５及びアクティブ領域上のレジスト２
３上にポリシリコン膜２６が形成される。
レジスト２３Ａ及び熱酸化膜２２を除去した後、再びそ
の上にレジスト２３Ｂを塗布し、ソース及びドレインと
なる部分のレジスト２３Ｂを除去した後、減圧化学気相
成長法により、膜厚約１００ｎｍのポリシリコン膜２６
を形成する。この工程により、ソース拡散領域２４、ド
レイン拡散領域２５及びアクティブ領域上のレジスト２
３上にポリシリコン膜２６が形成される。
【００２１】（３）次いで、図２（ｃ）に示すように、
エッチバックによりポリシリコン膜２６及びレジスト２
３Ｂをポリシリコン膜２６の膜厚が約１００ｎｍになる
まで除去する。 （４）次に、図２（ｄ）に示すように、レジスト２３Ｂ
を除去した後、ポリシリコン膜２６にリンを約４×１０
20／ｃｍ3 ドープする。次に、膜厚約１２００ｎｍのＮ
ＳＧ膜２７を堆積させる。
エッチバックによりポリシリコン膜２６及びレジスト２
３Ｂをポリシリコン膜２６の膜厚が約１００ｎｍになる
まで除去する。 （４）次に、図２（ｄ）に示すように、レジスト２３Ｂ
を除去した後、ポリシリコン膜２６にリンを約４×１０
20／ｃｍ3 ドープする。次に、膜厚約１２００ｎｍのＮ
ＳＧ膜２７を堆積させる。
【００２２】（５）次に、図３（ａ）に示すように、ア
クティブ領域のＮＳＧ膜２７を除去し、アクティブ領域
に膜厚約７ｎｍのトンネル酸化膜２８を熱酸化法により
形成する。その上に、減圧化学気相成長法により、膜厚
１００ｎｍのポリシリコン膜２９を堆積する。 （６）次に、図３（ｂ）に示すように、ポリシリコン膜
２９の加工を行い、浮遊ゲート２９Ａを形成し、その上
に、減圧化学気相成長法により、シリコン酸化膜、シリ
コン窒化膜及びシリコン酸化膜からなる絶縁膜（ＯＮＯ
膜）３０を形成する。この絶縁膜３０の膜厚は、シリコ
ン酸化膜に換算して１７ｎｍとする。
クティブ領域のＮＳＧ膜２７を除去し、アクティブ領域
に膜厚約７ｎｍのトンネル酸化膜２８を熱酸化法により
形成する。その上に、減圧化学気相成長法により、膜厚
１００ｎｍのポリシリコン膜２９を堆積する。 （６）次に、図３（ｂ）に示すように、ポリシリコン膜
２９の加工を行い、浮遊ゲート２９Ａを形成し、その上
に、減圧化学気相成長法により、シリコン酸化膜、シリ
コン窒化膜及びシリコン酸化膜からなる絶縁膜（ＯＮＯ
膜）３０を形成する。この絶縁膜３０の膜厚は、シリコ
ン酸化膜に換算して１７ｎｍとする。
【００２３】（７）その上に、図３（ｃ）に示すよう
に、減圧化学気相成長法により、膜厚約１００ｎｍのポ
リシリコン膜３１を形成し、さらに、膜厚約１２０ｎｍ
のタングステンシリサイドをスパッタ法により堆積し、
制御ゲート３１Ａを形成する。上記のように構成したの
で、 （１）消去の場合を例にして説明すると、従来例の場
合、消去のときのＫ値（カップリング比）は、ＣE ＝
０．３４であったが、本発明の場合の消去のときのカッ
プリング比は、ＣE2＝０．６０となり、本発明により書
き込み時のカップリング比を７６％大きくすることがで
きる。その結果、制御ゲートとアクティブ領域間の電界
が、浮遊ゲートとアクティブ領域間に効率良く配分され
る。したがって、従来より低い電圧により動作させるこ
とが可能となる。
に、減圧化学気相成長法により、膜厚約１００ｎｍのポ
リシリコン膜３１を形成し、さらに、膜厚約１２０ｎｍ
のタングステンシリサイドをスパッタ法により堆積し、
制御ゲート３１Ａを形成する。上記のように構成したの
で、 （１）消去の場合を例にして説明すると、従来例の場
合、消去のときのＫ値（カップリング比）は、ＣE ＝
０．３４であったが、本発明の場合の消去のときのカッ
プリング比は、ＣE2＝０．６０となり、本発明により書
き込み時のカップリング比を７６％大きくすることがで
きる。その結果、制御ゲートとアクティブ領域間の電界
が、浮遊ゲートとアクティブ領域間に効率良く配分され
る。したがって、従来より低い電圧により動作させるこ
とが可能となる。
【００２４】図４に消去特性を示す。図４において、縦
軸は閾値電圧（Ｖ）、横軸は消去時間（秒）を示し、ａ
（▲）は本発明の場合、ｂ（●）は従来例の場合を示し
ている。図４から明らかなように、本発明の不揮発性半
導体記憶装置のセルを用いれば、従来例より低い電圧
で、消去が可能であることが分かる。
軸は閾値電圧（Ｖ）、横軸は消去時間（秒）を示し、ａ
（▲）は本発明の場合、ｂ（●）は従来例の場合を示し
ている。図４から明らかなように、本発明の不揮発性半
導体記憶装置のセルを用いれば、従来例より低い電圧
で、消去が可能であることが分かる。
【００２５】また、従来例と等しい電圧の場合、本発明
による不揮発性半導体記憶装置のセルを用いると、従来
例より短い印加時間で、消去することが可能である。 （２）コンタクトホールをセルの近傍に開けることな
く、ソース線及びドレイン線を、ソース拡散領域及びド
レイン拡散領域に接続するようにしている。また、ソー
ス線及びドレイン線上の部位に浮遊ゲートを有するの
で、空間の利用効率に優れ、高集積化が可能となる。
による不揮発性半導体記憶装置のセルを用いると、従来
例より短い印加時間で、消去することが可能である。 （２）コンタクトホールをセルの近傍に開けることな
く、ソース線及びドレイン線を、ソース拡散領域及びド
レイン拡散領域に接続するようにしている。また、ソー
ス線及びドレイン線上の部位に浮遊ゲートを有するの
で、空間の利用効率に優れ、高集積化が可能となる。
【００２６】本発明の場合、実施例では、１チップ当た
りの面積は、約０．４５μｍ2 となるが、等しいデザイ
ンルールで従来のセル構造を作製すると、約０．６６μ
ｍ2となり、約３２％の縮小が可能である。なお、この
実施例では、本発明により形成したソース線、ドレイン
線及び浮遊ゲートの配置を、フラッシュメモリに適用し
た例を説明したが、これらをトランジスタのソース線、
ドレイン線及びゲートとして用いることもできる。
りの面積は、約０．４５μｍ2 となるが、等しいデザイ
ンルールで従来のセル構造を作製すると、約０．６６μ
ｍ2となり、約３２％の縮小が可能である。なお、この
実施例では、本発明により形成したソース線、ドレイン
線及び浮遊ゲートの配置を、フラッシュメモリに適用し
た例を説明したが、これらをトランジスタのソース線、
ドレイン線及びゲートとして用いることもできる。
【００２７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００２８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、Ｋ値（カップリン
グ比：ＣOXとＣONO の比）を大きくとることができ、制
御ゲートとアクティブ領域間の電界を、浮遊ゲートとア
クティブ領域間に効率良く配分することができる。換言
すれば、制御ゲートとアクティブ領域間を低い電圧で駆
動することができ、低い電源電圧で済む。また、電圧を
従来のものと一定にした場合には、短い印加電圧で駆動
することができる。
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、Ｋ値（カップリン
グ比：ＣOXとＣONO の比）を大きくとることができ、制
御ゲートとアクティブ領域間の電界を、浮遊ゲートとア
クティブ領域間に効率良く配分することができる。換言
すれば、制御ゲートとアクティブ領域間を低い電圧で駆
動することができ、低い電源電圧で済む。また、電圧を
従来のものと一定にした場合には、短い印加電圧で駆動
することができる。
【００２９】また、ソース線及びドレイン線上部の部位
に浮遊ゲートを有する構造であるため、空間の利用効率
に優れ、高集積化が可能となる。 （２）請求項２記載の発明によれば、コンタクトホール
をセルの近傍に開けることなく、ソース線及びドレイン
線をソース拡散領域及びドレイン拡散領域に接続するこ
とができる。
に浮遊ゲートを有する構造であるため、空間の利用効率
に優れ、高集積化が可能となる。 （２）請求項２記載の発明によれば、コンタクトホール
をセルの近傍に開けることなく、ソース線及びドレイン
線をソース拡散領域及びドレイン拡散領域に接続するこ
とができる。
【００３０】また、ソース線及びドレイン線上部の部位
に浮遊ゲートを有するので、空間の利用効率に優れ、高
集積化が可能となる。
に浮遊ゲートを有するので、空間の利用効率に優れ、高
集積化が可能となる。
【図１】本発明の実施例を示す不揮発性半導体記憶装置
の断面図である。
の断面図である。
【図２】本発明の他の実施例を示す不揮発性半導体記憶
装置の製造工程断面図（その１）である。
装置の製造工程断面図（その１）である。
【図３】本発明の他の実施例を示す不揮発性半導体記憶
装置の製造工程断面図（その２）である。
装置の製造工程断面図（その２）である。
【図４】本発明の実施例を示す不揮発性半導体記憶装置
の消去特性を示す図である。
の消去特性を示す図である。
１，２１ ｐ型シリコン基板 ２，２２ 熱酸化膜 ３，２３Ａ，２３Ｂ レジスト ４，２４ ソース拡散領域 ５，２５ ドレイン拡散領域 ６，９，１１，２６，２９ ポリシリコン膜 ６Ａ ソース線 ６Ｂ ドレイン線 ７，２７ 第１の絶縁膜（ＰＳＧ膜又はＮＳＧ膜） ８，２８ トンネル酸化膜 ９Ａ，２９Ａ 浮遊ゲート １０，３０ 第２の絶縁膜（ＯＮＯ膜） １１Ａ，３１Ａ 制御ゲート
Claims (2)
- 【請求項１】（ａ）ソース拡散領域及びドレイン拡散領
域にコンタクトホールを形成することなく、前記ソース
拡散領域に接するソース線及び前記ドレイン拡散領域に
接するドレイン線と、（ｂ）前記ソース線及びドレイン
線の間に絶縁膜を介して形成されるとともに、前記ソー
ス線及びドレイン線の上部に形成される浮遊ゲートと、
（ｃ）該浮遊ゲートがトンネル酸化膜に接する面積が、
前記浮遊ゲートが浮遊ゲート上の絶縁膜に接する面積の
５０％以下である構造を有する不揮発性半導体記憶装
置。 - 【請求項２】（ａ）基板表面上に素子分離を行い、アク
ティブ領域及びフィールド領域を形成し、前記基板上に
酸化膜を形成し、その上にレジストを塗布し、ソース及
びドレインとなる部分のレジストを除去する工程と、
（ｂ）ソース領域及びドレイン領域に不純物のイオン注
入を行い、次に、第１のポリシリコン膜を形成する工程
と、（ｃ）エッチバックにより前記レジスト及び第１の
ポリシリコン膜を所定の厚さになるまでエッチングする
工程と、（ｄ）前記レジストを除去し、前記ポリシリコ
ン膜に不純物をドープし、第１の絶縁膜を堆積し、アク
ティブ領域の第１の絶縁膜を除去し、前記アクティブ領
域にトンネル酸化膜を形成する工程と、（ｅ）第２のポ
リシリコン膜を堆積し、加工を行い、浮遊ゲートを形成
する工程と、（ｆ）シリコン酸化膜、シリコン窒化膜及
びシリコン酸化膜からなる第２の絶縁膜を形成する工程
と、（ｇ）その上に制御ゲートを形成する工程とを施す
ことを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7338275A FR2249069B1 (ja) | 1973-10-26 | 1973-10-26 | |
| GB5001973A GB1426299A (en) | 1973-10-26 | 1973-10-26 | Quaternary ammonium salts a'd polymerization of formaldehyde therewith |
| US410239A US3879350A (en) | 1973-10-26 | 1973-10-26 | Ammonium salts and polymerization of formaldehyde therewith |
| DE19732353877 DE2353877A1 (de) | 1973-10-26 | 1973-10-26 | Diammoniumsalze und ihre verwendung |
| JP7161657A JPH0917892A (ja) | 1973-10-26 | 1995-06-28 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7338275A FR2249069B1 (ja) | 1973-10-26 | 1973-10-26 | |
| GB5001973A GB1426299A (en) | 1973-10-26 | 1973-10-26 | Quaternary ammonium salts a'd polymerization of formaldehyde therewith |
| US410239A US3879350A (en) | 1973-10-26 | 1973-10-26 | Ammonium salts and polymerization of formaldehyde therewith |
| DE19732353877 DE2353877A1 (de) | 1973-10-26 | 1973-10-26 | Diammoniumsalze und ihre verwendung |
| JP7161657A JPH0917892A (ja) | 1973-10-26 | 1995-06-28 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917892A true JPH0917892A (ja) | 1997-01-17 |
Family
ID=27510327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7161657A Pending JPH0917892A (ja) | 1973-10-26 | 1995-06-28 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US3879350A (ja) |
| JP (1) | JPH0917892A (ja) |
| DE (1) | DE2353877A1 (ja) |
| FR (1) | FR2249069B1 (ja) |
| GB (1) | GB1426299A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2255282B1 (ja) * | 1973-12-21 | 1976-10-08 | Anvar | |
| US4632785A (en) * | 1983-08-11 | 1986-12-30 | The Dow Chemical Company | Thermally activable trimerization catalyst |
| US4539387A (en) * | 1984-08-03 | 1985-09-03 | E. I. Du Pont De Nemours And Company | Process for polymerizing formaldehyde |
| SG87906A1 (en) * | 1999-10-25 | 2002-04-16 | Asahi Chemical Ind | Modified oxymethylene polymers |
| JP2008044849A (ja) * | 2006-08-10 | 2008-02-28 | Tokyo Univ Of Agriculture & Technology | 温度制御により水と可逆的に相溶／相分離を示すイオン液体 |
| MY146120A (en) * | 2006-09-12 | 2012-06-29 | Basf Se | Ionic liquids in pom preparation |
| US20150148485A1 (en) * | 2013-11-22 | 2015-05-28 | Johns Manville | Fiber-reinforced composites made with reactive resin compositions and fibers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB793673A (en) * | 1955-07-13 | 1958-04-23 | Du Pont | Improvements in or relating to the preparation of high molecular weight addition polymers of formaldehyde |
| DE1236779B (de) * | 1963-10-18 | 1967-03-16 | Huels Chemische Werke Ag | Verfahren zur Herstellung hochmolekularer Polyoxymethylene |
| US3718630A (en) * | 1970-05-04 | 1973-02-27 | Du Pont | Stabilization of polyoxymethylene |
-
1973
- 1973-10-26 FR FR7338275A patent/FR2249069B1/fr not_active Expired
- 1973-10-26 US US410239A patent/US3879350A/en not_active Expired - Lifetime
- 1973-10-26 GB GB5001973A patent/GB1426299A/en not_active Expired
- 1973-10-26 DE DE19732353877 patent/DE2353877A1/de active Granted
-
1995
- 1995-06-28 JP JP7161657A patent/JPH0917892A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| FR2249069B1 (ja) | 1977-06-24 |
| FR2249069A1 (ja) | 1975-05-23 |
| DE2353877C2 (ja) | 1987-09-17 |
| US3879350A (en) | 1975-04-22 |
| GB1426299A (en) | 1976-02-25 |
| DE2353877A1 (de) | 1975-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050628 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051101 |